TWI276112B - Apparatus and method for latency control in high frequency synchronous semiconductor device - Google Patents

Description

1276112 # · 九、發明說明： » 【發明所屬之技術領域】 , 本發明係關於半導體元件之潛伏控制裝置及方法；特 別，係關於經由減少同步半導體元件之信號延遲，而更快速 產生潛伏控制信號之裝置及方法，俾改良同步半導體元件於 高頻條件下之運算速度。 【先前技術】 於同步半導體記憶體元件，資料係與由一外部元件供應 之一時脈信號同步而輸入或輸出。如此，包括同步半導體記 憶體元件之一習知系統中，一控制器可設定於輸入諸如讀取 指令之一命令至該同步半導體記憶體元件後，由該同步半導 體記憶體元件輸出有效資料之預定時間。 前述輸出有效資料之預定時間係與該同步半導體記億 體元件之一潛伏有關。DRAM規格中，有多數潛伏作爲AC 參數俾確保DRAM之輸出値改變及DRAM運算步驟係發生 _ 於準確時間或正確時間。特別，CAS潛伏屬於AC參數之一， CAS潛伏表示於讀取命令輸入同步半導體記億體元件後，直 至響應於該讀取命令而輸出有效資料之一段時間。此處C A S 潛伏之單位爲一個外部時脈信號的週期亦即tCC。例如當 CAS潛伏爲2時，由輸入一讀取命令至同步半導體記憶體元 件算起’於二週期外部時脈信號後，相對於應於該讀取命令 之資料須輸出至一外部元件。 換言之，若同步半導體記憶體元件接收一讀取命令及一 位址，該同步半導體記憶體元件響應於該位址而感測資料， 1276112 $ · 且於一段預定時間後，亦即於相對應於CAS潛伏之預定値 φ 之外部時脈信號週期後，輸出該感測得之資料。 爲了達成前述運算，同步半導體記億體元件包括一潛伏 t 控制單元，該潛伏控制單元係用來於多個潛伏（例如CAS潛 伏（CL)、加法潛伏（AL)及寫入潛伏（WL))之預定値下，產生 較佳潛伏控制信號，該潛伏控制信號係用來正常執行該同步 半導體記憶體裝置的操作。 第1圖爲時序圖說明習知同步半導體元件於低頻之潛伏 ® 控制運算。如圖所示，第1圖顯示當外部時脈信號ECLK — 週期超過5奈秒之情況下之潛伏控制運算。 若一讀取命令RD JMD係於該外部時脈信號ECLK之預 定上升緣輸入該習知同步半導體元件，則於距該預定上升緣 之一預定讀取延遲時間tREAD後，一內部讀取控制信號 INT一READ被啓動。該內部讀取控制信號INT —READ屬於一 種用來指示習知同步半導體元件係於讀取模式下進行運算 之一種控制信號。內部讀取控制信號INT_READ係響應於被 輸入之讀取命令RD_CMD而致能，然後於一段預定時間後 變成失能。 此外，習知同步半導體元件包括一延遲鎖相迴路區塊 (後文稱之爲DLL)，該延遲鎖相迴路區塊DLL係用來於與該 外部時脈信號ECLK同步之時間輸出一輸出資料DQ。延遲 鎖相迴路區塊DLL係響應於外部時脈信號ECLK而產生一 DLL時脈信號CLK一DLL。詳言之，DLL時脈信號CLK — DLL 之相位係領先於外部時脈信號ECLK之相位，原因在於必須 1276112 組配成一資料輸出路徑，此處由一單元晶胞輸出之資料具有 t 預定延遲量而被發送。 大致上，DLL時脈信號CLK —DLL與輸出資料DQ間之 'ψ 相位差係以資料輸出延遲（後文稱之爲tDLL)表示。參照第1 圖，因輸出資料DQ係與外部時脈信號ECLK同步，故資料 輸出延遲tDLL可被視爲該DLL時脈信號CLK-DLL上升緣 與外部時脈信號ECLK上升緣間之時間差。 於如第1圖所示之低頻運算之習知同步半導體元件，因 B 資料輸出延遲tDLL較外部時脈信號tCC之一週期短，故可 防止DLL時脈信號CLK-DLL之相位領先於內部讀取控制信 號INT —READ之相位。若CAS潛伏（CL)爲1，於內部讀取控 制信號INT-READ啓動期間，輸出資料DQ係被閂鎖於DLL 時脈信號CLK_DLL之上升緣；以及於內部讀取控制信號 INT —READ之啓動期間，該輸出資料DQ係透過一位於外部 時脈信號ECLK之上升緣之資料腳位而輸出。結果輸出資料 _ DQ係與外部時脈信號ECLK之次一上升緣同步，亦即距一 讀取命令輸入時間一週期後，例如當輸入該被輸入之讀取命 令RD — CMD時，輸出資料DQ係與外部時脈信號ECLK之上 升緣同步。 同樣地，參照第1圖，若CAS潛伏（CL)超過1，則於內 部讀取控制信號INT_READ之啓動期以內，於由讀取命令之 輸入時序之CL-1週期上升緣後，輸出資料DQ被閂鎖於DLL 時脈信號之上升緣。換言之，內部讀取控制信號INT_READ 於一時序被活化，該時序係以外部時脈信號ECLK之CL-1 1276112 週期，從讀取命令輸入時序被挪移。然後於外部時脈信號 ECLK距讀取命令輸入時序之CL週期後，輸出資料DQ被輸 出。舉例言之，若CAS潛伏（CL)爲2，則於距讀取命令輸入 時序一週期後，內部讀取控制信號INT_READ被啓動。於內 部讀取控制信號INT_READ被啓動後，輸出資料0(3被閂鎖 於DLL時脈信號CLK_DLL之上升緣。此處由於輸出資料 DQ係於距讀取命令輸入時序2週期同步化，故可滿足CAS 潛伏爲2。 如前文說明，於習知低頻同步半導體元件之潛伏控制並 不困難。但隨著同步半導體元件之運算速度的增高，亦即同 步半導體元件係於較高頻條件下運算，則潛伏控制變得較爲 困難。 第2圖爲時程圖，說明於另一習知同步半導體元件於高 頻下之潛伏控制之運算。如圖所示，第1圖顯示當外部時脈 信號ECLK之一個週期小於5奈秒之情況下的潛伏控制運 算。 由於同步半導體元件係於較高頻條件下運算，故外部時 脈信號ECLK之時間縮短。另一方面，與同步半導體元件之 運算速度無關，讀取延遲時間tREAD及資料輸出延遲tDLL 皆無法自由控制。因此於此種情況下，出現DLL時脈信號 CLK-DLL之上升緣係領先於內部讀取控制信號INLREAD 之上升緣。

若DLL時脈信號CLK』LL之上升緣係領先於內部讀取 控制信號INT — READ之上升緣，貝[J DLL時脈信號CLK —DLL 1276112 被延遲一段預定時間，俾便延遲內部讀取控制信號 INT —READ達預定外部時脈信號ECLK週期數°換言之，內 部讀取控制信號INLREAD係基於被延遲之DLL時脈信號 CLK_DLL而被啓動° 參照第2圖，說明當CAS潛伏（CL)爲4時，同步半導體 元件之運算。爲了滿足CAS潛伏（CL)爲4之條件，同步半導 體元件額外產生第一延遲時脈信號clkoelO及第二延遲時脈 信號clkoe20。此處，該第一延遲時脈信號clkoelO係經由 延遲DLL時脈信號CLK_DLL達第一延遲時間tDLYl而於內 部產生，第二延遲時脈信號clkoe20係經由延遲DLL時脈信 號CLK —DLL達第二延遲時間tDLY2而於內部產生。接著內 部讀取控制信號INT__READ被閂鎖於第一延遲時脈信號 clkoelO之第一上升緣，藉此產生一第一輸出致能信號 oelO，該信號係比內部讀取控制信號INT__READ更晚被啓 動。該第一輸出致能信號〇e 1 0具有與內部讀取控制信號 INT一READ相等時間長度。 爲了產生第二輸出致能信號〇e20,該第一輸出致能信號 oelO被閂鎖於該第二延遲時脈信號clk〇e20之第二上升緣。 結果具有與第一輸出致能信號〇el〇相同期間之該第二輸出 致能信號係比第一輸出致能信號〇e 10更晚被啓動。此外， 第二輸出致能信號oe20係藉DLL時脈信號CLLDLL閂鎖， 藉此產生一潛伏控制信號Late_C〇n。 結果，該潛伏控制信號Late_c〇n之期間係與內部讀取 控制信號INT_READ之期間相同。此外，該潛伏控制信號 1276112

Late_C〇n係比該內部讀取控制信號INT_READ晚了預定週 期，例如第2圖之三週期3 tCC。 若於潛伏控制信號Late_con之致能期間，輸出資料DQ 係藉 DLL時脈信號 CLK_DLL被閂鎖，則由讀取命令 RD + CMD被輸入之時序算起的時脈週期（亦即CL=4)後，輸 出資料DQ係與外部時脈信號ECLK同步輸出。 但因前文說明之潛伏控制方法係延遲內部讀取控制信 號INT_READ達一段預定時間，該方法係始於內部讀取控制 信號INT —READ被產生後，故於輸出資料DQ被閂鎖於DLL 時脈信號CLK_DLL時，潛伏控制信號Late_C〇n須於預定時 序前被產生。如此，隨著CAS潛伏的增加，產生潛伏控制 信號Lat^con之內部運算變得更複雜，且潛伏控制信號 Latejon於內部讀取控制信號INLREAD間之延遲量增 加。結果於CAS延遲增加之高頻條件下，前述延遲量爲提 高同步半導體元件之運算速度之關鍵限制因素。 【發明內容】 因此，本發明之一目的係提供一種改良同步半導體元件 之延遲控制之方法，俾便提高該同步半導體元件之運算速 度。 根據本發明之一方面提供一種同步半導體元件之潛伏 之控制裝置包括：一第一計數區塊，用來計數第一時脈信號 週期並藉此產生一第一二進制碼；一第二計數區塊，用來計 數第二時脈信號週期並藉此產生一第二二進制碼，其中該第 二時脈信號係經由延遲該第一時脈信號達一預定延遲量而

-10- 1276112 獲得；以及一編碼比較區塊，其係用於響應於一命令而儲存 該第二二進制碼，以及比較該第一二進制碼與該第二二進制 碼，藉此產生一潛伏控制信號。 根據本發明之另一方面，提供一種控制一同步半導體元 件之潛伏之方法，包括下列步驟：A)計數一第一時脈信號之 週期因而產生一第一二進制碼；B)計數一第二時脈信號之週 期因而產生一第二二進制碼，其中該第二時脈信號係經由將 該第一時脈信號延遲達一預定延遲量獲得；以及C)響應於一 命令儲存該第二二進制碼，以及比較該第一二進制碼與該第 二二進制碼，藉此產生一潛伏控制信號。 【實施方式】 後文將參照附圖說明根據本發明之半導體元件之細節。 第3圖爲方塊圖，顯示根據本發明，一同步半導體元件 之潛伏控制單元。本發明之潛伏控制單元包括一 DLL時脈 計數器10、一延遲區塊20、一主時脈計數器30及一碼比較 單元40。 DLL時脈計數器10產生一第一二進制碼C〇dLdll<0:n> 給碼比較單元40，該第一二進制碼（：〇(^_(111<0:11>係以經由 計數一延遲鎖相迴路（DLL)之DLL時脈信號CLK_DLL所得 之値相對應之預定位元所組成，這裡的η是正整數。 潛伏控制單元20延遲該DLL時脈信號CLK_DLL達一 複製延遲，藉此產生一取樣主時脈CLK_Ext ;以及輸出該 CLK — Ext給主時脈計數器30 〇 主時脈計數器30產生一第二二進制碼c〇de_ext<0:n> 1276112 給碼比較單元40，該第二二進制碼Code —ext<0: η>係以經由 計數該取樣主時脈CLK_Ext所得之値相對應之預定位元所 組成。 若一讀取命令RD-CMD輸入至該碼比較單元40 ,則碼 比較單兀40儲存該第二二進制碼Code_ext<0:n>，且比較該 第二二進制碼Code — ext<0:n>與由DLL時脈計數器1〇輸入 之第一二進制碼 Code_dll<0:n>。若第一二進制碼 Code — dll<〇:n>與第一 一進制碼Code — ext<0:n>相同，則碼比 較單元40啓動一潛伏信號Late_C〇n^> 桌4圖爲時程圖，說明第3圖所示潛伏控制單元之運算。 如圖所示’說明根據本發明之潛伏控制單元於n = 2時之 運算，換言之，DLL時脈計數器10及主時脈計數器30分別 爲3位元二進制計數器。但較佳係爲n大於c A S潛伏（C L)。 DLL輸出時脈CLK — DLL係由DLL產生俾便同步化所輸 出之資料信號與一外部時脈ECLK。DLL輸出時脈CLK__DLL 之相位係領先於外部時脈ECLK之相位達一資料輸出延遲 tDLL。DLL輸出時脈CLK — DLL之期間係與該外部時脈ECLK 之期間相同。 取樣主時脈CLK_Ext比外部時脈ECLK延遲達一讀取延 遲時間tREAD。此處，讀取延遲時間表示由輸入一讀取命令 RD一CMD之時序至產生內部讀取控制信號INT —READ之時 序之一個區段（如第7圖所示）。取樣主時脈CLK_Ext之期間 係與外部時脈ECLK之期間相同。 該第一 一進制輸出碼及該第二二進制輸出碼亦即 -12- 1276112

Code 一dll <0:2 >及Code —ex t<0:2>，分別係由DLL時脈計數器 1 〇及主時脈計數器3 0輸出，該等二進制碼爲二進制値，及 初步係由CAS潛伏（CL)決定，且基於預定順序而循環改變。 換言之，於DLL輸出時脈及取樣主時脈CLK_Ext分別被輸 入前，DLL時脈計數器1〇及主時脈計數器30被重置至各個 預定値，其中各個預定値係根據CAS潛伏（CL)而改變。 於DLL時脈計數器1〇及主時脈計數器30重置後，輸 出時脈CLK —DLL被輸入DLL時脈計數器10及延遲區塊 20。DLL時脈計數器10係以輸出時脈CLK_DLL運算，以及 計數DLL輸出時脈CLK —DLL之週期數。然後DLL時脈計數 器10產生與計數所得之週期數相對應之第一二進制碼 (：〇(^_(111<0:2>給碼比較單元40。 延遲區塊20延遲該DLL時脈信號CLK —DLL多達預定 複製延遲時間，且輸出該取樣主時脈CLK_Ext給主時脈計數 器3 0。主時脈計數器30計數該取樣主時脈CLKJxt之週期 數，以及輸出與該計數所得之週期數相對應之第二二進制碼 Code___ext<0:2>給碼比較單元40。 於讀取命令RD_„CMD輸入至碼比較單元40之前，碼比 較單元40經常性輸出具有邏輯低位準之潛伏控制信號 LaU_con，而與第一二進制碼及第二二進制碼亦即 Code.dll<0:2>^ Code —ext<0:2>之輸入無關。若讀取命令 RD一CMD被輸入至碼比較單元40 ，貝ij碼比較單元40儲存該 第二二進制碼，例如第4圖所示之Code_ext<0:2>=「5」或 「〇」於讀取命令RD — CMD被輸入至該碼比較單元40後之 1276112 » · 最早的上升緣。碼比較單元40比較該所儲存之第二二進制 ， 碼Code — ext<0:2>與由DLL時脈計數器10輸出之第一二進 • 制碼Code-dll<0:2>。若第一二進制碼Code —dll<0:2>與該所 儲存之第二二進制碼C〇de_ext<0:2:>爲相同，則潛伏控制信 號Late-con被啓動至邏輯高位準。 此處，即使第一二進制碼Code_dll<0:2>與第二二進制 碼Code —ext<0:2>不相同，但可能潛伏控制信號Late_C〇ri於 預定之特定條件下被啓動。 ® 第5圖爲方塊圖，說明第3圖所示之延遲區塊20。 延遲區塊20包括一 D正反器22、一複製延遲單元24 及一第一 AND閘AD1。 供應電壓VDD被輸入至D正反器22之輸入端子D;而 DLL輸出時脈CLK-DLL被輸入至D正反器22之輸入時脈 elk。若DLL輸出時脈CLK — DLL被輸入至D正反器22，則 D正反器22輸出一 D輸出信號ST給該複製延遲單元24， 該D輸出信號ST具有與輸入端子D於DLL時脈信號 DLL·一CLK之上升緣相同的邏輯位準。 複製延遲單元24輸出一致能信號EN給第一 AND閘 AD1，該致能信號EN自D正反器22之Q輸出信號ST被延 遲長達一複製延遲時間。 AND閘AD1執行由複製延遲單元24輸出之致能信號 EN與外部時脈ECLK之邏輯AND運算，藉此產生該取樣主 時脈 CLK_Ext。 第6圖爲時程圖，說明第5圖所示延遲區塊20之運算。 -14- 1276112 若當D正反器22處於重置態而輸出時脈CLK_DLL被 輸入至D正反器22，則該D正反器22輸出一 D輸出信號 ST給複製延遲單元24，該D輸出信號ST具有邏輯高位準 係與該輸出時脈CLK_DLL之第一上升緣同步。D輸出信號 ST係以複製延遲單元24延遲，且被輸出作爲致能信號EN。 若外部時脈ECLK係於致能信號EN被啓動時輸入，則AND 閘AD1係基於致能信號ΕΝ與外部時脈ECLK間之邏輯AND 運算結果而輸出取樣主時脈CLK_Ext。結果，取樣主時脈 CLK-Ext具有與該外部時脈ECLK相同期間，且從該外部時 脈ECLK延遲該讀取延遲時間tREAD之狀態輸出。 第7圖至第9圖爲示意電路圖，顯示第3圖所示之碼比 較單元40。 碼比較單元40包括一移位暫存器42、多個次比較單元 44_0至44_k、多個旗標產生單元例如46及一第一 XOR閘 EXOR1。 第' 7圖所示之移位暫存器42於每個內部讀取控制信號 INT一READ產生多個各自具有不同相位之相位經控制之讀取 命令RD —01^0<0>至RD 一 CMD<m>。爲了產生多個相位經控 制之讀取命令RD一CMD<0>至RD-CMD<m>，移位暫存器42 包括m+1個D正反器彼此耦接如第7圖所示。此處m爲正 整數。換言之，第一 D正反器42_0之一輸入端係耦接第（m+l) D正反器42_m之一輸出端，該第一 D正反器42_^之輸出端 係耦接一第二D正反器42_1之輸入端。前文說明之連結方 法適用於本發明之移位暫存器42內之每個D正反器。此外， -15- 1276112 內部讀取控制信號INT_READ輸入至全部D正反器42.0至 42-m之每個時脈輸入端。 參照第8圖，含括於碼比較單元40之各個次比較單元 例如44-0及44_1響應於該相位經控制之讀取命令例如 RD一CMD<0>&旗標信號例如Flag<0>& Flag<k>，而比較該 第一二進制碼 Code —dll<0:n>與該第二二進制碼 Code —ext<0:n>。若該第一二進制碼該第二 二進制碼Code-ext<0:n>爲相同，則各個次比較單元輸出一 被啓動爲邏輯高位準之資料輸出致能信號，例如Douten<0> 及 Douten<l>。 各個次比較單元例如44-0包括一暫存器例如REGi、一 第一 XN0R閘例如XNOR1及一 AND閘例如AD2。例如於一 第一次比較單元44 —0，暫存器REG1響應於該相位經控制之 讀取命令例如RD_CMD<0>而暫時儲存該第二二進制碼 Code —ext<0:n>。若該第一二進制碼及該第二二進制碼，例 如 Code 一 ext<0:n>與 Code 一 dll<0:n>爲相同，貝[J 該第—xn〇R 閘XNOR1輸出一邏輯高位準信號給該AND閘AD2。AND 閘AD2執行該X〇R閘EX0R2之輸出信號與該旗標信號 Flag<0>間之邏輯AND運算，藉此輸出該資料輸出致能信號 Douten<0>。其它次比較單元44_k具有與次比較單元44-0 相同之結構。 參照第9圖，旗標產生單元4 6基於一資料輸出致能信 號Douten<k>及一相位經控制之讀取命令RD-CMDd〉而輸 出該旗標信號Flag<k>，俾便檢查該第二二進制碼 1276112

Code —ext<0:n>2有效性。此處k爲0至·ιη間之整數。旗標 產生單元46包括多個反相器ινί至IV 6、一第一 NAND閘 ND1、一第一 PMOS電晶體Ρ1、及一第一 NMOS電晶體Ν1。 第一反相器IV1輸出該資料輸出致能信號Douten<k>之反相 信號給該第二反相器IV2及該第一 NAND閘ND1。第二反相 器IV2至第四反相器IV4係串聯聯結爲反相器鏈。反相器鏈 IV2至IV4延遲反相器IV1之輸出信號且將反相器IV1之輸 出信號反相。第一 NAND閘ND1執行該第一反相器IV1之 輸出信號與該反相器鏈IV2至IV4之輸出信號間之邏輯 NAND運算。 第一 PMOS電晶體P1及第一 NMOS電晶體N1係串聯 聯結於該供應電壓與地電位間。該NAND閘ND1之輸出信 號係輸入至PMOS電晶體P 1之閘極；以及該相位經控制之 讀取命令RD-CMD<k>係輸入至NMOS電晶體N1之閘極。 第四反相器IV4及第五反相器IV5係聯結成反相閂鎖。反相 器IV4及IV5反相得自PMOS電晶體P1與NMOS電晶體N1 之共通節點之該信號，藉此輸出反相信號作爲旗標信號 Flag<k> 〇 當由多個次比較單元例如44_0各自輸出之資料輸出致 能信號例如D〇uten<0>之一爲邏輯高位準時，換言之，於多 個次比較單元之一所比較的第一二進制碼（：〇(10_(111<〇:11>與 第二二進制碼Code_ext<0:n>爲相同時，XOR閘ENOR1啓動 潛伏控制信號Late_con成爲邏輯高位準。 於碼比較單元40，若讀取命令RD_CMD被輸入至碼比 1276112 較單元40，則該碼比較單元40暫時儲存該第二二進制碼 Code_ext<0:n>於該次比較單元例如44_0之暫存器例如 REG1。碼比較單元40比較該第一二進制碼Coded 11<0··η> 與該第二二進制碼Codmt<0:n>，藉此根據比較結果而輸 出資料輸出致能信號例如D〇Uten<0>。此處，響應於讀取命 令RD — CMD，該第二二進制碼Code_ext<0:n>被儲存於由移 位暫存器42所選擇之多個次比較單元之一。此外，含括於 該選定之次比較單元之相對應之暫存器須證實是否使用該 旗標信號例如 Flag<0>而暫時儲存一有效第二二進制碼 Code_ext<0: n> 〇 參照第9圖，當相位經控制之讀取命令RD —CMD<k>被 輸入爲邏輯高位準時，旗標信號Flag<k>被致能爲邏輯高位 準；而當該資料輸出致能信號Douten<k>被啓動爲邏輯高位 準時，該旗標信號Flag<k>被失能爲邏輯低位準。 如前文說明，根據本發明之潛伏控制單元可改良同步半 導體元件之潛伏控制；特別經由減少延遲而更快速產生一潛 伏控制信號。因此，經由使用根據本發明之潛伏控制單元， 同步半導體元件之運算速度加快。 本案含有韓國專利申請案第2004-1 16449號，2004年 12月30日對韓國專利局提出申請之相關主旨，該案全體內 容係以引用方式倂入此處。 雖然已經就特定具體例說明本發明，但熟諳技藝人士顯 然易知，可未悖離如下申請專利範圍界定之本發明之精髓及 變化做出多項改變及修飾。 -18- .1276112 曝 ϊ 【圖式簡單說明】 ， 則述及其匕本發明之目的及特色由較佳具體例之詳細 說明結合附圖將更爲彰顯，附圖中： * 第1圖爲時程圖，說明習知同步半導體元件於低頻下之 潛伏控制運算； 第2圖爲時程圖，說明另一習知同步半導體元件於高頻 下之潛伏控制運算； 第3圖爲方塊圖，顯示於根據本發明之同步半導體元件 • 中之一潛伏控制單元； 第4圖爲時程圖，說明第3圖所示該潛伏控制單元之運 鼻， 第5圖爲方塊圖，顯示第3圖所示之一延遲區塊； 第6圖爲時程圖，說明第5圖所示延遲區塊之運算；以 及 第7至9圖爲示意電路圖，顯示第3圖所示之一編碼比 較區塊。 【主要元件符號說明】 10 DLL時脈計數器 20 延遲區塊 22 D正反器 24 複製延遲單元 30 主時脈計數器 40 編碼比較單元 42 移位暫存器 -19- .1276112 44 次比較單元 46 旗標產生單元 CL CAS潛伏 AL 加法潛伏 WL 寫入潛伏 ECLK 外部時脈信號 RD__CMD 讀取命令 INT_READ 內部讀取控制信號 tREAD 讀取延遲時間 DLL 延遲鎖相迴路 DQ 輸出資料 CLK_DLL DLL時脈信號 tDLL 資料輸出延遲 tCC 外部時脈信號 tDLY 延遲時間 clkoe 延遲時脈信號 oe 輸出致能信號 Late_con 潛伏控制信號 RD.CMD 讀取命令 CLK^Ext 取樣主時脈 ADI 第一 AND閘 D 輸入端 ST D輸出信號 EN 致能信號 -20 1276112 EXOR1 第一 XOR鬧 RD_CMD 相位經控制之讀取命令 IV 反相器 ND1 第一 NAND閘 PI 第一 PMOS電晶體 N 1 第一 NMOS電晶體 -21 -

Claims (1)

1276112 十、申請專利範圍： 1. 一種控制一同步半導體元件之潛伏之裝置，包含： 一第一計數區塊，用來計數第一時脈信號週期’藉此產 生一第一二進制碼； 一第二計數區塊，用來計數第二時脈信號週期，藉此產 生一第二二進制碼，其中該第二時脈信號係經由延遲該第 一時脈信號達一預定延遲量而獲得；以及 一編碼比較區塊，其係用於響應於一命令而儲存該第一 二進制碼，以及比較該第一二進制碼與該第二二進制碼’ 藉此產生一潛伏控制信號。 2. 如申請專利範圍第1項之裝置，其中若該第一二進制碼係 與該第二二進制碼相同，則產生潛伏控制信號。 3 .如申請專利範圍第1項之裝置，其中由一延遲鎖相迴路所 輸出之該第一時脈信號係領先於一外部時脈信號達一第 一段期間；以及該第二時脈信號係比該外部時脈信號延遲 達一第二段期間。 4. 如申請專利範圍第3項之裝置’進一步包含一延遲該第一 時脈信號達該預定延遲量來產生該第二時脈信號之一延 遲區塊，其中該預定延遲量將該第一段期間加總至該第二 段期間。 5. 如申請專利範圍第4項之裝M ’其中該第一段期間爲該第 一時脈信號與響應於該命令而_出之一輔ί出資料間之一 時隙；以及該第二段期間爲該命令與響應於該命令所產生 之一內部命令間之一時隙。 -22- 1276112 6 ·如申請專利範圍第4項之裝置，其中該延遲區塊包括： 一正反器，用來接收該第一時脈信號，藉此產生一啓動 信號； 一複製延遲，用來接收該啓動信號，經由延遲該啓動信 號達一預定延遲量而產生一致能信號；以及 一邏輯閘，用來接收該外部時脈及該致能信號而產生該 第二時脈信號。 7 ·如申請專利範圍第6項之裝置，其中該編碼比較區塊包括： 一移位暫存器，用來響應於每個內部命令而產生多個內 部資料指令’各個指令具有不同相位； 多個次比較單元，各個單元用來響應於一相對應之內部 資料指令及一相對應之旗標信號，比較該第一二進制碼與 該第二二進制碼，藉此，若該第一二進制碼與該第二二進 制碼爲相同，則啓動一資料致能信號； 多個旗標產生器，各自用來響應於一相對應之內部資料 指令及一相對應之資料致能信號而產生該旗標信號，該旗 標信號係用來檢查該第二二進制碼之有效性；及 一第二邏輯閘，若至少一個資料致能信號被啓動，則該 第二邏輯閘係用來啓動該潛伏控制信號。 8·如申請專利範圍第7項之裝置，其中該次比較單元包括： ~暫存器，用來響應於該內部資料指令而暫時儲存該第 二二進制碼； 一第三邏輯閘，若該第一二進制碼與該第二二進制碼爲 相同，則該第三邏輯閘用來啓動一輸出信號；以及 -23- 1276112 一第四邏輯閘，若該輸出信號與該旗標信號被啓動，則 該第四邏輯閘用來啓動該資料致能信號。 9 ·如申請專利範圍第1項之裝置，其中於該第一時脈信號及 該第二時脈信號分別輸入該第一計數區塊及該第二計數 區塊則’該弟一 I十數區塊及該第二計數區塊分別基於一* CAS潛伏而被設定爲一預定値。 10· —種控制一同步半導體元件之潛伏之方法，包含下列步 驟： A) 計數一第一時脈信號之週期因而產生一第一二進 制碼； B) 計數一第二時脈信號之週期因而產生一第二二進 制碼，其中該第二時脈信號係經由將該第一時脈信號延遲 達一預定延遲量獲得；以及 C) 響應於一命令儲存該第二二進制碼，以及比較該第 一二進制碼與該第二二進制碼，藉此產生一潛伏控制信 號。 11 ·如申請專利範圍第1 〇項之方法，其中於步驟C)，若該第 一二進制碼係與該第二二進制碼相同，則產生該潛伏控制 信號。 如申請專利範圍第10項之方法，其中由一延遲鎖相迴路 所輸出之該第一時脈信號係領先於一外部時脈信號達一 第一段期間；以及該第二時脈信號係比該外部時脈信號延 遲達一第二段期間。 u·如申請專利範圍第12項之方法，進一步包含延遲該第一 -24- 1276112 時脈信號達該預定延遲量來產生該第二時脈信號之步 驟，其中該預定延遲量將該第一段期間加總至該第二段期 間。 1 4 .如申請專利範圍第1 3項之方法，其中該第一段期間爲該 第一時脈信號與響應於該命令而輸出之一輸出資料間之 一時隙；以及該第二段期間爲該命令與響應於該命令所產 生之一內部命令間之一時隙。

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