九、發明說明： t發明所屬之技術領域】 技術領域 本發明係有關於一種半導體裝置及其製造方法，且特 別疋有關於在同一基板上具有CMOS(互補金氧半導體）邏 輯電路及1電晶體！電容器型的記憶體單元(Mem〇ry Cdl)， 並具有將元件分離(STI)用的溝槽側壁作為記憶體單元電容 為利用之所謂溝槽電容器的半導體裝置及其製造方法。 t先前#支冬好】 背景技術 在具有可記憶資料於電容器的記憶體單元之半導體記 、裝置中’為了縮小單元面積或提高積體度，已有利用元 件分離(STI)用的溝槽側壁來形成電容器，並且藉由STI底部 的埋入緣膜來確保與相鄰單S分離之溝槽電容器型的半 ‘體圮憶裝置（例如，參照專利文獻1)。 赢头溝才曰包谷為在形成於基板表面及溝槽側壁表面的 介電體膜上設有電池板電極，且在傳送電晶體與電池板電 =之間的⑨基板表面側設有不純物擴散層，並藉由施加偏 疋电極至電池板電極使基板表面的通道反轉，以構成與傳 、、/ . 晶體的源極、汲極擴散領域相連之電容器。 今後，可預測的是會為了更加提高積體度而進一步縮 件分離(STI)的寬度，而微細化的裝置結翻為可形成 電池板電極完全埋入溝槽内之結構。 第1圖顯示微細化的溝槽電容器型之記憶體單元結 構。該記憶體單元係利用施加於填埋溝槽102的電池板(cp) 電極106之偏壓，於石夕基板101表面到溝槽102側壁形成反轉 層105。位於溝槽102底部之埋入絕緣膜1 〇3可發揮使該記憒 體單元與相鄰單元分離之效果。反轉層1〇5係與延伸至其中 一字元線107(WL)側之LDD(或延伸（Extension))不純物擴散 領域108的一側連接，且形成為電容器的儲存節點^⑺以％ Node)。源極、汲極不純物擴散領域1〇9係透過未圖示的位 元線接觸窗與上層的位元線連接。 一般而言，若電池板電極106中的不純物濃度較低，即 會於施加偏壓時造成空乏層從介電體膜介面延伸到電池板 内。卩，使通道難以反轉並且降低有效的電容器容量。因此， 必須事先使電池板巾的不純物濃度提高某種程度，以避免 於外加偏壓時產生空乏化的情形。 但是，如第1圖所示，在電池板電極106埋入溝槽1〇2 =結構中，用以將不純物導人電池板電極之不純物注入 月bl#乂小’ ST1|父深部分的不純物濃度即會降低。於是， 會發生於電池板電極1(36内部產生空乏化領域A、溝槽難以 反轉並且降低有效的電容器容量、及得不到期望的容量特 性（資料保存特性）等問題。 &針對該等問題，雖可考慮(A)使電池板電極薄膜化、⑻ 增^不純物注人能量、⑹電池板電 對策但θ會產生製錄增加、周邊電晶體的特性惡化、 漏電流增加等不良影響。 第（A)圖頒示使電池板電極薄膜化的方法（a)之問題 1275179 •忿。電池板電極變薄時，周邊電晶體的閘電極(WL)之膜厚 亦會變薄，這是由於通常電池板電極與周邊電晶體的閘電 極（或字元線）為同時形成之故。閘電極的膜厚變薄時，以其 作為光罩(Mask)而注入的源極、沒極(SD)擴散層之注入亦必 々較戌。結果，會造成周邊電晶體的性能惡化。又，雖然 並未圖示，但在與閘電極相同之層上形成電阻元件時，亦 會產生電阻值變高之問題。 10 15 20 為了避免此種問題，亦可考慮以另外製程來形成電池 板電極（CP)與周邊電晶體之閘電極(WL)，但會增加製程 數’且會提高製程的難度。 第2B圖顯示提高不純物注入能量的方法之問題 點。提高注入能量時，不純物會穿透（箭頭（a))至電晶體的 閘電極(WL)下面。結果，接合漏電流會增大，同時相鄰電 谷為間的漏磁耐性亦會變弱。 使用光阻圖案以打入分開溝槽電容器部與電晶體的問 木卩日才不僅會增加製裎數，尚必須確保光卩旦圖案的對位 裕度^因此，仍然會在溝槽電容器表面部分產生不純物穿 透形、纟"果，會在溝槽側壁附近形成不需要的擴散層 120亚使邊漏至相鄰單元的漏電流 ⑼），且使漏 磁特性惡化。 -〜双电牷戚膜時導入不純物的万沄（U) 之問題點。目前已右μ 有於成膜時導入不純物的方法(例如，參 ,、?、專利文獻2、3及4)，ν ^ )但是，由於一般是同時形成電池板 電極與周邊電晶體的開電極，因此無法將周邊電晶體的間 7 1275179 電極作成雙閘，而無從期待提高周邊電晶體的性能。為了 實現雙閘而欲以另外製程形成電池板電極與周邊電晶體的 閘電極時，舉例來說，如使用第3圖所示方法時，會產生諸 多問題。 5 首先，因製程複雜而增加成本。如第3(a)圖所示，於石夕 基板101上形成閘極氧化膜130，並於其上形成n+摻雜矽膜 131。第3(b)圖係對NMOS的閘電極132進行蝕刻，並只於 NMOS領域注入n-LDD138。此時，由kPM〇s的電晶體之閘 極氧化膜130過度蝕刻造成損傷，而有損可靠度。 10 接著，如第3(c)圖所示，雖形成P+摻雜矽膜133，但由 於此時的p+摻雜矽膜133成膜使得NMOS的LDD138擴散。因 此，無法維持淺接合，且特性惡化。 再者，在第3(d)圖中，對PMOS的閘電極134進行蝕刻， 並只於P1^)S領域注入p-LDD139。此時，〆摻雜矽膜丨35殘 15留於NMOS的閘電極132側壁上。即，NMOS的閘電極在外 觀上的閘極長度變長。如此一來，電晶體尺寸會變大，且 配置面積亦會增大。又，雖以P+摻雜矽膜135作為光罩而形 成n+源極、：；及極擴散領域(SD)140，但LDD138與SD140之距 離係按照P+摻雜矽膜135的膜厚來決定，如此會增大電阻且 20不利於咼性能化。但，若使P+摻雜矽膜135變薄，又會無法 深入地注入NMOS側的SD140，仍然會引起特性惡化。 最後’於第3(e)圖中形成側壁136，並於PMOS領域形 成P+源極、汲極領域(SD)141。 如前所述，於電池板電極成膜時導入不純物之習知方 8 1275179 法，會產生製程的複雜化、難以適用於雙閘等問題。 除了前述關於電極形成的問題之外，亦會伴隨微細化 而產生必須減低電阻元件的配置面積之問題。如在記憶體 單元驅動用的周邊電路、其他的邏輯電路及類比電路中是 5 使用大量的電阻元件，而小電流電路是使用高電阻的元 件、高速用的電路是使用低電阻的元件等，各自需要不同 的電阻值。 一般而言，電阻元件係於多晶矽或矽基板中注入不純 物而形成者，但在該電阻元件（單位面積的電阻值）的種類較 10 少時、以低電阻形成高電阻元件時或以高電阻形成低電阻 元件時，如第4圖所示，這些情形會增大配置面積。 如第4(a)圖所示，欲以單位面積的電阻值較低的元件製 作高電阻元件時，由於多數的低電阻元件_聯連接，因此 會增大配置面積。同樣地，如第4(b)圖所示，欲以單位面積 15 的電阻值較高的元件製作低電阻元件時，由於多數的高電 阻元件並聯連接，因此仍然會增大配置面積。雖然最好在 同一基板上具有多種不同電阻值之電阻元件，但仍有需要 專用製程以分開製作各種電阻元件之問題。 專利文獻1:日本專利公開公報第2003-92364號 20 專利文獻2 :曰本專利公開公報第11-307737號 專利文獻3 :曰本專利公開公報第2000-114458號 專利文獻4:日本專利公開公報第2005-51045號 I：發明内容3 發明欲解決之問題 9 1275179 因此，本發明之目的係提供一種在具有第1圖〜第4圖所 示問題點，即，具有溝槽電容器型的半導體記憶裝置中， 可防止電池板電極的空乏化、抑制漏電流，並且實現周邊 電晶體的特性維持及電阻元件的配置面積減低之半導體裝 5 置。 此外，本發明亦提供一種不須增加製程數，且可有效 率地製造出於同一基板上具有雙閘CMOS邏輯電路與溝槽 電容器型記憶體單元之半導體裝置的半導體裝置製造方 法。 10 解決問題之手段 為了解決前述問題，本發明之第1方面，係提供一種於 同一基板上具有不同導電型閘電極之雙閘CMOS邏輯電路 及溝槽電容器型之記憶體的半導體裝置。在該半導體裝置 中，前述溝槽電容器包含有形成於元件分離用的溝槽内壁 15 之介電體膜及前述介電體膜上之電池板電極，且前述電池 板電極及CMOS電晶體的閘電極是由膜厚並未完全埋入前 述溝槽内之第1多晶矽膜及厚度可確保前述CMOS電晶體的 閘電極所需膜厚之第2多晶矽膜所構成，而形成於前述電池 板電極的溝槽内部之第1多晶矽膜含有濃度高於埋入該電 20 池板電極的溝槽内之第2多晶矽膜之不純物。 在前述較佳結構例中，係於前述基板上更具有多種不 同電阻值之電阻元件。且各電阻元件是由第1多晶矽膜及第 2多晶矽膜所構成，又，藉由有無將不純物導入電阻元件的 第1多晶矽膜中與有無將不純物導入電阻元件的第2多晶矽 10 1275179 膜中之組合，可顯示不同的電阻值。 本發明之第2方面，係提供一種半導體裝置之製造方 法。該方法包含有下述步驟：（a)於半導體基板上形成元件 分離用的溝槽；（b)於前述半導體基板整面上隔著絕緣薄膜 5 形成厚度並未完全埋入前述溝槽内之第1多晶矽膜；（c)以使 不純物不會穿透基板表面的能量將不純物注入前述第1多 晶矽膜之預定處；（d)於前述第1多晶矽膜上形成厚度可確保 電晶體操作所需之膜厚的第2多晶矽膜；及(e)將前述第1及 第2多晶矽膜加工成預定形狀，並同時形成溝槽電容器用之 10 電池板電極與電晶體之閘電極。 在前述較佳實施例中，前述第1及第2多晶矽膜之加工 包含於形成前述電池板電極與電晶體之閘電極時，同時形 成多數電阻元件之步驟，並藉由有無將不純物導入前述第1 及第2多晶矽膜中，使前述多數電阻元件具有不同的電阻 15 值。 發明之效果 設定使位於溝槽内壁且厚度較薄之第1多晶矽膜的不 純物濃度，高於在可確保電晶體的閘電極厚度之膜厚下埋 入之第2多晶矽膜的不純物濃度，可防止深溝電容器的電池 20 板電極之空乏化、抑制漏電流，並且實現周邊電晶體的特 性維持。 又，可不需增加製程數，並有效率地製造出於同一基 板上具有雙閘CMOS邏輯電路及溝槽電容器型的記憶體單 元之半導體裝置。 11 1275179 此外，依照有無將不純物導入第1多晶矽膜及第2多晶 矽膜中，可簡便地形成多種不同電阻值之電阻元件，並減 低配置面積。 圖式之簡單說明 5 第1圖係用以說明在溝槽型電容器的記憶體單元微細 化時所產生的問題點。 第2A圖係用以說明為了解決第1圖之問題而使電池板 電極變薄時所產生的問題點。 第2B圖係用以說明為了解決第1圖之問題而提高不純 10 物的注入能量時所產生的問題點。 第3(a)〜(e)圖係用以說明為了解決第1圖之問題而於電 池板成膜時導入不純物時所產生的問題點。 第4(a)〜(b)圖係用以說明電阻元件的配置面積增大之 問題點。 15 第5A圖係用以說明本發明的基本結構。 第5B圖係用以說明本發明的基本結構。 第5C圖係用以說明本發明的基本結構。 第5D圖係用以說明本發明的基本結構。 第6圖係不純物的注入角度設定之說明圖。 20 第7A圖係分開製作多種單位面積電阻值不同的電阻元 件之說明圖。 第7B圖係分開製作多種單位面積電阻值不同的電阻元 件之說明圖。 第8A圖係顯示記憶體單元的配置之一例。 12 1275179 第8B圖係顯示沿著第8A圖的A-A’線之截面結構之概 略截面圖。 第9A圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 5 第9B圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9C圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9D圖係本發明的一實施型態之半導體記憶裝置之製 10 造步驟圖。 第9E圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9F圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 15 第9G圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9H圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第91圖係本發明的一實施型態之半導體記憶裝置之製 20 造步驟圖。 第9J圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9K圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 13 1275179 第9L圖係本發明的_實施型態之半導體記憶裝置之製 造步驟圖。 第9M圖係本發明的_垂 】能 ， 貝轭型恶之半導體記憶裝置之 製造步驟圖。 5曾f IGA(aHe)_顯示本發明之效果，^為在不純物一 導入後’將2次元不純物輪廣的模擬結果進行比較之模式 第10B⑻〜⑷圖係前述不純物一導入後的2次元不純物 輪廟之模擬資料。 10 15 20 弟11A⑷〜(e)圖伽示本發明之效果，且為將最終轨處 理後的2次元不純物輪靡之模擬結果進行比較之模式圖。 第11B⑷〜(c)圖係前述最終熱處理後的2次元不純物 廓之模擬資料。 如圖係顯示本發明的空乏化改善效果之圖表。 •第13⑻〜(b)圖係顯示在實施型態中形成多種電阻值之 兀件之際的離子注人條件與薄片電阻值之模擬結果。 【賓^方式^ 實施發明之最佳型態 以下，參照圖示說明本發明之較佳實施型離。 明:^，圖剌以說明本發明的基本結構。本發 …^記憶裝置中將STI溝槽的側壁 ☆ 用，並將形成於溝槽内 -、电今态利 厚一：：：=構。即，膜 體單元電晶體與周邊電路電晶體的‘ 14 1275179 2多晶矽膜的2層結構。又，溝槽内的第1多晶矽膜含有濃度 高於第2多晶矽膜之不純物，而第2多晶矽膜含有或不含有 不純物皆可。 具體而言，如第5A圖所示，在形成於矽基板11的溝槽 5 14底部配置元件分離用的埋入氧化膜13，並於薄層矽氧化 膜12覆蓋住基板整體的狀態下，形成膜厚並未完全埋入溝 槽14内之第1多晶矽膜15a。為了方便，將第1多晶矽膜15a 稱作薄膜多晶石夕膜。藉由傾斜注入的方式，以不會完全穿 透第1多晶矽膜15a的能量將不純物旋轉注入該第1多晶矽 10 膜15a内。 此時之離子注入，係如在能量15keV、不純物濃度1·0χ 1015〔 cnf2〕下，以傾斜角13°沿著4個方向旋轉注入氟化硼 (BF)(總注入量：4·0χ1015〔cm-2〕）。 接著，如第5B圖所示，進行追加成長第2多晶矽膜15b， 15 以到達記憶體單元電晶體及周邊電路電晶體的閘電極之所 需膜厚。為了方便，將第2多晶矽膜15b稱作厚膜多晶矽膜。 且亦可配合需要導入不純物至第2多晶矽膜15b中。此時之 注入條件係如在能量18keV、濃度6.0xl015下垂直注入硼 (B)。此時，注入能量及劑量係設定成使不純物不會完全穿 20 透基板表面部分的多晶矽膜15a、15b，因此，不純物並未 到達埋入溝槽内的第2多晶矽膜，且第2多晶矽膜的不純物 濃度比第1多晶矽膜低。 在形成第2多晶矽膜15b之階段中，要確保記憶體單元 電晶體及周邊電路電晶體的閘電極之所需膜厚。 15 1275179 +接著，如第5C圖所示，將第2多晶石夕膜15b及第1多晶石夕 膜15a加工成預定形狀，以形成電池板電極黯記憶體單元 電晶體的閘電極17。 接著，如第5D圖所示，將閘電極Π作為光罩而形成LDD 5不純物擴散層18，並將閘電極17及側壁絕緣膜叫乍為光罩 而形成源極、汲極不純物擴散層19。 如此一來，藉由將形成於元件分離(STTI)用的溝槽14内 部之電池板電極16作成膜厚以及不純物濃度不同之2階段 結構，可確保記憶體單元電晶體及周邊單元電晶體（未圖示) 10的閘電極17於所期膜厚，並且防止電池板電極16的空乏 化。又，如後所述，可於形成電池板電極16與閘電極17的 同時，嵌入多種不同電阻值之電阻元件。 第6圖係導入不純物至第晶矽膜15a之際的注入角 0 (相對於石夕基板11的垂直方向之傾斜角）設定之說明圖。在 15第1多晶矽膜15&的膜厚為t、元件分離領域STI20的寬度為 w、kSTUO的寬度扣除覆蓋側壁的第丨多晶矽膜15a膜厚後 之剩餘覓度為b(b=w-2t)、STI20的深度（在此為從基板表面 到埋入絕緣膜13之距離）為d時，注入角6>係以0 < tan'b/cDrztan·1〔（w-2t)/d〕表示。 20 例如，STI2〇的寬度w為0.18/zm、深度d為〇.25//m、第 1多晶矽膜15a的膜厚t為0.06/zm時，注入角0則是設定在 tan·1〔（0·18_2χ0·06)/0·25〕<13.5。即可。 當STI20的深度d為0.35// m時，注入角Θ則是0 <tan·] 〔（〇·18-2χ〇.〇6)/0·35〕<9.74。。 16 ^75179 注入角Θ越大時，石夕基板11表面部分的沿著注入角方 向之第1多晶矽膜15a厚度會越大，相對於此，溝槽14側壁 分的沿者注入角方向之第2多晶石夕膜;[5b厚度會越j 因 此 5 ’可對於基板表面部分深入地注入不純物至彳立於溝槽14 側壁的第1多晶矽膜15a之側壁方向，所以對於電池板兩極 的空乏化會有所助益。 第7A圖及第7B圖係在形成第5A圖〜第5D圖之電池板 電極16與閘電極17的同時，嵌入多種單位面積電阻值不同 之電阻元件之方法的說明圖。 即，如第7B圖所示，藉由注入/不注入不純物至形成於 電阻部分之第1(薄膜）多晶矽膜15a、注入/不注入不純物至 第2(厚膜）多晶矽膜15b之組合，可如第7八圖所示，於矽基 板11上的STI氧化膜20上面形成4種不同電阻值之電阻元件 1〜4 〇 第8A圖係顯示本發明其中一實施型態的半導體記憶裝 置之平面配置之一例。該例係構成一配置成4行2列的記憶 體單兀。活性領域(AR)係沿列方向排列，且一個活性領域 (AR)可形成2位元的記憶體單元(MC)。此外，在該配置中， 電池板電極(CP)係針對2行分的記憶體單元(MC)共同配置。 第8B圖係沿著第8A圖的a-A，線之概略截面圖。半導體 記憶装置包含有隔著絕緣膜12形成於元件分離(STI)2〇側壁 之電容器用的電池板電極16、及電晶體閘電極17(或字元線 WL)。 電池板電極16包含有膜厚並未完全埋入元件分離(STI) 17 1275179 用的溝槽14内之第1多晶石夕膜15&、及膜厚可使電晶體問電 極17於所期厚度之第2多晶石夕膜工$ b，且溝槽内的幻多晶石夕 膜…含有濃度高於第2多晶碎膜⑽之不純物。 ‘ «池板電極16施加偏壓電壓時，基板表面（包含阳 .5側壁的基板側)的通道摻混領域(chd)會反轉且形成反轉 層，並與絕緣膜12和電池板電極16構成為電容器。反轉層 與延伸至記憶體單元電晶體的閘電㈣(或字元線）的其中 側之LDD擴散領域連接。電$體的源極、汲極不純物擴 散領域19係透過位元線接觸窗2KBCT)與上層的位元線 10 22(BL)連接。此種包含電晶體與電容器之記憶體單元係藉 由元件分離2〇(STI)與相鄰單元㈣。而通道阻絕層（chs) 位於STI20下方。 電池板電極16係2層結構，且沿著溝槽14側壁設置的第 1多晶賴15a之不純物濃度相當高，因此，可防止施加偏 15 [守的工乏化。此外，第2多晶石夕膜⑸的存在可使電晶體 φ 的閘電極17具有所需膜厚’且可確保裝置操作上所需的不 純物擴散層之注入深度。 第9A圖〜第9M圖係本發明實施型態的半導體記憶裝置 之製造步驟圖。 20 如第9八圖所示，P型石夕基板31表面氧化以形成初期氧化 膜30，且石夕氮化膜33於其上成膜。接著，形成覆蓋住周邊 電晶體部及記憶體單元部之光阻圖案（未圖示），並對石夕氮化 膜33、初期氧化膜3〇及矽基板31進行姓刻後，去除光阻圖 案。該蝕刻可於周邊電晶體領域及記憶體單元領域的預定 18 1275179 處形成溝槽14。矽基板31的蝕刻深度對於記憶體單元部的 電容器容量有所助益，且可適當變更。第9A圖之例係如從 石夕氮化膜33的表面開始姓刻3〇〇nm左右後，以石夕氧化膜μ 覆蓋整體，再利用CMP進行平坦化。 5 如第9B圖所示，於記憶體單元部的電容器形成領域上 形成具有開口的光阻圖案（未圖示），並於開口部分對元件分 離(STI)的氧化膜32進行蝕刻25〇nm、於溝槽底部留下 的氧化膜32B。然後，去除光阻圖案。 如第9C圖所示，用磷酸或氟化氫(HF)等溶液去除（濕式 10蝕刻）不用的矽氮化膜33及初期氧化膜30。藉此，可於同一 基板上形成深STI40a及淺STI40b。然後，使石夕基板31表面 氧化，並形成l〇nm的矽氧化膜34，以作為井(Well)形成用 之離子注入用保護膜。 如第9D圖所示，形成光阻圖案（未圖示）使記憶體單元 15部及周邊電晶體部的pM〇S領域開口後，注入n型不純物以 开>成11型井（未圖示）。注入條件係如在能量6⑻、濃度3 〇 xlO下庄入磷(P)。又，形成通道阻絕層36n以提高STl4〇下 方的矽基板濃度。此時之注入條件係如在能量24〇keV、濃 度7·5χ1012下注入磷(P)。再者，為了形成用以控制pM〇s電 20晶體的特性之通道摻混層37n，而在能量l〇〇keV、濃度4·3χ 1012下注藉由通道摻混層之注人條件設成亦可穿透至 STI底部的淺埋入氧化膜32Β的正下方之最適條#，可提高 淺STI下面的元件分離能力。且用過的光阻圖案要使之去 除。 19 1275179 同樣地，使用NMOS電晶體領域開口的光阻圖案（未圖 示），並藉由注入井以形成P型井（未圖示）。注入條件係如在 能量300keV、濃度3·〇χ1〇13下注入硼（B)。又，形成通道阻 絕層36ρ以提高STI下方的矽基板31濃度。此時之注入條件 5 係如在能量1〇〇1^\^、》辰度8.0\1〇12下注入爛（2)。再者，為 了形成通道換混層’而在能量lOkeV、濃度4·3χ1012下、、主 入硼(Β)。然後，去除光阻圖案。 如第9Ε圖所示，用HF溶液去除作為離子注入用保護膜 而形成之矽氧化膜34後，再度氧化矽基板31表面，使石夕氧 10化膜72成長2.3nm。此處所形成的氧化膜72會於成為電晶體 的閘極絕緣膜之同時，成為單元電容器的電容器絕緣膜。 此例雖然在成為閘極絕緣膜之領域與成為電容器絕緣膜之 領域中的膜厚皆相同，但亦可藉由雙閘絕緣膜製程使電晶 體的閘極絕緣膜厚與電容器絕緣膜厚不同。 15 如第9F圖所示，藉CVD法於閘極絕緣膜/電容器絕緣膜 72上形成60nm的多晶矽膜35a。該膜厚厚度並不會完全埋入 底部的埋入氧化膜32B所剩餘的淺STI内。第i多晶矽膜％ 成長後，使用光阻圖案42，在位於周邊電晶體部的{)]^〇3 形成領域、記憶體單元部及多晶矽電阻部的必要處（此例為 20形成多晶矽電阻1及多晶矽電阻3之領域）之第1多晶矽膜 35a上，進行不純物導入用的離子注入。注入條件係如在能 量15keV、濃度Ι.0χ10ΐ5下，沿著4個方向旋轉注入氣化棚 (BF)(總注人量：4·〇χ1〇]5)。該注入能量並不會完全穿透記 憶體單兀電晶體形成領域之第丨多晶矽膜35a，且注入角度 20 1275179 按照第6圖的說明順序設定。此例雖然是進行4個方向的旋 轉注入，但亦可依照記憶體單元的配置來進行多次的旋轉 注入。 藉由於多晶矽電阻部的第1多晶矽膜35a上設定不作為 5 進行離子注入的場所之處，即可於不增加製程數下，形成 多數電阻值不同的多晶矽電阻。又，亦可使用光阻圖案（未 圖示），對NMOS電晶體形成領域之第1多晶矽膜35a進行不 純物導入。 如第9G圖所示，去除光阻圖案42後，藉CVD法於第1 10 多晶矽膜35a上形成120nm的第2多晶矽膜35b。第1多晶矽膜 35a與第2多晶矽膜35b的總膜厚即為電晶體的閘電極膜 厚，且可依照該膜厚來自動整合進行源極、汲極擴散用的 離子注入。必要時，亦可如圖所示地使用光阻圖案43，在 位於周邊電晶體部的PMOS形成領域、記憶體單元部及多晶 15 矽電阻部的必要處（此例為形成多晶矽電阻1及多晶矽電阻 2之領域）之第2多晶矽膜35b上，進行不純物導入用的離子 注入。此時之注入條件係如在能量18keV、濃度6.0xl015下 垂直注入硼（B)。且設定注入能量及劑量使不純物不會完全 穿透電晶體閘電極，因此，不純物並未到達埋入溝槽内之 20 第2多晶矽膜，且第2多晶矽膜的不純物濃度比第1多晶矽膜 低。 藉由有無將不純物注入多晶矽電阻形成部分的第2多 晶矽膜35b中與有無將不純物注入第1多晶矽膜35a中之組 合，可形成多數電阻值不同之多晶矽電阻。又，亦可使用 21 1275179 光阻圖案（未圖示），_M0S電晶體形成領域之第2多晶石夕 膜35b進行不純物導入。再者，對於幻多晶賴说之離子 /主入’亦可兼用在後述的源極、淡極擴散用之離子注入。
又’如第9H圖所示’亦可配合需要使用光阻圖案44， 且以在能量13keV、濃度5·0χ1〇13下垂直注入领⑻之方式導 入不純物至多晶梦電阻部。在此，對於第2多晶頻说之 離子庄入係用以調整高電阻多晶石夕之電阻值者。因此，需 要時，亦可注入至PM0S電晶體領域或記憶體單元領域。且 用以凋正電阻值之離子注入亦可兼用在後述的^^^^擴散層 用之離子注入。 如第91圖所示，使用未圖示的光阻圖案，同時形成 CMOS的閘電極49n、49p;記憶體單元電晶體的閘電極们； 基準子元線48，電谷态的電池板電極46 ;及多晶石夕電阻Η、 52 、 53 、 54 〇 如第9J圖所示，形成光阻圖案（未圖示）使記憶體單元部 及PM0S電晶體形成領域開口，將閘電極49p、47、48及電 池板電極46作為光罩且以自對準方式進行離子注入，以形 成LDD擴散層58p。具體而言，在能量〇 5kev、濃度3·6χ1〇ΐ4 下注入硼（Β)後，再於能量80keV、總濃度2·6χ1〇13下，以傾 20斜角28沿著4個方向注入砷（As)以作為Halo(大傾角佈植) 離子〉主入。然後，去除光阻圖案。由於LDD/Halo注入會影 響到電晶體特性，因此，可配合需要適當選擇條件及注入 進行/不進行。此外，亦可對多晶矽電阻部注入硼。 同樣地’形成光阻圖案（未圖示）使NMOS電晶體形成領 22 1275179 域開口，並將閘電極4911作為光罩，以自對準方式形成ldd 擴散層58η。具體而言，在能量3〇keV、濃度ΐΐχΐ〇15下注 入石申（As)後，再於能量35keV、總濃度3·3χΐ〇13下，以傾斜 角28沿著4個方向注人氣化删（BF)以作為Hal〇離子注入。 5然後，去除光阻圖案。由於該LDD/Halo注入會影響到電晶 體特性，因此，可配合需要適當選擇注入條件及注入進行/ 不進行。 亦可於離子注入後，進行用以抑制不純物的活化及過 度擴散之RTA。 1〇 如第9K圖所示，藉CVD法形成130nm的側壁氧化膜， 並形成光阻圖案（未圖示）使其只於必要部分開口後，進行各 向異性钱刻’以於必要部分形成側壁空間56a、56b。又， 雖然在此處留下閘電極與電池板電極之間的側壁氧化膜， 但亦可與位元線接觸窗側的側壁空間相同地，進行各向異 15性餘刻。又，此處雖然對電池板電極上的側壁氧化膜進行 φ 蝕刻’但亦可不進行蝕刻。可配合需要來適當選擇該等側 壁氧化膜的蝕刻之進行/不進行。然後，去除光阻圖案。 形成光阻圖案（未圖示）使記憶體單元部及PMOS電晶 體形成領域開口，並將閘電極49p、47、48及側壁空間56a 2〇作為光罩，再以能量5keV、濃度4·0χ1015離子注入硼(B)後， 形成源極、汲極擴散層59ρ。此時，亦注入離子於閘電極 49ρ'47、48中。需要時，亦玎適當地對多晶矽電阻部進行 離子注入。然後，去除光阻圖案。 同樣地，形成光阻圖案（未圖示）使NMOS電晶體形成領 23 1275179 域開口，並將閘電極4911及側壁空間56a作為光i，再以倉匕 量加v、濃度4·〇χ，離子注人坤(As)後，形成源極、^ 擴散層59η。此時，，亦注入離子於問電極49n中。然後，去 除光阻圖案。 5 離子注入後，為了抑制不純物的活化及過度擴散而在 1〇25。(：下進行3秒鐘的RTA。再者，藉㈣法形成⑽膜(未 圖示）並加上熱處理後，可於閘電極4911、491)、47、48上及 源極、汲極擴散層59η、59p上及多晶矽電阻上形成矽化物 膜（未圖示），並去除不需要的C〇Si膜。 1〇 如第9L圖所不，藉CVD法形成配線層間絕緣膜61，且 使用光阻圖案（未圖示）對配線層間絕緣膜6 i進行蝕刻後，可 形成接觸窗孔62。然後，去除光阻圖案。 如第9M圖所示，於接觸窗孔62内隔著黏合層（未圖示） 填充鐵(W)等導體，且以CMP使之平坦化。於整面上形成金 15屬膜，並使用光阻圖案（未圖示Η虫刻成預定形狀，以形成金 屬配線64。並去除光阻圖案，形成層間絕緣膜65。亦可配 合需要更形成上層的配線及接觸栓塞等。 第9圖的實施例係於記憶體單元電晶體及多晶矽電阻 中使用ρ型不純物，但亦可使用η型不純物或混雜使用。 20 第1圖係用以說明本實施型態之效果，並在不純物 (硼）一導入形成於溝槽内的多晶矽膜後，將2次元不純物輪 廓的模擬結果模式化。第10Β圖係對應於第10Α圖之模擬資 料。而第10Α圖中的細曲線顯示濃度之等高線。 第10A(a)圖及第l〇B(a)圖係作為比較例之在不純物導 24 1275179 入較淺的條件下所進行的模擬結果，而第l〇A(b)圖及第 10 B (b)圖係作為比較例之在不純物導入較深的條件下所進 行的模擬結果，而第1 〇A(c)圖及第1 OB (c)圖係如本實施型態 之以2階段使多晶矽膜（60nm+120nm)成長並控制不純物導 5 入時的模擬結果。 第10A(a)圖及第10B(a)圖之不純物導入較淺的條件 係·· •使多晶矽膜成長180nm ; •在能量18keV、濃度4·0χ1015下垂直注入硼(B); 10 •在能量18keV、濃度6·0χ1015下垂直注入硼(Β)。 第10A(b)圖及第10B(b)圖之不純物導入較深的條件 係： •使多晶石夕膜成長180nm ; •在能量40keV、濃度4·0χ1015下垂直注入硼（B); 15 •在能量18keV、濃度6·0χ1015下垂直注入硼(Β)。 第10A(c)圖及第10B(c)圖之本實施型態之改善條件 係： •使第1多晶石夕膜成長60nm ; •在能量15keV、濃度l.OxlO15下，以傾斜角13°沿著4 20 個方向注入氟化硼（BF)至第1多晶矽膜（總注入量：4·0χ 1015)； •使第2多晶石夕膜成長120nm ; •在能量18keV、濃度6.0χ1015下垂直注入硼（B)至第2 多晶矽膜。 25 1275179 在第10A(a)圖及第10B(a)圖中，不純物並未到達溝槽内 部的多晶矽中，因此會於施加偏壓時在電池板内部產生空 乏化。反之第10A(b)圖及第i〇B(b)圖則是不純物穿透至源 極、汲極擴散領域下方，而有漏電之虞。 5 相對於此，第1 〇A(c)圖及第1 OB⑷圖之條件則是於溝槽 内部沿著溝槽側壁形成不純物濃度高的第丨多晶矽膜，並使 不純物濃度低於第1多晶矽膜之第2多晶矽膜位於第i多晶 矽膜上且埋入溝槽内，因此，可防止不純物未到達溝槽側 壁所引起的賀料保存特性惡化、及不純物穿透所引起的漏 10 電流增大。 又，在第10A圖及第10B圖中，只有在某特定濃度範圍 (1·0χ10〜3·0χ1021)具有影線或顏色，因此，該範圍以外之 領域則形成為白色。 弟11Α圖係用以說明本實施型態之效果，並在不純物 15 (硼）導入形成於溝槽内的多晶矽膜後，將最終熱處理後的2 次元不純物輪廓之模擬結果模式化。第11B圖係對應於第 11A圖之模擬資料。而第11A圖中的細曲線顯示濃度之等高 線。 第llA(a)圖及第UB(a)圖係作為比較例之在不純物導 20入較淺的條件下所進行的模擬結果，而第llA(b)圖及第 1 lB(b)圖係作為比較例之在不純物導入較深的條件下所進 行的模擬結果，而第11 A(c)圖及第1 lB(c)圖係如本實施型態 之以2階段使多晶石夕膜（6〇nni+120nm)成長並控制不純物導 入時的模擬結果。注入條件係除了第]〇A(a)圖〜第l〇A(c)圖 26 1275179 及弟10B(a)圖〜第i〇B(c)圖所示條件外，更力〇上在能量 5keV、濃度4·〇χ1〇15下垂直注入硼(Β)以作為SD注入。 在第llA(a)圖及第llB(a)圖中，施加偏壓至電池板電極 時往電池板電極内延伸的空乏層會延伸至溝槽部分整體， 5因此，空乏層寬度會變寬且無法得到電容器容量。而在第 llA(b)圖及第11B(b)圖中，亦會造成空乏層延伸至溝槽的中 央部附近，且不純物穿透至基板側的情形亦相當明顯。與 該等情形相比，在顯示本實施型態的第11A(C)圖及第UB(c) 圖中，則是沿著溝槽側壁形成空乏層，因此，空乏層寬度 10較窄且可確保充分的電容器容量，並且亦可防止不純物穿 透至基板側。 第12圖係顯示半導體記憶裝置的效果之圖表，並將實 施型態的半導體記憶裝置之cv特性（實線)與習知在不純2 導入較淺的條件下所製作的半導體記憶裝置之cv特性（虛 15 20 線)進行比較。根據圖表，得知在實施型態的半導體記情裝 置中’可於施加偏壓電壓至電池板電極時 ：二：： 到改善之效果。 欢奋里付 第13⑻圖係顯示以第从圖〜第9M圖所示 在與記憶鮮元相_基板上形成㈣阻元 條件，而第13_係顯示各電阻 峨子注入 別於薄膜多晶彻―厚表。分 上的不純物之注人進行或料行， 夕晶频） 例係於厚膜乡晶卿成後的離子注 _組合。又，該 高電阻值之料〜。藉由該方法/ =進行用以調節 可同¥製作記憶體單 27 1275179 元電容器及電晶體，並形成具有4種不同電阻值之電阻元 件。因此，與為了調節電阻值而並聯連接或串聯連接一種 電阻元件之習知方法不同，且可防止於電阻部的配置面積 增大。 5 如前述說明，實施型態之半導體装置係於同一基板上 設置具有不同導電型閘電極之雙閘CMOS電晶體、及具有深 溝電容器型的記憶體單元之電容器的電池板電極之2層結 構，並設定使靠近深溝電容器内的基板之第1多晶矽層的不 純物濃度高於第2多晶矽層的不純物濃度。藉由此結構，可 10 防止電池板電極内的空乏化、得到充分且穩定的容量，並 且可於CMOS電晶體的雙閘電極中確保在操作可靠性上的 所需膜厚。 此外，由於在同一基板上具有多種不同電阻值之電阻 元件，因此，可減低配置面積。 15 在實施型態的半導體裝置之製造方法中，全面形成膜 厚並未完全埋入溝槽内之第1多晶矽膜後，在不會產生不純 物穿透的條件下注入高濃度的不純物至第1多晶矽膜之預 定處，並全面形成膜厚可確保電晶體的閘電極所需膜厚之 第2多晶矽膜，再成形為預定形狀，藉此，可同時形成記憶 20 體單元電容器的電池板電極及雙閘CMOS電晶體的閘電極。 該方法可防止電池板電極内的空乏化，並防止不純物 穿透至基板以得到充分且穩定之容量，並且可於CMOS電晶 體的閘電極中確保在操作特性上的所需膜厚。 配合需要於第2多晶矽膜的預定處注入不純物，並使前 28 1275179 述第1及第2多晶矽膜成形為預定形狀，藉此，可使多種不 同電阻值之電阻元件，同時形成記憶體電容器之電池板電 極及雙閘CMOS電晶體之閘電極。 以上係根據較佳實施型態進行本發明之說明，但本發 5 明並不限定於此，在所屬技術領域中具有通常知識者可於 申請專利範圍内進行各種變化、變更。 I：圖式簡單說明3 第1圖係用以說明在溝槽型電容器的記憶體單元微細 化時所產生的問題點。 10 第2A圖係用以說明為了解決第1圖之問題而使電池板 電極變薄時所產生的問題點。 第2B圖係用以說明為了解決第1圖之問題而提高不純 物的注入能量時所產生的問題點。 第3(a)〜(e)圖係用以說明為了解決第1圖之問題而於電 15 池板成膜時導入不純物時所產生的問題點。 第4(a)〜(b)圖係用以說明電阻元件的配置面積增大之 問題點。 第5A圖係用以說明本發明的基本結構。 第5B圖係用以說明本發明的基本結構。 20 第5C圖係用以說明本發明的基本結構。 第5D圖係用以說明本發明的基本結構。 第6圖係不純物的注入角度設定之說明圖。 第7A圖係分開製作多種單位面積電阻值不同的電阻元 件之說明圖。 29 1275179 第7 B圖係分開製作多種單位面積電阻值不同的電阻元 件之說明圖。 第8A圖係顯示記憶體單元的配置之一例。 第8B圖係顯示沿著第8A圖的A-A’線之截面結構之概 5 略截面圖。 第9A圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9B圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 10 第9C圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9D圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9E圖係本發明的一實施型態之半導體記憶裝置之製 15 造步驟圖。 第9F圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9G圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 20 第9H圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第91圖係本發明的一實施型態之半導體記憶裝置之製 造步驟圖。 第9J圖係本發明的一實施型態之半導體記憶裝置之製 30 1275179 造步驟圖。 第9K圖係本發明 造步驟圖。 態之半導體記憶裝置之製 弟9 L圖係本發明 5 15 20 造步驟圖。 、〜實施型態之半導體記憶裝置之製 第9M圖係本發 製造步驟圖。 第10A(a)〜(c)圖係 , ^ 本發明之效果，且為在不純物一 導入後，將2夂兀不純 10 圖 闽。 切輪廓的模擬結果進行比較之模式 圖0 第10B(a)〜(c)圖係 輪腐之模擬資料。】返不純物一導入後的2次元不純物 第llA(a)〜(c)圖係 理後的2次元不純物輪;Γ本發明之效果，且為將最終熱處 第11B⑻〜(e)圖二之&擬結果進行比較之模式圖。 廓之模擬㈣。1述最終減理後的2次元不純物輪 =::示本發明的空乏化改善效果之圖表。 弟13(a)〜(b)圖係_ _ ”、y、在貫施型態中形成多種電阻值之 電阻元件之際的離子 以值之 『+ & 一 入條件與薄片電阻值之模擬結果。 【主要兀件符號說明】 1、2、3、4·..電阻元件多 竹夕日日石夕（矽氧化膜） 電阻） 13、33B、103· · ·埋入綠缕B心与 η、3卜ιοί...石夕基板 入心_乳 化膜） 12、32、32Β、34、72 绍給 ···、、、巴緣月吴14、102…溝槽 31 1275179
15a、35a.··薄膜多晶石夕膜（第丄 多晶吩膜） 15b、35b···厚膜多晶石夕膜(第2 多晶矽膜） 16、 46、106···電池板電極 17、 47.··閘電極(記憶體單元電 晶體用） 18、 58...LDD不純物擴散領域 19、 ··源極、汲極不純物擴散領 域 20、 40a、40b···元件分離領域 (STI) 21···位元線接觸窗 22··.位元線 3〇··.初期氧化膜 33···秒氮化膜 36η、36p···通道阻絕層 37η、37p···通道摻混層 42、43、44···光阻圖案 48···字元線 49n、49p··.CMOS閘電極 51、52、53、54···電p且元件(多 晶石夕電阻） 56a、56b···側壁空間 58ρ、58η…LDD擴散層 59ρ、59η…源極、没極擴散層 61···配線層間絕緣膜 62···接觸窗孔 64···金屬配線 65.. .層間絕緣膜 105···反轉層 107···字元線 108···不純物擴散領域 109···源極、沒極不純物擴散領 域 120…擴散層 130···閘極氧化膜 131 ...11+摻雜石夕膜 132—NMOS閘電極 133、135···ρ+摻雜石夕膜 134.. .PMOS 閘電極 136.. .側壁
138.. .nLDD
139.. .p'LDD 14〇···η+源極、沒極擴散領域 (SD) 141···Ρ+源極、汲極領域(SD) AR···活性領域 32 1275179 MC...記憶體單元