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TWI272711B - Low capacitance ESD-protection structure under a bond pad - Google Patents

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TWI272711B
TWI272711B TW094104892A TW94104892A TWI272711B TW I272711 B TWI272711 B TW I272711B TW 094104892 A TW094104892 A TW 094104892A TW 94104892 A TW94104892 A TW 94104892A TW I272711 B TWI272711 B TW I272711B
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    • H—ELECTRICITY
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Description

1272711 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於半導體積體電路，更特定言之，係關 於保遵半導體積體電路免受靜電放電（Esd)。 【先前技術】 現代電子設備使用數位半導體積體電路來進行操作。數 位半導體積體電路從各種來源，例如按鈕、感測器等接收 輸入，並且其輸出根據各種輸入來控制設備的操作。除了 所需的輸入或輸出信號位準之外，該等半導體積體電路之 輸入與輸出可能會受到不合需要的高電壓靜電放電（esd) 的衫響。靜電放電（其特徵在於快速的瞬變高電壓放電）可 能係來自設備的使用者、設備操作、電源供應電壓瞬變等 所產生的靜電。 半導體積體電路的功能變得更強大，並且在更快的速度 下刼作。此增強的功能能力係每一積體電路中更高的電晶 體計數的結果，從而使更複雜的軟體及/或韌體之操作可 產生許多可用在設備中的特徵。更快速的操作速度進一步 增強設備的操作。為將積體電路晶粒尺寸保持在合理的成 本之内，必須將其中的電子電路更密集地集中在一盡可能 小的區域之中，因而必須使組成積體電路内之電子電路的 許多電晶體盡可能小。隨著此等電晶體變得越來越小，每 一電晶體之各部分（例如源極、閘極、汲極）亦變小，並且 此等部分之間的絕緣介電質厚度也隨之變小。極薄的介電 質極易因靜電放電事件中出現的過大電壓而損壞。而且， 99568.doc 1272711 隨著操作速度增加，對低電容結構之需要亦變得更重要。 已使用各種電壓保護電路來限制積體電路之輸入及/或 輸出處的峰值電壓。已嘗試將靜電放電保護併入積體電路 之内，但不是非常有效，及/或需要佔據積體電路晶粒内 的大量區域，並且會使受保護之電路節點增加不可接受的 額外電容。 因此，而要一種整合於積體電路晶粒内的靜電放電保護 I 電路，其對於保護敏感的輸入及/或輸出電路係有效的， 並且具有低電容。 【發明内容】 本發明藉由提供一實質上位於積體電路銲墊下、具有低 電容並能夠承受高電流靜電放電事件的靜電放電保護結構 而克服現有技術的上述問題以及其他缺點與不足。一靜電 放電保護結構係實質上位於一積體電路銲墊下，其中藉由 將一正向二極體插入在該銲墊與該靜電放電箝制電路之間 > 而^/成低電谷結構。將該靜電放電保護結構放在該鲜塾 之下可消除寄生基板電容，並且由該插入的正向偏壓二極 體形成一寄生PNP電晶體。 本發明包含實質上位於欲受靜電放電保護之銲塾下的相 鄰交替P+與N+擴散體之一半導體結構。該等p+擴散體可 能係方形、矩形、帶形等（本文中亦涵蓋其他形狀），並且 可使用導電通孔連接至該銲塾，該等導電通孔穿過一位於 ，該銲塾與該等P+與N+擴散體之間的絕緣層。該等N+擴散 - 體係鄰近並圍繞該等P+擴散體而配置。藉由該絕緣層使該 99568.doc 1272711 等N+擴散體與該銲墊絕緣。一 N-井係位於該積體電路的 一 P-井内，並且實質上位於該等N+與P+擴散體之下。該 N+擴散體將义井的邊緣部分重疊進p-井。該N+擴散體的 一外侧部分，即與該N-井重疊的部分，係位於該p-井内。 另一 N+擴散體將圍繞該等p+擴散體的n+擴散體包圍起 來。該另一 N+擴散體係位於該P-井之中，並且有一場氧化 物位於該N+擴散體與該另一 N+擴散體之間。藉此形成一 場控電晶體（NPN)，其中以該N+擴散體為該電晶體集極， 以該P_井為該電晶體基極，並且以該另一N+擴散體為該電 晶體射極。可藉由一導電連接，例如金屬或低電阻半導體 材料，將該另一N+擴散體（射極）連接至接地。該井可能 係一積體電路之P-基板，或者該P-井可能係位於一積體電 路之N-基板中的一 p -井。 上述靜電放電保護結構之電容係最小的，此係由於該銲 塾所看到的唯一電容係P+擴散體至冰井及N+與P+擴散體 /N+二極體接面電容。藉由通常位於該銲墊下的靜電放電 保護結構來實質上減小該銲墊金屬至該p_井之電容。 本發明靜電放電保護結構透過NPN場控電晶體結合寄生 PNP電晶體來箝制一電壓瞬變。npn與pnp電晶體配合運 作以透過倍增二電晶體的增益來增加靜電放電保護回 應銲墊電壓與接地之差增加，直至N+擴散體至p-井二極 體崩潰（導通）。該銲墊電壓因此將係此崩潰電壓之上的一 二極體電壓降。然後，NPN場控電晶體彈回。藉由p+擴散 體、N-井與P-井所形成的垂直PNP寄生結構來進一步增強 99568.doc 1272711 靜電放電保護箝制操作。當瞬變電流流過NPN場控電晶體 時，由於前述垂直PNP寄生結構的存在，一部分電流直接 流向P -井。 本發明的技術優點係，銲墊的額外電容非常小。另一技 術優點係靜電放電瞬變之高電流箝制。另一技術優點係， 藉由PNP寄生結構而使靜電放電箝制增強。另一技術優點 係，縮小了靜電放電結構的尺寸。另一技術優點係將銲墊 與基板電容隔離。 以下基於本揭示内容之目的並結合隨附圖式說明本發明 的/、體貝施例，藉此，本發明的特徵及優點將變得一目了 然。 【實施方式】 施例的細節。 圖式中相同的元件將由相同的號碼表示
的穩疋的碎離子。 現在參考圖式，其係示意性說明本發明之範例性具體實 參考圖1，
、輸入與輸出。圖ι X明一示範性具體實施例說明_靜 圖。圖la說明一斷面正視圖，圖lb 構的平面圖，而圖lc說明另一靜電 。一半導體積體電路包含許多電晶 中所示的靜電放電保護結構可有利 99568.doc 1272711 以保護與其連接的精密的 地用於積體電路的輸入與輸出 電晶體。 圖1之靜電放電保護結構，一般以數字100表示，係實質 上位於一積體電路銲墊114之下。靜電放電保護結構1〇〇包 含實質上位於積體電路銲墊114之下的交替的p+擴散體126 與N+擴散體128。P+擴散體126可能配置為帶形（見圖比）或 配置為父替的方形（見圖lc)，並且係使用導電通孔ιΐ6連接 至銲墊114，該等導電通孔116穿過一位於銲墊ιΐ4與p+擴 政體126及N+擴散體128之間的絕緣層該等^^+擴散體 128係鄰近並圍繞該等p+擴散體126。可使用其他形狀的p+ 擴散體126’並且其係涵蓋於本文中。一N+擴散體128&圍 繞N+擴散體128與P+擴散體126，並且將該等n+擴散體128 連接在一起，以便形成完全環繞每一 p+擴散體126的一連 縯的N+擴散體12^ N+擴散體128可能係在積體電路的製 造期間作為一N+擴散體128而形成。藉由該絕緣層124使該 等N+擴散體128與該銲墊金屬絕緣。藉由導電通孔ιΐ6將該 等P+擴散體U6連接至銲墊114。一沁井13〇係實質上位於 N+擴散體128與P+擴散體126之下◊該圍繞的擴散體 ⑽與下面_井130之邊緣部分重疊。積體電路基板132 包含作為一p-井之p-半導體材料。本發明之靜電放電結構 :可形成於-積體電路之一 Ν·基板中的一p_井内。該N+擴 散體128a的一外側部分，即與該沁井13〇重疊的部分，係 位於該Ρ·井132内。另一 N+擴散體⑽包圍將N+擴散體 128連接在一起的N+擴散體128a。該另-N+擴散體12扑係 99568.doc 1272711 . 位於該p.井132之中，並且有-場氧化物⑵可能位於該N+ 擴^體12“與該另一 N+擴散體128b之間。除此之外，可藉 由導電通孔將該等N+擴散體128連接在一起，而藉由導電 路杈（未顯示）將該等導電通孔連接在一起。 形成-NPN場控電晶體104，其中以該心擴散體128&為 該電晶體集極，以該P_井132為該電晶體基極，並且以該 另N+擴政體12 8b為該電晶體射極。可藉由一導電連接， Φ 例如金屬或低電阻半導體材料（例如通孔118與導體12〇， 各一或多個）’將該另一N+擴散體128b(射極）連接至接 T。形成-PNP電晶體1〇2 ’其中以該等p+擴散體126為電 晶體射極，以該冰井130為電晶體基極，並且以p_井Η]為 電晶體集極。一二極體108係形成於沭井13〇與p_井132之 間。一般而言，P·井132係耦合至接地（及/或電源的一負 執），並且當作通往接地的一電阻，一般以電阻器n〇表 不 ° ® 上述靜電放電保言蒦結構100之電容係最小的，此係由於 該銲墊114所看到的唯一電容係p+擴散體126至…井丨”的 電谷，其形成一二極體接面電容。由於靜電放電保護結構 100通常位於該銲墊114下，故使該銲墊114至該^井^之之 電容實質上減小。 '參考圖2，其說明圖1之靜電放電保護結構之一示意性電 路圖。本發明靜電放電保護結構i⑻箝制銲塾114上的電壓 ， 瞬變，其實質上與NPN場控電晶體或其他半導體結構的典 型情況相同。銲墊電壓與接地之差增加，直至N+擴散體至 99568.doc -10- 1272711 P井-極體1G8朋潰（導通）。該銲墊電壓因此將係此崩潰電 壓上二極體電壓降。㈣，NpN場控電晶體ι〇4彈 回。藉由P+擴散體、N-井與p-井所形成的垂直pNp寄生結 構（電晶體102)來增強靜電放電箝制操作。當瞬變電流流過 NPN~控電晶體104時，由於前述垂直pNp寄生結構（電晶 體102)的存在，一部分電流直接流向？_井。 口此本發明適用於實施該等目的，並獲得上文中提到 | 的目的與優點以及其他固有方面。雖然已參考本發明的範 例性具體實施例來描述、說明及定義本發明，但此類參考 並不代表對本發明的限制，也不可推斷此類限制。誠如熟 赢相關技術者及受盈於本揭示内容者所知，本發明能夠進 行相當程度的修改、變更及採取等效形式及功能。所描述 並說明的本發明的具體實施例僅用於示範說明，而非詳盡 說明本發明之範圍。因此，希望本發明僅受隨附申請專利 範圍的精神與範疇之限制，並在各方面給予均等物完全的 > 認可。 【圖式簡單說明】 結合附圖參照上述詳細說明，即可更全面地瞭解本發明 及其優點，其中： 圖la說明根據本發明一示範性具體實施例之一靜電放電 保護結構之一斷面正視示意圖； 圖lb說明圖la所示的靜電放電保護結構之平面示意圖； 圖1 c說明另一靜電放電保護結構之平面示意圖；以及 - 圖2說明圖1之靜電放電保護結構之一示意性電路圖。 99568.doc -11 - 1272711 雖然本發明允許有各種變更及替代形式，但其特定的範 例性具體實施例已在圖式中藉由範例來- J水顒不，並在本文中 加以詳細說明。但應瞭解，本文關於特 、 寸疋具體實施例之說 明並非意欲將本發明限制於所揭示的特 寸疋形式，反之，本 發明意在涵蓋由所附申請專利範圍定蠡 心我的本發明之精神及 範疇内的全部修改、均等物及替代方案。 【主要元件符號說明】 100 靜電放電保護結構 102 PNP電晶體 104 NPN場控電晶體 108 二極體 110 電阻器 114 積體電路銲墊 116 導電通孔 118 通孔 120 導體 122 場氧化物 124 絕緣層 126 p+擴散體 128 N+擴散體 128a N+擴散體 128b N+擴散體 130 N_井 132 積體電路基板 99568.doc -12·

Claims (1)

1272711 十、申請專利範圍： 1 · 一種靜電放電保護結構，其包含： 一積體電路，其具有一較輕摻雜的P型矽井（P-井）； 一位於該P-井中之較輕摻雜的η型矽井（N_井）； 複數個位於該N-井中之較重摻雜的p型矽擴散體（p+擴 散體）； 一位於該N-井中之第一較重摻雜的n型矽擴散體（n+擴 散體）’其中該第一 Ν+擴散體圍繞該等複數個Ρ+擴散 體’並將該Ν-井重疊進該ρ-井； 一位於該ρ-井中之第二較重摻雜的η型矽擴散體（Ν+擴 散體）’其中該第二Ν+擴散體圍繞該第一 Ν+擴散體； 一銲塾’其係連接至該等複數個Ρ+擴散體；以及 一連接，其係連接至該第二Ν+擴散體。 2·如請求項1之靜電放電保護結構，其中該Ρ-井係該積體電 路基板。
如請求項1之靜電放電保護結構，其進一步包含一位於 該等第一與第二Ν+擴散體之間的場氧化物。 如請求項1之靜電放電保護結構，其進一步包含該積體 電路之一較輕摻雜的η型石夕基板（Ν-基板），其中該Ρ-井係 在該队基板中。 如清求項1之靜電放電保護結構，其中該複數個ρ+擴散 體為帶形。 6·如明求項1之靜電放電保護結構，其中該複數個Ρ +擴散 體為矩形。 99568.doc 1272711 7.如清求項1之靜電放電保護結構，其中該複數個P+擴散 體為方形。 8·如请求項1之靜電放電保護結構，其中該銲墊係使用一 $ —複數個導電通孔連接至該等複數個P+擴散體。 9·如凊求項1之靜電放電保護結構，其中連接至該第二N+ 擴政體之該連接係使用一第二複數個導電通孔。 如明求項8之靜電放電保護結構，其中第一複數個導電 通孔為金屬。 11·如睛求項8之靜電放電保護結構，其中該第一複數個導 電通孔包含導電半導體矽。 12·如請求項9之靜電放電保護結構，其中該第二複數個導 電通孔為金屬。 13.如請求項9之靜電放電保護結構，其中該第二複數個導 電通孔包含導電矽。 14·如請求項丨之靜電放電保護結構，其進一步包含一第二 連接’其使用一第三複數個導電通孔連接至該第一N+擴 散體的。 ' 15·如明求項1之靜電放電保護結構，其中該P-井係耦合至接 地0 16·如明求項1之靜電放電保護結構，其中該P-井係耦合至一 共用的電源供應執。 I7·如明求項1之靜電放電保護結構，其中該等複數個P+擴 月欠體、該第—N+擴散體以及該N_井係實質上位於該銲墊 之下。 99568.doc 1272711 18· —種靜電放電保護結構，其包含： 一積體電路，其具有一較輕摻雜的Ρ型矽井（Ρ-基板）； 一位於該Ρ-基板中之較輕摻雜的η型矽井（Ν-井）； 複數個位於該Ν-井中之較重摻雜的ρ型矽擴散體（Ρ+擴 散體），其中該複數個Ρ+擴散體為矩形；
一位於該Ν-井中之第一較重摻雜的η型矽擴散體（Ν+擴 散體）’其中該第一 Ν+擴散體圍繞該複數個ρ+擴散體， 並將該Ν-井重疊進該ρ—井； 一位於該Ρ-基板中之第二較重摻雜的η型矽擴散體（Ν+ 擴散體），其中該第二Ν+擴散體圍繞該第一 N+擴散體； 一場氧化物’其位於該等第一與第二Ν+擴散體之間； 一鲜塾’其係連接至該等複數個p+擴散體；以及 一連接’其係連接至該第二Ν+擴散體。 19·如請求項18之靜電放電保護結構，其中該銲墊係使用一 第複數個導電通孔連接至該複數個ρ+擴散體。 月求項1 8之靜電放電保護結構，其中連接至該第二 擴政體之該連接係使用—第二複數個導電通孔。 月求項19之靜電放電保護結構，其中該第一複數個導 電通孔為金屬。 月求員19之靜電放電保護結構，其中該第一複數個 電通孔包含導電半導體矽。 請求項2〇之靜電放電保護結構，其中該第二複數個導 電通孔為金屬。 24.如請求項2G之靜電放電保護結構，#中該第二複數個導 99568.doc 1272711 電通孔包含導電半導體矽。 25·如请求項18之靜電放電保護結構，其中該p-井係耦合至 接地。 26·如請求項18之靜電放電保護結構，其中該P-井係耦合至 一共用的電源供應執。 月求員1 8之靜電放電保護結構’其中該等複數個擴 散體、該第一N+擴散體以及該N-井係實質上位於該銲墊 之下。 28· 一種用於保護積體電路免受靜電放電損壞的系統，該系 統包含： ' 一靜電放電保護結構，其用於一積體電路之複數個輸 入與輸出連接之至少一個連接，其中該靜電放電保護結 構包含： 積體電路’其具有一較輕摻雜的P型石夕井（P_井）· 一位於該P-井中之較輕摻雜的η型石夕井（N-井）； 複數個位於該Ν-井中之較重摻雜的ρ型石夕擴散體（p+擴 散體）； 一位於該Ν-井中之第一較重摻雜的η型石夕擴散體（Ν+ 擴散體），其中該第一 Ν+擴散體圍繞該複數個ρ+擴散 體，並將該Ν-井重疊進該Ρ-井； 一位於該Ρ-井中之第二較重摻雜的η型矽擴散體（Ν+ 擴散體），其中該第二Ν+擴散體圍繞該第一 n+擴散體； 一銲墊，其係連接至該複數個Ρ+擴散體；以及 一連接，其係連接至該第二Ν+擴散體。 99568.doc
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