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TWI262541B - Oscillator of semiconductor device - Google Patents

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TWI262541B
TWI262541B TW094115734A TW94115734A TWI262541B TW I262541 B TWI262541 B TW I262541B TW 094115734 A TW094115734 A TW 094115734A TW 94115734 A TW94115734 A TW 94115734A TW I262541 B TWI262541 B TW I262541B
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Sam-Kyu Won
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Hynix Semiconductor Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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    • H03K3/01—Details
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Description

1262541 九、發明說明： 【發明所屬之技術領域】 本發明係闕於一種半導體 仝心粒灰置之振湯哭，π π ,丄 吕之，本發明係關於一 口。且更特 其中藉由產生—Μ¥體3己憶體裝置之振盪器， 週期的參考時脈：=:—電源電麼之變化的"定時脈 恆定。 工制汛5虎之持續時間週期可保持 【先前技術】 在半‘體晶片中，振盪哭 rr 用於產生栗或計時器之夂去,士 脈。用於該計時器之參考時脈在決定用於=考日, 的持續時間週期方面起重 曰曰控制汛號 又化對產品之規袼具有影響。 心一之 s例t ^ NAND類型之快閃記憶體裝置中，參考時脈週 狀變化與讀取存取時間緊繫 1p 年愔骋留— > 〜“ 贫。亥5貝取存取時間為自 。己u體羊兀§買取詞所花費
/K ，+ 右茶考日寸脈之週期竑 〆，則讀取存取時間減少。铁 屑咸 ^ , '，、、 在此情況下，可發生一 種t月況·其中因為一内部a^ 碎 内l曰片㈣之所有控制訊號減少， 所以記憶體單元之資料未被準確感測。 如上所描述，因為振盪器對 门心知作具有很大影響， 所以必須對其加以設計對 对rvi (過耘/電壓/溫度）中之變 化不太敏感。然而，在_習知步 白知振盪為中，時脈週期根據電 源電壓之變化而頻繁偏移。因此， 很難保持内部控制訊號 之持續時間週期恆定。 【發明内容】 101641.doc
—半導體記憶體裝置之 其根據第一 RC延遲值 其根據第二RC延遲值 其用於產生能對應於 1262541 口此，已鑒於上述問題而 、 的係提供一種半導 " 本每明，且本發明之目 -且有㈣ 4體裝置之振盈器，其0由產生 具有無關於一電源電屋之 /、中猎由產生 脈，-内部控制訊號之持，（％脈週期的參考時 為達成上'f曰 夺、.只日守間週期可保持恆定。 為達成上述目根據本發明之 體記憶體裝置之振逢哭， 心樣，提供了 一半導 口口 其中該振緣哭卜μ ^ ^ -根據-預定RC延遲值所“羞-比較-芩考電壓與 產生一夂考日生之電壓，且根據該比較結果 i生參考日守脈’該振盪器包含— 木 於促使以對應於—電 > “塱產生器’其用 產生一參考電壓。一之偏移而靈活偏移之方式來 根據本發明之另一態樣，提供了 振盪器，#包含：第-電壓產生器 來產生第-電壓；第二電塵產生； 來產生第二電壓；參考電壓產生哭 +、店不拓丄 W W座生能對應 电源電壓中之偏移而靈活偏移 考電壓，第一比較器， /、用於比較該第一電壓與該參 ^ , ^ I，弟二比較器，其用 於比較該第二電壓與該參考 用 ，^ i，及邏輯組合單元，苴用 於鎖存該第一比較器及該第比 ^ Κ ?乂杰之輸出訊號以產生參 考時脈。 / 【實施方式】 現在’將參考隨附圖式描述根據本發明之較佳實施例。 由於提供實施例旨在使熟習此項技術者能夠瞭解本發明， 所以該等實施例可以各種方式進行更改，且本發明之範圍 並不受到稍後所描述之實施例的限制。 101641.doc 1262541 圖1為一展示根據本發明之一實施例之半導體裝置之振 盪器的電路圖。例如，圖1展示了 RC類型之振盪器。 參考圖1，半導體裝置之振盪器包括參考電壓產生電路 13,其用於靈活偏移具有預定電壓位準之電壓VA及VB及一 對應於電源電壓Vcc中之變化的目標參考電壓Vref，該等電 壓VA及VB分別根據由第一及第二電壓產生電路11及12所 設定之RC延遲值而產生。
參考電壓產生電路13根據啟用條狀訊號Enb藉由劃分電 源電壓Vcc而產生參考電壓Vref。為此，參考電壓產生電路 13可包括PMOS電晶體MP3、串聯連接於一電源電壓源與一 接地電壓源之間的電阻器R3及R4,其中該PMOS電晶體MP3 根據該啟用條狀訊號Enb而被開啟。參考電壓Vref可表達成 下列等式1。此時，PMOS電晶體MP3之臨限電壓忽略不計。
Vref= [R3/(R3+R4)] x Vcc ...(1) 如等式1所示，根據電阻器R3、R4及電源電壓Vcc決定參 考電麈Vref。電阻器R3、R4具有固定的怪定值，且因此可 根據電源電壓Vcc決定參考電壓Vref之值。換言之，電源電 壓Vcc為參考電壓Vref之函數，且參考電壓Vref之值以成比 例之方式視電源電壓Vcc而定。 第一及第二電壓產生電路11、12產生具有視設定之RC延 遲值而定之不同電壓位準的電壓VA、VB。第一電壓產生電 路11用於將一被輸出至邏輯組合單元16之第一輸出端子Q 的訊號反轉。第二電壓產生電路12用於將一被輸出至邏輯 組合單元16之第二輸出端子/Q的訊號反轉。 101641.doc 1262541
在第一電壓產生電路11中，藉由電阻器R1及電容器Cl決 定RC延遲值。因此，根據電阻器R1及電容器C1之量、視邏 輯組合單元16之第一輸出端子Q之訊號而定，電壓VA逐漸 遞增。為此，第一電壓產生電路11包括：PMOS電晶體MP1 及NMOS電晶體MN1，其串聯連接於一電源電壓源與一接地 電壓源之間，且充當用於將邏輯組合單元16之第一輸出端 子Q之訊號反轉的反轉器；電阻器R1，其連接於PMOS電晶 體MP1與NMOS電晶體MN1之間；及電容器C1，其以並聯之 方式連接至NMOS電晶體MN1。 在第二電壓產生電路12中，藉由電阻器R2及電容器C2決 定RC延遲值。因此，根據電阻器R2及電容器C2之量、視邏 輯組合單元16之第二輸出端子/Q之訊號而定，電壓VB逐漸 遞增。為此目的，第二電壓產生電路12包括：PMOS電晶體 MP2及NMOS電晶體MN2，其串聯連接於一電源電壓源與一 接地電壓源之間，且充當用於將邏輯組合單元16之第二輸 出端子/Q之訊號反轉的反轉器；電阻器R2，其連接於PMOS 電晶體MP2與N_MOS電晶體MN2之間；及電容器C2，其以並 聯之方式連接至NMOS電晶體MN2。 藉由啟用條狀訊號Enb啟用第一比較器14，該第一比較器 14比較第一電壓產生電路11之電壓VA與參考電壓Vref，且 根據該比較結果輸出具有預定電壓位準（HIGH或LOW位準） 之電壓Voutl。例如，當該啟用條狀訊號Enb處於LOW位準 時，可啟用第一比較器14。在其中啟用第一比較器14之狀 態下，若電壓VA低於參考電壓Vref，則第一比較器14輸出 101641.doc 1262541 HIGH位準之輸出電壓Voutl。另一方面，若電壓VA高於參 考電壓Vref，則第一比較器14輸出LOW位準之輸出電壓 Voutl 。
以與第一比較器14同樣之方式，根據該啟用條狀訊號 ENb啟用第二比較器1 5，且該第二比較器1 5比較第二電壓 產生電路12之電壓VB與參考電壓Vi*ef，且根據該比較結果 輸出具有預定電壓位準之電壓Vout2。例如，當啟用條狀訊 號ENb處於LOW位準時，可啟用第二比較器15。在其中啟 用第二比較器15之狀態下，若電壓VB低於參考電壓Vref， 則第二比較器15輸出HIGH位準之輸出電壓Vout2。另一方 面，若電壓VB高於參考電壓Vref，則第二比較器15輸出 LOW位準之輸出電壓Vout2。 邏輯組合單元16可包含一用於鎖存第一及第二比較器 14、15之輸出電壓Vout 1、Vout2的SR鎖存器。邏輯組合單 元16包括：NAND閘極NAND1，其用於對第一比較器14之 輸出電壓Voutl及第二輸出端子/Q之訊號執行NAND操作； 及NAND閘極NAND2，其用於對第二比較器1 5之輸出電壓 Vout2及第一輸出端子Q之訊號執行NAND操作。 例如，當第二輸出端子/Q之輸出訊號處於LOW位準時， NAND閘極NAND1可輸出無關於輸出電壓Voutl之HIGH位 準的訊號，且當第二輸出端子/Q之輸出訊號處於HIGH位準 時，可根據輸出電壓Voutl輸出LOW位準或HIGH位準之訊 號。意即，若輸出電壓Voutl處於LOW位準時，則NAND閘 極NAND1輸出HIGH位準之訊號。若輸出電壓Voutl處於 101641 .doc 1262541
HIGH位準，則NAND閘極NANDI輸出LOW位準之訊號。當 第一輸出端子Q之輸出訊號處於LOW位準時，NAND閘極 NAND2輸出無關於輸出電壓Vout2之HIGH位準的訊號，且 當第一輸出端子Q之輸出訊號處於HIGH位準時，可根據輸 出電壓Vout2輸出LOW位準之訊號。換言之，若輸出電壓 Vout2處於LOW位準，則NAND閘極NAND2輸出HIGH位準 之訊號。若輸出電壓Vout2處於HIGH位準，則NAND閘極 NAND2輸出LOW位準之訊號。 根據本發明之較佳實施例之半導體裝置的振盪器可進一 步包括第一及第二設定單元，其用於將第一比較器14之輸 出端子維持在HIGH位準且將第二比較器15之輸出端子維 持在LOW位準，以便設定振盪器之初始值。 該第一設定單元包括PMOS電晶體MP4，其連接於電源電 壓源與第一比較器14之輸出端子之間，且根據一啟用訊號 EN而被開啟。該第二設定單元包括NMOS電晶體MN3，其 連接於接地電壓源與第二比較器15之輸出端子之間，且根 據該啟用條狀訊號ENb而被開啟。 上文所描述之半導體裝置之振盪器的操作特徵將參考圖 2之操作波形描述如下。 如圖2所示，在初始階段，當該啟用訊號EN輸入作為LOW 位準時，振盪器被禁用。此時，第一比較器14之輸出電壓 Voutl藉由PMOS電晶體MP4而變成HIGH位準。另一方面， 第二比較器15之輸出電壓Vout2藉由NMOS電晶體MN3而變 成LOW位準。因此，邏輯組合單元16之第一輸出端子Q變 101641.doc 10 1262541 成LOW位準，且其第二輸出端子/Q變成HIGH位準。
在此狀態下，若在該啟用訊號EN自LOW位準偏移至 HIGH位準時啟用振盪器，則PMOS電晶體MP3被開啟，且 根據電源電壓Vcc而產生參考電壓Vref。此外，由於PMOS 電晶體MP1根據第一輸出端子（^之LOW位準的訊號而被開 啟，所以電壓VA根據電源電壓Vcc向電阻器R1及電容器C1 之RC延遲值緩慢遞增。在經過預定時間後，若電壓VA上升 超出參考電壓Vref，則第一比較器14自HIGH位準偏移至 LOW位準。因此，邏輯組合單元16之第一輸出端子Q自LOW 位準偏移至HIGH位準，且其第二輸出端子/Q自HIGH位準 偏移至LOW位準。隨著第二輸出端子/Q偏移至LOW位準， PMOS電晶體MP2被開啟，且電壓VB根據電源電壓Vcc向電 阻器R2及電容器C2之RC延遲值緩慢遞增。在經過預定時間 後，若電壓VB上升超出參考電壓Vref，則第二比較器15自 HIGH位準偏移至LOW位準。因此，邏輯組合單元16之第二 輸出端子/Q自LOW位準偏移至HIGH位準，且因此第二輸出 端子Q自HIGH位準偏移至LOW位準。若此過程重複執行， 則可產生一具有預定週期之時脈CLK。 同時，自根據本發明之較佳實施例之半導體裝置的振盪 器輸出的時脈CLK之週期被保持恆定。原因將描述如下。 第一，該半導體裝置之振盪器的時脈週期T可表達成下列 等式2。 T 二 2 xRC X In [1 + Vref/(Vcc-Vref)] ....(2) 如在等式2中，時脈週期T為電源電壓Vcc之函數。假定參 101641.doc -11 - 1262541 考電壓Vref保持恆定， 分, 电綠電蜃Vcci龄a 〆父。意即，時脈週期了視泰 a ϋ，則時脈週期Τ 頻繁偏移。 电原電壓VCC中之偏移而定進行 因此，建構了半導體裝置 根據電源電屋Vcc中之偏移而靈：::以使：參考電塵Vref Vref以與電源電壓v 換D之，翏考電壓 ^可表達成下列等式^增加或減少。因此’參考電遷
Vref-axVcc...(3) 移=式3中，若參考電一與電源„Vcc 例偏移，則時脈週期T可表達成下列等式4。 T = 2xRCxln[l+a/(l.a)] 如專式4所示，丰導轉驻罢 ···（4) 、破置之振盪器的時脈週期τ可保掊 恆定而無關於電源電壓Vcc中之偏移。 ”于 如上所述，根據本發明，可產生一根據電源電屢中之偏 t而靈活偏移的參考電壓，且使用該參考電麼產生一參考 «〇因此可能產生具有無關於電源電壓中之偏移的怪定 週期的參考《。因此’本發明具有優勢，因為其可保持 -、《考T脈同步之裝置之内部控制訊號的持續時間週期恒 定。 ’ 儘管已參考實施例作出了上述描述，但是應瞭解，熟習 此項技術者可在不脫離本發明及附加之申請專利範圍之精 神及範’的前提下對本發明作出變化及修改。 【圖式簡單說明】 圖1為一展示根據本發明之一實施例之半導體裝置之振 101641.doc 1262541 盪器的電路圖；及 圖2展示了圖1所示之振盪器的可操作波形。 【主要元件符號說明】
11 第 一電 壓 產 生 電 路 12 第 —兩 一私 壓 產 生 電 路 13 參考電 壓 產 生 電 路 14 第 一比 較 器 15 第 二比 較 器 16 邏 輯組合單 元
101641 doc -13 ·

Claims (1)

126 杂5734 號專利巾請* ^-_____— --------— 中文申請專利範圍替換本(95年6月）蔣^月日修⑻^ 十、申請專利範圍： I— 1.—種一半導體記憶體裝置之振盪器，其包含： 一第一電壓產生器，其根據一第—Rc延遲值來產生 第一電壓； 一第二電壓產生器，其根據-第二RC延遲值來產生一 第二電壓；
參考電壓產生器，其用於產生一能對應於一電源電 壓中之偏移而靈活偏移的參考電壓； 一第一比較器，其用於比較該第一電壓與該參考電壓； 一第二比較器，其用於比較該第二電壓與該參考電 壓；及 邏輯組合單元，其用於鎖存該第一比較器及該第二比 較器之輸出訊號，以產生一參考時脈。 2·如凊求項1之振盪器，其中該參考電壓產生器根據一啟用 條狀訊號而被啟用。 3 ·如#求項1之振盪器，其中該參考電壓產生器藉由劃分該 电源電壓而產生該參考電壓。 4 ·如W求項1之振盪器，其中該參考電壓產生器包含： 一 pM〇s電晶體，其根據一啟用條狀訊號而運作；及 第一及第二電阻器，其用於劃分藉由該PM〇s電晶體而 轉移之該電源電壓，以產生該參考電壓。 5.如％求項1之振盪器，其中該第一電壓產生器包含： 一反轉器，其用於將該邏輯組合單元之一第一輸出端 子之輪出訊號反轉； 101641-9506l6.doc , 1262541 用於輪 /、 ； U反轉器之一 PMOS電晶體與一 、」出该弟一電壓的輸出端子之間；及 6.如其被連接至該輪出端子及-接地電壓源。 項1之振盪器，其中該第二電壓產生器包含： 反轉器’其用於將該邏輯組合單元之一第二輸出端 于之一輸出訊號反轉；
電阻^，其被連接於該反轉器之一 pM〇s電晶體與一 用於輸出該第二電壓的輸出端子之間；及 7 電谷為，其被連接至該輸出端子及一接地電壓源。 明求項1之振盈器，其中該第_比較器及該第二比較器 根據一啟用條狀訊號而被啟用。 8·如請求項1之振盪器，其中該等邏輯組合單元中之每一者 均包含一 SR鎖存器。 9 · 一種振盡器，其包含： 苐一電壓產生器’其根據一第一 RC延遲值來產生一
一第一電壓產生器，其根據一第二RC延遲值來產生一 第二電壓； 一參考電壓產生器，其用於產生一能對應於一電源電 壓中之偏移而靈活偏移的參考電壓； 一第一比較器，其用於比較該第一電壓與該參考電壓； 一第二比較器，其用於比較該第二電壓與該參考電 壓；及 邏輯組合單元，其用於鎖存該第一比較器及該第二比 101641-9506l6.doc - 2 - 1262541 較态之輸出訊號，以產生一 王參考時脈。 10·如請求項9之振盪器，其中 ^ _ σ. 4考電壓產生器根據一啟用 ir、狀汛唬而被啟用。 11 ·如請求項9之振盪器，其中 雷、7?帝@ ^ 考電壓產生器藉由劃分該 电源％壓而產生該參考電壓。 12·如請求項9之振盪器，苴中 甲.亥參考電壓產生器包含： :咖^電晶體，其根據—啟用條狀訊號而運作；及
获及第—電阻②’其用於劃分藉由該PMOS電晶體而 轉私之該電源電壓以產生該參考電壓。 13.如請求項9之振盪器， 一 ，、r通弟一電壓產生器包含： ::轉器’其用於將該邏輯組合單元之一第一輸出端 子之一輸出訊號反轉； 電阻。，，其被連接於該反轉器之一pM〇s電晶體與一 用於輪出該第一電壓的輸出端子之間；及 14 ^ ”被連接至遠輸出端子及一接地電壓源。 二长項9之振盪器’其中該第二電壓產生器包含： 反轉态’其用於將該邏輯組合單元之一第二輸出端 子之一輪出訊號反轉； 甩阻器，其被連接於該反轉器之一pM〇s電晶體與一 用於輻出該第二電壓的輸出端子之間；及 15 &電谷恭，其被連接至該輸出端子及一接地電壓源。 求員9之振盪器’纟中該第一比較器及該第二比較器 根據一啟用條狀訊號而被啟用。 101641-950616.doc'員9之振盪器’其中該等邏輯組合單元中之每一者 1262541 均包含一 SR鎖存器。 17· —種半導體，其包含： 一振盪器，該振盪器包含： 第電壓產生裔，其根據一第一RC延遲值來產生 一第一電壓； 第一電壓產生為，其根據一第二Rc延遲值來產生 一第二電壓； ^ 參考電壓產生為，其用於產生一能對應於一電源 電壓中之偏移而靈活偏移的參考電壓； 第一比較，其用於比較該第一電壓與該參考電 壓； 第一比較器，其用於比較該第二電壓與該參考電 壓；及 邏輯組合單元，其用於鎖存該第一比較器及該第二比 較益之輸出訊號以產生一參考時脈。
18·如明求項17之半導體，其中該參考電壓|生器根據一啟 用條狀訊號而被啟用。 19·如請求項丨7之半導體，其中該參考電壓產生器藉由劃分 該電源電壓而產生該參考電壓。 20·如請求項17之半導體，其中該參考電壓產生器包含： 一 PMOS電晶體，其根據一啟用條狀訊號而運作；及 第一及第二電阻器，其用於劃分藉由該]?“〇8電晶體而 轉移之該電源電壓以產生該參考電壓。 101641-950616.doc . a 2ί •如明求項17之半導體，其中該第一電壓產生器包含： 反轉裔，其用於將該邏輯組合單元之一第一輪出沪 子之一輪出訊號反轉； 而 電阻态，其被連接於該反轉器之一 PMOS電晶體與— 用於輪出該第一電壓的輸出端子之間；及 >一電容器，其被連接至該輸出端子及一接地電壓源。 22•如d項17之半導體，其中該第二電屢產生器包含： -反轉器，其用於將該邏輯組合單元之一第二輸 子之一輸出訊號反轉； 電阻裔，其被連接於該反轉器之一 PMOS電晶體與— 用於輸出該第二電壓的輸出端子之間；及 、 " 八被連接至该輸出端子及一接地電壓源 23•如請求項17之半導體，其中該第_比較器及該第二心 器根據一啟用條狀訊號而被啟用。 Λ 24.如請求項17之半導體，其中該等邏輯組合單元中之每— 者均包含一 SR鎖存器。 101641-950616.doc -5-
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