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TWI261351B - Method for fabricating capacitor of semiconductor device - Google Patents

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TWI261351B
TWI261351B TW092137320A TW92137320A TWI261351B TW I261351 B TWI261351 B TW I261351B TW 092137320 A TW092137320 A TW 092137320A TW 92137320 A TW92137320 A TW 92137320A TW I261351 B TWI261351 B TW I261351B
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doping
storage node
layer
particles
impurities
Prior art date
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TW092137320A
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English (en)
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TW200503237A (en
Inventor
Dong-Woo Shin
Hyung-Bok Choi
Jong-Min Lee
Jin-Woong Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Description

1261351 玖、發明說明: ' n所m術笔复 本發明有關—種半導體裝置的製造方法,且更特別地有 關一種半導體裝置之電容器的製造方法。 ~先前技彳i 半導體裝置上高度進展的積體作用,以及其最小線幅的 陕速減小,已使電容器面積的減小。雖則減小了電容器的 面積,然而電容器應該具有在大約25fF以上的可靠電容量 亦即,母-個卓兀所需要的最小電容量。已設計出數種φ 滿足上述需求的方法以形成一種在有限面積內具有極高電 容量的電容器。已提出的一種方法係以諸如氧化鉅(Ta2〇5) 、氧化銘(AhOj及氧化飴(Hf2〇2)之類具有極高介電常數的 材料形成一電解層,以取代介電常數(ε)大約是3.8的氧化 矽以及介電常數(ε)大約是7的氮化物。另一種方法係用以 形成呈圓柱體型式及內凹型式的電容器。另一種替代方法 係藉由在儲存節點的表面上形成一偏穩態多晶矽(Mps)層 以便使一儲存節點的有效面積增加大約1 . 7到大約2倍。 · 近年來,一種藉由在儲存節點的表面區域上形成一 M p s 層以增加該儲存節點之有效表面積的方法,已成爲用以達 成確保電容器具有充分電容量之效應的硏究焦點。對一種 用以形成Μ P S電容裕的方法而g,首先形成了由非晶砂層 製成的儲存節點。然後注入矽烷(SiH4)-基氣體當作種氣, 並於真空狀態中使矽原子朝該種層亦即非晶矽層遷移以形成 一 Μ P S層。此時,矽原子的遷移速率及量額會取決於該種 1261351 k的注入週期、矽原子的遷移週期、流動數量、 力及雜質的摻雜濃度而改變,且因此必然地改變 中Μ P S層的尺寸及量額。 最近’使用的是結合有MPS層成長技術的內部 杨。也就是說,只在允許隔離每一個單元的條件 MPS層成長技術應用在各電容器的內壁上。 第1圖係用以顯示一種習知MP S電容器結構的 。爹照第1圖,係藉由一穿透絕緣層1 〇的接觸括 習知Μ P S電容器結構與一基板的雜質區形成電_ 中’形成有複數個接觸栓塞。同時,該MPS電容 含:一儲存節點1 2,其上配置有Μ P S顆粒1 2 A ; 1 3 ;及一平板1 4。該儲存節點丨2係受到一由一 層1 5及一儲存節點氧化物層1 6構成之堆疊層的 第1圖中’係藉由一系列程序形成其上配置有 1 2 A的儲存節點1 2。首先,係於原位狀況中沈積 雜質的非晶矽層,以及一未摻雜有雜質的非晶矽 ,係藉由摻雜具有大約2 4 x 1 0 2 G/立方厘米以上之 磷以形成該摻雜非晶矽層◦然後,執行化學機械 或是回飩程序,以製作出由呈圓柱體形狀之摻雜 非晶矽層及未摻雜有雜質的非晶矽層構成的雙層 後,透過一 Μ P S程序,將未摻雜有雜質的非晶矽 各Μ P S顆粒1 2 Α上,以致可將各Μ P S顆粒1 2 A 雜有雜質之非晶矽層的表面上。此時,各非晶矽 成多晶矽層。最後,該Μ P S電容器的結構中只將 溫度、壓 了該成長 電容器結 下將這種 截面圖示 &塞1,使 u連接。此 器結構包 一介電層 蝕刻阻擋 支撐。 MPS顆粒 一摻雜有 層。此中 高濃度的 拋光程序 有雜質的 結構。之 層成長於 成長於摻 層都會變 各MPS顆 -6- 1261351 粒1 2 A成長於圓柱狀儲存節點的內壁上。 當已減小一半半導體裝置之設計規範時,最 Μ P S顆粒之尺寸均勻度對確保相同的電容器結 電容量而言是非常重要的。不過,在透過化 (C V D )法沈積儲存節點內所用非晶矽層的習知: 磷區域性地集中於晶圓內的某些區域上。因此 積了未摻雜有雜質的非晶矽層之後,磷的摻雜 爲在特定區域上較之其他區域具有更高濃度而 。這種不均等的摻雜濃度會隨著肇因於已減小 厚度減小其可用設計界尺而變得顯著。詳言之 了儲存節點的厚度,會在摻雜到儲存節點之摻 非晶矽層上的磷影響到未摻雜有雜質的非晶矽 MPS顆粒的成長受到阻礙。 區域地集中於用在儲存節點之矽層(以下稱 矽層)表面上的磷,可在施行MPS程序之前的淸 於該儲存節點之矽層的表面上形成一新的反應 礙矽原子的遷移,而造成抑制了各MPS顆粒Κ 第2Α圖係用以顯示以上述習知方法爲基礎抑 粒1 2 Α成長之區域的顯微照片。第2Β圖顯示的 法爲基礎之奧傑電子分光儀(AES)的掃瞄結果。
如圖所示,在設計界尺在大約〇 . 1 5微米下於 成一 Μ P S顆粒成長受到區域性阻礙的區域(參 內,且從A E S觀測到在Μ P S顆粒成長受到抑fj: 內的磷濃度會高於MPS顆粒正常成長之區域X 近已認定各 構具有充分 學氣相沈積 与法中,係使 ,即使在沈 濃度也會因 變得不均等 的儲存節點 ,因爲減小 雜有雜質的 層時,使各 作儲存節點 潔程序期間 產生層或阻 成長。 制其MPS顆 是以習知方 電容器內形 見第2 A圖) ϋ之區域X2 1 (參兒第2 Β 1261351 圖中的虛線P L Μ N )內的磷濃度。 如上所述,假如於儲存節點的某一區域內使M P S顆粒成 長受到抑制,則此區域內的電容量會急劇地減低。結果, 可於裝置作業期間產生引致位元故障的問題。 三、lig內容 因此,本發明的目的是提供一種用於製造半導體裝置之 電容器的方法,以解決因雜質區域性集中於儲存節點表面 上所造成抑制了 MP S顆粒成長的問題。 根據本發明的某一槪念所提供的一種用於形成電容器之 儲存節點的改良式方法,包含下列步驟:形成一第〜 尹F曰曰 砂層’使之摻雜具有預定第一摻雜濃度的雜質,以抑制捧 雜物產生區域性聚集;在原位狀況中,於該第一非晶砂芦 上形成一未摻雜雜質的第二非晶矽層;藉由爲該第〜 井晶 砂層和第二非晶矽層施行圖案製作以形成一儲存節點於 該儲存節點的表面上形成矽顆粒;以及將雜質摻雜到該传 存節點及該等矽顆粒,直到達成第二預定濃度爲止, _ 以便 提供該儲存節點所需要的導電性。 根據本發明的另一槪念所提供的一種用於製造半導體岬 置之電容器的方法,包含下列步驟:於一基板的上表面上 形成一具有接觸孔的絕緣層;藉由在各接觸孔之內進行塡 充以形成複數個連接到基板上的栓塞;於絕緣層上形成一 具有複數個可露出各栓塞之孔洞的隔離層;形成〜第〜非 晶砂層’使之摻雜具有預定第一摻雜濃度的雜質,以抑制 摻雜物產生區域性聚集;在原位狀況中,於該第〜 、 外日石夕 1261351 層上形成一未摻雜雜質的第二非晶矽層;藉由爲該第一非 晶矽層和第二非晶矽層施行圖案製作以形成一儲存節點; 於該儲存節點的表面上形成矽顆粒;以及將雜質摻雜到該 儲存節點及該等矽顆粒,直到達成第二預定濃度爲止,以 便提供該儲存節點所需要的導電性。 四' 實施方式 以下將爹照各附圖δ羊細說明一種用於製造半導體裝置之 電容器的方法,以防止出現抑制其MP S顆粒成長的現象。 第3 Α到3 Ε圖係用以顯示一種根據本發明較佳實施例製 成之電容器的截面圖示。 參照第3 A圖,係於底部結構內設置有電晶體之基板(未 標示)上形成一內夾絕緣層2 1。然後,形成複數個接觸孔洞 以便使基板的雜質區與儲存節點呈電氣連接,並將導電材 料沈積到每一個接觸孔洞內。在沈積導電材料之後,可在 所沈積導電材料上執行化學機械拋光(CMp)程序或是回蝕 程序以形成複數個接觸栓塞2 2。然後於上述最終結構的整 個表面上形成一蝕刻阻擋層2 3。於該蝕刻阻擋層2 3上沈 積諸如電漿強化型四乙基原矽酸鹽(PE_TE〇S)、硼磷矽玻璃 (BPSG)、磷矽玻璃(PSG)及非摻雜矽玻璃(USG)之類的材料 以致形成一儲存節點氧化物層。此時,所沈積之儲存節點 氧化物層的厚度在從大約1 5 0 0 0埃到大約2 5 0 0 〇埃的範圍 內。 接下來,藉由依序對該儲存節點氧化物層及蝕刻阻撞層 2 3進行蝕刻,然後露出形成於設計爲儲存節點之區域(以^ -9 - 1261351 稱爲儲存節點區)內的各接觸栓塞2 2。此時,該蝕刻阻擋層 2 3指的是一種於形成儲存節點隔離圖案2 4期間用以終止 氧化物層之蝕刻作用的材料層。爲了這種效應,該蝕刻阻 擋層2 3係由一種相對於該儲存節點隔離圖案2 4具有良好 蝕刻選擇性之材料製成的。這類材料的一種實例是氮化矽 。這種具有極高高度的蝕刻阻擋層2 3也能爲該儲存節點提 供橫向支撐。具有這種橫向支撐的結果,可爲該儲存節點 提供絕佳的機械強度。 期間,可改變該蝕刻阻擋層2 3的堆疊順序。也就是說, 首先沈積該內夾絕緣層2 1及蝕刻阻擋層2 3 ’然後再形成 各接觸孔洞及接觸栓塞2 2。之後,可在建造如上的結構上 沈積用於形成該儲存節點隔離圖案24的儲存節點氧化物 層。 參照第3 B圖,在原位狀況中,接續在包含該儲存節點隔 離圖案24的最終結構的整個表面上形成一第一非晶矽層25 及一第二非晶矽層2 6。此時,可爲該第一非晶矽層2 5沈 積濃度低於大約24xl 〇2V立方厘米的雜質。期間,該第二 非晶矽層2 6並未摻雜有雜質。以下,MP S顆粒指的即爲矽 顆粒。 在原位狀況中形成摻雜有雜質的第一非晶矽層2 5及未 摻雜有雜質的第二非晶矽層2 6以應用下列事實,因爲矽原 子幾乎無法遷移故並未於摻雜有高濃度雜質的第一非晶矽 層2 5內成長有任何矽顆粒,且因爲矽原子可快速遷移故很 容易於未摻雜有雜質的第二非晶矽層2 6內成長有矽顆粒。也 1261351 就是說,摻雜有雜質的第一非晶矽層25變爲用於建造圓柱 狀儲存節點的外壁’而未摻雜有雜質的第二非晶矽層2 6則 變爲圓柱狀儲存節點內壁上所形成的矽顆粒◦因此,該第 一非晶矽層2 5摻雜有高度雜質,以致即使當該第二非晶矽 層2 6的矽原子因遷移而成長爲矽顆粒時,也可藉由阻止矽 原于自未ί寥雜有雜質之第二非晶矽層2 6遷移出使該第一 非晶矽層2 5變爲儲存節點的骨架結構。 對該第一非晶矽層2 5及第二非晶矽層2 6的原位沈積作 業而言,可使用磷當作雜質摻雜到該第一非晶矽層2 5之上 。可在沈積該第一非晶矽層2 5的同時進行磷的摻雜。此時 ,可藉由控制由含磷雜質構成的氣體源流動數量相對於矽 氣體源的流動數量使磷的摻雜濃度受到控制。對矽氣體源 而言,可使用諸如單矽烷(S i Η 4)、雙矽烷(S i 2 Η 6 )、三矽院 (S i3 H s)及二氯矽烷(S i Η 2 C 12)之類的矽烷基氣體。該由含磷 雜質構成的氣體源可以是磷化氫(Ρ Η 3)。可藉由砂原子的遷 移週期及將要成長之矽顆粒的尺寸定出該第一非晶砂層2 5 的磷摻雜濃度。在使用二階離子質譜分光儀(SIMS)下,可 將磷的摻雜濃度設定爲範圍在從大約1 x 1 〇 Ϊ 9 /立方厘米到 大約2x1 02G/立方厘米內的低摻雜濃度。這樣的磷摻雜濃度 係低於在大約2 4 X 1 02 G /立方厘米以上的標準磷摻雜濃度。 如上所述,這種低磷摻雜濃度是爲了解決抑制區域性成 長有矽顆粒的問題。也就是說,假如磷的摻雜濃度低於在 從大約1x10 19/立方厘米到大約2χ102〇/立方厘米的範圍內 ’則防止了區域性成長有矽顆粒的抑制作用。這種效應的 1261351 理由是因爲於該第一非晶矽層2 5的沈積期間已降低的摻 雜濃度會抑制摻雜物產生區域性聚集。不過,這種低摻雜 濃度會造成增加了各接觸栓塞2 2與儲存節點之間的接觸 電阻,或是肇因於由低摻雜濃度造成的儲存節點排空現象 而減小了其整體電容量。因此,後續的摻雜步驟則藉由使 用比習知狀況更高的摻雜濃度對摻雜濃度的短缺進行補充 。本發明將會在稍後段落中提供有關後續摻雜步驟的詳細 說明。 該第一非晶矽層2 5及第二非晶矽層2 6的厚度係藉由一 必要裝置的積體位準亦即該儲存節點的高度及寬度定出的 。此較佳實施例中,每一個非晶矽層的厚度都是在從大約 1 〇 〇埃到大約3 0 0埃的範圍內。同時,該第一非晶矽層2 5 及第二非晶矽層2 6的沈積溫度係維持在從大約5 0 0 °C到大 約5 5 0 °C的範圍內。維持該沈積溫度的理由是因爲假如其 沈積溫度在大約5 5 0 °C以上則非結晶狀態改變爲多晶狀態 。而無法由多晶矽層成長出砂顆粒。 隨後,執行化學機械拋光(CMP)程序或是回蝕程序以移除 每一個儲存節點隔離圖案2 4上表面所形成的部分第一非 晶矽層2 5及第二非晶矽層2 6,因此形成了具有由該第一非 晶矽層2 5及第二非晶矽層2 6構成之雙層結構的圓柱狀儲 存· |S卩點。此中5係在考Μ像抛光劑或是触Μ粒卞之類雑貿 會在移除部分第一非晶矽層2 5及第二非晶矽層2 6的同時 遺留於該圓柱狀儲存節點內之下,將一種具有良好階梯覆 蓋性質的材料例如光阻材料塡充到該圓柱狀儲存節點內部 1261351 。然後,執行化學機械拋光(CMP)程序或是回蝕程序直到露 出該儲存節點隔離圖案爲止,並藉由灰分作用移除該光阻 材料。 參照第3 C圖,於該儲存節點的內壁上成長各矽顆粒2 7 。可藉由兩種方法成長各矽顆粒2 7。第一種方法係在使用 矽烷基氣體下於該第二非晶矽層2 6的表面上形成一矽晶 種,並藉由在大約6 0 0 °C到大約6 5 0 °C的溫度範圍內執行退 火處理使各矽原子產生遷移。也就是說,將未摻雑有雜質 的第二非晶矽層26成長到各矽顆粒27上。 當藉由第一種方法成長各矽顆粒2 7時,係使該第一非晶 矽層2 5之矽原子的遷移受到抑制。反之,藉由遷移各矽原 子將該第二非晶矽層2 6的矽原子成長到各矽顆粒2 7上。 除此之外,透過前述退火處理使該第一非晶矽層2 5及各矽 顆粒2 7變成結晶化。此時,假如使該第二非晶矽層2 6的 大多數矽原子產生遷移並成長到各矽顆粒2 7上以便放大各 矽顆粒2 7的尺寸,則可在所長成的各矽顆粒2 7之間露出 該第一非晶矽層2 5。這種結果的理由是因爲消耗了該第一非 晶矽層2 5的大多數矽原子以成長各矽顆粒2 7。即使當發 生這種情形時,也能以極高的磷摻雜濃度抑制該第一非晶 矽層2 5中矽原子的遷移。因此,至少儘可能以該第一非晶 矽層25的厚度支撐該儲存節點。以下,係將具有多晶結構 的第一非晶矽層2 5稱爲多晶矽層2 5 A,並將該多晶矽層2 5 A 及各矽顆粒27稱爲儲存節點。 於說明如上的各矽顆粒2 7成長期間,降低了摻雜到該第 1261351 一非to砂層2 5上的磷濃度以致可在磷摻雜濃度的整體表 面上成長各矽顆粒2 7。因此,可獲致均勻成長的矽顆粒。
參照第3D圖,進行磷化氫(Ph3)摻雜程序以確保儲存節 點所需要的導電性,例如該多晶矽層2 5 A及各矽顆粒2 7 內所含的磷摻雜濃度。此時,除了在沈積該第一非晶矽層 2 5時藉由補充先前依低濃度摻雜的磷以確保該儲存節點之 導電性的目的之外,也可藉由施行p H 3摻雜程序以便使各 石夕顆粒2 7充分地摻雜有雜質,亦即,磷。此中,較之習知 的磷化氫(PH3)摻雜程序可在強化配方下進行該Ph3摻雜程 序。也就是說,提高其處理溫度、處理壓力、摻雜氣體的 流動數量、摻雜週期及電漿功率。 該P Η 3摻雜程序的更細部程序中,可藉由使用例如氟化
氫(HF)及緩衝氧化物蝕刻劑(ΒΟΕ)之類的化學物質淸潔包 含所成長砂顆粒2 7之儲存節點的表面。然後’執行該ρ Η 3 摻雜程序以便將磷摻雜到成長各矽顆粒2 7的部分之上。除 此之外,提高了先前形成之儲存節點內部的磷摻雜濃度。 之後,透過擴散程序藉由使用反應氣體使ΡΗ3氣體擴散到 該儲存節點內部,使所有區域內的磷摻雜濃度增加到大約 2 4 x 1 0 2 ~立方厘米。增加其磷摻雜濃度的結果’可確保該儲 存節點與接觸栓塞之間的接觸電阻同時可確保該儲存節點 的導電性。 可藉由反應槽電漿摻雜法、烤爐摻雜法以及由反應槽電 漿摻雜法及退火處理構成的組成方法之_方法進行用以增 加該儲存節點內之磷摻雜濃度的ΡΗ3摻雜程序。 -14- 1261351 首先,該反應槽電漿摻雜法係藉由供應大約300瓦到大 約5 0 0瓦的電漿功率在從大約7 0 CTC到大約8 0 0 °C的溫度範 圍及從大約1 .5 to rr到大約2.5 ton·的壓力範圍下施行大約 2分鐘到大約5分鐘。此時,該PH3氣體的流動數量在大 約3 0 0 s c c m到大約5 0 0 s c c m的範圍內。
第二,該烤爐摻雜法係在從大約6 0 0 °C到大約7 5 0 °C的溫 度範圍及從大約5 torr到大約1 0 torr的壓力範圍下,施行 大約1小時到大約2小時。此時,該PH3氣體的流動數量 在從大約1 〇 〇 S c c m到大約2 0 0 s c c m的範圍內。
第三,在使用由反應槽電漿摻雜法及退火處理構成之組 成方法的例子裡,係先進行該反應槽電漿摻雜法之後再進 行退火處理。例如,係藉由使用在從大約1 〇 〇 s c c m到大約 2 0 0 s c c m之範圍內的P Η 3氣體流動數量,在從大約7 0 0 °C到 大約8 0 0 °C的溫度範圍及從大約1 . 〇 t 〇 r r到大約2.5 t ο 1· r的 壓力範圍下,施行大約1分鐘到大約5分鐘的反應槽電漿 摻雜法。在施行該反應槽電漿摻雜法之後,於氮氣大氣中 在從大約6 0 0 °C到大約7 5 0 °C的溫度範圍及從大約5 ton到 大約1 0 t 〇 rr的壓力範圍下施行大約1小時到大約2小時的 退火處理。 說明如上的三種用於施行PH3摻雜程序的方法提供了可 確保該儲存節點與接觸栓塞之間的接觸電阻,同時可確保 該儲存節點的導電性的效應。不過,這些方法呈現出下列 差異。 第一種方法指的是一種依物理方式將磷摻雜到該儲存節 -15- 1261351 點表面上的方法。習知方法能滿足所成長矽顆粒上磷摻雜 濃度的位準。不過,習知方法無法滿足其上與每一個接觸 栓塞接觸之區域的磷摻雜濃度位準。因此,根據本發明的 反應槽電漿摻雜法指的是一種藉由強化P Η 3摻雜程序配方 改良磷的擴散作用以便確保該儲存節點表面上以及各接觸 栓塞的磷摻雜濃度。稍後提供的表1中比較了用於習知方 法及反應槽電漿摻雜法的程序配方。
該烤爐摻雜法指的是一種依化學方式將磷摻雜到該儲存 節點表面上的方法。習知方法能滿足所成長矽顆粒上磷摻 雜濃度的位準。不過,習知方法無法在磷過度擴散的例子 裡獲致所需要的表面濃度。因此,即使當磷存在於表面內 的磷過度擴散時,也可在用於烤爐摻雜法的退火處理中連 續地將足夠量額的磷供應到該儲存節點表面上。連續供應 磷的結果,可防止存在於表面內的磷濃度減低。
第三種方法’亦即,反應槽電漿摻雜法及退火處理的組 合方法,能滿足其上與每一個接觸栓塞2 2接觸之區域的磷 摻雜濃度位準’且同時增加該儲存節點表面(的磷摻雜)濃 度。這種組合方法是一種用於確保該儲存節點的導電性, 並用於確保該儲存節點與接觸栓塞2 2之間的接觸電阻的 更佳趨近法。 在施行PI摻雜程序之後,可藉由使用諸如hf或β〇Ε 之類濕性化學物質使該儲存節點隔離圖案2 4接受蘸出處 理。之後,於上述最終結構上形成一介電層2 8及一平板2 9 ’因此完成了電容器的形成作業。 -16- 1261351 如第3 E圖所示,係將各矽顆粒2 7均勻地形成於電容器 之儲存節點表面上。同時,在形成各矽顆粒2 7之後額外地 將磷摻雜到該儲存節點之上,且因此充分地確保了該儲存 節點所要求的導電性位準。 第4圖係用以顯示一種在應用本發明較佳實施例下製成 之差分電容器實例的截面圖示。該電容器具有一內凹結構 ,其中係在未移除在該儲存節點隔離圖案24下形成該介電 層2 8及平板2 9。 第5 A到5 C圖係用以顯示一種根據本發明第二較佳實施 例藉由執行額外之磷化氫(PH3)摻雜程序製成之電容器的 截面圖示。在施行了用於移除該儲存節點隔離圖案24的濕 性蘸出處理之後,額外地執行PH3摻雜程序並在之後形成 該介電層28及平板29。這種額外pi摻雜程序係用以強 化儲存節點內磷摻雜的效率同時可用以補償磷摻雜輪廓。 也就是說,由於所摻雜的磷會在施行用於移除該儲存節點 隔離圖案2 4的濕性蘸出處理期間從儲存節點的表面剝落 下來,故可肇因於不充分的磷摻雜濃度而發生排空現象。 因此’執行額外的P H 3摻雜程序以便額外地將磷摻雜到 儲存節點的表面上。 更明確地說,如第5 A圖所示係在成長了各矽顆粒2 7之 後執行第一 PH3摻雜程序。然後,透過濕性蘸出處理移除該 儲存節點隔離圖案2 4以致露出該儲存節點的內壁及外壁。 參照第5 B圖,執行第二P H3摻雜程序。例如,藉由供應 大約3 0 0瓦到大約5 0 0瓦的電漿功率在從大約7 0 0 °C到大 約8 〇 〇 t的溫度範圍及從大約從1 . 5 t 〇 r 1·到大約2 · 5 t or r的 壓力範圍下施行大約2分鐘到大約5分鐘。此時,該P Η 3 -17- 1261351 氣體的流動數量在從大約3 Ο 0 s c c m到大約5 Ο 0 s c c m的範 圍內。同時,在從大約6 0 0 &C到大約7 5 0 t;的溫度範圍及從 大約5 torr到大約1 0 ton的壓力範圍下施行大約1小時到 大約2小時的烤爐摻雜法。此時,該ph3氣體的流動數量 在從大約1 〇 〇 s c c m到大約2 0 0 s c c m的範圍內。 參照第5 C圖,於上述最後結構上形成該介電層2 8及平 板2 9。
該額外P Η3摻雜程序並未用於如第丨圖所示之內凹型電 容器的製程中’但是可用在用以製造具圓柱狀結構之電容 器的製程中。此外,假如係在所成長矽顆粒提供有良好的 磷摻雜輪廓之後執行該第一 Ρ Η 3摻雜程序則可省略此額外 ΡΗ3摻雜程序。 當沈積了該第一非晶砂層2 5時,可分離出雜質摻雜濃度 以觀測各矽顆粒的早熟程度以便檢驗根據本發明較佳實施 例製成電容器的特徵。
第6 Α到6 Ε圖顯示的是取決於磷之摻雜濃度長成之早熟 矽顆粒的顯微照片。如第6 A到6 E圖所示之顯微照片描繪 了數個代表所成長早熟矽顆粒的點。對這類觀測而言,當 分別沈積厚度大約1 〇 〇埃之摻雜有磷的第一非晶矽層以及 厚度大約4 0 0埃之未摻雜有憐的第一非晶砂層時,可將第 二非晶矽層的磷摻雜濃度分離成大約3. 2 HO21/立方厘米、 2.8xl021/立方厘米、1.3xl021/立方厘米、7·〇χ1〇2() /立方厘 米及2.0χ102()/立方厘米的濃度。
如第6 Α到6 Ε圖所示,第6 Α圖中有7 2個代表早熟矽顆 粒的點,第6 B圖中有1 0 6個代表早熟矽顆粒的點,第6 C -18- 1261351 圖中有4 2個代表早熟矽顆粒的點,第6 D圖中有1 3個代表 早熟砂顆粒的點而第6 E圖中有]3個代表早熟矽顆粒的點 。當該第一非晶矽層內的磷摻雜濃度減低時,代表所成長 早熟砂顆粒的點數也會減少。如同本發明的較佳實施例當 其磷摻雜濃度大約爲2.0x1 0 2 V立方厘米時,可在沒有代表 早熟砂顆粒的點下於幾乎所有區域內均勻地成長矽顆粒。
表1顯示的是在矽顆粒長成之後用於執行P Η 3摻雜程序 的反應槽電漿摻雜法配方。表2顯示的是以如表1所示之 配方爲基礎製成之電容器的電氣特徵。對表1中的每一項 而言,分別指的是厚度大約1 0 0埃之摻雜有磷的第一非晶 矽層以及厚度大約4 0 0埃之未摻雜有磷的第二非晶矽層。 對表中的每一項目而言,用於成長偏穩態多晶矽(MPS)亦即 用於成長矽顆粒的基礎溫度係在從6 0 0 °C到6 5 0 °C的範圍 內。 表1
項目 第一非晶砂 層的磷濃度 摻雜週 期(秒) ph3的流 動數量 壓力 溫度 電漿功率 (瓦) MPS成長 測試1 l.lxlO20/立 方厘米 70’, 300 seem 1 ton* 710/750〇C 300 W 基礎溫度 測試2 l.lxlO20/立 方厘米 70丨, 300 seem 1 ton* 710/750〇C 300 W 基礎溫度 -10°C 測試3 l.lxlO20/立 方厘米 65" 450 seem 2 to it 710/750〇C 450 W 基礎溫度 -10°C 測試4 l.lxlO20/立 方厘米 250" 450 seem 2 ton. 710/750。。 450 W 基礎溫度 測試5 l.lxlO20/立 方厘米 250" 450 seem 2 ton* 710/750〇C 450 W 基礎溫度 -10°C 基礎測試 32.0xl〇20/ 立方厘米 70" 300 seem 1 ton* 710/750〇C 3 00 W 基礎溫度 -19- 1261351 表2 配方 (在施行 ΟΝΟ淸潔 作業之後) 的磷濃度 ONO_BV(-) ON〇_CAP(-) ONO_CAP(+) SNC^LPC SNC—LPCN SNCN- 測試1 5.50x1020/ 立方厘米 -2.964 23.39 35.69 2348 30.86 49.24 測試2 5.50χ1020/ 立方厘米 -2.932 24.28 27.94 2348 20.54 32.44 測試3 6.60x1027 立方厘米 -2.946 30.12 34.04 3602 20.44 34.78 ------ 測試4 2.10χ1021/ 立方厘米 -3.19 33.20 34.0 2352 20.66 33.34 測試5 2.10χ1021/ 立方厘米 -3.166 30.96 31.94 2048 17.52 31.9 ——— 基礎測試 1.20Χ1021/ 立方厘米 -3.399 32.64 31.78 2013 20.43 33.36 ------ 參照表2,測試5具有類似於配方ΟΝΟ —BV、ΟΝΟ —CAP (_) 及 ONO_CAP( + )的電容器特徵且具有類似於在基礎配方下 進行習知方法的接觸電阻特徵,其中該第一非晶砂層的摻 雜濃度大約是1·2χ 1〇 21 /立方厘米。 也就是說,在爲介電層施行預淸潔之後以測試5之配方 爲基礎之電容器的磷摻雜濃度最後大約2 . 1 χ 1 〇2 1 /立方厘米 ,此磷摻雜濃度類似於藉由使用習知方法所獲致大約爲 1 . 2 X 1 0 2 1 /立方厘米的基礎磷摻雜濃度。同時,藉由測試5 之配方所獲致的電容器特徵及接觸電阻特徵係類似於藉由 使用習知方法所找到的電容器特徵及接觸電阻特徵。最後 ,測試5之配方並不包含其矽顆粒成長受到抑制的區域° 表3顯示的是在根據反應槽電漿摻雜法製成之電容器」二 -20- 1261351 施行探針測試(P T )的結果。 表3 在成長MPS顆粒之後施行的摻雜配方 在施行〇N〇 預淸潔作業之 後的磷濃度 ONO_BV CAP - PT(%) 時間 (秒) 壓力 PH3的 流動數量 電漿功率 (瓦) 習知方法 70" 1 torr 300 seem 300 W 12.6xl021/ 立方厘米 -3.37 32.7 82.9 本發明 250" 2 torr 450 seem 450 W 9.0χ] 021/ 立方厘米 -3.12 34.4 87.7 65” 2 ton, 450 seem 450 W 15.1xl021/ 立方厘米 -2.90 28.8 74.6 根據表3,本發明具有依百分比形式表出的類似P T特徵 ,其中百分比愈高其低品質比率愈低。同時,本發明的電 容器相對於包含未成長有任何MP S顆粒之區域的習知電容 器呈現出相同的電容量(CAP-)及擊穿電壓(ONO _BV)。 表4顯示的是在大約7 0 0 °C的溫度下接續進行大約;!小 時之電漿摻雜法及退火處理所得到之電容器的電氣特徵。 表4 CAP+ CAP- 〇NO_BV SNC_LPCN PT(%) 基礎配方 33.46 34.19 -3.37 19.61 75.2 電漿掺雜+ 退火處理 -------- 35.62 31.46 -3.12 22.98 75.3 如表所示,根據本發明製造之電容器的電氣特徵係類似 於習知電容器的電氣特徵。特別是,在上述雨種電容器上 施行探針測試的觀測結果顯示了兩者具有類似的電氣特徵。 1261351 以本發明的較佳實施例爲基礎,可在具有內凹或圓柱狀 結構之儲存節點內壁上成長有MP S顆粒時獲致具有均勻尺寸 的矽顆粒。因爲均勻尺寸矽顆粒的結果,同時改良了電容 器的電容量均勻度。同時,可在不減小儲存節點之厚度下 獲致各Μ P S顆粒的均勻度。 雖則己針對各較佳實施例說明了本發明,熟悉習用技術 的人應理解的是,可在不偏離本發明所附申請專利範圍之 精神及架構下作各種改變和修正。 .¾ jp式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲參照 附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一種習知偏穩態多晶矽(MPS)電容器 ,結構的截面圖示。 第2A圖顯示的是以用於形成MPS電容器結構之習知方 法爲基礎抑制其Μ P S顆粒成長之區域的顯微照片。 第2Β圖顯示的是以用於形成MPS電容器結構之習知方 法爲基礎之奧傑電子分光儀(A E S )的掃猫結果。 第3 A到3 E圖係用以顯示一種根據本發明較佳實施例製 成之電容器的截面圖示。 第4圖係用以顯不一種在應用本發明較佳實施例下製成 之差分電容器實例的截面圖示。 第5 A到5 C圖係用以顯示一種根據本發明第二較佳實施 例藉由執行額外之磷化氫(PH3)摻雜程序製成之電容器的 截面圖示。 1261351 第6 A到6 E圖顯示的是取決 矽顆粒的顯微照片。 主要部分之代表符號說明 10 絕緣層 Π 接觸栓塞 12 儲存節點 1 2 A Μ P S顆粒 1 3 介電層 14 平板 15 蝕刻阻擋層 16 儲存節點氧化物層 2 1 內夾絕緣層 22 接觸栓塞 23 蝕刻阻擋層 2 4 儲存節點隔離圖案 2 5 第一非晶5夕層 25 Α 多晶矽層 26 未摻雜雜質的第二非 27 矽顆粒 28 介電層 29 平板 磷之摻雜濃度長成之早熟
晶砂層 -23

Claims (1)

1261351 拾、申請專利範圍: 1 . 一種用於形成電容器之儲存節點的方法,包括下列步驟: 形成一第一非晶矽層,使之摻雜具有預定第一摻雜濃 度的雜質,以抑制摻雜物產生區域性聚集; 在原位狀況中,於該第一非晶矽層上形成一未摻雜雜 質的第二非晶矽層; 藉由爲該第一非晶矽層和第二非晶矽層施行圖案製作 以形成一儲存節點; 於該儲存節點的表面上形成矽顆粒;以及 將雜質摻雜到該儲存節點及該等矽顆粒,直到達成第 二預定濃度爲止,以便提供該儲存節點所需要的導電性。 2 .如申請專利範圍第1項之方法,其中該第一雜質摻雜濃 度範圍在lxl〇19/立方厘米到2xl02()/立方厘米內,而該 第一雜質摻雜濃度範圍在2 4 X 1 0 2 ^ /立方厘米到1 X 1 0 2 2 /立 方厘米內。 3 .如申請專利範圍第1項之方法,其中將雜質摻雜到該儲 存節點及該等矽顆粒上的步驟係藉由於含磷氣體大氣中 執行一種摻雜法亦即反應槽電漿摻雜法而施行的。 4 .如申請專利範圍第3項之方法,其中該反應槽電漿ί爹雜 法係藉由供應3 0 0瓦到5 0 0瓦的電漿功率,在從7 0 0 °C 到8 0 0 °C的溫度範圍及從1 .5 ton·到2.5 to η的壓力範圍 下,施行2分鐘到5分鐘,並通入流動數量在從3 0 0 seem 到5 0 0 s c c m的範圍內的P Η 3氣體。 5 .如申請專利範圍第1項之方法,其中將雜質摻雜到該儲 1261351 _ /、滅氣體大氣中 存節點及該等矽顆粒上的步驟係藉由於含^ 執行另一種烤爐退火之摻雜法而施行的。 6 .如申請專利範圍第5項之方法,其中該烤爐退火係在^ + n r r的两力输 6 0 0 °C到7 5 0 °(:的溫度範圍及從5 t 〇 r r到1 0 1 ^ ~ „ ,多從 1 〇 〇 s c c m 圍下,施行1小時到2小時,並通入流動數多 到2 0 0 s c c m的範圍內的ρ η 3氣體而執行的° 7 ,如申請專利範圍第1項之方法,其中將雜資^ % ^ β ^ 一 a 列步驟: 存節點及該等矽顆粒上的步驟進一步包含1 於含磷氣體大氣中執行反應槽電漿摻雜法’以及 透過烤爐退火使所摻雜的雜質發生擴散。 8 .如申請專利範圍第7項之方法,其中該反應槽電發慘雜 法係藉由供應3 0 0瓦到5 0 0瓦的電漿功率’在從7 0 0 °C 到8 0 0 °C的溫度範圍及從1 · 5 t 〇 1. r到2.5 t ο η·的壓力範圍 下,施行1分鐘到5分鐘,並通入流動數量從1〇〇 seem 到5 0 0 seem的範圍內的PH3氣體而執行的。 9 .如申請專利範圍第7項之方法,其中該烤爐退火係在從 6 0 0 °C到7 5 0 °C的溫度範圍,及從5 t ο 1· 1·到1 〇 t 〇 r 1.的壓力 範圍下,施行1小時到2小時而執行的。 1 0 .如申請專利範圍第1項之方法,其中於儲存節點表面上 形成矽顆粒的步驟進一步包含爲其上形成有5夕顆粒的儲 存節點表面進行淸潔的步驟。 1 ! •如申請專利範圍第]〇項之方法,其中爲儲存節點表面進 行淸潔的步驟係藉由使用諸如HF(氟化氫)或b〇E(緩衝 1261351 1 2 . —種用於製造半導體裝置之電容器的方法,包含下列步 驟: 於一基板的上表面上形成一具有接觸孔的絕緣層; 藉由在各接觸孔之內進行塡充以形成複數個連接到基 板上的栓塞; 於該絕緣層上形成一具有複數個可露出各栓塞之孔洞 的隔離層; 形成一第一非晶矽層,使之摻雜具有預定第一摻雜濃 度的雜質,以抑制摻雜物產生區域性聚集; 在原位狀況中,於該第一非晶矽層上形成一未摻雜雜 質的第二非晶矽層; 藉由爲該第一非晶矽層和第二非晶矽層施行圖案製作 ,以形成一儲存節點; 於該儲存節點的表面上形成砂顆粒;以及 將雜質摻雜到該儲存節點及該等矽顆粒,直到達成第 二預定濃度爲止,以便提供該儲存節點所需要的導電性。 1 3 .如申請專利範圍第1 2項之方法,係在施行將雜質摻雜到 該儲存節點及該等矽顆粒上的步驟之後,進一步包括下 列步驟: 選擇性地移除該隔離層; 額外地摻雜雜質以補償該儲存節點的摻雜輪廓;以及 於該儲存節點上依序形成一介電層及一平板。 1 4 .如申請專利範圍第1 2項之方法,係在施行將雜質摻雜到 該儲存節點及該等矽顆粒上的步驟之後,進一步包括於 -26- 1261351 該儲存節S{ 驟。 及隔離層上依序形成一介電層及一平板的步 1 5 ·如申等读_ v^吲鈿圍第1 3項之方法,其中額外地摻雜雜質以 ^賴儲存節關誠輪麵步驟髓自於含義體大 及^執行一種摻雑法亦即反應槽電漿摻雜法而施行的。
1 6 .邓申nra專利fe圍第i 5項之方法,其中該反應槽電漿摻雜 法係ϊθ由供應J 0 0瓦到5 0 〇瓦的電漿功率,在從7 〇 〇 到800T:的溫度範圍及從Κ5 ί〇„到2.5 t〇rr的壓力範圍 下,施行2分鐘到5分鐘,並通入流動數量從3〇〇 sccm 到5 0 0 s c c m的範圍內的ρ η 3氣體。 1 7 .如申請專利範圍第1 3項之方法,其中額外地摻雜雜質以 補償該儲存節點的摻雜輪廓的步驟係藉由於含磷氣體大 氣中執行另一種烤爐退火之摻雜法而施行的。
1 8 .如申請專利範圍第1 7項之方法,其中該烤爐退火係在從 6 0 0 °C到7 5 0 °C的溫度範圍及從5 t 〇 r r到1 〇 t 〇 r r的壓力範 圍下,施行1小時到2小時,並通入流動數量從i 〇 〇 s c c m 到2 0 0 s c c m的範圍內的P H 3氣體而執行的。 1 9 .如申請專利範圍第1 2項之方法,其中該第一雜質摻雜濃 度範圍在1 X 1 〇 19 /立方厘米到2 X 1 〇2 G /立方厘米內,而該 第二雑質ί参雜濃度範圍在2 4 X 1 〇 2 Q /立方厘米到1 X 1 〇 2 2 /立 方厘米內 2 0 .如申請專利範圍第1 2項之方法,其中將雜質摻雜到該儲 存節點及該等矽顆粒上的步驟係藉由於含磷氣體大氣中 執行一種反應槽電漿摻雜法而施行的。 -27- 1261351 2 1 .如申請專利範圍第2 0項之方法,其中該反應槽電漿摻雜 法係藉由供應3 0 0瓦到5 0 0瓦的電漿功率,在從7 0 0 °C 到8 0 0 t:的溫度範圍及從1 .5 torr到2.5 ton•的壓力範圍 下,施行2分鐘到5分鐘,並通入流動數量從300 seem 到5 0 0 s c c m的範圍內的P Η 3氣體。 2 2 t如申請專利範圍第1 2項之方法,其中將雜質摻雜到該儲 存節點及該等矽顆粒上的步驟係藉由於含磷氣體大氣中 執行另一種烤爐退火之摻雜法而施行的。
2 3 .如申請專利範圍第2 2項之方法,其中該烤爐退火係在 6 0 0 °C到7 5 0 °C的溫度範圍及5 torr到1 0 tori♦的壓力範圍 下,施行1小時到2小時,並通入流動數量從1 0 0 s c c m 到2 0 0 seem的範圍內的PH3氣體而執行的。 2 4 .如申請專利範圍第1 2項之方法,其中將雜質摻雜到該儲 存節點及該等矽顆粒上的步驟進一步包含下列步驟:
於含磷氣體大氣中執行反應槽電漿摻雜法;以及 透過烤爐退火使所摻雜的雜質發生擴散。 25 .如申請專利範圍第24項之方法,其中該反應槽電漿摻雜 法係藉由供應3 0 0瓦到5 0 0瓦的電漿功率,在從7 0 0 °C 到8 0 0 °C的溫度範圍及從1 . 5 t ο ι· ι·到2.5 t 〇 r r的壓力範圍 下,施行1分鐘到5分鐘,並通入流動數量從3 0 0 seem 到5 0 0 s c. c m的範圍內的P Η 3氣體而執行的。 2 6 .如申請專利範圍第2 4項之方法,其中該烤爐退火係在從 6 0 0 °C到7 5 0 °C的溫度範圍及從5 tor!·到1 0 torr的壓力範 圍下,施行1小時到2小時而執行的。 -28- 1261351 2 7。如申請專利範圍第1 2項之方法,其中於儲存節點表面上 形成矽顆粒的步驟進一步包含爲其上形成有矽顆粒的儲 存節點表面進行淸潔的步驟。 2 8 .如申請專利範圍第2 7項之方法,其中爲儲存節點表面進 行淸潔的步驟係藉由使用諸如HF(氟化氫)或BOE(緩衝 氧化物蝕刻劑)之類濕性化學物質施行的。 -29-
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477807B1 (ko) * 2002-09-17 2005-03-22 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
JP3948472B2 (ja) * 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
US7205187B2 (en) * 2005-01-18 2007-04-17 Tokyo Electron Limited Micro-feature fill process and apparatus using hexachlorodisilane or other chlorine-containing silicon precursor
KR100866679B1 (ko) * 2007-05-25 2008-11-04 주식회사 동부하이텍 반도체 소자 및 그에대한 제조 방법
KR101113327B1 (ko) * 2009-12-29 2012-03-13 주식회사 하이닉스반도체 관통전극을 갖는 반도체소자 및 그 제조방법
US8299573B2 (en) 2010-06-18 2012-10-30 International Business Machines Corporation Trench capacitor
CN116033739B (zh) * 2021-10-25 2025-11-14 长鑫存储技术有限公司 半导体结构及其制造方法
US12237222B2 (en) * 2021-10-28 2025-02-25 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor device and same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831282A (en) * 1995-10-31 1998-11-03 Micron Technology, Inc. Method of producing an HSG structure using an amorphous silicon disorder layer as a substrate
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
JP3161523B2 (ja) * 1998-05-14 2001-04-25 日本電気株式会社 半導体装置の製造方法
TW392337B (en) * 1998-06-29 2000-06-01 United Microelectronics Corp Method for forming selective hemi-spherical grains
JP3173472B2 (ja) * 1998-09-11 2001-06-04 日本電気株式会社 半導体装置及び半導体装置の製造方法
KR100334960B1 (ko) 1998-12-26 2002-06-20 박종섭 커패시터의 전하저장전극 형성방법
TW525294B (en) * 1999-12-15 2003-03-21 United Microelectronics Corp Fabrication method of bottom storage electrode of capacitor
JP2001267527A (ja) 2000-03-15 2001-09-28 Fujitsu Ltd 半導体装置及びその製造方法
US6403455B1 (en) * 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
KR100401503B1 (ko) 2001-04-30 2003-10-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그 제조방법

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