TWI261249B - Semiconductor integrated circuit apparatus - Google Patents

Description

1261249 (1) 玖、發明說明 【發明所屬之技術領域】 本發明是關於，半導體積體電路裝置’是關於，利用 在備有可以進行高速讀出動作的記憶電路的大規模積體電 路時很有效的技術。 【先前技術】 在日本特開平8 - 1 2989 1號公報（相對應的美國專利 5, 592,4 1 4號）揭示有，具備寫入用埠及讀出用埠的靜態型 記憶格的例子。 【內容】 〔發明所欲解決的課題〕 如上述的讀出專用埠的記憶格很適合高速動作，但檢 測其讀出信號的放大電路一般是使用差動電路。隨著半導 體技術的進展帶動的元件的細緻化，正積極在促進電源電 壓的低電壓化。然而，差動型感測放大器的偏移電壓之改 善’無法對應上述電源電壓的降低，因而可以預測，以反 相器電路放大讀出信號的架構會較爲有利。 但是’反相器放大型的電路在位元線電位未超過邏輯 臨界値之前不會動作，因此電路動作的延遲明顯。如果以 動恶、電路取代反相器，電路動作的延遲將獲得改善。但是 ’對具有層次構造的SPAM，如果只是單純應用動態電路 ’封製造上的參差不齊，產生誤動作的可能性很高。或者 (2) 1261249 ’爲了迴避上述誤動作，需要有過多的餘量，有影響到電 路的頻率特性的可能性。 本發明之目的在提供，備有可高速化及定時之設定很 容易的記憶電路的半導體積體電路裝置。本發明之其他目 的在提供，備有高速記憶器與大記憶容量記憶電路之新穎 的半導體積體電路裝置。本發明之上述及其他目的以及新 穎的特徵，可以從本說明書的記述及附圖獲得進一步的暸 解。 〔解決課題的手段〕 茲簡單說明本案所揭示的發明中具代表性者的槪要如 下。配設··包含有，對分別連接上述記憶格的複數條位元 線分別供給閘極，在供給此等位元線的預充電電壓下維持 成截斷狀態之第1導電型的第1 MOSFET，對應上述位元線 的選擇信號成爲動作狀態的第1放大電路；及包含有，分 別在閘極供應這種第1放大電路的複數個放大信號，連接 成並聯形態的複數個第2導電型的第2 MOSFET，可形成對 應上述第1放大電路之放大信號的第2放大電路；當作爲， 使記憶電流依據字元線的選擇動作與記憶資訊而流通或不 流通之記憶格的讀出電路。 【實施方式】 〔發明的實施形態〕 第1圖及第2圖是表示搭載於本發明的半導體積體電路 -7 - (3) 1261249 裝置的記憶電路之一實施例的電路圖。第1圖例示記憶器 陣列部及設在位元線的局部放大器，第2圖例示包含用以 放大上述局部放大器的輸出信號的主放大器的輸出電路。 本實施例的記憶電路可以構成，如後述的具有微電腦功能 的大規模積體電路的高速巨大RAM (RAM macro)。 如以矩陣狀配置在複數條字元線與複數條位元線交點 的複數個記憶格MC中，對應左端的位元線的記憶格MC作 爲代表所<例示，是使用8個MOSFET的雙埠記憶格。亦即， 如該圖的左上端的記憶格MC所代表，記憶格MC是採用 ，以P通道型MOSFET MP與N通道型MOSFET MD所構成的 兩個CMOS反相電路，將其輸入1輸出交叉連接而成的閂 鎖電路，作爲記憶部，對這種記憶部分別配設寫入路徑與 讀出路徑的雙埠架構。 上述寫入路徑是由，設在上述閂鎖電路的一對輸入輸 出節點，與寫入用的互補位元線間的位址選擇用的一對 MOSFET MT所構成。上述讀出路徑是，由閘極施加有上述 閂鎖電路的一方的記憶節點的資訊電壓，在源極施加電路 的接地電位的N通道型MOSFET MN2，與設在此MOSFET MN2的汲極與讀出用位元線BB0U之間的位址選擇用的 MOSFET MN1所構成。構成上述寫入路徑的一對MOSFET MT的閘極，連接在寫入用字元線MWWD0，構成上述讀出 路徑的MOSFET MN 1的閘極則連接在讀出用字元線MWD0 〇 上述讀出用位元線B B 0 U設有，由接受定時信號Y E Q之 (4) 1261249 P通道型MOSFET構成的位元線預充電電路BPC。上述讀出 用位元線B B 0U的讀出信號，由局部放大器（或感測放大器 )LAMP加以放大。局部放大器LAMP是由兼具行選擇電路 功能的的反轉放大電路所構成。亦即，上述位元線BB0U 傳至P通道型MOSFET MP2的閘極，此MOSFET MP2的汲極 與源極設有，由行選擇信號YR〇 - N轉接控制的P通道型 MOSFET MP1 與 N通道型 MOSFET MN3。 上述N通道型MOSFET MN3在由行選擇信號YR0 - N 使其成爲導通狀態時，構成放大元件的MOSFET MP2的負 載元件。同時，P通道型MOSFET MP1則被用作供應動作電 壓的開關。上述放大MOSFET MP2的汲極輸出設有，由反 相電路與N通道型MOSFET構成的低位準閂鎖電路。 雖不特別限制，但本實施例爲了電路的高積體化，對 上述局部放大器LAMP的上下分開配置位元線。該圖是以 其中的配置在上側的位元線BB0U〜BB3U作爲代表例示之 ，而配置在其下側的位元線BB0D〜BB3D則省略其記憶格 部或預充電電路，僅表示其一部分。爲了要藉由上述局部 放大器LAMP檢測上下一對位元線BB0U、BB0D的信號，放 大MOSFET MP2與MP3連接成並聯形態，各該閘極連接上 述位元線BB0U、BB0D。 如此，將局部放大器LAMP供分配成上下的元線BB0U 、BB0D共用時，可以使實質上的位元線長度減半，位元 線的雜散電容也可以減半，因此對高速讀出十分有益。這 種架構在選擇字元線時，是上側的記憶陣列與下側的記憶 -9- (5) 1261249 陣列中的任一方的記憶陣列的字元線被選擇。 如第2圖所示，上述局部放大器LAMP的輸出信號，是 將對應行選擇電路的複數條集中，而輸入到輸出電路DOC 的主放大器MA。例如本實施例，藉由4個行選擇信號YRO - N〜YR3 - N選擇4條位元線中的任意1條時，與其相對 應的4個局部放大器LAMP的輸出信號（節點A0〜A3)，傳送 至N通道型MOSFET MN4〜MN7的閘極。此等之放大 MOSFET MN4〜MN7連接成並聯形態。此等放大MOSFET MN4〜MN7的汲極設有P通道型MOSFET MP4，源極設有對 電路供應接地電位的電力開關的N通道型MOSFET MN 8。 放大MOSFET MN4〜MN7的共同連接之汲極的輸出節 點B設有，由反相電路與P通道型MOSFET構成的用以保持 高位準的閂鎖電路。構成上述閂鎖電路的反相電路之輸出 節點C，傳至D型正反器電路DFF。控制此D型正反器電路 DFF與上述主放大器MA的動作的P通道型MOSFET MP4與N 通道型MOSFET MN8，供給有定時信號YEQ2。從此正反器 電路DFF的輸出q向資料端子DQ0傳送輸出信號。本實施例 的巨大RAM如果能以例如32位元的單位讀出，則配設32組 的上述記憶器陣列部、局部放大器LAMP及輸出電路。 第3圖表示合倂上述第1圖與第2圖的整體電路圖。本 實施例表示，對應1個資料位元的記憶單元（或記憶塊）。 在I個記憶單元，是藉由4個行選擇信號YRO - N〜YR3 -N 4選擇4條位元線B B 0〜B B 3中的1條。這時，因爲是 將位元線分割上下分開配置，僅選擇對應任一方的位元線 -10- (6) 1261249 的字元線，因此爲了選擇上下的字元線而使用1位元的行 位址。 舉例言之，資料位元是由3 2位元構成時，則配設3個 的上述記憶卓兀或日5彳思塊。此等3 2個記憶單兀;或記憶塊是 沿字元線的延長方向配置。因此，字元線是共同連接在此 等記憶單兀或記憶塊。 在本實施例的記憶電路，字元線採與時鐘脈衝的上昇 同步的脈衝驅動方式。如上述，字元線僅有上下陣列的一 方動作，藉此，選擇上下分開的位元線的一方。對應被選 擇的字元線的局部位元線所配設的局部放大器LAMP，是 由P通道型MOSFET的區塊型的多米諾（Domino骨牌）電路所 構成。此P區塊型多米諾電路的時鐘脈衝，是輸入行選擇 信號的負極信號YR0 - N(N表示負極性）。 對應局部放大器LAMP的各輸出（節點A)，傳給後級的 全局感測放大器（主放大器MA)。此整體感測放大器MA是 由N通道型MOSFET的N區塊型的多米諾電路所構成。此N 區塊型多米諾電路的時鐘脈衝是供應輸入CK的正極性的 脈衝YEQ2。此整體感測放大器MA的輸出信號，則經由整 體位元線（節點C)傳送給進行資料閂鎖的正反器電路DFF。 第4圖表示說明本發明的記憶電路的動作之一個例子 的定時圖。在此之說明是假定，『選擇讀出用字元線 M W D X ( X是數字）內的字元線M W D 0』時的情形。同時是依 據下述前提之動作。位元線B B xU / D在非動作時，由位元 線預充電電路保持在高位準（定時信號YEQ =低位準）。在 -11 - (7) 1261249 讀出用字元線M WD 0成爲導通（選擇狀態）的同時，預充電 信號Y E Q進行截斷（高位準）的動作，在讀出用字元線 MWDO截斷的同時，預充電信號YEQ進行導通（低位準）的 動作。而，因字元線MWWDx是寫入用，因此本發明將不 觸及。 被選擇的字元線MWDO以外的字元線維持低位準（非選 擇狀態）的狀態’因此，可以獲得從記憶格的讀出信號者 只是記憶器陣列的上側的位元線BBxU，下側的位元線 BBxD貝丨J保持高位準（預充電狀態）。 因上述字元線MWDO的選擇動作，在位元線BBxU獲得 如下的讀出信號。在記憶格，依記憶資訊，若MOSFET MN2是在導通狀態，因字元線MWDO的高位準而選擇 MOSFET MN1是導通狀態，使位元線BBxU從高位準變化成 低位準。若傳送這種低位準的讀出信號，局部放大器的P 通道型MOSFET MP 2將成爲導通狀態。對此，下側的位元 線BBxD是在預充電電壓的狀態，因此將上述狀態供給閘 極的P通道型MOSFET MP3是維持截斷狀態。 在上述記憶格，依照記憶資訊，若MOSFET MN2是在 截斷狀態，縱使因爲字元線MWDO的高位準使選擇MOSFET MN 1成爲導通狀態，也不會形成記憶電流路徑，因此位元 線BBxU將維持高位準狀態。若傳送這種高位準的讀出信 號，局部放大器的P通道型MOSFET MP2將成爲截斷狀態。 因此，MP2及MP3均成爲截斷狀態。 這時，若選擇（從高位準變成低位準）行選擇信號 -12- (8) 1261249 YR〇_N，局部放大器LAMP的N通道型MOSFET MN3成爲截 斷狀態，P通道型MOSFET MP1成爲導通狀態。因從上述記 憶格的讀出信號，使位元線B B0U從高位準變化成低位準 時，如上述，P通道型MOSFET MP2會成爲導通狀態，輸出 節點A會從低位準變成高位準。同時，因從上述記憶格讀 出的讀出信號，使位元線BB0U維持高位準時，因P通道型 MOSFET MP2及上述N通道型MOSFET MN3均在截斷狀態， 因此輸出節點A將保持低位準。 在閘極接受未被選擇的行選擇信號YR1_N〜YR3_NW 局部放大器LAMP的N通道型MOSFET (對應上述MN3者）恆 常在導通狀態，因此局部放大器LAMP的輸出將保持低位 準。 在本實施例，成爲上述局部放大器lamp的輸入之位 元線BBxU與行選擇信號丫“』是，那一邊先動作都可以。 亦即，因定時信號YEQ的低位準，P通道型MOSFET MP1成 爲導通狀態，N通道型MOSFET MN3成爲截斷狀態後，依 照記憶格的記憶資訊之讀出信號可以通過位元線BBxU/ D 傳送，也可以，藉由讀出用字元線MWxD的選擇動作，將 讀出信號傳至位元線BBxU/D，而在上述P通道型MOSFET MP2/ MP3的導通狀態/截斷狀態確定後，藉由定時信號 YEQ的低位準，使P通道型MOSFET MP1成爲導通狀態，N 通道型MOSFET MN3成爲截斷狀態’或者也可以是同時。 在設於下一級輸出電路的主放大器，N通道型MOSFET MN4〜7中，對應非選擇位元線BB1〜BB3的N通道型 -13 - 1261249 Ο) MOSFET MN5〜7之閘極電位是，因爲與的相對應的局部 放大器LAMP的輸出信號是在低位準，因此是在截斷狀態 接著，定時信號YEQ2從低位準變成高位準時，p通道 型MOSFET MP4成爲截斷狀態，N通道型MOSFET MN8成爲 導通狀態。上述局部放大器LAMP的輸出信號在讀出到位 元線B B 0 U的信號是，如上述由高位準變成低準時，主放 大器MA的N通道型MOSFET ΜN4的閘極電位從低位準變化 成高位準。藉此，由Ν通道型MOSFET ΜΝ4及ΜΝ 8使輸出節 點B從高位準變化到低位準，使通過反相器電路的整體位 元線（節點C)成爲低位準。 反之，位元線BB0U保持高位準時，上述N通道型 MOSFET MN4的閘極是維持低位準的狀態，因此，上述節 點B維持高位準，節點C維持低位準狀態。這時，節點B會 成爲浮動狀態，因此，反相器電路與P通道型MOSFET MP5 構成的閂鎖電路保持節點B的高位準。藉由以上的動作， 將對應整體位元線的節點C的信號取入進行資料閂鎖的正 反器電路DFF ’確定記憶電路SRAM的資料端子DQ0的信號 〇 本實施例’上述成爲主放大器Μ A輸入的節點B之信號 變化，與活性化信號YEQ2的那一邊先動作均可以。亦即 ，可以在因定時信號YEQ2的高位準，使主放大器MA的N 通道型MOSFET MN8成爲導通狀態，p通道型MOSFET MP4 成爲截斷狀態的後，局部放大器LAMP的輸出信號（節點B) -14- (10) 1261249 始變化，也可以是，傳送過來局部放大輸出信 號，上述N通道型MOSFET MN4〜7的任一方的導通狀態/ 截斷狀態確定後，藉由定時信號YEQ2的高位準’使N通道 型MOSFET MN8變成導通狀態，P通道型…⑽叩了 MP4變成 截斷狀態，或者同時也可以。 第5圖表示上述實施例的記憶電路之讀出路徑的等效 電路圖。由兩個串聯MOSFET構成的記憶格之讀出電流路 徑連接在局部位元線，輸入由構成局部放大器LAMI^9 p通 道型MOSFET構成的邏輯方塊（P - Block)。對此邏輯方塊 ，經由藉時鐘脈衝/ CK轉接控制的P通道型MOSFET供應 電源電壓，經由藉時鐘脈衝/ CK控制轉接的N通道型 MOSFET供應電路的接地電位。 上述邏輯方塊（P - Block)的輸出節點A輸入到，由構 成主放大器MA的N通道型MOSFET構成的邏輯方塊（N -Block)。對此邏輯方塊，經由藉跟上述局部放大器LAMP成 反相位關係的時鐘脈衝CK轉接控制的P通道型MOSFET供 應電源電壓，經由藉時鐘脈衝CK控制轉接的N通道型 MOSFET供應電路的接地電位。 在這種電路架構，如上述，時鐘脈衝/ CK、CK及各 輸入信號的時間關係之前後並沒有什麼關係，因此，節點 A與時鐘脈衝C K的動作條件只要是，邊緣2，<邊緣3 <邊 緣2便可以，無頻率限制。 本發明人曾在本發明之前，先檢討如第1 8圖所示的放 大電路。在第18圖，對構成主放大器的N通道型MOSFET的 -15- (11) 1261249 邏輯區塊（N - Block)，藉由時鐘脈衝CK以P通道型 MOSFET預充電時，必須爲了使其在時鐘脈衝CK在低位準 的預充電期間沒有電流流通，而使節點A成爲低位準。因 此，動作條件是，邊緣1 <邊緣3 <邊緣2及邊緣1 <邊緣4 <邊緣2，頻率限制是Tc/2 > tw34。 雖未圖示，但也曾檢討，藉信號YE Q_N控制上述局部 放大器LAMP的N通道型MOSFET MN3，藉利用行選擇信號 YR0 - 3 —N控制的局部放大器LAMP將輸出節點A共同化， 單純地以反相器電路放大節點A的信號。但這種架構仍然 因下述各點而欠缺高速及可靠性。 亦即，控制進入用以將上述節點A固定在低位準的N 通道型MOSFET MN3的閘極的信號YEQ_N，與行選擇信號 YR0 - 3 —N的定時很重要。爲了拉下（pull down)節點A， 上述N通道型MOSFET MN3必須充分大。其結果會有，將N 通道型MOSFET MN3及在閘極接受位元線BB的P通道型 MOSFET MP2、其他局部放大器LAMP的P通道型MOSFET Μ 全部連接到節點A，負載變很大，無法高速動作的問題。 如上述，局部位元線、整體位元線等之具有層次位元 線構造的讀出系列，若是只是單純地應用動態型電路，因 製造時的參差不齊而引起誤動作的可能性很高。或者，爲 了迴避上述誤動作，需要有過大的定時餘量，有可能要節 Wj電路的頻率性能。對此，上述實施例沒有這種限制，動 作可以高速化。 第6圖是表示本發明的記憶格之一實施例的電路圖。 -16- (12) 1261249 本實施例的記憶格是如上述第1圖，以8M 0 S記憶格構成。 亦即，交叉連接，由P通道型MOSFET MPL與N通道型 MOSFET MDL，及 P通道型 MOSFET MPR與 N通道型 MOSFET MDR構成的兩個CMOS反相器電路的輸入與輸出，使成閂 鎖電路形態。在上述閂鎖電路的一對輸入輸出節點與一對 互補的寫入用位元線B L、B R之間，設有寫入用字元線 MWWD連接在閘極的N通道型MOSFET MTL、MTR。 配設N通道型MOSFET MN1及MN2的串聯電路做爲讀出 系列電路。上述MOSFET MN2的閘極向上述閂鎖電路的一 方的輸入輸出節點供應保持電壓，向源極供應接地電位。 上述MOSFET MN1的汲極連接在讀出用位元線BB，閘極連 接在讀出用字元線MWD。 爲了資訊保持動作的穩定化與讀出動作的高速化，本 實施例使構成讀出電路的N通道型MOSFET MN1與MN2的臨 界値電壓，較構成上述閂鎖電路的N通道型MOSFET MDL 、MDR、MTL、MTR 及 P通道型 MOSFET MPL、MPR的臨界 値電壓小。 例如，半導體積體電路裝置是由：構成輸入輸出電路 的因高耐壓化等而有厚閘極絕緣膜的高臨界値電壓的 MOSFET ;具有構成內部電路的薄形閘極絕緣膜，使用在 慢速信號通路的中臨界値電壓的MOSFET ;使用在高速信 號通路的低臨界値電壓的MOSFET的3種MOSFET，所構成 〇 構成上述閂鎖電路的N通道型MOSFET MDL、MDR、 -17- (13) 1261249 MTL、MTR與P通道型MOSFET MPL、MPR，具有上述中等 臨界値電壓。對此，構成上述讀出電路的N通道型MO SFET Μ N 1及Μ N 2則是，在高速通路使用的低臨界値電壓。 爲了達成讀出動作的進一步高速化，上述讀出電路的 串聯MOSFET MN1與MN2，是將連接於位元線BB的 MOSFET MN1的尺寸（通道寬度）縮小，在閘極接受保持電 壓的MOSFET MN2則形成爲相對大的尺寸（通道寬度）。在 上述記憶格，對分配給串聯電路的佔用面積，由於將 MOSFET MN1與MN2的尺寸如上述分配成互異，可以減少 連接在位元線的MOSFET MN1的汲極雜散電容，減少位元 線負載容量，同時因使上述MOSFET MN2的尺寸較大，藉 此可以獲得較大的記憶電流。 第7圖是表示本發明的記憶電路之一實施例的整體方 塊圖。記憶器陣列在字元線的延長方向設有，對應資料位 元0〜31的記憶單元，或記憶塊DB0〜DB31。同時，在字 元線的延長方向的中央部，以夾著位元線預充電電路BPC 、局部放大器LAMP、寫入驅動器WDV及輸出電路DOC、 輸入電路DIC狀，分割成兩個（上側U及下側D)記憶格陣列 M C A U、D。 上述輸出電路DOC對應資料輸出端子Q0，上述輸入電 路DIC則對應資料輸入端子DO。上述1個輸出電路DOC分配 有4個局部放大器LAMP。這種局部放大器LAMP是連接在 上述分開成上下的記憶格陣列MCAU與MCAD的讀出位元線 。對應上述資料輸出端子Q0、資料輸入端子DO分別分配4 -18- (14) 1261249 條的讀出用位元線，行位址是〇〜3。分成上下的位元線 分別連接有32個記億格。輸入電路DIC的輸出信號wdl、 wdr被傳送至，分別對應上述上下分配的寫入用的位元線 對配設的寫入驅動器WD。 上側的記憶器陣列的讀出用字元線MWD3 1〜0，是藉 由上述乂讀出解碼器&驅動器1^乂〇乂1；(><32)分別選擇，寫入 用字元線M WWD 3 1〜0則是由上側的寫入解碼器&驅動器 WXDVU(x 32)選擇。下側的記憶器陣歹f]的讀出用字元線 MWD63〜32，是由下側的讀出解碼器&驅動器 RXDVD(x 32)選擇，寫入用字元線MWWD63〜32則由下側 的寫入解碼器&驅動器WXDVD(><32)加以選擇。 讀出用位址AR(O)與（1)，是經由讀出Y位址緩衝器 RYAB供給讀出Y解碼器&驅動器RYDV，在此生成上述行 選擇信號YRO_N〜RY3_N。同樣地，寫入用位址AW(O)與 (1)，是經由寫入Y位址緩衝器WYAB供給寫入Y解碼器&驅 動器WYDV，在此生成寫入驅動器WD的活性化信號。 讀出用位址AR(2)〜（7)中，最上位位元的位址AR(7) ，是經由讀出Y位址緩衝器RYAB，當作上側或下側的任一 方的字元線選擇信號使用，下位（2)〜（6)的5位元的位址 AR(6 _ 2)，則是爲了經由讀出X位址緩衝器RXAB形成1/ 32的選擇信號，而供給上下的解碼器&驅動器RXDVU/ D 。同樣地，寫入用位址AW( 2)〜（7)中，最上位位元的位址 AW(7)，是經由寫入Y位址緩衝器WYAB，當作上側或下側 的任一方的字元線選擇信號使用，下位（2)〜（6)的5位元的 -19- (15) 1261249 位址AW(6 - 2)，則爲了經由寫入X位址緩衝器WXADB形 成1 / 3 2的選擇信號，而供給上下的解碼器&驅動器 WXDVU/ D。 藉此，可以獨立進行讀出動作與寫入動作，而在各記 憶單元或記憶塊，從3 2 X 2 X 4中選擇1個記憶格，3 2個記憶 單元或整個記憶塊選擇32個記憶格，記憶電路則可以32位 元單位獨立讀出或寫入資料。 第8圖是表示本發明的記憶電路之一實施例的整體布 置圖。本實施例對應上述第7圖的實施例。記憶器陣列在 字元線的延長方向分割爲2，位元線的延長方向也分割爲2 。在上述字元線的延長方向的中央部，亦即上述3 2個記憶 單元或記憶塊分成各1 6個，在其中央部分配置X解碼器& 驅動器 （XDVU =上述RXDVU/ D及WXDVU/ D)。在位元 線的延長方向的中央部設有：局部放大器LAMP、寫入驅 動器WDV、輸出電路DOC、輸入電路DIC。同時，上述預 充電電路BPC也設在此。 由於是如上述在字元線的延長方向的中間部配置X解 碼器&驅動器，可以使從驅動器所看的字元線的長度減半 ，使字元線的選擇動作更快速。同時，在記憶塊的中央部 配設：行解碼器&驅動器YDV、時鐘脈衝電路CLK、位址 緩衝器ADB、時鐘脈衝電路CLK及控制電路CONT。 第9圖是放大第8圖的中央部分之一實施例的布置圖， 在該圖，以例示方式一倂表示與其相關連的X解碼器&驅 動器XDVU(RXDVU + WXDVU)，與記憶器陣列MCAU(L)、局 -20- (16) 1261249 部放大器LAMP或輸出電路DOC、輸入電路DIC及寫入驅動 器WD(U、D)的一部分。上述的行（γ)解碼器&驅動器ydV 、位址緩衝器A D B、控制電路C 0 N T。 第1 0圖是放大第8圖的中央部分之一實施例的布置圖 ，在本實施例，X解碼器&驅動器XDV的讀出用RXDV與寫 入用WXD是沿著字元線之排列，分成左右配設，與之相對 應，位址緩衝器也是讀出用與寫入用的ADB分開配設。同 樣地，行解碼器&驅動器YDV也是將讀出用RYDV與寫入用 WYDV左右分開配置。但是，此等讀出用與寫入用的解碼 器&驅動器分別是可以同時選擇，將1個選擇信號左右分 割（個1 6位元）之記憶器陣列的字元線及行選擇線。 第11圖是表示搭載於本發明的半導體積體電路裝置的 記憶電路之其他一實施例的電路圖。該圖例示有記憶器陣 列部及設在位元線的局部放大器’這種局部放大器的輸出 信號是傳送到上述第2圖所示的包含主放大器的輸出電路 。本實施例的記億電路也是構成’具有如後述的微電腦功 能的搭載於大規模積體電路的高速巨大。 成矩陣狀配置在複數條字元線與複數條位元線交點的 複數個記憶格MC，是由1個N通道型MOSFET MN1所構成。 MOSFET MN1是構成所謂掩罩㈣…者’閘極是連接在字元 線M WD。而源極-汲極的一方是連接在位元線B B ’源極 -汲極是對應記憶資訊連接至接地電位或電源電壓。 藉此，構成記億格的^^通道MM0SFET MN1是取’對 字元線M W D的選擇位準’對應記憶資訊要不要流通記憶電 -21 - (17) 1261249 流的2値。上述記憶資訊的設定也可以在製造過程製成， MOSFET MN1的閘極是否要連接在字元線，或汲極是否要 連接在位元線，或者，對字元線的選擇位準，是否要將 MOSFET MN1的臨界値電壓形成爲較大的電壓（導通狀態/ 截斷狀態）的任一方。 除了上述記憶格的構造外，其他架構是與上述第i圖 的實施例相同。亦即，在位元線設位元線預充電電路B P C 。例如，位元線BB0U的讀出信號是由局部放大器（或感測 放大器）LAMP加以放大。局部放大器LAMP是由兼有行選 擇電路功能的反轉放大電路所構成。上述位元線BB0U傳 至P通道型MOSFET MP2的閘極，此MOSFET MP2的汲極與 源極則設有，藉由行選擇信號YR0_N轉接控制的P通道型 MOSFET MP1與N通道型MOSFET MN3。在這種掩罩型ROM ，若使用上述說明的本案發明的局部放大器/主放大器， 便能夠進行高速的讀出動作。 第1 2圖是表示本發明的記憶格之其他一實施例的電路 圖。本實施形態的目標是記憶容量的擴充。亦即，對具備 有如上述的由複數個記憶電路BLOCKA、B進行資料閂鎖 之正反器電路DFF的整體輸出電路GDOC，在位元線方向縱 方向堆疊。藉此，可以對應記憶塊（BLOCK)數目增大記憶 容量。 這種架構是，在所例示的各記憶塊BLOCKA與B，配 設接受上述局部放大器LAMP的輸出信號的第1主放大器 M A 1，其輸出節點B的信號經由整體位元線，傳至整體輸 -22- (18) 1261249 出電路GDOC的上述局部放大器LAMP，與類似的第2主放 大器MA2，而被取入進行資料閂鎖的正反器電路DFF。上 述記憶塊BLOCK A、B分別設有時鐘脈衝起動端子CKE，可 分別進行各記憶塊的選擇動作。在非選擇狀態的記憶塊， 若將第1主放大器MA1的輸出信號固定在高位準，上述第2 主放大器MA2則放大所選擇者的信號。 這種架構可以向位元線方向擴充記憶器陣列，由於增 加擴充數，則可對上述第1圖之實施例1的記憶器電路實現 很大的記憶容量。同時，在形成於半導體積體電路裝置的 記憶電路，可在巨單元化的記憶電路之端部配置資料輸出 端子（資料輸入端子），資料的輸入輸出很容易。 第1 3圖是表示本發明之記憶格的另一其他一實施例的 電路圖。本實施例是第1 2圖的實施例的變形例，與上述同 樣，對具備有由複數個記憶電路BLOCKA、B進行資料閂 鎖的正反器電路DFF的整體輸出電路GDOC，在位元線方向 縱向堆疊。 本實施例是，整體位元線共同連接在上述縱向堆疊的 複數個記憶塊BLOCKA、B等之第1主放大器MA1的輸出端 子。因此，各記憶器BLOCKA、B等的第1主放大器MA1的 輸出部設有3狀態輸出電路。亦即，以非選擇的記億塊的 輸出成爲高阻抗，在整體位元線則傳送選擇的記憶器塊的 輸出信號。在這種架構，整體輸出電路GDOC可以用單純 的反相電路構成第2主放大器MA2。 第14圖是表示本發明的半導體積體電路裝置的一實施 -23- (19) 1261249 例的整體架構圖。該圖所示的各電路塊是配合實際的半導 體晶片上的幾何學式配置表示。本實施例是由各種運算器 、記憶器電路、記憶器控制電路及匯流排控制電路等所構 成。 爲了要能配合運算器ALU或FPU(Floating point Urnt) 的動作速度進行高速的資料寫入或讀出，在該等的周邊配 置上述的高速RAM。對此，在半導體晶片的下部配置備有 由6個MOSFET構成的記憶格MC的單埠SRAM。此等記憶器 電路（單埠的SRAM)是被當作不太需要高速動作的記憶器 電路使用。動作是較上述8M0S記憶格構成的單埠SRAM慢 ，但其反面，如果是相同面積，則可以使記憶容量較大， 因此被用作保持運算結果等的資料區域。 上述各電路塊是對應其各自的功能以不同的臨界値電 壓的MOSFET構成。例如，被要求有高耐壓等的輸入輸出 電路10是高臨界値電壓VH，被要求有高速通路的運算器 ALU、FPU、時鐘脈衝電路與8個MOSFET構成的2埠SRAM 的記憶器電路HSRAM、由6 MOSFET構成的單埠SRAM的 6MCSRAM，則是低臨界値電壓VLL，其餘的指令單元 IUdnstruction Unit)、位址暫存器ADR、或程式記數器PC 等則是中臨界値電壓VLH。單埠SRAM(HSRAM)的記憶容量 較2埠SRAM(6MCSRAM)的記憶容量大。 再詳細說明如下。本發明的上述高速記憶器HS RAM是 如上述第1圖的實施例所示，讀出系統的兩個MOSFET MN 1、MN2是低臨界値電壓VLL，其餘是中臨界値電壓 -24- (20) 1261249 VLH。而，使用6MOS記憶格的SRAM，閂鎖電路的MOSFET 是中臨界値電壓VLH，位址選擇用的m〇SFET是低臨界値 電壓VLL。 第15圖是表示本發明的半導體積體電路裝置的其他一 實施例的整體架構圖。該圖所示的各電路塊是配合實際的 半導體晶片上的幾何學的配置表示。本實施例也是由：各 種運算器、記憶電路、記憶器控制電路及會流排控制電路 等，所構成。 爲了要能配合運算器ALU或FPU(Floating Point Unit) 的動作速度進行高速的資料的寫入或讀出，在該等的周邊 配置上述的高速RAM。對此，在半導體晶片的上下部配置 備有使用動態型記憶格的DRAM。此等記憶電路是被當作 不太需要高速動作的記憶器電路使用。動作是較慢，但其 反面，如果是相同面積，則可以使記憶容量較大，因此被 用作保持運算結果等的資料區域。DRAM的記億格含有N 通道型的M0S電晶體。

上述各電路塊是對應其各自的功能以不同的臨界値電 壓的MOSFET構成。與上述同樣，被要求有高耐壓等的輸 入輸出電路10是高臨界値電壓VH ’被要求高速通路的運 算器ALU、FPU、時鐘脈衝電路與高速RAM是低臨界値電 壓VLL，其餘的指令單元IU( Instruction Urnt)、位址暫存器 ADR、及DR AM的記憶格部則是中臨界値電壓VLH。但在 高速R A Μ則與上述第1圖的實施例一樣，讀出系統的 MOSFET是低臨界値電壓VLL，其餘則是中臨界値電壓VLH -25- (21) 1261249 第1 6圖是表示本發明的記億電路的局部放大器之另一 實施例的電路圖。本實施形態的局部放大器附加有可以選 擇動態動作與靜態動作的兩種放大動作的功能。在該圖， 用虛線所圍的電路是構成在上述第1圖等所用的動態型電 路。對此等電路，則追加下述的N通道型MOSFET MN10〜 MN 14 〇 MOSFET MN1 1 與 MN12及 MN13 與 MN14分 SU 成串聯，經 由MOSFET MN10對上述MOSFET MN3成並聯連接的形態。 對此等串聯的MOSFET MN 1 1、MN12及MN13、MN14的各 閘極，供應有位元線BB0U及BB0D。雖不特別限定，但位 元線BB0U與BB0D對MN1 1、MN12及MN13、MN14的閘極成 交叉連接。 在MOSFET MN10的閘極供應有控制信號CNTL。控制 信號CNTL在低位準時，MOSFET MN10成爲截斷狀態，因 此上述以虛線表示的動態型電路動作，進行如上述的動態 動作。指示靜態動作時，控制信號CNTL成爲高位準，使 MOSFET MN10成爲導通狀態。藉此，對上述MOSFET MN3 ，將上述 MOSFET MN10 與 MN11、MN12 或 MN10 與 MN13、 MN14連接成並聯狀態。 上述MOSFET MN10在導通狀態時，例如上側的位元 線BB0U獲得讀出信號時，下側的位元線BB0D維持高位準 ，因此MOSFET MN12與MN13是在導通狀態。因此，位元 線BB0U的讀出信號將對P通道型MOSFET MP2，由N通道型 -26- (22) 1261249 MOSFET MN1 1、MN14加以放大。嚴格來講，可獲得對應 上述MN10〜MN14的合成電導與MP2的電導的比的輸出信 號，但電導之回應輸入信號的變化，是如上述由P通道型 MOSFET MP2 與 N 通道型 MOSFET MN11、MN14 而定。 上述MOSFET MN10在導通狀態時，例如下側的位元 線BB0D獲得讀出信號時，上側的位元線BB0D維持高位準 ，因此MOSFET MN11與MN14是在導通狀態。因此，位元 線BBO D的讀出信號將對P通道型MOSFET MP2，由N通道 型MOSFET MN12、MN13加以放大。如上述，使兩組串聯 電路MN1 1、MN12與MN13、MN14成爲並聯狀態，以交叉 方式供應位元線BB0U、BB0D，藉此，不論對那一方的位 元線BBOU、BB0D的信號，均可使N通道型MOSFET側的電 導等量變化，可以進行穩定的靜態型放大動作。 第1 7圖是表示本發明的記憶電路的局部放大器之再一 實施例的電路圖。本實施形態的局部放大器附加有可以選 擇動態動作與靜態動作的兩種放大動作的功能。在該圖， 用虛線所圍的電路是構成在上述第1圖等所用的動態型電 路。對此等電路，則追加下述的N通道型MOSFET MN20〜 MN28 及 P 通道型 MOSFET MP20。

在MOSFET MN20的閘極供應有控制信號CNTL。控制 信號CNTL在低位準時，MOSFET MN20成爲截斷狀態，因 此，上述以虛線表示的動態型電路動作，進行如上述的動 態動作。指示靜態動作時，控制信號CNTL成爲高位準， 使MOSFET MN20成爲導通狀態。藉此，對上述MOSFET -27- (23) 1261249 MN3，將上述MOSFET MN20與MN21連接成並聯狀態。 爲了使其選擇位元線BB0U或BB0D的任一方時，均可 供給同樣的放大信號，在上述MOSFET MN21的閘極設有 下列電路。MOSFET MN22與MN23及MN24與MN25分別成串 聯，各該閘極連接交叉的位元線BB0U與BB0D。藉此，位 元線BBOU、D的電壓將通過MOSFET MN22、MN23及MN24 、MN25，以源極隨動型態傳至上述N通道型MOSFET MN21 的閘極。 上述源極隨動型態的MOSFET MN22、MN23或MN24、 MN25的共同化的源極輸出部，成串聯設有：位準移位用 的二極体連接的N通道型MOSFET MN26 ;當作負載動作的 N通道型MOSFET MN27及當作電力開關的MOSFET MN28。 在上述MOSFET MN28的閘極供應有上述控制信號CNTL， 靜態型動作時，MOSFET MN28成爲導通狀態。 行選擇信號YR0_N由反相器電路IV2加以反轉，傳至 MOSFET MN27的閘極。亦即，對應被選擇的位元線的局 部放大器LAMP的MOSFET MN27成爲導通狀態，上述位元 線BB0U、D的讀出信號因源極隨動器輸出動作，傳至上述 N通道型MOSFET MN21的閘極。藉此，位元線BB0U、D的 電壓傳至P通道型MOSFET MP2或MP3，及N通道型MOSFET MN21，進行與上述同樣的靜態放大動作。

P通道型MOSFET MP20的行選擇信號非選擇 狀態時成爲導通狀態，將源極隨動器輸出節點，亦即將N 通道型MOSFET MN21的聞極，預充電至，與位元線BB0U -28- (24) 1261249 、0的預充電電壓相同的電源電壓。二極体連接的MOSFET MN26是用以防止，m〇SFET MN21的閘極電壓在開始放大 動作時過度下降。 以上，依據實施例具體說明由本發明人所完成的發明 ’但本發明並不限定如上述實施例，當然可以在不脫離其 Ϊ旨的範圍內做各種變更。例如，記憶格也可以同樣適用 於可電氣方式寫入之可程式化ROM。以上之說明，主要是 說明將本發明人所完成的發明，應用在成爲其背景的利用 領域，內部設有複數個RAM的例如微處理機的LSI之情形 ’但本發明不限定如此，可以廣泛利用在，備有包含以層 次方式讀出記憶電路的信號之電路的半導體積體電路裝置 〔發明效果〕 茲簡單說明，可由本案所揭示的發明中具代表性者獲 得之效果如下。因爲配設：包含有，對分別連接上述記憶 格的複數條位元線分別供給閘極，在供給此等位元線的預 充電電壓下維持成截斷狀態之第1導電型的第1 MOSFET， 對應上述位元線的選擇信號成爲動作狀態的第1放大電路 ;及包含有，分別在閘極供應這種第1放大電路的複數個 放大信號，連接成並聯形態的複數個第2導電型的第2 Μ〇SFET，可形成對應上述第1放大電路之放大信號的第2 放大電路，而得實現高速化、定時設定之容易化、定時餘 量的削減及擷取時間的提高。 -29- (25) 1261249 由於如上述藉由動態電路化改善電路動作的延遲，及 採用如上述的組合N通道型MOSFE丁與P通道型MOSFET的多 米諾電路，藉此可以迴避誤動作，而得削減定時餘量。由 於在上述讀出系統電路所具有的8M0SFET(雙埠）記憶器， 組合6M0SFET的單埠SRAM或DRAM，因而可以獲得搭載高 速記憶器與大容量記憶器之很好使用的半導體積體電路裝 置。 【圖式的簡單說明】 第1圖是表示搭載於本發明的半導體積體電路裝置的 記憶電路，其一部分的一實施例之電路圖。 第2圖是表示搭載於本發明的半導體積體電路裝置的 記憶電路，其餘的一部分的一實施例之電路圖。 第3圖是合倂第1圖與第2圖的整體電路圖。 第4圖是說明本發明記憶電路的動作之一個例子的定 時圖。 第5圖是第3圖之實施例的記憶電路之讀出路徑的等效 電路圖。 第6圖是表示本發明記憶格的一實施例的電路圖。 第7圖是表示本發明的記憶電路的一實施例的整體方 塊圖。 第8圖是表示本發明記憶電路的一實施例的整體布置 圖。 第9圖是放大第8圖的中央部分之一實施例的布置圖。 -30- (26) 1261249 第1 0圖是放大第8圖的中央部分、一實施例的布置圖。 第1 1圖是表示搭載於本發明半導體積體電路裝置的記 憶電路之其他一實施例的電路圖。 第1 2圖是表示本發明記憶格的其他實施例的電路圖。 第1 3圖是表示本發明記憶格的另一其他實施例的電路 圖。 第14圖是表示本發明半導體積體電路裝置的一實施例 的整體架構圖。 第15圖是表示本發明半導體積體電路裝置的其他實施 例的整體架構圖。 第1 6圖是表示本發明記憶電路的局部放大器之另一實 施例的電路圖。 第1 7圖是表示本發明記憶電路的局部放大器之再一實 施例的電路圖。 第18圖是表示在本發明前檢討的放大電路之一個例子 的架構圖。 〔圖號說明〕 MC :記憶格 BPC :位元線預充電電路 LAMP :局部放大器 D〇C :輸出電路 DIC :輸入電路 D :寫入驅動器 -31 - (27) 1261249

ΜΑ、MAI、MA2 :主放大器 DFF :正反器電路 MCAU、D :記憶格陣歹[J RXADB、 WXDVU、 RYADB、 WYADB:位址緩衝器 RXDVU/ D、WXDVU/ D : X解碼器&驅動器 RYDV、WRDV : Y解碼器&驅動器 C〇N 丁 ：控芾[J電路 MP1 〜MP5、MP2 ： P 通道型 MOSFET MN1 〜MN28 : N 通道型 MOSFET IV、IV2 :反相器電路 -32-

Claims (1)

1261249 拾、申請專利範圍 第092 1 006 1 8號專利申請案 中文申請專利範圍修正 修正 1. 種半導體積體電路裝置，含有第， 上述第1記憶電路具備有： 複數條字元線；

由上述複數條字元線選擇的複數個記憶格； ^接上述複數個記憶格的複數條位元線； 上述複數條字元線在非選擇狀態時，進行上述複數條 位元線的預充電動作，有一條字元線被選擇時，不進行上 述預充電動作的預充電電路；

包含，其閘極連接在上述複數條位元線，在由上述預 充電電路供給位元線的預充電電壓下維持成截斷狀態之第 1導電型的第1 MOSFET，對應選擇上述位元線用的選擇信 φ 號成爲動作狀態，放大上述位元線之讀出信號的複數個第 1放大電路；以及 包含，上述複數個第1放大電路的輸出信號連接在其 閘極，連接成並聯形態’與第1導電型不同之第2導電型的 複數個第2 MOSFET，形成對應上述第1放大電路的輸出信 號之放大信號的第2放大電路。 2.如申請專利範圍第1項所述的半導體積體電路裝置 其中 上述記億格的記憶電流路徑是由串聯形態的弟3及第4 1261249 MOSFET所成， 在上述第3 MOSFET的閘極供應，由兩個CMOS反相電 路構成的閂鎖電路所保持的記憶電壓，第4 MOSFET的閘 極則供應字元線的選擇信號， 上述位元線是讀出專用位元線， 上述字元線是讀出專用字元線， 在上述閂鎖電路的一對輸入輸出節點是經由，寫入專 φ 用的字元線轉接控制的一對選擇MOSFET，連接在寫入專 用的一對互補位元線。 3 ·如申請專利範圍第1項所述的半導體積體電路裝置 ，其中 包含，具有當作上述記憶格的記憶電流路徑的源極· 汲極路徑的第5 MOSFET，藉由對應的字元線的選擇動作 ，決定要不要形成記憶電流路徑。 4. 如申請專利範圍第2項所述的半導體積體電路裝置 •，其中 對上述複數個第1放大電路分配一個第2放大電路，由 於具有複數個上述第2放大電路，而得輸出複數個位元單 位的讀出信號。 5. 如申請專利範圍第3項所述的半導體積體電路裝置 ，其中 對上述複數個第1放大電路分配一個第2放大電路，由 於具有複數個上述第2放大電路，而得輸出複數個位元單 位的讀出信號。 -2- 1261249 6. 如申請專利範圍第2項所述的半導體積體電路裝置 ，其中 對上述第1放大電路，進一步含有：在上述位元線的 相反方向配置之位兀線，位兀線的預充電電路及複數條子 元線；將閘極分別供給上述配置於相反方向的位元線，由 上述預充電電路供給位元線的預充電電壓下維持截斷狀態 之第1導電型的第5 MOSFET， • 上述第5 MOSFET與上述第3 MOSFET連接成並聯狀態 ， 對應配置在上述第1放大電路兩側的位元線中之任一 方位元線的字元線成爲選擇狀態。 7. 如申請專利範圍第2項所述的半導體積體電路裝置 ，其中 上述第3及第4 MOSFET的臨界値電壓是被形成爲，較 構成上述CMOS反相電路的MOSFET的臨界値電壓爲小的臨 _界値電壓。 8. 如申請專利範圍第2項所述的半導體積體電路裝置 ，其中 進一步備有第2記憶電路， 上述第2記憶電路含有： 複數條字元線； 複數條互補位元線； 設在上述複數條字元線與複數條互補位元線的交點， 由CMOS閂鎖電路構成的記憶電路；及設在其一對輸入輸 1261249 出節點與上述互補位元線之間，由閘極連接在上述字元線 的選擇用MOSFET所構成的複數個記憶格。 9. 如申請專利範圍第8項所述的半導體積體電路裝置 ，其中 上述第2記憶電路具有，電壓較記憶動作時低的動作 模態。 10. 如申請專利範圍第8項所述的半導體積體電路裝 _置，其中 上述第2記憶電路的記憶容量，較上述第1記憶電路的 記憶容量大。 11. 如申請專利範圍第2項所述的半導體積體電路裝 置，其中 進一步備有第3記憶電路， 上述第3記憶電路含有： 複數條字元線； _ 複數條位元線； 設在上述字元線與位元線的交點，用以保持資訊電荷 的電容器；及設在上述電容器的資訊保持節點與上述位元 線之間，由閘極連接在上述字元線的選擇用MOSFET所構 成的複數個記憶格。 12. 如申請專利範圍第11項所述的半導體積體電路裝 置，其中 上述第3記憶電路的記憶容量，較上述第1記憶電路的 記憶容量大。 -4- 1261249 13. —種半導體裝置，包含有： 複數條字元線； 複數條位元線； 連接在上述複數條字元線與複數條位元線的複數個記 憶格；以及 連接在上述複數條位元線，用以放大上述複數條位元 線之電位的放大電路， 上述放大電路包含，具有連接在上述位元線中的一條 位元線之閘極的第1導電型之第1 MOS電晶體，及具有連 接在上述第1 MOS電晶體的源極-汲極路徑之閘極的第2 導電型之第2 MOS電晶體， 且’上述第2 MOS電晶體的源極—汲極路徑與上述位 元線絕緣。 14·如申請專利範圍第13項所述的半導體裝置，其中 上述第1導電型是P型， 上述第2導電型是N型。 15·如申請專利範圍第13項所述的半導體裝置，其中 進一步含有，連接在上述複數條位元線，對上述複數 條位元線進行預充電的預充電電路， 上述預充電電路包含，具有連接在上述複數條位元線 中的一條位元線與電源電壓間之源極-汲極路徑的第3 Μ〇S電晶體。 16.如申請專利範圍第15項所述的半導體裝置，其中 上述第1 MOS電晶體及上述第3 MOS電晶體是Ρ通道型 1261249 Μ〇S電晶體， 上述第2 MOS電晶體是N通道型MOS電晶體。 17. 如申請專利範圍第13項所述的半導體裝置，其中 上述複數個記憶格是靜態型的記憶格。 18. —種半導體裝置，含有： 複數條第1字元線； 複數條第2字元線； 第1位元線； 第2位元線； 連接在上述複數條的第1字元線及上述第1位元線的複 數個第1記憶格； 連接在上述複數條的第2字元線及上述第2位元線的複 數個第2記憶格； 連接在上述第1及第2位元線，用以放大上述第1位元 線及第2位元線之電位的放大電路， 上述放大電路包含：具有連接在上述第1位元線的閘 極之第1導電型的第1 MOS電晶體；具有連接在上述第2位 元線的閘極之第1導電型的第2 MOS電晶體；及跟上述第1 導電型不同的第2導電型的第3 MOS電晶體， 上述第1 MOS電晶體的汲極連接在上述第2 MOS電晶 體的汲極， 上述第3 Μ 0 S電晶體的閘極連接在上述第1 Μ 0 S電晶 體的汲極。 19.如申請專利範圍第18項所述的半導體裝置，其中 -6- 1261249 上述第1導電型是P型， 上述第2導電型是N型。 20. 如申請專利範圍第18項所述的半導體裝置，其中 進一步含有：連接在上述第1位元線，對上述第1位元 線進行預充電的第1預充電電路：以及 連接在上述第2位元線，對上述第2位元線進行預充電 的第2預充電電路， 上述第1預充電電路包含，具有連接在上述第1位元線 與電源電壓間之源極-汲極路徑的第4 MOS電晶體， 上述第2預充電電路包含，具有連接在上述第2位元線 與電源電壓間之源極-汲極路徑的第5MOS電晶體。 21. 如申請專利範圍第20項所述的半導體裝置，其中 上述第1、第2、第4及第5 MOS電晶體是P通道型MOS 電晶體 上述第3 MOS電晶體是N通道型MOS電晶體。 2 2 .如申請專利範圔第1 8項所述的半導體裝置’其中 上述複數個記憶格是靜態型的記憶格。 2 3.如申請專利範圍第18項所述的半導體裝置’其中 上述第1位元線與上述第2位元線向同一方向延伸’ 上述放大電路形成在，形成有上述複數個第1記憶格 的四方形的領域，與形成有上述複數個第2記億格的四方 形的領域之間的領域。 24. —種半導體裝置，其特徵爲：形成在一片半導體 基板上，含有： 1261249 第1字元線； 第2字元線； 讀出位元線； 第1寫入位元線； 連接在上述第1及第2字元線、和上述讀出位元線及上 述第1寫入位元線的第1記憶格； 第3字元線； B 第1位元線； 第2位元線；以及 連接在上述第3字元線、和上述第1位元線及上述第2 位元線的第2記憶格’ 上述第1記憶格具備有：第1反相器電路；具有連接在 上述第1反相器電路的輸出之輸入，與連接在上述第1反相 器電路的輸入之輸出的第2反相器電路；具有其一方連接 在上述讀出位元線的源極-汲極路徑的第1電晶體；具有 鲁其一方連接在上述第1電晶體的上述源極-汲極路徑的另 一方，其另一方連接在供應有第1電壓的第1端子之源極-汲極路徑的第2電晶體；具有其一方連接在上述第1反相器 電路的上述輸入，其另一方連接在上述第1寫入位元線之 源極-汲極路徑的第3電晶體， 上述第1電晶體的閘極，連接在上述第1字元線， 上述第2電晶體的閘極，連接在上述第1反相器電路之 輸出， 上述第3電晶體的閘極，連接在上述第2字元線， -8- 1261249 上述第2記憶格具備有：具有連接於第3反相器電路與 上述第3反相器電路的輸出之輸入、與連接在上述第3反相 器電路的輸入之輸出的第4反相器電路；具有連接在上述 第2位元線與上述第3反相器電路的輸入源極一汲極路徑， 與連接在上述第3字元線的閘極的第4電晶體；具有連接在 上述第2位兀線與上述第3反相器電路之輸入的源極一汲極 路徑，與連接在上述第3字元線之閘極的第5電晶體。 25·如申請專利範圍第24項所述的半導體裝置，其中 上述第1電壓是接地電位。 26·如申請專利範圍第24項所述的半導體裝置，其中 上述第1至第4反相器電路的各電路，均含有一個p通 道型MOS電晶體及一個N通道型MOS電晶體。 27·如申請專利範圍第24項所述的半導體裝置，其中 上述第1位元線與上述第2位元線的各位元線是供寫入 及讀出所共同利用的位元線， 上述第1字元線是讀出專用的字元線， 上述第2字元線是寫入專用的字元線， 上述第3字元線是供讀出及寫入所共同利用的字元線 〇 28.如申請專利範圍第24項所述的半導體裝置，其中 上述第1記憶格是多埠記憶格， 上述第2記憶格是單埠記憶格， 上述半導體裝置含有複數個多埠記憶格及複數個單埠 記憶格， -9- 1261249 上冰複數個單璋記憶格的記彳思谷m ’較上述被數個多 埠記憶格的記憶谷里大。 如申請專利範圍第2 8項所述的半導體裝置’其中 2 9 · ^ 上述第1記憶格是雙瑋記憶格。 30如申請專利範圍第24項所述的半導體裝置’其中 上述半導體裝置進一步含有第2寫入位兀線， 上述第1記億格進一步包含’其一方連接在上述第1反 相器電路的上述輸出，另一方連接在上述第2寫入位元線 的源極-汲極路徑；及具有連接在上述第2字元線的閘極 的第6電晶體° 31.一種半導體裝置，其特徵爲：形成在一片半導體 基板上，含有： 第1字元線； 第2字元線； 讀出位元線； 第1寫入位元線； 連接在上述第1及第2字元線、和上述讀出位元線及上 述第1寫入位元線的第1記憶格； 第3字元線； 第1位元線； 第2位元線；以及 連接在上述第3字元線、上述第1位元線及上述第2位 兀線的第2記憶格， 上述第1記憶格具備有：包含第1反相器電路、及具有 -10- 1261249 連接在上述第1反相器電路的輸出之輸入、與連接在上述 第1反相器電路的輸入之輸出的第2反相器電路的閂鎖電路 在上述讀出位元線與供應有第1電壓的第1端子之間串 聯該等之源極-汲極路徑的第1及第2電晶體；具有連接在 上述閂鎖電路與上述第1寫入位元線間的源極-汲極路徑 ，與連接在上述第2字元線之閘極的第3電晶體， • 上述第1電晶體的閘極連接在上述第1字元線， 上述第2電晶體的閘極連接在上述閂鎖電路， 上述第2記憶格具備有：具有第3反相器電路、與連接 在上述第3反相器電路的輸出之輸入、與連接在上述第3反 相器電路的輸入之輸出的第4反相器電路；具有連接在上 述第1位元線與上述第3反相器電路的上述輸出之源極-汲 極路徑、與連接在上述第3字元線之閘極的第4電晶體；具 有連接在上述第2位元線與上述第3反相器電路的輸入之源 •極-汲極路徑、與連接在上述第3字元線之閘極的第5電晶 體。 32·如申請專利範圍第31項所述的半導體裝置，其中 上述第1電晶體的源極-汲極路徑的一方連接在上述 讀出位元線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 晶體的上述源極-汲極路徑的另一方與上述第1端子之間 上述第2電晶體的上述閘極連接在上述第丨反相器電路 -11 - 1261249 的上述輸出， 上述第3電晶體的上述源極一汲極路徑，連接在上述 第1反相器電路的上述輸入與上述第1寫入位元線之間。 3 3 ·如申請專利範圍第3 1項所述的半導體裝置，其中 上述第1電晶體的源極-汲極路徑的一方連接在上述 讀出位兀線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 φ 晶體的上述源極-汲極路徑的另一方與上述第1端子之間 上述第2電晶體的上述鬧極連接在上述第1反相器電路 的上述輸出， 上述第3電晶體的上述源極-汲極路徑，連接在上述 第1反相器電路的上述輸出與上述第1寫入位元線之間。 34.如申請專利範圍第31項所述的半導體裝置，其中 上述第1電壓是接地電位。 # 3 5 .如申請專利範圍第3 1項的半導體裝置，其中 上述第1至第4反相器電路的各電路，含有一個P通道 型MOS電晶體及一個N通道型MOS電晶體。 3 6.如申請專利範圍第31項所述的半導體裝置，其中 上述第1位元線與上述第2位元線的各位元線是供寫入 及讀出所共同利用的位元線， 上述第1字元線是讀出專用的字元線’ 上述第2字元線是寫入專用的字元線’ 上述第3字元線是供讀出及寫入所共同利用的字元線 -12 - 1261249 3 7 如申請專利範圍第3 1項所述的半導體裝置，其中 上述第1記憶格是多埠記憶格， 上述第2記憶格是單埠記憶格， t述半導體裝置含有複數個多埠記憶格及複數個單埠 記憶格’ 一 上述複數個單埠記憶格的記憶容量，較上述複數個多 埠記憶格的記憶谷里大。 38.如申請專利範圍第37項所述的半導體裝置，其中 上述第1記憶格是雙璋記憶格。 39 如申請專利範圍第3 1項所述的半導體裝置，其中 上述半導體裝置進一步含有，第2寫入位元線， 上述第1記憶格進一步包含’具有連接在上述第1反相 器電路之上述輸出 '與上1述第2寫入位元線間之源極一汲 極於徑、及連接"$ t @弟2子兀ϊ線β闊彳亟勺·^ 6電晶體’ 上述第1電晶體的源極-汲極路徑的一方連接在上述 讀出位冗線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 晶體的上述源極-汲極路徑的另一方與上述第1端子之間 上述第2電晶體的上述閘極，連接在上述第1反相器電 路的上述輸出， 上述第3電晶體的上述源極-汲極路徑，連接在上述 第1反相器電路的上述輸入與上述第1寫入位元線之間。 -13- 1261249 40. —種半導體裝置’其特徵爲：形成在一片半導體 基板上，含有： 第1字元線； 第2字元線； 讀出位元線； 第1寫入位元線； 連接在上述第丨及第2字元線、和上述讀出位元線及上 9述第1寫入位兀線的第1記憶格； 第3字元線； 第1位元線；以及 連接在上述第3字元線、及上述第1位元線的第2記憶 格， 上述第1記憶格具備有：包含第1反相器電路、及具有 連接在上述第1反相器電路的輸出之輸入、與連接在上述 第1反相器電路的輸入之輸出的第2反相器電路的閂鎖電路 在上述讀出位元線與供應有第1電壓的第1端子之間， 串聯該等之源極-汲極路徑的第1及第2電晶體；具有連接 在上述閂鎖電路與上述第1寫入位元線間之源極-汲極路 徑、與連接在上述第2字元線之閘極的第3電晶體， 上述第1電晶體的閘極連接在上述第1字元線， 上述第2電晶體的閘極連接在上述閂鎖電路， 上述第2記憶格包含：具有連接在上述第3字元線的閘 極，與其一方連接在上述第1位元線之源極-汲極路徑的 -14- 1261249 第4電晶體；及具有其一方連接在上述第 4電晶體的上述 源極一汲極路徑的另一方，其另一方接受第2電壓的一對 電極的電容器。 4 1.如申請專利範圍第40項所述的半導體裝置，其中 上述第1電晶體的源極-汲極路徑的一方連接在上述 讀出位元線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 φ 晶體的上述源極一汲極路徑的另一方與上述第1端子之間 上述第2電晶體的上述閘極，連接在上述第1反相器電 路的上述輸出， 上述第3電晶體的上述源極-汲極路徑，連接在上述 第1反相器電路的上述輸入與上述第1寫入位元線之間。 4 2.如申請專利範圍第40項所述的半導體裝置，其中 上述第1電晶體的源極-汲極路徑的一方連接在上述 _讀出位元線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 晶體的上述源極-汲極路徑的另一方與上述第1端子之間 上述第2電晶體的上述閘極，連接在上述第1反相器電 路的上述輸出， 上述第3電晶體的上述源極-汲極路徑，連接在上述 第1反相器電路的上述輸出與上述第1寫入位元線之間。 43.如申請專利範圍第40項所述的半導體裝置，其中 -15- 1261249 上述第1電壓是接地電位， 上述第2電壓是較上述接地電位大的陽極電位。 44. 如申請專利範圍第40項所述的半導體裝置，其中 上述第1至第4反相器電路的各電路，含有一個P通道 型MOS電晶體及一個N通道型MOS電晶體。 45. 如申請專利範圍第40項所述的半導體裝置，其中 上述第1位元線與上述第2位元線的各位元線是供寫入 φ及讀出所共同利用的位元線， 上述第1字元線是讀出專用的字元線， 上述第2字元線是寫入專用的字元線， 上述第3字元線是供讀出及寫入所共同利用的字元線 〇 46. 如申請專利範圍第40項所述的半導體裝置，其中 上述第1記憶格是多埠記憶格， 上述第2記憶格是單埠記憶格， φ 上述半導體裝置含有複數個多埠記憶格及複數個單埠 記億格’ 上述複數個單埠記憶格的記憶容量，較上述複數個多 痺記億格的記憶容量大。 4 7 .如申請專利範圍第4 6項所述的半導體裝置，其中 上述第1記憶格是雙璋記憶格。 48.如申請專利範圍第40項所述的半導體裝置，其中 上述半導體裝置進一步含有，第2寫入位元線， 上述第1記憶格進一步包含，具有其一方連接在上述 -16- 1261249 第1反相器電路的輸出，另一方連接在上述第2寫入位元線 的源極-汲極路徑、及連接在上述第2字元線之閘極的第5 電晶體， 上述第1反相器電路的輸入連接在上述第2反相器電路 的輸出， 上述第1反相器電路的上述輸出連接在上述第1反相器 電路的輸入， 上述第1電晶體的源極-汲極路徑的一方連接在上述 讀出位元線， 上述第2電晶體的源極-汲極路徑，連接在上述第1電 晶體的上述源極-汲極路徑與上述第1端子之間， 上述第2電晶體的上述閘極，連接在上述第1反相器電 路的上述輸出， 上述第3電晶體的上述源極-汲極路徑，連接在上述 第2反相器電路的上述輸出與上述第1寫入位元線之間。 49.如申請專利範圍第40項所述的半導體裝置，其中 上述第1至第4電晶體是N通道型MOS電晶體。 -17-