TWI260085B - Electrostatic discharge protection circuit - Google Patents

Description

1260085 五、發明說明（] :) 發明所屬之技術領域 特別有關於一 藉-ί!明係有關於半導體積體電路技術 種砰電放電保護結構及其製造方法。 先前技術 等材料$月^路（1 Cs)的應用上’導體、半導體及絕緣層 DeP〇s 用’其中藉由薄膜沈積技術(⑽ 晶圓 ?广即可將上述各材料分層沈積於待製晶 妙)表® ’以形成半導體元件如電晶體或電容等 然而在半導體裝置中，靜電放電（esd : terctrr"Vc ti rharse) M ^ ^ ^ ^ ^ τ ^ ^ # =而自aa片之輸出入墊（ι/〇⑽侵入，造成積體電路 術，先;的製程技 ==深度’，低摻雜漠二=:=屬及 地降低二f ΐ放這些先進的製程反而嚴重 瞧電晶體因其具有；放電防護能力’根據前述， (……e 〇Xlde) ;::!(rU广之薄開極氧化層 d1SCharges)極為敏感 電壓放電（huh V〇ltage 者可分為電壓型損傷和兩、：又静電放電引起電子元件失效 靜電電壓可能源自於人:,型扣傷，而依據人體模型，高 生超過2 0 0 0V之電荷並^碰觸到積體^電路接腳，其可能產 車父長期間之南電流脈衝型態出 1260085 五、發明說明（2) 現；另依據機器模塑，高靜電電壓 腳與不良接地導體，如測試機台之㈣；：：電路： 間之高電壓脈衝型態出現。 "j此以較μ期 為加強ESD防護能力，大都在輸出入墊片（ι 邊做上靜電放電保護電路’例如第}圖所示， 護電路ίο係設於輪出入墊片11( I/〇 pad)與内部電路^之 ::以對靜電放電進行限電位和過濾，避免發生ESD損 '係為—典型的靜電放電保護電路1〇之電路示意 ΐπηί此+係為—NM〇S電晶體（亦可為如PM〇S *CM0S等金氧 半（）電晶體），正常運作時電晶體1 0 〇並不導通，當有 高靜電電壓欲進行靜電放電時，電晶體100利用^建^生 NPN 雙載子電晶體（build_in parastic npn Mp〇iar transistor)而導通，並傳導大量的ESD電流使内部電路^ 元件不致遭受損傷，上述電路並可承受至少7.5kV的人體 模式之靜電放電轟擊以及35〇v的機械模式之靜電放電轟. 擊。 ^例如美國專利第582 1 58 7號即揭露由電晶體所組成的 靜電放電保護電路，但因此電路並不具濾波效果，較不適 於應用於通訊領域的高頻半導體元件中。 第3圖係為習知另一種應用於通訊領域半導體元件中 之靜電放電保護電路10，，其除了包括有第1圖中的.〇3電 晶體100外，ϋ設有另一電晶體101，電晶101體的源極及 汲極係耦接至接地端（GND)，藉以當作一電容以濾波用。

1260085 五、發明說明（3:) 雖然藉由上述ESD電路可提供一較佳的濾波效果，但 由於其閘極氧化層（G a t e ο X i d e )所能承受的漏電流較小， E S D瞬間的大電流很容易就把Ν Μ 0 S的閘極擊穿而造成元件 短路的永久性破壞，使晶片無法正常工作；且此電路僅能 承受1 . 5 kV的人體模式之靜電放電轟擊以及1 5 0 V的機械模 式之靜電放電轟擊，無法符合目前工業界對ESD電壓必需 要能夠承受至少2k V的人體模式之靜電放電轟擊，2 0 0V的 機械模式之測試規範。 因此根據上述，上述傳統的靜電放電保護電路由於其 所能承受的漏電流較小’ E S D瞬間的大電流很容易就把該 NM0S的閘極擊穿而造成元件短路的永久性破壞，使晶片無 法正常工作；且其ESD測試亦無法符合工業界其規範標準， 不具實用性。 發明内容 有鑑於此，本發明的目的就在於提供一靜電放電保護 電路、濾波元件及濾波元件佈局結構，其可以藉由將一用 以濾波之電晶體的没極或源極一端浮接（F 1 〇 a t i n g )，使其 可以藉由内部的寄生雙載子接面（bipolar junction)導 通，達到不會造成元件短路及符合工業界測試要求之靜電 放電保護電路。 為達上述目的，本發明提供一靜電放電保護電路，係 連接於一輸出入墊片與内部電路之間，該靜電放電保護電 路係包括：至少一第一電晶體，係接收由輸出入墊片所傳

0503 -9493TWf(Ν1);TSMC2002- 083 2;mike.p1d 第7頁 1260085 五、發明說明（4) 輸之靜電放電電源而導通，藉以傳輸靜電放電 參考電位上；至少一第二電晶體，具有—第 極原至一低 電極及一第三電極，其中該第一電極係耗接至兮、弟二 片至該内部電路的導電路徑上，該第二電極^ ^ ^墊 參考電位上，玄第三電極係呈-浮接⑴。atlJ = :低 為了瓖本發明之上述和其他目的、特 更明顯易懂’下文㈣-較佳實施例，並配所^^一能 作詳細說明如下： 所附圖不’ 實施方式 第4圖所示係為本發明靜電放電保護電路一 例之電路方塊示意圖，係連接於輸出入乂牷貫施 12之間，其係包括一第一電晶體13〇及— 人曰内部電路 第一電晶體13〇，在本較佳實施例係為==131。 (亦可為如PM0S或CMOS等金氧半（M0S)電晶體），=電曰曰體 耦接至輸出入墊片11至内部電路12之導電傳輪路二/及極係 閘極及源極則耦接至一低電源端（Vss或Gnd)、。w 仏上，其 第二電晶體131，在本較佳實施例係為_NM 體，亦可為如PM0S或CMOS等金氧半（M〇s)t日日蝴 ^曰曰 為一濾波元件，其閘極（第一電極）係耦接至曰曰輪^ ’错以作 至内部電路12之導電傳輸路徑上，汲極f 別 入塾片11 低電源 接狀態（f loating)，而源極（第三電極）則耗接至你王浮 端（Vss 4GND)。 ' 正常運作時第一電晶體130及第二電曰 电日日體1 3 1並不導

0503-9493TWf(Nl);TSMC2002-0832;mike.ptd 第8頁 1260085 五、發明說明（5) 通’當有高靜電電壓欲進行靜電放電時，第一電晶體丨3 〇 利用内建雜散NPN雙載子電晶體（build—in parastic npn bipolar transistor)而導通，並傳導大量的ESD電流至低 電源端；第二電晶體1 3 1為一濾波元件，藉以過濾高頻雜 訊’當有大電流至第二電晶體1 3 i的閘極時，其汲極處電 位會被推高（pul 1 high)，經由寄生雙載子接面（bip〇lar junction)導通，將ESD電流傳至低電源端。 第5圖係為靜電放電保護電路之濾波元件應用在積體 電路上之實際佈局（1 ay ◦ u t)結構示意圖，在此實施例中濾 波元件1 3 Γ係由複數NMO S電晶體以多指狀結構 (multi-finger type)排列，其係在一 p型基底或p形井區2 上形成一主動區2 0，在主動區2 0中則包括複數源極區域 (第二電極區域）14，其係形成於主動區2〇表面之既定區 域，每一源極區域14並分別耦接至低電源端（Vss或GND);複 數汲極區域（第三電極區域）1 6，其係形成於主動區2 〇相對 源極區域1 4之相對位置，每一汲極區域1 6係呈浮接 (floating)狀態；複數閘極區域1 5(第一電極區域），分別 形成於每一源極區域1 4以及汲極區域1 6間之主動區2 0表 面’每一閘極區域1 5亦電係連接至高電源端（VDD)。 第6圖係為不同靜電保護電路在其電流-電壓特性曲線 之相對應位置示意圖，X軸代表電壓（V )，Y軸代表電流 (A);本圖的三條特性曲線分別為第2圖靜電放電保護電路 1 0之電流-電壓特性曲線A，其所能承受之電壓為8V，最大 電流為3· 8A，其ESD耐受能力之效能相對為最佳；特性曲線

0503-9493TWf(N1)；TSMC2002-0832;mike.ptd 第9頁 1260085 五、發明說明（6) B為第4圖靜電放電保護電路1 3之電流-電壓特性曲線，其 所能承受之電壓約為6. 8V，最大電流為2. 5A，其ESD耐受 能力之效能相對為次之；特性曲線C係為第3圖靜電放電保 護電路1 0 ’之電流-電壓特性曲線，其所能承受之電壓約為 6V，最大電流為1. 5A，ESD耐受能力之效能相對為最差。 以一般的工業標準而言，積體電路產品必需要能夠承 受至少2kV的人體模式之靜電放電轟擊，2 0 0V的機械模式 之靜電放電轟擊；而本發明之靜電放電保護電路經實驗測 試後，可承受2. 5KV之人體模式之靜電放電轟擊以及2 0 0V 的機械模式靜電放電轟擊，可完全符合工業界之需求；而 藉由將電晶體的一端浮接（F 1 〇 a t i n g )，亦不會因大電流擊 穿閘極氧化層而造成元件的永久性損壞。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

0503 -9493TWf (N1);TSMC2002.-0832; m i ke. ptd 第10頁 1260085 圖式簡單說明 第1圖係為習知·一^靜電放電保護電路之電路方塊不意 圖； 第2圖係為第1圖中靜電放電保護電路之一電路不意 圖； 第3圖係為習知另一靜電放電保護電路之電路示意圖； 第4圖係為本發明靜電放電保護電路一較佳實施例之 電路示意圖； 第5圖係為靜電放電保護電路之滤波元件應用在積體 電路上之實際佈局（layout)示意圖；及 第6圖係為不同靜電保護電路在其電流-電壓特性曲線 之相對應位置示意圖。 符號說明 1 0、1 0 ’、1 3〜靜電放電保護電路； 11〜輸出入墊片； 12〜内部電路； 100、10 1〜NM0S電晶體； 130〜第一電晶體； 1 3 1〜第二電晶體； 1 4〜源極區域； 1 5〜閘極區域； 1 6〜沒極區域； A、B、C〜特性曲線。

0503 -9493TW f(N1);TSMC2002-0832;mike.p t d 第11頁

Claims (1)

1260085 修正 曰 案號 931117〇η_ 六、申請專利範圍 1 · 一種靜電放電保讀Φ , _ 内部;路之"靜電放 =護;=··輸出…與 電放電電源丄i晶：以出入塾片所傳輪之靜 至少一第二電晶Γ:，！放電電源;及 第三電極，立中兮第士具有一弟一電極、第二電極及— 部雷敗认、曾二 ^弟一電極係耦接至該輸出入墊片至該内 ;第-φ v電路徑上，該第二電極係耦接至一低電源端， 違弟二電極係呈一浮接（floatlng)狀態。 里·如申請專利範圍第1項所述之靜電放電保護電路，

/、該第一=晶體及該第二電晶體係為一NM0S電晶體。 盆ψ =· ί申請專利範圍第1項所述之靜電放電保護電路， ’、該第一電晶體及該第二電晶體係為一PM0S電晶體。 盆4 ·=申請專利範圍第2項所述之靜電放電保護電路， 八 ^弟 電極係為閘極、第二電極係為源極及該第二雷 極係為汲極。 电 立申請專利範圍第2項所述之靜電放電保護電路， 二t該第一電極係為薄閘極結構、第二電極係為源極及該 弟三電極係為汲極。

並中6 * ί申睛專利範圍第3項所述之靜電放電保護電路， 二& Ϊ第一電極係為閘極、第 > 電極係為汲極及該第三電 極係為源極。 π 包 並中哕Ϊ申請專利範圍第3項所述之靜電放電保護電路， 第二電#電極係為薄閘極結構、第二電極係為汲極及該 弟一電極係為源極。

1260085

六、申請專利範圚 ---- ^ td ㈣ 8 ’ 一種滤波元杜 中該靜電放雷 ’係設於一靜電放電保護電路中，其 間，該濾波元件係包連接於一輸出入墊片與内部電路之 一窜 ’、匕括： 乐—電極，係* 電路徑上； ’、祸接至一輸出入墊片至内部電路的導 弟'—^電極’将知 -第三電極，传Ϊ至一低電源端;及 9·如申抹直刹^ 浮接（fl〇ating)狀態。 件係為一NM(fs電晶^圍第8項所述之濾波元件’該濾波元 件係為—P二二專曰：範圍第8項所述之濾波元件，該濾波元 -1 f 9^ ^ ^ ^ ^ ^ ^ ^ 極。 乐一電極係為源極及該第三電極係為汲 -電極係為V二气利耗圍第9項所述之濾波元件，其中該第 係為汲極:/ T極結構、第二電極係為源極及該第三電極 ^τ睛專利 電極係发- 固弟9項所述之濾波兀 电拉係為缚閘極結構、第—為汲極。 弟一電極係為源極1 電3·極如乂請專利範圍第10項所述之濾波元件，其中 。’、：、閉極、第二電極係為汲極及該第三電極, 第一電極传和固乐1U項所述之濾波元件，其中 源極。為閉極、第二電極係為汲㉟元件，其中 勹'、>/ ，甩 ΠόΊ TO 々-+- _L±t … 極係為源極 元件佈局結構，係適用於一靜電放 第一雷在申^睛專利範圍第i Ο項所述之濾波元件，其1 極係為源極。 弟一電極係為 >及極及該第 15 · 一種濾波

0503-9493T¥Fl(Nl).ptc 弟13頁 1260085

護電路，其包括有複數呈指狀排列之第一電極區域、第二 電極區域以及第三電極區域，其中各該第一電極區域係耦 接至一輸出入墊片至内部電路的導電路徑上；各該第二電 極區域係耦接至一低電源端；及各該第三電極區域係呈一 浮接（f loating)狀態。 修正

1 6 ·如申請專利範圍第1 5項所述之濾波兀件佈局結 構’該濾波元件係為_NM〇s電晶體。 1 7 ·如申請專利範圍第丨5項所述之濾波元件佈局結 構，該濾波元件係為一PM0S電晶體。 1 8 ·如申請專利範圍第1 6項所述之滤波^_凡件佈局結 構，其中該第一電極區域係為閘椏區域、第二電極區域係 為源極區域及該第三電極係為汲極隱域。、一 1 9 ·如申請專利範圍第1 7項所述之;慮气7件佈局結 構，其中該第一電極區域係為閘椏隱域^第二電極區域係 為汲極區域及該第三電極區域係為源極區域°

0503-9493TWFl(Nl).ptc 第14頁