TWI259481B - Apparatus for enhancing Q factor of inductor - Google Patents

Description

1259481 九、發明說明： 【發明所屬之技術領域】 本發明係提供一種電子電路，尤指一種提高電感品質因素的 電子電路。 【先前技術】 傳統的類比電路晶片上所使用電感多為平面型電感，這種電 感的品質因數（Qfactor)約在3〜8之間，低的品質因數常常限制 了電感的應用。例如將電感用作放大器的負載時，放大器的增益 會與電感的品制數的平方略成正比，所以如果電感的品質因數 太低，則放大斋的增益也就不會太高；再者，在一些窄頻通訊系 統中，為了赫不要的干擾訊號，也會糊具有高品質因數的電 ^來形成-窄頻的共振腔，而此共振腔的遍頻寬則與電感的品 貝因數成反比’因此使用品質因數愈高的電感，就能提供頻寬愈 窄的共振腔。 習知技術中有數種提昇電感品質因數的方法，這些方法不外 乎是在製程巾做纽變，例如將賊下方的基油扣減少因為 基板而造成的能量損耗、在電感和基板人講金屬層以減少 因職電流而造成的能量她，或是_高導電性金屬（例如銀） f取代銘料’然而，這些方法最大的缺點是無法和現今的互補 乳化金屬料體（COMS)製軸容。此外，也有人糊主動電路 來實現電感的功能’但是主動電路本身的雜訊以及線性度 (linearity)卻限制其在高頻、低雜訊上的應用。 1259481 【發明内容】 本發明的目的之一在於提供—種增加電感品質因數的裝置， 以解決上述問題。 - 本發明的目的之—在於提供-種增加電感品質因數的裝置， -來搭配原有的«，叫除魏的能量損耗，_提高電感的品 質因素。 本發明的目的之-在於提供—種增加電感品質因數的裝置， 鲁可以與現今的互補氧化金屬半導體製程相容。 本發明的目的之一在於提供一種增加電感品質因數的裝置， 不會影嚮晶片電感本身的線性度或是雜訊表現。 本發明的目的之一在於提供—種增加電感品質因數的裝置， 可產生不隨電壓、溫度、以及製程參數而變的電感品質因數。 【實施方式】 二減低曰曰片電感上因寄生電阻而造成的能量損耗，可提高晶片 •電感的品質因素，因此本發明提出利用負電阻產生器來提供負電 阻叫償晶片電感的寄生電阻。請參考第丨圖，第i圖係為本發 ，日月利用負電阻產生器120來補償電感112、114中寄生電阻的電路 圖。電感112、114與操作電路116係構成一應用電路11〇，而為 了補償電感112、114上的寄生電阻，在應用電路11〇上耦接有一 負電阻產生器120,使其與電感112、114並聯。負電阻產生器12〇 主要由一對互相耦合的電晶體122、124所構成，本實施例係以p 型金氧半場效電晶體（P_M0SFET)為例，來說明其連接方式，然 1259481 而不應以其作為本發明之限制。電晶體122、124的閘極互相耦合， 亚且更進一步透過電容126耦合至電晶體122的汲極，以及透過 電谷128耦合至電晶體124的汲極。電容〗20、128係為交流耦合 電谷，用來分離直流成分與交流成分。此外，一電壓準位Vc係耦 一 合至迅晶體122、124的閘極以對負電阻產生器120進行偏壓。經 由上述的連接以及偏壓方式，負電阻產生器12G可以等效地視為 兩個相互串聯電阻，因此第！圖便可以簡化成如第2圖所示的等 效電路。如果電晶體122、124的製程參數皆相同，則本實施例中， 第2圖所不之等效電阻212、214的電阻值均近似於_i/gm，其中 gm 為電晶體 122、124 的轉導值（transconductance)。 接著，電阻212、214以及電感112、114四者的連接關係可 以進步簡化為弟3圖所示的等效電路，其中電阻代表電阻 212、214串聯之後的結果，其電阻值反則等於_2/gm ;電感32〇 代表龟感112、114串聯之後的電感，圖中以一寄生電阻(電 阻值為RL)並聯一實際的電感322 (電感值為L)來表示之。如 鲁 弟3圖所示，沾驾於此技術領域的人可以得知，此時電感32〇的 品質因素約等於：

RplcoL， 其中RP代表電阻值見與電阻值rl的並聯結果，ω為電感 112、114於操作時的角頻率。 由此可見，藉由適當偏壓該負電阻產生器12〇而控制電阻31〇 的電阻值Κ，以補償寄生電阻324，進而提高電感32()的品質因 素。 、 1259481 上述貝施例中用來偏壓負電阻產生器mo的電壓準位vc是由 -偏壓電路所提供，請參閱第4圖，第4圖為本發明之偏壓電路 400的電路圖。在本實施例中，該偏壓電路400係為-定轉導值偏 壓電路，該定轉導值偏壓電路4〇〇係由四個電晶體410、420、43〇、 440及-個負載單元·所組成，在本實施例中，電晶體彻、伽、 ，〇係以兩個P_M0SFET以及兩個nm〇sfet為例來說明 其連接方式，不細其作為本發明之_。在f 4圖巾，假設電 晶體410、42〇、43〇、楼的元件尺寸分別為(狐)n、（狐)n、 K(W/L)P、(W/L)P ’且負載單元450係為具有電阻值Rs的電阻，其 中K為電晶體430、440的元件尺寸比，則偏壓電路彻的輸出電 流Ι〇υτ如下所示： ιουτ '7ε) 方程式(一） 因為電晶體122、124受到偏壓電路的偏壓，所以其轉導 值gm如下所示： '7κ) 方程式(二) 因此所以第3圖所示之電阻310的電阻值反就等於· 方程式(三） = 2 _ ^rs 'Μ -較佳實施例中，因為電阻R』受賴程的影響，所以電阻 310的電阻值見也就相對地不夠穩定，因此第4圖所示之負載單 元梢(具有電阻值Rs)可以利用切換電容技術(議:—^ technique)所姐的敎雜來純實施，即可得聰穩定且可 8 !259481 =確膽的負電阻。請參閱第頂，第5圖為第*圖所示之負 心Γ 45G應用切換電容技術之—實施例的電路圖。開關52〇、530 率但是反相的兩時脈(d〇ck) 一所控制。當開關 ^中之Θ通狀树，另一個就會是不導通的狀態， ^ « 52G、53G __似、茂的驅動而不斷地切換其 狀恶姻電容510的電容值為Q，且控制開關52〇、53〇之時脈 ㈣期為τ ’則賴單元於此電路架構下的等效電阻 值Req就會等於：

Kq-T!Cs ^ 方程式（四） 本方程式㈢中的Rs以方程式㈣中的心取代，則電阻值歧可 表示如下： 方程式（五）

電阻值反可以由精確的時脈週期T、 所決定，因此可以產生較精確且容易 因此可以發現電阻31〇的 元件尺寸比K以及電容值cs 調整的負電阻。 換電

，同時參閱第1圖與第6圖，第6圖為本發明使用一應用切 容技術之定轉導值偏壓電路來偏壓㈣阻產生器的詳細電路 由本實關可知，本翻雜置搭配縣的電感，可以消除 電感的能量祕，進而提高電感的品f因素，且可與現今的標準 互補氧化金辭報製軸容，且不會影㈣片電•身的線性 度或是雜訊表現，且其電感之電感品f因數不隨電壓、溫度、以 1259481 及製程茶數而變。 、斤iC僅為本I明之|德實施例’凡依本發日种料 -_做之均報化娜飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為本發明_負電阻產生ϋ來補償電感中寄生電阻的電路 圖。 春第2圖為第1圖所示之電路的等效電路圖。 第3 ®為第2請示之電路㈣效電路圖。 =4圖為本發日狀轉導值偏壓電路的電路圖。

第圖為第4圖所示之負載單元應用切換電容技術來加以 電路圖。 W 第圖為本么月伽應用切換電容技術之定轉導值偏壓電路來 偏壓負電阻產生器的詳細電路圖。 【主要元件符號說明】 112、114、320、322 電感 120負電阻產生器 '44()電晶體 212、214、310 電阻 450負載單元 110應用電路 116操作電路 122、124、410、420、430 126 ' 128、510 電容 324寄生電阻 520、530 開關 10

Claims (1)

1259481 十、申請專利範圍： 1· 一種提尚一電感之品質因素（Q factor)之裝置，其包含有： 一負電阻（negativeresistance)產生器，耦接於該電感，用來 提供一負電阻；以及 一偏壓電路（biascircuit)，耦接於該負電阻產生器，用來偏壓 該負電阻産生器。

2.如申請翻範圍第丨項所述之裝置，其巾該負餘產生器係包 含有： —第—電晶體；以及 第—電晶體，該第一、第二電晶體的源極互相耦接，該第二 電晶體的祕_於該電感以及該第-電晶體軌極減 龟感該弟一、弟一電晶體的閘極同時轉接至該偏壓電 路。 含:明專利氣圍第2項所述之裝置，其中該負電阻産生器另包 ~-第 ^ 免奋，其一端耦接至該第一、第二電晶體的閘極，其另 -第^端輕接至該第一電晶體的没極；以及 免谷，其一端耦接至該第一、第二電晶體的閘極，其另 端耦接至該第二電晶體的汲極。 1259481 4·如申請專利範圍第2項所述之裝置，其中該第一、第二電晶體 係為PMOS電晶體或NMOS電晶體。 5·如申請專利範圍第1項所述之裝置，其中該偏壓電路係為一定 轉‘值偏壓電路（constant transconductance bias circuit)。 6·如申請專利範圍第$項所述之裝置，其中該定轉導值偏壓電路 係包含有： 一負載單元，其一端係耦接於_第一電壓準位； 一第一電晶體； 一第二電晶體； 一第三電晶體；以及 -第四金電晶體，該第―、第二電晶體的源極触至一第二電 [準位„玄$、第一電晶體的閘極互相柄接，該第一、第 四電晶體、該第-、第二電晶體的閘極互她接，該第二、 =電晶驗極m四電晶物極互相減， 電晶體的源_接至該負載單元之另—端，該第四電 日日體的源極耦接至該第一電壓準位。 弟四效電晶 第二電晶體 7. 如申請專利顧第6項所述之裝置，其中該第三、 體的閘極更耦接至該負電阻産生器。 8. 如申請專利範圍第6項所述之裝置，其中該第—、 12 1259481 均為NMOS電晶體，以及該第三、第四電晶體均為？％〇8電晶 9·如申請專利範圍第6項所述之裝置，其中該負載單元係為一電 阻或一切換式電容（switched capacitor )。 10.如申請專利範圍第6項所述之裝置，其中該裝置係與一互補 氧化金屬半導體（CMOS)製程相容。 U· —種產生一負電阻（negative resistance)之裝置，其包含有· 一負電阻產生器，用來提供一負電阻；以及 -定轉導值偏壓電路（_tanttmn_duet_ebi%drcuit：)， 麵接於該負電阻産生器，用來偏壓該負電|1且産生器。 其中該負電阻産生器係 12·如申請專利範圍第11項所述之裝置 包含有： 一第一電晶體；以及 第私日日體該第-、第二電晶體的源極互她接，該第二 電晶體的酿耦接至本身的以及該第-電晶體的閘極— 第二電晶體的閘極同時耦接 ，該第一電晶體的閘極轉接至本身的汲極以及該第二 電晶體的閘極與汲極，該第一、 — 至該定轉導值偏壓電路。 1259481 13·如申請專利範圍第U頊所诫令壯 上^ 貝所述之裝置，其中該負電阻産生器另 包含有： -第-電容，其-端執接至該第―、第二電晶體的閘極，其另 一端輛接至該第一電晶體的汲極；以及 -第二電容’其-端_至該第―、第二電晶體的閘極，其另 -端麵接至該第二電晶體的沒極。 14·如申請專利範圍第11頂所;+、 1項所返之裝置，其中該第一、第二電0曰 體係為PMOS電晶體或_〇8電晶體。 曰曰 15·如申請專利範圍第u頊 h ^ 一 項所述之裝置，其中該定轉導值偏壓電 路係包含有： 电 一負載單^，其—端儀_於-第-電壓準位； 一第一電晶體； 一第二電晶體； 一第三電晶體；以及 一第四電晶體，該第一、 +曰 弟一电日日體的源極耦接至一第二 準位，該第一、第二帝a ―屯日日體的閘極互相耦接，該第一、 電晶體、該第-、第二電晶體的閘極互她接，該第二 Γ三、第四電晶體的閘極互_接，該 弟一甩曰曰體的源極輕接至該負載單元之另-端，該第四電曰 體的源極輕接至該第一電壓準位。 曰曰 14 1259481 16. 如申請專利範圍第15項所述之裝置，其中該第三、第四電晶 體的閘極更耦接至該負電阻産生器。 17. 如申請專利範圍第15項所述之裝置，其中該第一、第二電晶 體均為NMOS電晶體，以及該第三、第四電晶體均為PMOS電 晶體。 18. 如申請專利範圍第15項所述之裝置，其中該負載單元係為一 φ 電阻或一切換式電容（switched capacitor )。 19. 如申請專利範圍第11項所述之裝置，其中該裝置係與一互補 氧化金屬半導體（CMOS)製程相容。 20. 如申請專利範圍第11項所述之裝置，該裝置係與一晶片電感 相耦接，該裝置提供該負電阻用以消除該電感的能量損耗。

十一、圖式： 15