TWI249745B - Page buffer for NAND flash memory - Google Patents

Description

1249745 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種用於一「非及」快閃記憶體之頁面緩 衝器以及，更明確言之，係關於一種能夠依據欲程式化的 資料内容來提高資料載入速度之用於一 Γ非及」快閃記憶 體之頁面緩衝器。 【先前技術】 近來，對能夠電性程式化、抹除及儲存資料（甚至在未提 供一電源的情況下）之半導體記憶體裝置的需求增加。進一 步，為開發能夠儲存一定數量資料之一大容量記憶體裝 置，已開發出一記憶體單元之一高度整合技術。因此，已 建議一「非及」類型之一快閃記憶體裝置，其中複數個記 憶體單兀串聯連接以構成一串而且一記憶體單元陣列包括 複數串。 该「非及」快閃記憶體裝置之一快閃記憶體單元包含形 成於在一半導體基板上之一源極與一汲極之間之一電流路 徑，以及形成於在該半導體基板上的絕緣層之間之一浮動 閘極與-控制’。_般藉由使—大塊區域之該記憶體單 元與半導體基板之源極與汲極區域接地來完成該快閃記憶 體早7C ( —程式化操作，並向一控制閘極施加一高正電壓 (程式電壓，· Vpp，例如，15 UMV)以產生在—浮動閘極 與該半導體基板之間的F〇wler彻(弗勒諾德）穿隨 (私為F芏N牙隨」）。㈣至时隨表示藉由施加於該控制 閘極〈高電壓（Vppk _電場而使該大塊區域的電子在該

O\90\90094.DOC 1249745 浮動閘極上加速以增加該記憶體單元之一臨界電壓。 藉由向該控制閘極施加一高負電壓（抹除電壓·· Vera，例 如 ]〇 V)並向遠大塊區域施加一預定電壓（例如，5 V)以 產生該F至N穿隧，而以共用該大塊區域的區段為單位同時 實行該快閃記憶體單元之一抹除操作。藉由該F至n穿隨， 在該浮動閘極上加速的電子受到放電而進入該源極區域， 從而使得該等快閃記憶體單元具有在約「_2 V至-3 V」範園 内之一抹除臨界電壓分配。在藉由該程式化操作而升高該 臨界電壓之單元中，由於在一讀出操作過程中防止從該汲 極區域流向該源極區域之電流，因此似乎該單元關閉。另 一方面，在藉由該抹除操作而降低該臨界電壓之單元中， 由於從該汲極區域流向該源極區域之電流可用，因此似乎 該單元開啟。 一般的「非及」快閃記憶體裝置包含一記憶體單元陣列、 一頁面緩衝器及一行解碼器。此外，該一般「非及」快閃 記憶體裝置進一步包含一控制邏輯單元、一列解碼器、一 位址緩衝器或類似者。該記憶體單元陣列包括在一行方向 上延伸的、連接至複數條位元線之複數個記憶體單元串。 每一記憶體單元串具有彼此串聯連接的複教個浮動閘極 類型記憶體單S。複數個字元線在—列方向上延伸，而每 -記憶體之控制閘極連接至該相對應的字^線。該頁面緩 衝器包含在該等位元線與該行解碼器之間連接的複數個頁 面緩衝器。該行解碼器連接於該 頁面緩衝器與該等資料線 之間。

O:\90\90094.DOC 1249745 圖1係用於一「非及」快閃記憶體之一傳統頁面緩衝器之 一電路圖。 為將資料載入一第一鎖存器1 0，以一高位準啟動圖2 A之 一資料線放電信號DL—DIS。因此，開啟一 NMOS電晶體N7 以對該相對應資料線之電荷進行放電。依據欲輸入的資料 (具有一高位準或一低位準）而致動欲依據一所需行位址 Y-ADDRESS而選取的、頁面緩衝器之一資料輸入di或nDI。 例如，當該資料輸入DI處於一高位準時，開啟一 NM〇s 電晶體N1，從而使得該第一鎖存器1 〇之一節點q 1之電壓變 成一高位準。相反，當該資料輸入nDI處於一高位準時，開 啟一 NMOS電晶體N8，從而使得該節點q 1之電壓變成一低 位準。 將參考圖2B來說明傳輸資料之程序。 當一主要的重置條信號MRSTb下降至一低位準時，開啟 一 PMOS電晶體P3，從而使一節點K1變成一高位準。因此， 一第一鎖存器30之一輸出Q2保持於一低位準。當一預充電 條信號PRECHb下降至一低位準時，開啟一pM〇s電晶體P2 以將一 NMOS電晶體N10保持於一高位準。此時，如果一頁 面傾印信號PDUMP處於一高位準，則將儲存一該第一鎖存 器10上的資料傳輸給一 NMOS電晶體N9之一閘極端子。當 主要鎖存器L號MLCH處於一向位準時，該NMOS電晶體 N10(閘極保持於一高位準。當該第一鎖存器1〇之一輸出處 於一高位準時，開啟該NMOS電晶體N9，然後在該主要鎖 存态仏號MLCH處於一高位準週期期間開啟該NM〇s電晶

O:\90\90094 DOC 1249745 體N10，從而使該節點K1之一電壓變成一低位準。因此， 該第二鎖存器30儲存一高位準。換言之，將該第一鎖存器 10的資料傳輸給該第二鎖存器30。 在傳輸後，該位元線選取信號BLSLT處於一高位準，開 啟該NMOS電晶體Ν2以將儲存於該第二鎖存器30上的資料 經由該位元線傳輸給該記憶體單元。 以下將說明該記憶體單元之讀出操作。 依據該位元線選取信號開啟該NMOS電晶體Ν2，從而將 儲存於該記憶體單元上之資料儲存於該第二鎖存器30上。 當啟動一頁面緩衝器資料輸出信號PBDO時，開啟該NMOS 電晶體N1，從而將儲存於該第二鎖存器30上的資料經由該 行選擇器（Y選擇器）20傳輸給該資料線。 在前述傳統頁面緩衝器中，由於在載入資料時從該第一 位址至最後位址實施該資料載入操作而不考慮欲程式化的 資料内容，因此需要對作為一控制信號的資料輸入DI、nDI 進行接收之NMOS電晶體。因此，有一晶片區域因該等 NMOS電晶體所佔用的區域而變大之一問題。 【發明内容】 因此，本發明係關於提供一種能夠隨著資料載入速度提 高而減小晶片區域的、一「非及」快閃記憶體之頁面緩衝 器。 本發明之一方面提供一種用於一「非及」快閃記憶體之 頁面緩衝器，其包含：用於載入資料之一第一鎖存器，用 於依據一位元線選取信號而將儲存於一單元上之資料儲存

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起來之一第二鎖存器；用於將該第一鎖存器設定為一高位 準以載入一高位準資料之一設定構件；用於依據一頁面緩 衝器之一資料輸出信號來傳輸儲存於該第二鎖存器上的資 料之一第一切換構件；用於對在一資料線上的電荷進行放 電之一放電構件；用於依據一資料控制信號而將由該放電 構件放電之資料線連接至該第一鎖存器以將一低位準資料 載入該第一鎖存器之一第二切換構件；以及用於將該第一 鎖存器之資料傳輸給該第二鎖存器之一資料傳輸構件。 在用於一「非及」快閃記憶體之一頁面緩衝器之前述内 容中，該第一切換構件最好包含連接於該位元線與該第二 鎖存器之間並依據一位元線選取信號而操作之一第一 NMOS電晶體。 在用於一「非及」快閃記憶體之一頁面緩衝器之前述内 容中，該設定構件包含連接於一電源與該第一鎖存器之間 並依據一快取記憶體設定條信號而操作之一 PMOS電晶體。

在用於一「非及」快閃記憶體之一頁面緩衝器之前述内 容中，該第二切換構件包含連接於該第一鎖存器與該資料 線之間並依據該資料控制信號而開啟之一第二NMOS電晶 進一步，在用於一「非及」快閃記憶體之一頁面緩衝器 之前述内容中，該放電構件包含連接於該資料線與一接地 之間並依據一資料線放電信號而開啟之一第三NMOS電晶 體。 【實施方式】 O:\90\90094 DOC -9- 1249745 現將參考附圖詳細說明本發明之具體實施例。 圖3係顯示依據本發明的一「非及」快閃記憶體之一頁面 緩衝器之一電路圖。將參考圖4A與4B說明該「非及」快閃 記憶體電路圖之操作。

依據一位元線選取信號開啟一 NMOS電晶體N2，從而將 儲存於一記憶體單元上之資料儲存於一第二鎖存器30上。 當啟動一頁面緩衝器資料輸出信號PBDO時，開啟一NMOS 電晶體N1，從而將儲存於該第二鎖存器30上的資料經由一 行選擇器（Y選擇器）20傳輸給一資料線。

為將資料載入一鎖存器10，圖4A之一快取記憶體設定條 信號CSETB處於一低位準，從而使該第一鎖存器10之一節 點Q1變成一高位準。當以一高位準啟動一資料線放電信號 DL—DIS時，開啟一 NMOS電晶體N7，從而使在該資料線上 的電荷受到放電。選取欲程式化之頁面緩衝器之唯一相對 應行位址（Y-ADDRESS)並使用該資料輸入nDI，從而使該節 點Q1之電壓變為一低位準。 換言之，為將該鎖存器10載入至一高位準，該快取記憶 體設定條信號CSETB必須處於一低位準。相反，為將該鎖 存器10載入至一低位準，當以一高位準啟動該資料線放電 信號DL_DIS且資料輸入nDI處於一高位準時，開啟該NMOS 電晶體N8以在該第一鎖存器10上載入一低位準。為測量連 接至該等位元線的單元之電性特徵，啟動一控制信號 T c E L LIV 以 開啟該NMOS電晶體N9。 將參考圖4B說明傳輸資料之程序。 O:\90\90094 DOC -10- 1249745 當一主要的重置條信號MRSTb處於一低位準時，開啟一 PMOS電晶體P3，從而使一節點K1處於一高位準。因此， 該第二鎖存器3〇之一輸出Q2保持於一低位準。當該預充電 條信號PRECHb下降至一低位準時，開啟該PMOS電晶體P2 以將違N Μ 0 S電晶體N10之一閘極保持於一高位準，而且當 該頁面傾印信號PDUMP處於一高位準時，將儲存於該第一 鎖存器1 0上的資料傳輸給該NMOS電晶體Ν9之一閘極端 子。當該主要鎖存器信號Ν10保持於一高位準時，該NMOS 電晶體Ν10之一閘極保持於一高位準。當該第一鎖存器1 〇 之一輸出處於一高位準時，開啟該NMOS 電晶體N9，然後 在該主要鎖存器信號MLCH處於一高位準之週期期間開啟 該NMOS電晶體N10，從而使該節點K1之電壓變成一低位 準。因此，該第二鎖存器20儲存一高位準。換言之，將該 第一鎖存器10的資料傳輸給該第二鎖存器30。 在傳輸後，當該位元線選取信號BLSLT處於一高位準 時，開啟該NMOS電晶體N2以將儲存於該第二鎖存器30上 的資料經由該等位元線傳輸給該等記憶體單元。 以下將說明該記憶體單元之讀出操作。 開啟該NM0S電晶體N2，從而使儲存於該記憶體單元上 之資料儲存於該第二鎖存器30上。當啟動該頁面緩衝器資 料輸出信號PBD0時，開啟該NMOS電晶體N1，從而將儲存 於該第二鎖存器30上的資料經由該行選擇器（γ選擇器）2〇 傳輸給該資料線。 在本發明之具體實施例中，由於不需要該資料輸入DI， O\90\90094.DOC -11 - 1249745 因此該頁面緩衝器之資料載入速度得以提高，而且不需要 用於處理該資料輸入DI之一電晶體結構，從而簡化該頁面 緩衝器之一結構。 如以上就明，依據本發明，可能簡化該頁面緩衝器之一 結構並提高該資料載入速度。此外，由於提供直接連接至 疼等單元之路徑，因此可能測量一單元電流。

在以上說明中，儘管已使用該等特定具體實施例以詳細 过明本發明，但本發明並不限於該等具體實施例，而是， 热悉本技術者可作改進及修改而不背離本發明之精神，而 且本發明之範疇受以下申請專利範圍之限制。 【圖式簡單說明】 以上說明中結合隨附圖式解說本發明的前述方面與其他 特徵，其中： / 圖1係用於-「非及」快閃記憶體之一傳統頁面緩衝器之 一電路圖，

圖2A與2B係說明圖丨的頁面緩衝器操作之波形圖， /圖3係用於依據本發明的一「非及」快閃記憶體之一頁面 緩衝器之一電路圖，以及 圖4A與4B係說明圖3的頁面緩衝器操作之波形圖。 【圖式代表符號說明】 1 〇、3 0 第一及第二鎖存器 2〇 行選擇器 -12-

Claims (1)

1249745 拾、申請專利範圍： 1·—種用於一「非及」快閃記憶體之頁面緩衝器，其包含： 用於載入資料之一第一鎖存器； 用於依據一位兀線選取信號而將儲存於一單元上的資 料儲存起來之一第二鎖存器； 用於將該第一鎖存器設定為一高位準以載入一高位準 資料之一設定構件； 用於依據-頁面緩衝ϋ之_ f料輸出信號而將儲存於 該第二鎖存器上之資料傳輸給一資料線之一第一切換構 件； 用於對在該資料線上的電荷進行放電之一放電構件； 用於依據-資料控制信冑而將受到該放電構件放電之 貝料線連接至該第-鎖存器以將—低位準資料載入該第 一鎖存器之第二切換構件；及 用於將該第一鎖存器之資料傳輸給該第二鎖存器之一 資料傳輸構件。 I如申請專利範圍第！項之用於一「非及」快閃記憶體之頁 面緩衝器’其中該第—切換構件包含連接於—位元線與 該第二鎖存器之間，並依據該位元線選取信號而操作之 一第一 NMOS電晶體。 3.如申請專利範圍第i項之用於一「非及」快閃記憶體之頁 面緩，器’其中該設定構件包含連接於_電源與該第一 鎖存器之間，並依據-快取記憶體設定條信號作 一 PMOS電晶體。 术卞之 O:\90\90094.DOC 1249745 4·如申請專利範圍第1項之用於一「非及」快閃記憶體之頁 面緩衝器，其中該第二切換構件包含連接於該第一鎖存 器與該資料線之間，並依據資料控制信號而開啟之_第 二NMOS電晶體。 5.如申請專利範圍第1項之用於一「非及」快閃記憶體之頁 面緩衝器，其中該放電構件包含連接於該資料線與一接 地之間，並依據一資料線放電信號而開啟之一第三NM〇s 電晶體。 O:\90\90094 DOC