TWI248115B

TWI248115B - Semiconductor device with multi-layer hard mask and method for contact etching thereof

Info

Publication number: TWI248115B
Application number: TW093116520A
Authority: TW
Inventors: Yi-Nan Chen; Hui-Min Mau
Original assignee: Nanya Technology Corp
Priority date: 2004-06-09
Filing date: 2004-06-09
Publication date: 2006-01-21
Also published as: US6987322B2; US20050275107A1; US20050277287A1; TW200540968A; US7064044B2

Description

1248115 五、發明說明（1) 【發明所屬之技術領域- 本發明係有關於一種半導制具有多層硬式罩幕之半導衣程，特別是有關於一種觸窗蝕刻製程，以增加 ^及使用多層硬式罩幕之接电略之可靠度。【先前為寸必須置之接於形成製程在磨之，技術中刻技術案層作有關，夠厚。對光的阻作為用複晶製作。第體裝置技術】了增加知§小。觸插塞接觸插介電層以完成的鑲嵌以形成為飯刻因此若而，當敏感度蝕刻罩矽層作積體電路之積而隨著半導體尺寸及金屬導塞及金屬導線中形成接觸窗接觸插塞及金 (damascene : 開口時，例如罩幕層。由於接觸窗的尺寸集度及效裝置尺寸線之線寬之前，必及溝槽，屬導線之 1製穩。_ 接觸窗及光阻圖案很小則光能，半導之縮小，也必須隨須先藉由之後再填製作。此 -般而言溝槽，係層的厚度阻圖案層體裴置的尺連接各個裝之^备§小。由微影及钱刻入金屬並研為積體電路 1在利用蝕採用光阻圖與钱刻速率的厚度必須光阻圖案層厚度超過3 0 0 0埃以上時，將使其降低而不利於微影製程之進行。亦即，以光幕並不利於小尺寸接觸窗之製作。因此，使為蝕刻罩幕已廣泛地應用於小尺寸接觸窗之 1圖係繪示出傳統使用單層複晶矽硬式罩幕之半導剖面示意圖◦此半導體裝置包括：一基底1〇〇、一

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層間介電層112、一硬式罩幕ii4、一阻障層116、及一金屬層118。基底1〇〇具有一元件區ι〇及一對準區2〇，其中元件區10上具有複數閘極結構1〇7且對準區2〇具有一開口圖案1 0 1以作為一對準標記（a 1 ignmen t mark，am )。此處，閘極結構1 0 7係包括一閘極介電層丨〇2、一閘極電極 104、及一閘極間隙壁1〇6。層間介電層112係設置於基底 2 0 0上#方，其中位於元件區1 0之層間介電層11 2具有位元線接觸窗11 3a、閘極接觸窗丨丨3b、及基底接觸窗丨13c，且位於對準區2 0之層間介電層丨丨2具有一開口以露出開口圖案 I 0 1。硬式罩幕Π 4，例如一複晶矽層，係設置於層間介電層1j 2上，_其中位於元件區1〇之硬式罩幕114具有複數孔洞 $路出位το線接觸窗1丨3 a、閘極接觸窗1131)、及基底接觸窗113c且位於對準區2〇上之硬式罩幕114具有一開口圖案以露出開口圖案（對準標記）i 〇丨。阻障層丨丨6，例如由鈦 ^氮化欽所構成，係順應性設置於硬式罩幕11 4上及接觸囪113a、113b、及i13c與開口圖案1〇1之内表面。金屬層 II 8，例如鎢金屬層，係順應性地設置於阻障層11 6上方及開口圖案ιοί並填滿接觸窗i 13a、u3b、及U3c。、在亡述半$體裝置製作期間，由於由複晶矽所構成之硬式罩幕114厚度較厚，因此會產生強烈的反光而使對準區20下方的對準標記1〇1失去作用。亦即，無法利用微影製程進打後續接觸窗U3a、n3b、及U3c之定義。為了解決上述問題，必須於製作接觸窗之前先去除對準標記1〇1 上方之硬式罩幕114。如此一來，在接觸窗113a、u 3b、 1248115

及113c製作期間，位於對準標記1 〇 1上方的層間介電層i i2 會被除去而形成一又寬又深的開口。當後續填入金屬曰層 118〃以製作接觸插塞時，金屬層116無法完全填滿上述^寬又深的開口而只能順應性地形成於其内表面。如此一來，、在利用化學機械研磨（cMP )以進行平坦化處理時，容易因碟化效應（dishing effect)而使鄰近對準標記1〇1之金屬層11 8發生斷線，如圖中箭號丨丨9所示◦亦即，元件之可罪度將因此而降低。【發明内容】一有鑑於此，本發明之目的在於提供一種使用多層硬式罩幕之接觸窗蝕刻製程，其藉由部分去除位於對準^記1 方之夕層硬式罩幕以減少其厚度，進而防止硬式罩幕因強烈的反光而不利於接觸窗製作期間微影製程之進行。一省本發明之另一目的在於提供一種具有多層硬式罩幕之半導體裝置，其利用部分凹陷之多層硬式罩幕來降低位於對準區之金屬導線層之高低落差，進而防止鄰近對準之金屬層發生斷線。不α 根據上述之目的，本發明提供一種使用多層硬式罩之接觸窗蝕刻製程。首先，提供一基底，其具有一元件區及一對，區，其中對準區具有一開口圖案以作為一對準標。接著，在基底上方形成一介電層並填入開口圖案。接著、〃在；丨電層上依序形成第一複晶矽層、氧化矽層、及第一稷晶矽層以作為多層硬式罩幕。接著，去除開口圖案上

1248115 五、發明說明（4) 方之第二複晶矽層而露出氧化矽層。接著，圖案化元件區上方之多層硬式罩幕，以在其中形成複數孔洞而露出下方的介電層。最後，以圖案化的多層硬式罩幕作為一蝕刻罩幕，以去除露出的介電層及開口圖案上方之氧化矽層，而在元件區形成複數接觸窗且露出開口圖案上方之第一複晶石夕層。其中，第一複晶矽層之厚度小於第二複晶矽層。再者，接觸窗可為位元線接觸窗、閘極接觸窗、或基底接觸窗。又根據上述之目的，本發明提供一種具有多層硬式罩幕之半導體裝置。此半導體裝置包括：一基底、一介電層、一第一複晶石夕層、一氧化石夕層、一第二複晶石夕層、一阻障層、及一金屬層◦基底具有一元件區及一對準區，其中對準區具有一第一開口圖案以作為一對準標記。介電層係設置於基底上方並填入第一開口圖案中，其中位於元件區之介電層具有複數接觸窗。第一複晶矽層、氧化矽層、及第二複晶矽層依序設置於介電層上，以作為多層硬式罩幕，其中位於元件區之多層硬式罩幕具有複數孔洞以露出接觸窗且位於第一開口圖案上之多層硬式罩幕具有一第二開口圖案以露出第一複晶矽層。阻障層係順應性設置於多層硬式罩幕上及接觸窗與第二開口圖案之内表面。金屬層係設置於阻障層上方並填滿接觸窗及第二開口圖案。其中，第一複晶矽層之厚度小於第二複晶矽層。再者，接觸窗可為位元線接觸窗、閘極接觸窗、或基

0548-A50106-TWF(4.5) ； 92219 ； spm.ptd 第9頁 1248115 五、發明說明（5) --- 底接觸窗。為讓本發明之上述目的、特徵和優點能更明顯易懂，

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下： ' U 【實施方式】以下配合第2A到2E圖說明本發明實施例之使用多層硬式羊幕形成接觸插塞之方法。首先，請參照第2 a圖，提供一用以製作半導體記憶裝置之基底20〇，例如一石夕基底或其他半導體基底。基底2 0 0具有一元件區3〇，例如^列區或是周邊電路區，以及一對準區4〇，其中元件區3〇上具有複數閘極結構2 0 7且對準區40具有一開口圖案2〇1以作為一對準標記（alignment mark，AM)。此處，閘極結構 2 0 7係包括一閘極介電層2〇2、一閘極電極2〇4、及一間隙壁2 0 6。、接下來，請參照第2B圖，在基底2 0 0上沉積一介電層 212 以作為層間介電（inter layer dielectric， IMD )曰層，其覆蓋元件區30之閘極結構2 0 7並填入對準區4〇之開圖木2J 1。層間介電層2 ! 2可為_單層結構或多層結構。舉例而言，層間介電層212包括一硼磷矽玻璃（BpsG)層 ^由四乙基石夕酸鹽（TE0S)所構成之氧化層。在本實曰施玻璃声2層08間:Λ層-21 2形成步驟係於基底2〇〇上形成則石夕 ^ 覆盍兀件區30之閘極結構207並填入對準區4〇之開口圖案2〇1。之後，在實施一化學機械研磨（cMp )處

第10頁 1248115 五、發明說明（6) 理，以去除閘極結構2〇7上方多餘的硼磷矽破璃層2〇8。著藉由習知沉積技術，例如化學汽相沉積（)，在閘極結構2 0 7及研磨後的硼磷矽玻璃層2 〇 8上形成由四乙基酸鹽（TEOS )所構成之氧化層21 〇。土石如之前所述，由於包含複晶矽之硬式罩幕的厚度較厚，會造成強烈的反光而導致對準標記在後續微影g程失 $作用。另一方面，若硬式罩幕的厚度不足，會不利於繽蝕刻製程之進行。因此，在本實施例中，係於層間介泰層2 1 2上方依序沉積第一複晶矽層2丨4、氧化矽層2 1 6、及$ 第二複晶矽層21 8以作為後續蝕刻製程之多層硬式罩幕 2 20。此處，第一及第二複晶矽層214及218可藉由習知沉積技術丄例如CVD，形成之。再者，第一複晶矽層214之厚度小於第二複晶矽層2丨8。舉例而言，第一複晶矽層2 1 4之厚度在3 0 0到5 0 0埃的範圍，而第二複晶矽層218之厚度在 4 0 0曰到6 0 0埃的範圍。#外，氧化石夕層216可藉由熱氧化法或是CVD法形成之，其厚度在1〇〇到2〇〇埃的範圍。之後，在多層硬式罩幕2 20上形成一光阻圖案層222，其具有一開口圖案2 2 3以露出對準區4Q之開口圖案2Q1上方的第二複晶矽層2 1 8。 …接I來，請參照第2 c圖，蝕刻去除開口圖案2 2 3下方之第,一^複晶矽層2 1 8以在對準標記2 0 1上方形成一開口圖案 219亚露出氧化矽層216。接著，將不再需要的光阻圖案層 2 22去除。、气於對準標記2〇1上方的多層硬式罩幕22〇厚度已降低（為氧化矽層2 1 6及第一複晶矽層2 1 4之厚度總合 1248115 五、發明說明（7) )口此不會形成強烈的反光而影響後續接觸窗製作s 所進行之微影製程。〇衣作功間之後’再在多層硬式罩幕2 2〇上形成另一光阻圖案層 224，。其具有複數孔洞221a、221b、及221c位於元件區3曰〇上方。、接著，藉由光阻圖案層224來圖案化多層硬式罩幕 22〇一，以將複數孔洞221a、221b、及221c轉移至多層硬式罩眷22 〇，以供後續定義接觸窗區之用。舉例而言，孔^ 2〜21、82用以定義一位元線接觸窗（（^);孔洞22“係用二閑)極接觸窗（Cg);孔洞221c係用以定義一基底接接下來，請參照第2D圖，在去除光阻圖案層22 4之，=圖案化的多層硬式罩幕22〇作為一蝕刻罩幕以去除元 =區30上方露出的層間介電層212而形成位元線接觸窗 225a、閘極接觸窗22 5b、及基底接觸窗“。。同時， =之ί準？記、(開口圖案）201上方之氧化矽層216亦被 ^玄而路出罘一複晶矽層2丨4。由於對準標記（開口圖安 )201上方的層間介電層212覆蓋有第一複晶矽層214，= 此不會雙到蝕％。如此一來，可降低後續金屬層沉於對準區40之高低落差（step height )。、位最後，請麥照第2E圖，在多層硬式罩幕22〇窗2 25^、22 5b、及22 5c與開口圖案219内表面順應性形 -阻障層226，其包括一鈦及氮化鈦。之後，在阻障層 =成一金屬層22 8，例如鎢金屬，並填入接觸窗22&、 22 5b、及225 c與開口圖案219，以完成接觸插塞（ % 0548-A50106-TWF(4.5) ； 92219 ； spin.ptd 第12頁 1248115 五、發明說明（8) 之製作。接著利用如化學機械研磨法來平坦化金屬層 2 2 8 °由於對準區4 〇之高低落差已降低，因此平坦化金屬層228時可避免碟化效應（dishing effect)，進而防止鄰近對準區4 0之金屬層2 2 8發生斷線。同樣請麥照第2 E圖，其繪示出根據本發明實施例之具有多層硬式罩幕之半導體裝置。此半導體裝置包括：一基底200、一層間介電層212、一第一複晶矽層214、一氧化矽層216、一第二複晶矽層218、一阻障層226、及一金屬層228基底200具有一元件區3〇及一對準區40，其中元件區30上具有複數閘極結構2〇 7且對準區4〇具有一開口圖案 2^1以作為一對準標記。此處，閘極結構2〇7係包括一閘極介電層2 0 2、一閘極電極2 〇 4、及一閘極間隙壁2 〇 β。層間厂包層2 1 2係設置於基底2 〇〇上方並填入開口圖案2 〇 1中，其中位於元件區3 〇之層間介電層2 1 2具有位元線接觸窗 225a、閘極接觸窗2 2 5b、及基底接觸窗2 25c。再者，層間電層212可包含硼磷石夕玻璃層208及由四乙基石夕酸鹽所構成之氧化層2 1 0。第一複晶矽層2 1 4、氧化矽層2 1 6、及第二複晶矽層2 1 8係依序設置於層間介電層2丨2上，以作為多層硬式罩幕2 2 0，其中位於元件區30之多層硬式罩幕22〇具有複數孔洞以露出位元線接觸窗2 2 5 a、閘極接觸窗2 2 5 b、及基底接觸窗2 2 5 c且位於開口圖案（對準標記）2 〇丨上之夕層硬式罩幕2 2 0具有另一開口圖案2 1 9以露出第一複晶矽層2 1 4。在本實施例中，第一複晶矽層2丨4之厚度小於第二複晶矽層218之厚度，且其在3〇〇到5 〇〇埃的範圍，而第二

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複晶矽層2 1 8之厚度在4 Ο 0到6 Ο 0埃的r m 層2 1 6之厚度在1 〇〇到2 〇〇埃的範圍。阻另外，氧化矽及氮化鈦所構成，係順應性設置於多^ θ ^例如由鈦接觸窗、2 2 5b、及2 25c與開口；= ”：】2〇上及屬層22 8 ’例如鎢金屬層，係設置於阻障 '面。金接觸窗22 5a、22 5b、及2 25c與開D圖宰21Θ9。上方亚填滿根據本發明之接觸窗形成方法，：於位 201上方之多層硬式罩幕22〇之厚度，丁 +铩5己罩幕：：烈”光而不利於接觸窗製“二= =。：者，根據本發明之具有多層硬式罩幕進置，由於位於對準區40之金屬層228之高低落差衣 1凹陷之多層硬式罩幕2 2 0來降低，因此可防止鄰近對準Ρ 示圯201之金屬層2 28於平坦化處理之後發生斷線。亦增加半導體裝置之可靠度。！ ’ 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍内，當可作更動與潤飾，因此本發明之保護範^ 當視後附之申請專利範圍所界定者為準。

1248115___ 圖式簡單說明第1圖係繪示出傳統使用單層複晶矽硬式罩幕之半導體裝置剖面示意圖。第2 A到2 E圖係繪示出根據本發明實施例之使用多層硬式罩幕形成接觸插塞之方法剖面示意圖。【符號說明】習知： 1 0〜元件區； 2 0〜對準區； 1 0 0〜基底； 1 0 1〜開口圖案； 1 0 2〜閘極介電層； 1 0 4〜閘極電極； 1 0 6〜閘極間隙壁； I 0 了〜閘極結構；、 II 2〜層間介電層； 11 3a〜位元線接觸窗； 11 3 b〜閘極接觸窗； 113c〜基底接觸窗； 11 4〜硬式罩幕； 11 6〜阻障層； 11 8〜金屬層； 11 9〜斷線處。

0548-A50106-TWF(4.5) ； 92219 ； spm.ptd 第15頁 1248115 圖式簡單說明本發明: 3 0〜元件區； 4 0〜對準區； 20 0〜基底； 2 0 1、2 1 9、2 2 3 〜開口圖案； 2 0 2〜閘極介電層； 2 0 4〜閘極電極； 2 0 6〜閘極間隙壁； 2 0 7〜閘極結構； 2 0 8〜硼赛矽玻璃層； 210〜由四乙基石夕酸鹽所構成之氧化層； 2 1 2〜層間介電層； 2 1 4〜第一複晶矽層； 216〜氧化碎層； 2 1 8〜第二複晶矽層； 2 2 0〜多層硬式罩幕； 2 2 1 a、2 2 1 b、2 2 1 c 〜孔洞； 222、224〜光阻圖案層； 22 5a〜位元線接觸窗； 22 5b〜閘極接觸窗； 225c〜基底接觸窗； 2 2 6〜阻障層； 2 2 8〜金屬層。

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Claims

1248115 - 六、申請專利範圍 _ 1 · 一種使用多層硬式列步驟：卓幕之接觸窗蝕刻製程，包括下提供一基底，其具右一一準區具有一開口圖宰二兀件區及—對準區，其中該對在該基底上對準標記；在該介電層上依序护2二層亚填入該開口圖案；第二複晶石夕層以作為該；層d复：石夕層、氧化石夕層去除該開α圖案上，矽層； ’、之該第二複晶矽層而露出該氧化圖案化該元件區上方成複數巩、η而+山方之該多層硬式罩幕，以在其中形成稷數孔洞而露出下方以該圖案化的多芦硬^電層，以及 ^ 露出的介電層及該眷作為—崎幕以去；件區形成複數接觸之該氧切層，而在該：矽層。 ΰ且路出該開口圖案上方之該第一複曰曰接納2- ί中請專利範圍第1項所述之使用多層硬式罩幕之接觸固蝕刻製程’纟中該介電層包括硼磷矽玻璃及四乙基石夕酸鹽所構成的氧化物之任一種。 3·如申請專利範圍第丨項所述之使用多層硬式罩幕之冲妾，囱钱刻製私’其中該第一複晶矽層之厚度小於該第一複晶石夕層。 ^ 4·如申請專利範圍第3項所述之使用多層硬式罩幕之觸广钱刻製程，其中該第一複晶矽層之厚度在3 〇〇到埃的fc圍’且該第二複晶矽層之厚度在4〇〇到6〇〇埃的

1248115 六、申請專利範圍範圍。接網t如申请專利範圍第1項所述之使用多層硬式罩幕之 ^囪蝕刻製程，其中該氧化矽層之厚度在1 0 0到2 0 0埃的乾圍。接觸^:申请專利靶圍第1項所述之使用多層硬式罩幕之門噇：s T衣秋’ #中该等接觸窗係包括位元線接觸窗、甲邊接觸窗、及基底接觸窗之任一種。 7·如申請專利範圍第丨項所述之接觸窗蝕刻製程，t包括下列步驟：吏用夕層硬式罩幂之在該7L件區的該多層硬式罩幕上面以及該對準區上方之該第一以寺接觸自之内表障層；日日 ^上順應性形成一阻在該阻障層上方形成一全屬，及取金屬層亚填滿該等接觸窗；以平坦化該金屬層。、8.如申請專利範圍第7項所述之一内連線製程，其中該阻障層包夕s硬式罩幕之 9. 如申請專利範圍第7項所迷欽之及二。内連線製程，其中該金屬層係 < 使用夕層硬式罩幕之 10. 如申請專利範圍第：;4金屬層。内連線製程，其中藉由化學機、之使用多層硬式罩幕之 11· 一種具有多層硬式罩墓研磨來平坦化該金屬層。一基底，其具有一元件區及_半、‘體。裝置，包括：具有一第一開口圖案以作為_ :對準區，其中該對準區丁竿標記；

0548-A50106-TWF(4.5) ； 92219 ； spin.ptd 1248115 六、申請專利範圍一介電層，設置於該基底上方旅填入该第一開口圖案中，其中位於該元件區之該介電層具有複數接觸窗；第—複晶矽層、氧化矽層、及第二複晶矽層依序設置於該介電層上，以作為該多層硬式罩纂，其中位於該元件區之該多層硬式罩幕具有複數孔洞以露出該等接觸窗且位於該第一開口圖案上之該多層硬式罩幕具有一第二開口圖案以露出該第一複晶矽層；一阻障層，順應性設置於該多層硬式罩幕上及該等接觸窗與該第二開口圖案之内表面；以及一金屬層，設置於該阻障層上方旅填滿該等接觸窗及該弟一*開口圖案。 1 2 ·如申請專利範圍第1 1項所述之具有多層硬式罩幕之半導體裝置，其中該介電層包括硼磷矽玻璃及四乙基矽酸鹽所構成的氧化物之任一種。 1 3 ·如申請專利範圍第丨丨項所述之具有多層硬式罩幕之半導體裳置，其中該第一複晶石夕層之厚度小於該第二複晶矽層。 1 4 ·如申請專利範圍第1丨項所述之具有多層硬式罩幕之+導體裝置’其中該第一複晶矽層之厚度在3〇〇到5〇〇埃的範圍，且該第二複晶矽層之厚度在4 〇〇到6 〇〇埃的範圍。 1 5 ·如申請專利fe圍第1丨項所述之具有多層硬式罩幕之半導體裝置，其中該氧化矽層之厚度在1〇〇到2〇〇埃的範圍。 1 6 ·如申請專利範圍第1 1項所述之具有多層硬式罩幕

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1248115 六、申請專利範圍之半導體裝置，其中該等接觸窗係包括位元線接觸窗、閘極接觸窗、及基底接觸窗之任一種。 1 7 .如申請專利範圍第1 1項所述之具有多層硬式罩幕之半導體裝置，其中該阻障層包括鈥及氮化鈦。 1 8 .如申請專利範圍第1 1項所述之具有多層硬式罩幕之半導體裝置，其中該金屬層係一鎢金屬層。

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