TWI248190B - Integrated circuit substrate with conductive ring and semiconductor device integrated with the substrate - Google Patents

Description

1248190 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種具導電環之積體電路承載板，尤 指一種在積體電路承載板上設置有接地環與電源環之承載 板結構與整合該承載板之半導體裝置。 【先前技術】 球柵陣列式（Bal 1 Grid Array, BG A )為一種先進的半 ，體晶片封裝技術，其特點在於採用一基板來安置半導體 晶片，並於該基板背面植置複數個成柵狀陣列排列之銲球 (Solder Ball)，使相同單位面積之半導體晶片承載件上 :以容納更多輸入/輸出連接端（I/〇 c〇nnecti〇n)以符合 咼度集積化（Integration)之半導體晶片所需，以 些銲球將整個封裝單元銲結及電性連接至外部之印0刷電路 板。 導體：ί ί ΐ由！數銲球與外界電性連接的球栅陣列式半 以；：；安善發揮半導體晶片之功能，其載板的電路 ^高刀成電源供應（Power Supply)、接地（Gr〇und)及訊 唬（S 1 g n a 1 )傳遞等功能。 合在=上：匕專利第5,581，122號案所揭露，-般即 (Power Ring)箄導雷搢丨” ^上 g ”电愿τ 笼。士楚 ：一 ^及汛號銲線墊（Signal Fingers) 等。如弟1圖所示，該丰莫雜 t曰區u P 牛V體、、、σ構1係於一基板11上表面之 多π始1域上佈設一接地環11卜—電源環112以及 3;並另安置一配置有多數接地鲜墊 ” ’干1 2 2以及訊號銲墊1 2 3之半導體晶片丨2至該

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第6頁 1248190 五、發明說明（2) 置晶區1 1 0上，以利打線作業完成後形成多數接地線1 3 1、 電源線1 3 2以及訊號線1 3 3。使該接地線1 3 1電性連接該半 導體晶片1 2之接地銲墊1 2 1至該基板1 1之接地環1 1 1上，而 該電源線1 3 2則電性連接該半導體晶片1 2之電源銲墊1 2 2至 該基板1 1之電源環1 1 2上，且該訊號線1 3 3則電性連接該半 導體晶片1 2之訊號銲墊1 2 3至該基板1 1之訊號銲線墊1 1 3 上。復於後續製程中以一封裝膠體（未圖示）覆蓋於該基板 上表面’並以多數銲球（未圖示）植接到基板之下表面，俾 使每一銲球藉基板下表面上之導電跡線（未圖示）與其所連 接之接地環111、電源環1丨2、以及訊號銲線墊π 3電性連 接’以供該半導體封裝件1與外部裝置導電銲結後，該半 導體封裝件1可藉該接地環1 11及電源環1 1 2維持該半導體 晶片1 2之電性品質，並使該半導體晶片i 2運作時得以透過 该接地環1 1 1與電源環Π 2傳遞電荷及供電。相關技術亦可 參閱美國專利第5, 686, 69 9及5, 801，440。 ^ 另’隨著現今更輕薄短小亦更複雜之電子裝置需求之 增加，半導體封裝結構之發展逐漸朝向晶片尺寸之 i隹，田 A _ 土月y 、丘_匕’如何有效利用積體電路承載板日趨縮短之空間 3 2 Γ f線密度之規劃，係已成為積體電路承載板業界一 p，课ί L繁此，一般業界在作積體電路承載板之設計 日Γί常縮短該接地環與電源環等導電環間之間距以及今 %與訊號銲線墊之間距，藉由減少其所佔用積體電路 =反之面積，進而得以提供多餘面積以供佈設高密度線 ，同時達到半導體裝置之輕薄短小化。

1248190 五、發明說明（3) 請參閱第2圖所示，惟當縮減該導電環間之間距或該 導電環與銲線墊之間距至小於約2 0 〇微米時，由於製程能 力之因素’使後續用以覆蓋於積體電路承載板2表面線路 之拒銲層（Solder mask) 20無法精確分布於導電環21之 間，而使該些導電環2 1間之積體電路承載板表面曝露於外 界。然而於後續在該積體電路承載板2上接置半導體晶片 2 2，並透過多數之導線2 3將該半導體晶片2 2電性連接至該 積體電路承載板2時’對應於該積體電路承載板2之電性連 接端在愈外側之導線23而言，相對該導線23之長度與高度 愈大，且通常該些導線2 3亦會橫跨越有導電環2 1，致使導 線2 3容易因下垂而誤觸到該導線2 3下方未覆蓋有拒銲層2 〇 之導電環21’因而造成短路現象之發生，嚴重影響製程之 信賴性。 請參閱第3圖所示，鑒於前述問題，於美國專利第 6，4 4 9，1 6 9號中雖述及於例如接地環與電源環等導電環3 1 間覆蓋有拒銲層3 0，藉以支推下垂之導線3 3以避免產生導 電環3 1間之短路。惟如前所述，在半導體裝置要求輕薄短 小前提下，導電環間之間距已儘量縮短，使得彼此導電環 間並無足夠空間可供設置拒銲層，況且受制於製程能力二 ^素’亦無法在導電環間設置有拒銲層，造成該項專利之 實際產業可應用性明顯不足。 因此’如何在考量半導體襄置之輕薄短小前提下，避 免導線接觸不同之導電環造成短路之問題，以提供產業有 效應用性實為現今產生亟待努力解決課題。 〃

1248190 五、發明說明（4) 【發明内容】 鑒於以上所述習知技術之 提供一種具導電環之積體電路 導體裝置，藉以提供產業界在 片與積體電路承載板時，避免 接觸而導致短路問題。 本發明之另一目的係提供 載板與整合該承載板之半導體 積體電路承板之面積，進而得 密度線路，同時達到半導體裝 為達上揭及其它目的，本 體電路承載板，係包括：一積 導電環’係設置於該積體電路 利用導線以電性連接該積體電 該導線通過該導電環上方之位 凹之結構。 ^--------- 缺點’本發明之主要目的係 承載板與整合該承載板之半 利用導線電性連接半導體晶 導線與承载板之導電環相互 一種具導電環之積體電路承 裝置’以減少導電環所佔用 以提供多餘面積以供佈設高 置之輕薄短小發展趨勢。 發明揭露一種具導電環之積 體電路承載板；以及至少一 承載板上，其特徵在於後續 路承載板與電子元件時，在 置處，選擇性形成有部分内 本發明亦揭露 禋土合具有導電環之積 之半導體裝置，係包括：一浐駚二％來 < 傾.脰电格艰载板 承載板包含有置晶區盥非置=F电路承載板，該積體電路 至少-導電環與複數電』:於該非置晶區上形成有 片’係設置於該積體電路承載板之：f ^一 f導體晶 上方之位置處選擇性形==導電環於該導線通過其 风有邙分内凹之結構。其中，該導

電環與電性連接墊，豆转接至邊積體電路承載板之導 1248190 五、發明說明（5) 電環之内凹結構係可利用形成在該積體電路承載板上之拒 鲜層延伸覆蓋住部分導電環所形成，亦或於該積體電路承 載板製程中，於預設位置上藉由線路圖案化製程以形成該 内凹結構。 因此，本發明之具導電環之積體電路承載板與整合該 承載板之半導體裝置特點主要係於積體電路承載板設置有 接地環或導電環等導電環之環周上，對應於例如半導體晶 片等電子元件欲與該承載板電性連接之導線通過處形成有 内凹之結構，藉以提供絕緣或縮減該導線之通過路徑上所 可能接觸到導電環之面積，進而避免短路問題之發生。 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 式，熟習此技藝之人士可由本說明書所揭示之内容輕易地 瞭解本發明之其他優點與功效。本發明亦可藉由其他不同 的具體實施例加以施行或應用，本說明書中的各項細節亦 可基於不同觀點與應用，在不悖離本發明之精神下進行各 種修飾與變更。 請參閱第4及5圖，為本發明具導電環之積體電路承載 板與整合該承載板之半導體裝置示意圖。其中，須注意的 是，該等圖式均為簡化之示意圖，僅以示意方式說明本發 明之承載板架構。惟該等圖式僅顯示與本發明有關之元 件，其所顯示之元件非為實際實施時之態樣，其實際實施 時之元件數目、形狀及尺寸比例為一種選擇性之設計，且 其元件佈局型態可能更行複雜。

17763石夕品· ptd 第10頁 1248190 五、發明說明（6) 該積體電路承載板4可為一單層或多層之電路板，且 為保護形成於该積體電路承載板4表面之圖案化線路，一 般係會在該積體電路承載板4上形成有一例如拒銲層之圖 案化絕緣保護層4 0，以使該絕緣保護層4 〇形成有開口以外 露出該積體電路承載板4之電性連接端，在該積體電路承 載板上表面之電性連接端即可包括有複數個導電環4丨與電 性連接塾42。另，為達到半導體裝置之輕薄短小化，通常 該導電環4 1間之間距可能小於2 0 (^數米，而於該導電環4 i 間並未佈設有絕緣保護層4 0。 在該積體電路承載板4之上表面形成有置晶區“與非 置晶區4b，在該環繞該置晶區4a周圍之該非置晶區4b上形 成有複數之i笔環4 1 ’其中δ亥導電環4 1包括有接地環 (Ground Ring)4 la與電源環（P0Wer Ring)41b，且在非置 曰曰區4 b上之或些導電環4 1外圍形成有複數個例如訊號銲線 塾（Signal Fingers)之電性連接墊42。此外，雖在該圖式 中僅係顯示一接地環與一電源環，惟可依實際積體電路承 載板之電性需求加以變更該導電環之種類與數量，而非以 该圖式為限。 在本發明之較佳實施例中該環繞該置晶區4明圍之接 =環電源環41b等導電環41本身係呈筆直環形，惟在 環41旗電源環41b等導電環41之部分預設位置上， 产1伖盍於該積體電路承載板4表面之置晶區4碘該接地 ^ a間之絕緣保護層4〇延伸覆蓋住該接地環之部分環 -，俾使該接地環413於外觀上視為形成有複數之内

1248190 五、發明說明（7) 凹結構4 1 0。 如此/即可在該積體電路承載板4之置晶區4 a上接置 有例^半V體晶片4 3等電子元件，其中，在該半導體晶片 4 3之電路面上形成有多數之接地銲墊（Ground Pad) 4 3a、 電源銲墊（Power Pad)43b、以及訊號銲墊（Signal P a d ) 4 3 c ’且该半導體晶片4 3係以其非電路面藉一膠黏劑 ，置於該置晶區4a上。而在利用複數條導線44將該半導體 晶片43之接地鲜塾43a與電源銲墊43b電性連接至積體電路 承載板4之接地環41旗電源環41b等導電環41時，由於導 線γ電性連接至距離較遠之電源環4丨加寺，該導線44勢必 會検跨至該接地環4 1 a上方，為避免因導線44下垂使該電 性連接該半導體晶片43與電源環41b之導線44誤觸至該接 ^環41 a導致短路，即可利用該接地環4U於其上方通過有 ‘線4 4之位置處藉由先前延伸覆蓋之絕緣保護層4 〇所形成 j内凹結構4 1 0來提供絕緣效果，藉以有效解決該導線4 4 誤觸該接地環4 1 a所產生之短路問題。 依+上述方式’同樣地，於該半導體晶片4 3之訊號銲墊 4 3 c上藉由導線4 4以電性連接至該積體電路承載板4之電性 ，接墊4 2犄，亦可預先在該積體電路承载板之距離該電性 連j墊42較近之電源環411)之環周上，利用接地環41a與電 源環4^外側之絕緣保護層4〇延伸覆蓋住部分電源環41b位 =(如第6圖所示），甚或同時使該絕緣保護層4 〇覆蓋住部 分$地環4 1 a與導電環4 1 b位置（如第7圖所示），以形成内 凹結構4 1 0而提供絕緣效果，如此，即可避免電性連接該

矽品· pM 第12頁 1248190 五、發明說明（8) 半 導 導體晶片43與電性連接墊之導線44橫跨誃 雷環4 1 h之t方拉 ^ ~ & 4 1 a與 私％ 4 i D之上万日寸，因下垂而誤觸該接 4 1 b而產生短路問題。 衣1 aM導電環 後續在該半導體晶片43與積體電路承載板4完成 導接後即可利用杈壓（Molding)作業以於該積體電路^載 板4之上表面覆盍有封裝膠體（未圖示）， 用M包覆住該丰 導體晶片4 3及該導線4 4，而免受外界水氣戎、、云、、九 ^礼我巧染物侵害，

並於該積體電路承載板之下表面利用植球作業（b 1 1 Imp lan tat ion)植接銲球（未圖示）以將該半導體晶片斑外 部裝置，如印刷電路板電性連結。 _ U 因此，本發明之具導電環之積體電路承載板盥敕a兮 承載板之半導體裝置特點主要係於積體電路承载板ς ^ 接地環或導電環等導電環之環周上，對應於例如半$體晶 片等電子元件欲與該承載板電性連接之導線通過處利^: 成於該積體電路承載板表面上之絕緣保護層以延伸覆蓋住 部分導電環以形成有内凹結構’藉以提供該導線與^所橫 跨之導電環間絕緣效果，進而避免短路問題之發^ 了 ’、 再者，於本發明先前所述之實施例中，形成於該導電 環之内凹結構，係利用位於該些導電環外圍之絕緣^護層 所延伸覆蓋住部分導電環而成’因此對於現今更輕薄短小 亦更複雜之電子裝置而言’無需在導電環間另形^有絕緣 保護層，而可縮短該導電環間之間距以及該導電環盥銲線 墊之間距’藉由減少其所佔用積體電路承板之面積了進而 得以提供多餘面積以供佈設咼猎度線路，同時達到半導^^

1248190 五、發明說明（9) 裝置之輕薄短小化。 當然，如第8圖所示，若製程中未受限於該積體電路 承載板4之空間限制，係可在該導電環4 1間形成有絕緣保 護層4 0，並使其延伸覆蓋於部分導電環4 1上而形成有内凹 結構4 1 0，藉以提供絕緣保護，俾於該半導體晶片4 3利用 導線4 4電性連接至該積體電路承載板4時得以避免該導線 4 4誤觸該導電環4卜 此外，該導電環之内凹結構除可利用形成在該積體電 路承載板上之拒銲層延伸覆蓋住部分導電環所形成，亦可 於該積體電路承載板製程中，即在導電環預設位置上藉由 線路圖案化製程以形成有内凹結構。而以上所述僅為本發 明之較佳實施例而已，並非用以限定本發明之實質技術内 容範圍，本發明之實質技術内容係廣義地定義於下述之申 請專利範圍中，任何他人完成之技術實體或方法，若是與 下述之申請專利範圍所定義者係完全相同，亦或為同一等 效變更，均將被視為涵蓋於此申請專利範圍中。

17763石夕品.ptd 第14頁 1248190 圖式簡單說明 【圖式簡單說明】 第1圖係習知在基板上設置有導電環以及訊號銲線墊 之半導體裝置之示意圖； 第2圖係習知半導體裝置之導線誤觸到導電環而造成 短路現象之剖面示意圖； 第3圖係習知美國專利第6，4 4 9，1 6 9號中於導電環間覆 蓋有拒銲層藉以支撐下垂導線之剖面示意圖； 第4圖係本發明之具有導電環之積體電路承載板示意 圖， 第5圖係本發明之整合具有導電環之積體電路承載板 之半導體裝置示意圖； 第6圖係本發明之整合具有導電環之積體電路承載板 之半導體裝置另一實施態樣示意圖； 第7圖係本發明之整合具有導電環之積體電路承載板 之半導體裝置另一實施態樣示意圖；以及 第8圖係本發明之整合具有導電環之積體電路承載板 之半導體裝置另一實施態樣示意圖。 1 半 導 體 封 裝件 11 基 板 110 置 晶 區 111 接 地 環 112 電 源 環 113 訊 號 銲 線塾 12 半 導 體 晶 片 121 接 地 銲 墊 122 電 源 銲 墊 123 訊 號 銲 墊 131 接 地 線 132 電 源 線

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圖式簡單說明 133 訊號線 2 積體電路承載板 20 拒鲜層 21 導電環 22 半導體晶片 23 導線 30 拒銲層 31 導電環 33 導線 4 積體電路承載板 4a 置晶區 4b 非置晶區 40 絕緣保護層 41 導電環 410 内凹結構 41a 接地環 41b 電源環 42 電性連接墊 43 半導體晶片 43a 接地銲墊 43b 電源銲墊 43c 訊號銲墊 44 導線 17763石夕品.ptd 第16頁

Claims (1)

1248190 六、申請專利範圍 1. 一種具導電環之積體電路承載板，係包括： 一積體電路承載板；以及 至少一導電環，係設置於該積體電路承載板上， 其特徵在於後續利用導線以電性連接該積體電路 承載板與接置於該積體電路承載板上之電子元件時， 在該導電壞上橫跨有該導線處選擇性形成有内凹結 構。 2. 如申請專利範圍第1項之具導電環之積體電路承載板， 其中，該積體電路承載板為單層及多層電路板之其中 一者。 3. 如申請專利範圍第1項之具導電環之積體電路承載板， 復包括有複數電性連接墊係形成於該導電環外圍。 4. 如申請專利範圍第1項之具導電環之積體電路承載板， 其中，該導電環為接地環與電源環。 5. 如申請專利範圍第1項之具導電環之積體電路承載板， 復包括有圖案化絕緣保護層，係形成於該積體電路承 載板表面。 6. 如申請專利範圍第1或第5項之具導電環之積體電路承 載板，其中，該導電環本身係呈筆直環形，而在該導 電環上之内凹結構，係利用覆蓋於該積體電路承載板 表面之絕緣保護層延伸覆蓋住部分該導電環所形成。 7. 如申請專利範圍第6項之具導電環之積體電路承載板， 其中，延伸覆蓋住該部分導電環之絕緣保護層係位於 該導電環之外側。

17763石夕品.ptd 第17頁 1248190 六、申請專利範圍 8. 如申請專利範圍第6項之具導電環之積體電路承載板， 其中，延伸覆蓋住該部分導電環之絕緣保護層係位於 相鄰導電壞間。 9. 如申請專利範圍第1項之具導電環之積體電路承載板， 其中’該導電ί哀之内凹結構係利用在該積體電路承載 板製程中，即在導電環預設位置上藉由線路圖案化製 程加以形成。 1 0. —種整合具有導電環之積體電路承載板之半導體裝 置，係包括： 一積體電路承載板，該積體電路承載板包含有置 晶區與非置晶區，於該非置晶區上形成有至少一導電 環與複數電性連接墊；以及 至少一半導體晶片，係設置於該積體電路承載板 之置晶區上，且該半導體晶片係措由多數導線以電性 連接至該積體電路承載板之導電環與電性連接墊， 其特徵在於該導電環於該導線通過其上方處選擇 性形成有内凹結構。 11.如申請專利範圍第1 0項之整合具有導電環之積體電路 承載板之半導體裝置，其中，該積體電路承載板為單 層及多層電路板之其中一者。 1 2 .如申請專利範圍第1 0項之整合具有導電環之積體電路 承載板之半導體裝置，其中，該導電環為接地環與電 源環。 1 3 .如申請專利範圍第1 0項之整合具有導電環之積體電路

17763矽品.ptd 第18頁 1248190 六、申請專利範圍 承載板之半導體裝置，復包括有圖案化絕緣保護層， 係形成於該積體電路承載板表面。 1 4 .如申請專利範圍第1 0或第1 3項之整合具有導電環之積 體電路承載板之半導體裝置，其中，該導電環本身係 呈筆直壞形’而在該導電壞上之内凹結構’係利用覆 蓋於該積體電路承載板表面之絕緣保護層延伸覆蓋住 部分該導電壞所形成。 1 5 .如申請專利範圍第1 4項之整合具有導電環之積體電路 承載板之半導體裝置，其中，延伸覆蓋住該部分導電 環之絕緣保護層係位於該導電環之外側。 1 6 .如申請專利範圍第1 4項之整合具有導電環之積體電路 承載板之半導體裝置，其中，延伸覆蓋住該部分導電 環之絕緣保護層係位於相鄰導電環間。 1 7.如申請專利範圍第1 0項之整合具有導電環之積體電路 承載板之半導體裝置，其中，該導電環之内凹結構係 利用在該積體電路承載板製程中，即在導電環預設位 置上藉由線路圖案化製程加以形成。

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