TWI248184B - High frequency semiconductor device, method for fabricating the same and lead frame thereof - Google Patents

Description

1248184 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於一種高頻半導體封裝件及其製法與其導 線架，尤指一種可進行高頻輸入/輸出的高頻半導體封裝 件及其製法與其導線架 【先前技術】 隨著電子工業的進步與數位時代的來臨，消費者對於 電子產品之功能要求亦日漸增多，因此，如何突破半導體 製造與積體電路設計之技術，以製成功能更為強大之高頻 晶片，顯然已成為今日研究上的重要課題，對半導體封裝 技術而言，所面臨之挑戰即在於該類高頻晶片之訊號傳送 設計，以避免晶片封裝完成後，受限於封裝技術而致使其 高頻訊號的傳輸效能大為降低，特別係對以導線架 (Leadframe)為晶片承載件之半導體封裝件而言，更可能 因其導線架設計而影響高頻產品之效能，成為導線架封裝 技術的一大瓶頸。 傳統以導線架為晶片承載件之半導體封裝件，例如四 方扁平式半導體封裝件（Quad Flat Package， QFP)、四方 扁平無導腳式（Quad Flat Non-leaded， QFN)或小外型封 裝件（SOP，Small Outline Package)等半導體封裝件，其 製作方式均係如第3圖所示，在一具有晶片座6 1 ( D i e β P a d )及多數導腳6 2 ( L e a d )之導線架6 0上黏置一半導體晶 ，片63，復藉多數銲線64 (Wire)電性連接該晶片63表面上 之銲墊6 5 ( P a d )與其對應之多數導腳6 2，而以一封裝膠體 6 6包覆該晶片6 3及銲線6 4而形成一半導體封裝件，同時，

]76]]矽品.ptd 第7頁 1248184 五、發明說明（2) 亦可設計使該晶片座6 1之一表面外露於該封裝膠體6 6外， 而成為一晶片座外露式（Exposed Pad)封裝件，以藉該晶 片座6 1加速散逸該晶片6 3上之熱量。 然而，此類封裝件之訊號傳遞路徑係如圖示經晶片 6 3、銲線6 4、導腳6 2而傳遞至例如印刷電路板等外部電子 裝置上，其訊號傳遞路徑顯然過長，且由於該晶片6 3與印 刷電路板並非位於同一平面上，亦使得該些導腳6 2勢必得 形成一彎折設計，更無縮短長度之設計空間，故而，對於 ‘2G Hz以上之高頻產品而言，此類習知封裝方法即難符其 f 號傳輸需求’而成為南頻晶片封裝上的一大障礙。 因此，高頻晶片之封裝只得使用例如球柵陣列（BG A ) 或覆晶式球栅陣列（FCBGA)等高階封裝技術，而藉此些技 術所使用之基板（S u b s t r a t e )，由其上、下表面之線路佈 局進行快速的訊號傳輸，以符高頻晶片的低傳導路徑之需 求；然而，基板之單價遠較導線架為高，且於基板表面上 進行精密線路佈局亦遠不若導線架上的打線作業來得容 易，故而若相較於導線架之封裝方法，採用此類封裝技術 顯然將大幅提升其整體封裝成本（基板單價往往佔整體成 本之一半以上）與製程複雜度，對原本設計/製造成本即較 ^的高頻晶片而言，更形成量產上的一大問題，亦使得整 體供應鏈中的成本難以降低。 Λ 因此，習知上亦發展出改變導線架設計以縮短訊號傳 輸路徑之方法，試圖解決此一高頻產品問題，其係如美國 專利第6, 3 4 8, 7 2 6號案所示，提出一種如第4Α圖之上視圖

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fill ·· ? 176]]矽品· ptd 第8頁 1248184 五、發明說明（3) 所示的無導腳式導線架70 (Leadless Leadframe)，包括 一晶片座7 ；L、多數環設於該晶片座7 1周圍的導電墊7 2、以 及用以連接該導電墊的繫條73 (Tie Bar)，且該導線架70 之角緣位置係形成有將該導電墊7 2連接至框架7 4上的支撐 條7 5 ( S u ρ ρ 〇 r t B a r )，因此，此一導線架7 0即可如第4 B圖 之半導體封裝件8 0所示，而將高頻晶片8 1黏置於該晶片座 7 1上，並以銲線8 2電性連接至所對應之導電墊7 2，進而以 一封裝膠體8 3包覆該晶片8 1、銲線8 2、與部分導線架7 0， 而令各導電墊7 2之底面外露出該封裝膠體8 3外，再切除用 以連接各導電墊7 2之繫條7 3令其彼此電性分離，即可藉由 該導電墊7 2之設計，令高頻訊號經晶片8卜銲線8 2、導電 墊7 2而傳至外界印刷電路板，大幅縮短其訊號傳導路徑， 解決習知導線架導腳過長之問題。 然而，此一封裝結構雖可解決訊號傳輸之困擾，然卻 也衍生了其他的製程問題，因此類導線架7 0僅係藉由其四 角緣位置的支撐條7 5與框架7 4連接，加以導線架7 0之厚度 甚薄，故而極易影響其平面度，而令外緣導電墊7 2與内部 導電墊7 2呈現不共面之情況，導致打線（W i r e Β ο n d i n g )作 業難以精確進行，並令外緣導電墊7 2與銲線8 2間的連接品 質大幅降低，造成如第5圖所示的斷線缺失c，因此，此一 '設計雖可縮短訊號傳輸路徑，然若導電墊7 2與銲線8 2間出 現斷線現象，則同樣難以進行高頻訊號之傳輸；再者，相 較於習知導線架，此類特製導線架7 0亦有製程複雜與成本 高昂之問題，形成量產上的限制，顯然難符高階產品大量

]76]]矽品.ptd 第9頁 1248184 五 、發明說明 (4) 製 造 之 需 求 〇 综 上 所 述 即 知 如 何 開 發 出 一 種 尚 頻 半 導 體 封 裝 件 及 其 製 法 與 其 導 線 架 以 縮 短 南 頻 訊 號 之 傳 Ψμ 路 徑 同 時 復 解 決 成 本 與 電 性 連 接 品 質 等 習 知 問 題 ， 確 已 為 此 類 研 發 領 域 所 需 迫 切 解 決 之 課 題 〇 [ 發 明 内 容 ] 因 此 本 發 明 之 一 § 的 即 在 於 提 供 — 種 可 縮 短 南 頻 訊 號 傳 m 路 徑 的 南 頻 半 導 體 封 裝 件 及 其 製 法 與 其 導 線 架 〇 - 本 發 明 之 復 一 § 的 在 於 提 供 一 種 低 成 本 的 高 頻 半 導 體 > 裝 件 及 其 製 法 與 其 導 線 架 〇 本 發 明 之 另 一 § 的 在 於 提 供 — 種 導 線 架 不 致 產 生 翹 曲 的 高 頻 半 導 體 封 裝 件 及 其 製 法 與 其 導 線 架 〇 本 發 明 之 又 一 § 的 在 於 提 供 一 種 具 有 銲 線 連 接 品 質 的 南 頻 半 導 體 封 裝 件 及 其 製 法 與 其 導 線 架 〇 本 發 明 之 再 一 0 的 在 於 提 供 一 種 製 程 簡 易 的 頻 半 導 體 封 裝 件 及 其 製 法 與 其 導 線 架 〇 為 達 前 述 及 其 他 S 的 ， 本 發 明 所 提 供 之 南 頻 半 導 體 封 裝 件 ， 係 包 括 ； 具 有 一 晶 片 座 與 多 數 之 導 腳 的 導 線 架 多 數 南 頻 電 性 連 接 部 係 形 成 於 該 晶 片 座 之 周 圍 而 與 該 晶 片 性 分 離 ； 具 有 一 作 用 表 面 與 一 非 作 用 表 面 的 晶 片 並 以 其 非 作 用 表 面 接 置 於 該 晶 片 座 上 5 且 該 作 用 表 面 上 係 分 “別 具 有 頻 m 入 /輸出端與非高頻輸入丨 m 出 端 ; 多 數 銲 線 5 係 用 以 電 性 連 接 該 晶 片 之 非 南 頻 毕刖 入 /輸出端與該導 腳 ， 並 用 以 電 性 連 接 該 曰 BB 片 之 頻 m 入 /輸出端與該高頻

]76]]石夕品· ptd 第]0頁 1248184 五、發明說明（5) 電性連接部；以及一封裝膠體，係包覆該晶片、銲線、部 份南頻電性連接部與部份導線架，以令该晶片座上未接置 晶片之表面與該高頻電性連接部上未接置銲線之表面均外 露出該封裝膠體外。 本發明所提出之高頻半導體封裝件製法，其步驟則係 包括：製備一導線架，係具有一晶片座與多數之導腳，且 該晶片座周圍係延伸有多數高頻電性連接部；以一絕緣件 連接該高頻電性連接部與晶片座；部份移除該高頻電性連 接部，以令該高頻電性連接部與該晶片座電性分離；於該 晶片座上接置一晶片，且該晶片之作用表面上係分別具有 高頻輸入/輸出端與非高頻輸入/輸出端；以多數銲線電性 連接該晶片之非高頻輸入/輸出端與該導腳，並電性連接 該晶片之高頻輸入/輸出端與該高頻電性連接部；以及進 行模壓製程以填充一封裝膠體，而使該封裝膠體包覆該晶 片、銲線、絕緣件、部份高頻電性連接部與部份導線架， 並令該晶片座上未接置晶片之表面與該高頻電性連接部上 未接置銲線之表面均外露出該封裝膠體外。 同時，本發明所提出之導線架，係包括：一晶片座； 多數導腳，係形成於該晶片座之周圍；以及多數高頻電性 連接部，係形成於該晶片座與該導腳之間而與該晶片座電 性分離。 前述之高頻電性連接部係均藉絕緣件而與該晶片座連 接，使其不與該晶片座直接接觸且電性分離，而該絕緣件 則可使用一非導電膠片（Tape);其作法係先將該高頻電性

]761 ]石夕品.ptd 第]1頁 1248184 五、發明說明（6) 連接部上分別定義成銲線接置段、絕緣件黏接段與待移除 段，且令該晶片座之周圍延伸有多數凸出部，而可藉該絕 緣件黏接於該絕緣件黏接段與該凸出部上，以連接該高頻 電性連接部與晶片座，進而移除該待移除段，俾使該電性 連接部與該晶片座電性分離。 此外，該高頻電性連接部係分別形成於該晶片座周圍 各邊且與該晶片座共平面，而該多數高頻電性連接部係與 鄰近之多數導腳呈間隔排列，至於該高頻電性連接部之設 •計位置、數量、形狀與尺寸，則視封裝件與晶片之種類或 「求而定，並無一定限制。 綜上所述，本發明之特徵即係於導線架上形成與其晶 片座共平面的高頻電性連接部，以藉絕緣件之黏接與移除 步驟，令該高頻電性連接部與該晶片座電性分離且外露出 封裝膠體，從而可藉該高頻電性連接部縮短高頻訊號的傳 輸路徑，解決習知上無法以導線架進行高頻晶片封裝之問 題。 【實施方式】 以下係藉由特定的具體實例說明本發明之實施方式， 熟悉此技藝之人士可由本說明書所揭示之内容輕易地暸解 十發明之其他優點與功效。本發明亦可籍由其他不同的具 體實例加以施行或應用，本說明書中的各項細節亦可基於 ，同觀點與應用，在不悖離本發明之精神下進行各種修飾 與變更。 第1 Α至1 Ε圖即為本發明所提出之高頻半導體封裝件的

]76Π石夕品.ptd 第12頁 1248184 五、發明說明（7) 較佳貫施例製法，首先，如第丨A圖所示製備— 、 10，係具有一晶片座11與多數之導腳1 2，且复:二導線架 知導線架相同，惟該方型晶片座Η之周圍四逆！：係與習 伸有多數與該晶片幻i共平面的高頻電性連接；二分別延 部30，其中，該高頻電性連接部2〇與凸出部—，凸出 列，且該高頻電性連接部2〇上係分別區分成銲、纟、隔排 ,2 0 a、膠片黏接段2 〇 b與待移除段2 〇 c，而該高 #又 部2〇之長度係較該凸出部3〇為長，以令該凸連接 •僅及於該高頻電性連接部2〇之膠片黏接段2〇b ^長度 $出部3 0之位置係對應於鄰接之多數導腳丨2位置，: 高頻電性連接部2 0亦與該導腳丨2呈間隔棑列；接著，^二 1 B圖，以四絕緣膠片3 5分別黏貼於該晶片座i }四邊緣之= 圍位置，而使同一邊上的各高頻電性連接部2 〇與凸出部3 〇 相互連接’且έ亥修片3 5係如圖所示，黏貼於該高頻電性連 接部2 0之膠片黏接段2 〇 b與該凸出部3 0之前端3 0 a上，而使 。亥膠片3 5仍與该晶片座1 1之邊緣相隔一距離（該距離即該 南頻笔性連接部2 0之待移除段2 0 c的長度），同時，該膠片 3 5亦可使用其他可黏貼之絕緣件代替之；再如第1 [圖，以 刀具移除切斷每一高頻電性連接部2 〇上的待移除段2 〇 c， 而使每一高頻電性連接部2 〇均僅餘下該銲線接置段2 〇 a與 ^片黏接段2 0 b，此時，該高頻電性連接部2 0將不再與該 f片座1 1直接接觸，而僅藉由該膠片3 5間接連接至該凸出 部=與晶片座1 1，且由於該膠片3 5係為一絕緣材料，故而 & % #亥多數高頻電性連接部2 0將與該晶片座1 1呈電性分離

]76]]矽品.ptd 第]3頁 1248184 五、發明說明（8) " ---- 之狀態二此即完成本發明所揭示之特製導線架1 〇。 接著如第1 D圖所示，將一高頻晶片4 〇以其非作用表 面40b黏接於前述特製導線架1〇的晶片座u上，/且該晶片 =用表面4 0 &上係分別具有高頻輸入/輸出（I / 〇)端4 1 片、1二:Ϊ人/輸出端42，該輸人/輪出端41、42亦即該晶 作用表面40a上之銲墊（Pad)，以依其 .出端4 1與A對庳之古相币連接5亥曰日片4 0之尚頻輸入/ 20a，俾使該、曰H 頻笔性連接部20的銲線接置段 導腳12舆夕卜界阳印刷電上^非高^訊號藉該銲線43傳輸至該 至該高頻電性冰:南頻訊號則藉該銲線43傳輸 高頻電性連㈣2〇m ”印刷電路板’此時’由於該 之傳輪路徑不若導胳爽彳異具 . 幅提升高頻訊號傳輸至外Π2來：長二而可大 以填充一封裝膠體50， j率，取後進订模壓製程 封裝膠體50包覆該曰月4 ° 0弟1£圖之剖視圖所示，令該 性連接部20與部份；：銲線'43:膠片35、部份高頻電 片4 0之下表面i } a、嗲古而使"亥晶片座1 1上未接置晶 ，表面2〇〇a、盘今導胳;笔性連接部20之銲線接置段 膠體50外，進;導腳段1綱露出該封裝 12外導腳段12a連接曰至:于尺£ /段2〇a下表面2〇〇a與導腳 ^ ^；ί ； ： ； ； " - ^ 晶“。之熱量，提升封裝；=表面⑴散逸該 1248184 五、發明說明（9) 因此，藉由本發明所提出之特製導線架1 0與其高頻電 性連接部2 0設計，即可令該晶月4 0上之高頻訊號自晶片4 0 經銲線4 3、高頻電性連接部2 0之銲線接置段2 0 a而快速傳 遞至外界，其傳輸路徑遠較經由導腳1 2傳送的非高頻訊號 來得短，而不再有習知上難以適用於高頻產品（大於2 G Η z )封裝的問題；同時，藉由此一設計，即可採用導線架 進行高頻晶片之封裝，而無需使用高成本且製造複雜的基 板封裝技術，更符業界之量產需求，亦不致如其他習知技 術般，出現導線架翹曲或銲線斷裂等習知問題，大幅提升 了現有產品的品質可靠性。 此外，本發明所揭示之導線架1 0中，該高頻電性連接 部2 0之設計亦非僅限於前述實施例之設計，其形成位置、 數量與尺寸端視晶片之種類與線路佈局而定，若晶片之設 計較為複雜且具有較多之高頻輸入/輸出端，則可設計較 多的高頻電性連接部2 0，反之，亦可如第2圖所示之第二 實施例，而僅於晶片座1 1之兩相對側邊上分別形成一高頻 電性連接部2 1 0，以適用於高頻輸入/輸出端較少之高頻晶 片4 1 0，更可減省導線架1 0之製造與加工成本。 綜上所述，本發明之特徵即係於習知導線架上形成與 其晶片座共平面的高頻電性連接部，以藉絕緣件之黏接與 移除步驟，令該高頻電性連接部與該晶片座電性分離且外 露出封裝膠體，從而可籍該高頻電性連接部縮短高頻訊號 的傳輸路徑，解決習知之問題，至於該高頻電性連接部之 設計位置、數量、形狀與尺寸，則均視封裝件與晶片之種

___ Π6]]石夕品.ptd 第15頁 1248184 五、發明說明（ίο) 類或需求而定，非屬本發明之限制。 上述實例僅為例示性說明本發明之原理及其功效，而 非用於限制本發明。任何熟習此項技藝之人士均可在不違 背本發明之精神及範疇下，對上述實施例進行修飾與變 化。因此，本發明之權利保護範圍，應如後述之申請專利 範圍所列。

]76]]矽品.ptd 第16頁 1248184 圖式簡單說明 【圖式簡單說明】 第1 A至1 E圖係本發明之高頻半導體封裝件的較佳實施 例製法流程圖，其中，第1 C圖係本發明所提出之導線架的 上視圖，而第1 E圖係本發明所提出之高頻半導體封裝件的 剖視圖； 第2圖係本發明所提出之導線架第二實施例之上視 圖； 第3圖係習知晶片座外露式封裝件之剖視圖； 第4 A圖係美國專利第6，3 4 8，7 2 6號案所揭示之導線架 上視圖， 第4 B圖係美國專利第6，3 4 8，7 2 6號案所揭示之半導體 封裝件剖視圖；以及 第5圖係第4 B圖之半導體封裝件發生翹曲與銲線斷裂 之示意圖。 10 導 線 架 11 晶 片 座 1 la 晶 片 座 下 表 面 12 導 腳 12a 外 導 腳 段 20 頻 電 性 連接部 20a 銲 線 接 置 段 20b 膠 片 黏 接 段 20c 待 移 除 段 2 0 0 a 銲 線 接 置 段下表面 ^21 0 高 頻 電 性 連 接部 30 凸 出 部 、30a 凸 出 部 前 端 35 膠 片 40 晶 片 40a 作 用 表 面 40b 非 作 用 表 面 41 頻 m 入 /輸出端

Π6 ]]石夕品.ptd 第17頁 1248184

圖式簡單說明 410 晶 片 42 非 頻 輸入/輸出端 43 銲 線 50 封 裝 膠 體 60 導 線 架 61 晶 片 座 62 導 腳 63 晶 片 64 銲 線 65 銲 墊 66 封 裝 膠 體 70 導 線 架 71 晶 片 座 72 導 電 墊 73 繫 條 74 框 架 75 支 撐 條 80 封 裝 件 1 晶 片 82 銲 線 83 封 裝 膠 體 C 銲 線 斷 裂 ]761]石夕品.ptd 第]8頁

Claims (1)

1248184 六、申請專利範圍 1 . 一種南頻半導體封裝件’係包括· 導線架，係具有一晶片座與多數導腳； 多數高頻電性連接部，係形成於該晶片座之周圍 而與該晶片座電性分離； 晶片，係具有一作用表面與一非作用表面，並以 其非作用表面接置於該晶片座上，且該作用表面上係 分別具有高頻輸入/輸出端與非高頻輸入/輸出端； 多數銲線，係用以電性連接該晶片之非高頻輸入/ 輸出端與該導腳，並用以電性連接該晶片之高頻輸入/ 輸出端與該高頻電性連接部；以及 封裝膠體，係包覆該晶片、銲線、部份高頻電性 連接部與部份導線架，以令該晶片座上未接置晶片之 表面與該高頻電性連接部上未接置銲線之表面均外露 出該封裝膠體外。 2. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 晶片座之周圍各邊係均分別形成有多數個與該晶片座 電性分離的高頻電性連接部。 3. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 高頻電性連接部係藉一絕緣件與該晶片座連接，而不 與該晶片座直接接觸。 4. 如申請專利範圍第3項之高頻半導體封裝件，其中，該 絕緣件係為·一^非導電膠片（T a p e )。 5. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 多數高頻電性連接部係與鄰近之多數導腳呈間隔排

J ]76]]石夕品.ptd 第19頁 1248184 六、申請專利範圍 列。 6. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 高頻電性連接部上係分別區分成銲線接置段與絕緣件 黏接段。 7. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 晶片座之周圍係延伸有多數凸出部。 8. 如申請專利範圍第3項之高頻半導體封裝件，其中，該 高頻電性連接部上係分別區分成銲線接置段與絕緣件 黏接段，該晶片座之周圍係延伸有多數凸出部，且該 絕緣件係分別黏接於該高頻電性連接部上之絕緣件黏 接段與該晶片座上之凸出部，以連接該高頻電性連接 部與晶片座。 9. 如申請專利範圍第1項之高頻半導體封裝件，其中，該 高頻電性連接部上未接置銲線之表面係電性連接至外 部印刷電路板。 1 0 .如申請專利範圍第1項之高頻半導體封裝件，其中，該 高頻半導體封裝件係為一晶片座外露式（E X ρ 〇 s e d P a d ) 封裝件。 1 1 . 一種高頻半導體封裝件之製法，其步驟係包括： 製備一導線架，係具有一晶片座與多數導腳，且 該晶片座周圍係延伸有多數高頻電性連接部； 以一絕緣件連接該高頻電性連接部與晶片座； 部份移除該高頻電性連接部，以令該高頻電性連 接部與該晶片座電性分離；

]761 ]石夕品.ptd 第20頁 1248184 六、申請專利範圍 於該晶片座上接置一晶片，且該晶片之作用表面 上係分別具有南頻輸入/輸出端與非南頻輸入/輸出 端； 以多數銲線電性連接該晶片之非高頻輸入/輸出端 與該導腳，並電性連接該晶片之高頻輸入/輸出端與該 高頻電性連接部；以及 進行模壓製程以填充一封裝膠體，而使該封裝膠 體包覆該晶片、銲線、絕緣件、部份高頻電性連接部 與部份導線架，並令該晶片座上未接置晶片之表面與 該高頻電性連接部上未接置銲線之表面均外露出該封 裝膠體外。 1 2.如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該晶片座之周圍各邊係均分別延伸有多數個高 頻電性連接部。 1 3 .如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該高頻電性連接部與該晶片座電性分離後，係 僅藉該絕緣件而與該晶X座連接。 1 4.如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該絕緣件係為一非導電膠片（T a p e )。 1 5.如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該多數高頻電性連接部係與鄰近之多數導腳呈 間隔排列。 1 6 .如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該高頻電性連接部上係分別區分成銲線接置

176]]矽品· ptd 第21頁 1248184_ 六、申請專利範圍 段、絕緣件黏接段與待移除段，並以該待移除段與該 晶片座直接連接。 1 7 .如申請專利範圍第11項之高頻半導體封裝件之製法， 其中，該晶片座之周圍係另延伸有多數凸出部。 1 8.如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該高頻電性連接部上係分別區分成銲線接置 段、絕緣件黏接段與待移除段，該晶片座之周圍係另 延伸有多數凸出部，而該絕緣件係分別黏接於該高頻 電性連接部上之絕緣件黏接段與該晶片座上之凸出 部，以連接該高頻電性連接部與晶片座。 1 9 .如申請專利範圍第1 6項之高頻半導體封裝件之製法， 其中，部份移除該高頻電性連接部時係移除掉該高頻 電性連接部上的待移除段。 2 〇 ·如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中，該高頻電性連接部上未接置銲線之表面係電性 連接至外部印刷電路板。 2 1 .如申請專利範圍第1 1項之高頻半導體封裝件之製法， 其中’該南頻半導體封裝件係為一晶片座外露式 (Exposed Pad)封裝件。 j . 一種導線架，係包括： 晶片座； 多數導腳，係形成於該晶片座之周圍；以及 多數高頻電性連接部，係形成於該晶片座與該導 腳之間而與該晶片座電性分離。

]76]]石夕品· ptd 第22頁 1248184 六、申請專利範圍 2 3 .如申請專利範圍第2 2項之導線架，其中，該晶片座之 周圍各邊係均分別形成有多數個與該晶片座電性分離 的高頻電性連接部。 2 4 .如申請專利範圍第2 2項之導線架，其中，該高頻電性 連接部係藉一絕緣件與該晶片座連接，而不與該晶片 座直接接觸。 2 5 .如申請專利範圍第2 4項之導線架，其中，該絕緣件係 為一非導電膠片（Tape)。 2 6 .如申請專利範圍第2 2項之導線架，其中，該多數高頻 電性連接部係與鄰近之多數導腳呈間隔排列。 2 7 .如申請專利範圍第2 2項之導線架，其中，該高頻電性 連接部上係分別區分成銲線接置段與絕緣件黏接段。 2 8 .如申請專利範圍第2 2項之導線架，其中，該晶片座之 周圍係另延伸有多數凸出部。 2 9 .如申請專利範圍第2 4項之導線架，其中，該高頻電性 連接部上係分別區分成銲線接置段與絕緣件黏接段， 該晶片座之周圍係另延伸有多數凸出部，而該絕緣件 係分別黏接於該高頻電性連接部上之絕緣件黏接段與 該晶片座上之凸出部，以連接該高頻電性連接部與晶 片座。

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