TWI248162B - Trench semiconductor device and method of forming the same - Google Patents
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Description
1248162 五、發明說明（1) 、【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法，特別是 有關於一種溝渠式電容及其製造方法。 二、【先前技術】
、“ f半導體裝置或者是記憶體元件中，時常採用電容作 為電荷儲存之用。許多記憶體元件，如動態隨機存取記憶 體(jynamiC Rand〇m Access Memory, DRAM)，將位元資料 以私f方式儲存於電容結構之中。隨著記憶體元件之積集 凰升兩，電谷結構也必須縮小。然而，電容結構的大 小通常期望以製程技術的解析度定義，但是同時又必須维 持記憶體元件所需要之最小記憶電容量。纟此兩者的考量 :有人提出了溝渠式電容的構想。藉由提供縱向的尺 六丄在：小儲存單元尺寸的前提下，加大表面積以增加電 谷里，達成體積縮小且仍維持電容量的要求。 但隨著記憶體元件的積集度繼續升高，受限於蝕刻的 溝渠深度的技術極限，無法無限制的向下延伸溝泪的严
j。如此-來’使得一般在70/9。nm製程時τ : 仟10//m以下的溝渠深度，有時甚 ^ 1此獲 J在王/、有b β Π1。同ith ，舍刹 用如光阻凹化、多次的回蝕刻製程定義 田 絲婷沾神X々道册.狂疋我寬谷、環頸部分及 後項的埋入式W的位置，使得實際作 部分的溝渠長度只有約6/zm，或甚4儲存電何的 渠式電容所具有垂直於基板面之側辟右 / 彳j壁有效利用長度，會無
1248162 五、發明說明（2) 法達到足夠的電容量。也就是說，光靠餘刻技術增加溝渠 的蝕刻深度，並無法有效的達到元件縮小化時所需的電容 要求。 因此，提供一種溝渠式半導體裝置及其製造方法，其 可充分利用基材内的溝渠深度，以有效增進溝渠式半導體 裝置的效能，是半導體製造的重要議題。 " 三、【發明内容】 本發明之一方面在於提供一種形成溝渠式半導體裝置 的方法，其有效地克服蝕刻溝渠製程的深度限制，以^ 溝渠式半導體裝置的效能。 曰 於一實施例，本發明提供 的方法’例如形成溝渠式電容 材係具有一表面。形成一遮罩 一溝渠於遮罩結構及基材内。 壁。而後，形成一電容於基材 上表面實質暴露遮罩結構之側 係與基材之表面共平面。形成 側壁’且環頸介電層暴露電容 導體栓塞於溝渠中，且導體栓 結構，以暴露基材及基材上之 長一磊晶層於基材上。 種形成溝渠式半導體裝置 ’本發明方法包含提供一基 結構於基材之表面上。形成 溝渠係暴露遮罩結構之一侧 内之溝渠中，且電容具有一 壁：較佳地，電容之上表面 一％頭介電層於遮罩結構之 ^上表面的一部份。形成一 :與電谷電連接。去除遮罩 ^頸介電層及導體栓塞。成
1248162 五、發明說明（3) ^ 形成電容之步驟包含以氣相摻雜方式，形成電容之一 第一電極於溝渠内；形成一電容介電層於第一電極上；以 及以導體材料填塞基材内之溝渠，以形成電容之一第二電 極=電容介電層上。此外，於形成電容之第一電極前，更 包含瓶狀化基材内之溝渠之步驟，使得瓶狀化溝渠具有一 見度大於遮罩結構之溝渠的寬度。再者，於去除遮罩結構 後且成長磊晶層之步驟前，更包含形成一氮化層於暴露之
‘體栓塞。本發明方法更包含形成一電晶體裝置於磊晶層 之步驟，以完成一記憶晶胞。 本發明之另一方面在於提供一種溝渠式半導體裝置， 如溝渠式電容，其將基材的溝渠深度全部貢獻給電^裝 置，以提昇基材内電容的電容量，同時利用基材上之磊晶 層作為裝置層，供製作如電晶體之叢置α 於另一實施例，本發明提供一種溝渠式半導體裝置， 其包含一基材係具有一表面；一電容形成於基材内，且電 容具有一上表面係與基材之表面貫質共平面；一導體栓塞 形成於基材上，且導體栓塞與電容電連接；一環頸介電層 形成於基材上，且包圍導體栓塞；以及一磊晶層形成於基 材上，且包圍環頸介電層。 此外，上述之溝渠式半導體裝置更包含一氮化層於導
4NTC04007TW.ptd 第9頁 1248162 五、發明說明（4) 體栓塞上，以及一電 包含一第一電極、一 介電層介於第一及第 晶體裝置形成於爲晶層。上述之電容 第一電極以及^一電容介電層，且電容 二電極之間。 四、[實施方式】 本發明提供一種溝渠式半導體裝置及其製造方法，其 =基^的溝渠深度全部貢獻給溝渠式電容，同時成長^ 層於基材上，以供製作如電晶體之裝置的裝置層。如此— 來，可有效地克服蝕刻溝渠製程的深度限制，&昇溝準 半導f裝置效能。圖！至圖7係為本發明之較佳實施例的：
面示意圖。 J 主墓ί Ϊ圖1 ’於一實施例’本發明提供一種形成溝渠式 -衣置的方法。於此實施例，溝渠式半導體裝置可 為溝渠式電容。本發明方法包含提供一基材丨〇〇具有一表 面101。基材可以為任何合適的半導體基材或習知的矽晶 圓。然後，形成一遮罩結構110於基材100之表面101上。 形，遮罩結構110之步驟包含以選自氧化物、氮化物 物、多晶;^及其組合之材料，形成遮罩結構】上〇。 例，遮罩結構110可以為依序選用塾氧化層ι〇2、 墊^化層104、含硼氧化層106或多晶矽層1〇8組合的多層 iUi需注意：遮罩結構110可以依襄置製程的設計 或目払溝渠深度而有不同的變化，達到保 材 造所需圖案的目的。 竹1衣
1248162 五、發明說明（5)
然後’如圖2所示，形成一溝渠丨2〇於遮罩結構11()及 基f 1〇〇内，且溝渠暴露遮罩結構丨1()之一側·ιη。形成 溝渠1 2 0的方法包含利用傳統的微影、蝕刻等製程。例 如，塗佈一光阻層於遮罩結構丨丨Q上，利用曝光顯影等圖 案轉移技術圖案化光阻層，以定義出溝渠。之後，藉由圖 案=光阻層為罩幕，蝕刻遮罩結構丨丨〇及基材丨〇〇。在此需 注意，在轉移溝渠圖案至遮罩結構11()及基材丨〇〇時，光阻 或遮罩結構110可能同時會被去除或減損，或是在後續的 設計製程中被去除。例如，於此實施例，於蝕刻遮罩結構 110及基材100以形成溝渠120時，遮罩結構11〇中的多晶矽 層108即可一同被移除。 、 接著，選擇性地瓶狀化基材1〇〇内之溝渠12〇，以使得 瓶狀化溝渠130具有一寬度大於遮罩結構11〇之溝渠12(}的 寬，。如圖2A所示，瓶狀化基材1〇〇内之溝渠12〇之步驟包 含^ =基材1 00，以形成一氧化層於溝渠丨2〇内α亦即，以 現％瘵氣產生技術（ISSG)，氧化暴露於溝渠的基材側壁， 使得基材1〇〇的侧壁部分成為氧化層125。然後，去除氧化 層125，形成瓶狀化溝渠13〇於基材1〇〇内。在此需注意， 利用ISSG技術形成瓶狀化溝渠13〇時，必須注意蝕刻參數 的控制，因為去除氧化層125時亦可能去除部分的墊氧化 層102，而造成底切的現象。此外，瓶狀化基材1〇〇内之溝 木1 20之步驟，可選替地以氫氧化銨（ΝΗ4〇Η)溶液蝕刻基材
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100來進行，以得到瓶狀化溝渠i 30。再者，部分的遮罩結 構110 ’如含爛氧化層1〇6，亦可被去除。在此需注意，^ 留的遮罩結構11 〇的厚度，可依後續製程的設計需求而決 定。如此一來，如圖3所示，基材1〇()内的瓶狀化溝渠Uq 的寬度係大於遮罩結構110中的溝渠12〇寬度，可使得後續 製作的電容具有較大的電容量。為說明方便，以下實施例 係以進行瓶狀化溝渠的製程說明。
接著’如圖4所示，形成一電容1 4 〇於基材1 〇 〇内之溝 渠130中，且電容14〇具有一上表面14ι實質暴露遮罩結構 110之側壁111。較佳地，電容〗4〇之上表面141係與基材 100的表面101實質共平面。形成電容140之步驟包含以氣 相摻雜方式，形成電容1 4 0之一第一電極1 4 2於溝渠1 3 〇 内。例如，以氣相摻雜的方式，將砷摻雜入暴露於溝渠 130的基材100側壁，以形成電容14〇的第一電極142。然 後’形成一電容介電層1 4 4於第一電極1 4 2上。電容介電層 1 4 4可為氧化層，氮化層，或其組合。之後，以導體材料 填塞基材100内之溝渠130，以形成電容140之一第二電極 146於電谷介電層144上。形成電容140之第二電極146的步 驟包填塞一多晶矽層於溝渠（1 2 〇及1 3 0)内，以及回蝕刻多 晶石夕層至一深度，以使得多晶矽層實質暴露遮罩結構丨i 〇 之側壁111。換句話說，多晶矽層係全面性地沉積於遮罩 結構110上，且填塞溝渠（120部分及130部分）。然後，回 姓刻多晶矽層，較佳地係使得保留的多晶矽層實質填滿基
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材100内的溝渠130 一來，多晶石夕層（第 表面141。 ’以作為電容1 4 〇的第二電極1 4 6。如此 二電極）的上表面亦即為電容14〇的上
=圖5所示，形成一環頸介電層（c〇Uar心““忖卜 rri於遮罩結構110之側壁U1，且環頸介電層15〇暴 路“今之上表面1 4 1的一部份。形成環頸介電層1 5 0之 步驟包含形成一共形氧化層於遮罩結構11〇上。然後，非 ，向〖生钱刻共形氧化層。—般而言，環頸介電層1 5 〇與墊 氧化層1 0 2的厚度比為〗〇 ··丨。因此，在後續步驟去除墊氧 化層1 0 2牯’仍能保有足夠的環頸介電層丨5 〇。之後，形成 一導體栓塞160於溝渠1 2〇中，且導體栓塞16〇與電容14Q電 連接。形成導體栓塞〗60之步驟包含沉積一多晶矽層於遮 罩結構11 0上’且填塞溝渠1 2 〇。平坦化多晶矽層，以暴露 遮罩結構110。換句話說，利用沉積、蝕刻、化學機械研 磨等製程’可將環頸介電層1 50及導體栓塞1 6〇形成於基材 100上方，而基材1〇〇内的溝渠深度完全地貢獻給電容 1 4 0，可有效地增進電容量。 如圖6所示，去除遮罩結構丨10，以暴露基材1〇〇及基 材1 0 0上之環頸介電層1 5 〇及導體栓塞1 6 0。此外，於去除 遮罩結構11 0後，選擇性地形成一氮化層1 7 0於暴露之導體 栓塞160，以作為保護導體栓塞160之用。例如，利用氮化 製程，將作為導體栓塞1 6 0的多晶矽層氮化，以形成氮化
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層1 70於導體栓塞160未被環頸介電層150包圍的部分。而 後^成長一磊晶層1 8 〇，如磊晶矽層，於基材丨〇 〇上，如圖 7/斤不。此外，本發明方法更包含形成一電晶體裝置於磊 1曰層1 8 0，以完成一記憶晶胞。電晶體裝置可利用習知的 微影、蝕刻、摻雜、沉積等製程完成，於此不再贅述。
參考圖7，於另一實施例，本發明提供一種溝渠式半 =體衣置1 0，例如溝渠式電容。於此實施例之溝渠式電容 IS基材100係具有一表面101。基材100可以為半導體 基材如一般習知的矽晶圓。一電容1 4 0係形成於基材1 〇 〇 内，且電容140具有一上表面141係與基材1〇0之表面1〇1實 質共平面。例如，電容14〇包含一第一電極142、一第二電 極1^46以及一電容介電層144，且電容介電層144介於第一 及第二電極之間。一導體栓塞16〇形成於基材1〇〇上，且導 體权塞160與電谷140電連接。一環頸介電層15〇形成於基 材1〇〇上，且包圍導體栓塞⑽。一蠢晶層18〇，如蟲晶石夕 層丄係形一成於基材100上，且包圍環頸介電層15〇。在此需 注意’"實質共平面”係指電容“0的上表面141幾乎與基材 10 0之表面1 0 1等咼，但是若上表面丨4丨的平面較基材1㈣之 表面101猶為高一 @ ’也不影響本發明的實施。此外，若 上表面141較基材100之表面1〇1為低時，相較之下，無法 徹底運用基材100下的所有溝渠13〇深度作為電容儲存電荷 的部分，也較不易形成良好形狀的環頸介電層150。
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五、發明說明（9) 本發明之溝渠式半導體 導體栓塞160上。再者，石曰裝置，更包含一氮化層於 裴置的裝置層，^$#|"?0層18〇可供後續製作如電晶體 層疋成具有溝渠式電容的記憶晶胞。 利甩本發明所提供或、、 溝渠式電容，係將習知溝^的溝渠式半導體裳置，如 方。如此可有效地；導體栓塞形成於基材上 為電容儲存電荷的部分，實有：的溝渠深度，以作 明更可配合瓶狀化的製程，：：電谷效能。此外，本發 僅在長度上，更在#声使作為電容的有效溝渠尺寸不 的電容需求。同時U 2二有助於滿足元件縮小化 置製程，作為如電a ^ ^的职晶層，可配合後續的裝 电日日體之裝置的裝置層。 構仍ΐί nr係用以描述本發明，然本發明方法及結 並不限於以上特2明本質之修改與變化。因&，本發明 係欲包含所右只施例的描述，本發明的申請專科範圍 神與範圍。員修改與變化，以能真正符合本發明之精
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圖式簡單說明 五、【圖式簡單說明】 圖1係本發明之一實施例顯示具遮罩結構之基材的立I 面示意圖； ^ 圖2係本發明之一實施例顯示溝渠形成於遮罩結構及 基材内的剖面示意圖； 圖2 A係本發明之一實施例顯示瓶狀化基材内溝渠步 的剖面示意圖； v ** 圖3係本發明之一實施例顯示基材内瓶狀化溝渠的 面示意圖； 圖4係本發明之一實施例顯示電容形成於基材内的剖 面示意圖； 圖5係本發明之一貫施例顯示環頸介電層及導體栓塞 於基材上的剖面示意圖； 圖6彳系發"明；—隹：从 ^ t ^ ^ 見施例顯示去除遮罩結構之基材的 剖面不意圖；以及 圖7係本發明之一每# /» Λ & 灵&例的溝渠式電容的剖面示意 圖式元件符號說明 10 0 基材 102 墊氧化層 10 6 含硼氧化層 110 遮罩結構 120 溝渠 101 基材表面 104 墊氮化層 108 多晶矽層 111 遮罩結構側壁 125 氧化層
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圖式簡單說明 130 瓶狀化溝渠 140 電容 141 電容上表面 142 第一電極 144 電容介電層 146 第二電極 150 環頸介電層 160 導體栓塞 170 氮化層 180 蠢晶層 第17頁 4NTC04007TW.ptd
Claims (1)
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六、申請專利範圍 1 · 一種形成溝渠式半導體裝置的方法，包含·· 提供一基材，該基材具有一表面； 形成一遮罩結構於該基材之表面上； 形成一溝渠於該遮罩結構及該基材内，該溝渠暴露該 遮罩結構之一側壁； ^ 形成一電容於該基材内之該溝渠中，且該電容具有_ 上表面實質暴露該遮罩結構之該側壁； 形成一環頸介電層於該遮罩結構之該側壁，且該環頸 介電層暴露該電容之上表面的一部份； 形成一導體栓塞於該溝渠中，且該導體栓塞與該電容 電連接； 去除該遮罩結構，以暴露該基材及該基材上之該環頸 介電層及該導體栓塞；以及 成長一磊晶層於該基材上。 2 ·如申請專利範圍第1項所述之方法，其中形成該遮罩結 構之步驟包含以選自氧化物、氮化物、含石朋氧化物、多晶 矽及其組合之材料，形成該遮罩結構。 3·如申請專利範圍第1項所述之方法，其中該電容之上表 面係與該基材之表面實質共平面。 4 ·如申請專利範圍第1項戶斤述之方法，其中形成該電谷之 步驟包含：
1248162 _ 六、申請專利範圍 以氣相摻雜方式，形成該電容之一第一電極於該溝渠 内； 形成一電容介電層於該第一電極上；以及 以導體材料填塞該基材内之該溝渠，以形成該電容之 一第二電極於該電容介電層上。 5 ·如申請專利範圍第4項所述之方法，其中形成該電容之 第二電極之步驟包含： 填塞一多晶矽層於該溝渠内；以及 回蝕刻該多晶矽層，以使得該多晶矽層實質暴露該遮 罩結構之該側壁。 6 ·如申請專利範圍第1項所述之方法，其中於形成該電容 前，更包含瓶狀化該基材内之該溝渠之步驟，使得該瓶狀 化溝渠具有一寬度大於該遮罩結構之該溝渠的寬度。 7·如申請專利範圍第6項所述之方法，其中該瓶狀化該基 材内之δ亥溝渠之步驟包含以氣氧化錄溶液蚀刻該基材。 8 ·如申请專利範圍第6項所述之方法，其中該瓶狀化該基 材内之該溝渠之步驟包含： 以現場蒸氣產生技術，氧化該基材，以形成一氧化層 於該溝渠内；以及 去除該氧化層。
4NTC04007TW.ptd 第19頁 1248162 六、申請專利範圍 9.如申請專利範圍第1項所述之方法，其中形成該環頸介 電層之步驟包含： 形成一共形氧化層於該遮罩結構上；以及 非等向性蝕刻該共形氧化層。 1 0.如申請專利範圍第1項所述之方法，其中形成該導體栓 塞之步驟包含： 沉積一多晶矽層於該遮罩結構上，且填塞該溝渠；以 及 平坦化該多晶矽層，以暴露該遮罩結構。 11.如申請專利範圍第1項所述之方法，其中於去除該遮罩 結構後且成長該磊晶層之步驟前，更包含形成一氮化層於 該暴露之導體检塞 1 2.如申請專利範圍第11項所述之方法，其中形成該氮化 層之步驟包含氮化該暴露之導體栓塞。 1 3.如申請專利範圍第1項所述之方法，更包含形成一電晶 體裝置於該磊晶層之步驟，以完成一記憶晶胞。 14. 一種溝渠式半導體裝置，包含： 一基材，該基材具有一表面；
4NTC04007TW.ptd 第20頁 1248162 六、申請專利範圍 一電容形成於該基材内，且該電容具有一上表面係與 該基材之表面實質共平面； 一導體栓塞形成於該基材上，且該導體栓塞與該電容 電連接； 一環頸介電層形成於該基材上，且包圍該導體栓塞； 以及 一蠢晶層形成於該基材上，且包圍該環頸介電層。 1 5.如申請專利範圍第1 4項所述之溝渠式半導體裝置，更 包含一氮化層於該導體栓塞上。 16.如申請專利範圍第14項所述之溝渠式半導體裝置，更 包含一電晶體裝置形成於該磊晶層。 1 7.如申請專利範圍第14項所述之溝渠式半導體裝置，其 中該電容包含一第一電極、一第二電極以及一電容介電層 介於該第一及第二電極之間。
4NTC04007TW.ptd 第21頁
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| TWI463660B (zh) * | 2008-11-14 | 2014-12-01 | 半導體組件工業公司 | 具有溝槽遮罩電極結構的半導體裝置 |
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