TWI243455B - Ball grid array semiconductor package - Google Patents

Description

1243455 五、發明說明（1) ~——-一~-__ [發明所屬之技術領域；] 本發明係有關一種半導體封裝件， (Bal 1 Grid Array，半導^ 4 匕日 球柵陣列 (Solder Ball)作為輪入/給出M y係猎夕數鲜球 ..^^im〇utput51/0)^" [先前技術]'之“仔與外界成電性連接關係。 半導體封裝件之特徵在於將至 曰曰 片承載件（如基板、導飧牟蓉u = t租日日片載接於 /n J · 伋 v綠木專）上，並使晶片藉銲後 (Bonding Wire)或銲錫凸塊（即覆晶結構，FUp ch 之導電元件電性連接至晶片承載件，然後使用一如環氧 脂（Epoxy Res in)等之樹脂材料以形成一包覆晶片及導平& 元件之封裝膠體（Encapsulant)，以使晶片與外界氣密隔 離；封裝完成之晶片得藉晶片承載件上之輸入v輸出二^如 植設於基板上之銲球、導線架之外導腳等）與外界裝= 印刷電路板’ Pr i n t ed C i rcu i t Boar d )成電性連接關係 能進行運作。 μ @ 為達成多種功能性、多元化半導體封裝產品之需求， 半導體晶片往往設成多功能或不同級數（Grade)，亦 晶片發揮不同或某些特定功能時，具有該晶片之半導體胃封 裝件得提供不同用途或不同程度上之功效而有級數區別。 欲完成此目的之方法可藉不同之銲線佈設方式而達成，例 如，當晶片上某一組銲墊藉銲線與基板電性連接時，得^ 行晶片之某一項功能，而若晶片上另一組銲墊藉銲線電性 連接至基板時，則可令晶片提供另一項功能’如此得視+

17050.p：d

1243455 五、發明說明（2) 〜"' -- J利：不同安排方式之銲線而得使封裝產品有功能上之分 I镇V;，’此種方法之；點在於銲線之佈設需在進行封勝 需==〇ldlng)製程（即製造封裝踢體）前完成，換言之， 4:市場上產品之”預設立場1預先假設產品所需 往往：’而針對此預設功能安排、佈設對應之銲線，因而 彈性符法針對市場需求變化而作 使用】：4問題’使市π 而之產品缺貨，而可能不敷 =淘汰之產品卻供過於求，導致嚴重成本。 > Gri“rray，BGA)結構之基路板適球柵陣列 ?成有多數貫穿其中之導電貫孔=在於該；板 $數與晶片電性連接之導電跡線，該;二面上佈6又有 ;電貫孔間或設置於靠近導電貫孔=跡線係位於相鄰 只"辉線選擇性地電性連接至導電貫孔 以使導電跡線 卜“欠或某些特定的功能。因:二：f控制或發揮晶 :能完成封裝產品功能分類之功&，= 板之設計 J品上市以因應市場需，。然而，此成本、加速 树埃行封膠模壓製程前完成之缺點， 法二具有上述需 文化作彈…，導致成本浪費等問：無法針對市場需求 美國專利第5,641，7〇1號案接露一種#田+ 6 , 支術埯割導電跡線以切斷導電跡線而 用雷射（Laser) 史，必 々 叩成斷路的方法；缉士 歧將具有同一多功能晶片之封裝結構， =5 ^基板上預定之導電跡線（導電跡線與曰 田射、70 °彳某 、導電跡線無法導通而成斷路狀態/、/曰此电性連接）而使 1243455 五、發明說明（3) 即揲法作用，而完成封裝產品之分類。此方法優點在於燒 1導電跡線之程序無需限於封膠模壓製程前進行，而能隨 W•視需要提供所欲之或具不同功能之封裝產品，故為極具 彈性以針對市場需求而能調整產品生產之方法。 然而，上述使用雷射技術之方法仍造成諸多缺點；其 一為需製備雷射機台以供雷射技術之進行，此種機台之製 造成本高昂，故大幅增加封裝產品之生產成本。再者，以 雷射燒割導電跡線易造成污染而需進行額外清洗程序，亦 使成本提高；且雷射能量需控制精準，由於半導體封裝件 中之内部結構相當精細，故若燒割導電跡線之雷射能量稍 有誤差，則極易造成對其他結構部位（例如下層導電跡線） 之損害，影響製成品良率。鑑此，一種解決之道即令欲燒 割之導電跡線下方避免佈設其他導電跡線，或在欲燒割之 導電跡線下方預先敷設一銅層，以使雷射能量不會損及其 他或非欲燒割之導電跡線；然而，此法則使基板上之電路 佈局受限，尤其對具有高密度線路佈設之產品影響甚矩。 此外，經燒割後之導電跡線無法再回復成電性導通狀態， 即封裝產品一旦形成有某些特定功能，則無法再變化為其 他功能，因而針對市場需求所能提供之產品彈性或調整性 仍顯不足。 因此，如何解決上述問題而能提供一降低成本、簡化 製程以進行產品分類之半導體封裝結構，實刻不容緩。 [發明内容] 本發明之一目的在於提供一種球栅陣列半導體封裝

n〇5〇.ptd 第 9 頁 1243455 五、發明說明（4) 一 件，利用銲球以使導電跡線成電性導诵$齡π + ^呌π人 製…有預定或所欲之功能。¥通或辦路…而令 件，彳曰上J，f 9的在於提供一種球柵陣列半導體封裝 件侍降低生產成本並簡化製程。 干 卞 件，I η::目的在☆提供-種球柵陣列，導體封裝 于避免結構党損，俾維持製成品之良率。 導體ίί:上=其明種球柵陣列半 表面，兮_ . 基板具有一上表面及一相對之下 跡線ΐ i二ΐ ί面上分別佈設有多數導電跡線，各該導 銲劑以:笔你二t，該基板之上、下表面上並敷設有一拒 之導電：v電跡線，且該基板開設有多數貫穿基板 線，ti以電性連接該上、下表面上之導電跡 之^口 = ί=跡”預定之非終端部&形成有不連續 連：口形成不連續之第一銲塾；至少一晶片， 表至邊基板之上表面；一封裝膠體，形成於該美 r 上以包覆該晶片；以及至少一第一銲球，^ i上 方式植設於該不連續之第一鐸塾上，使該t =性可 ，墊之導電跡線於其第一銲墊上植有第一銲^ =成有第— …而於該第-銲墊上未植有第一銲球時成斷^ 路狀 上述半導體封裝·結構具有諸多優點。其—狀恶。 1定之導電跡線的非終端部位形成不連續銲墊y於^板上 ^弟〜銲球）得視需要植設或不植設於不連續勒使鲜球 中，杜 干要上，复 弟一銲球之植設得與作為輸入/輸出端之 :、 、干味同時於

1243455 、發明說明（5) 於 輕 球作業中完成，因而不合 第一銲球難以穩固與不=加製私之複雜性及成本。由 易地自不連續銲墊上績或不完整之銲墊接合，故得 銲球以使具有該不連續^ :或推除（例如藉一棒狀物）第一 無需如習知者使用高成^ 導電跡線成斷路狀態，因而 電跡線的程序而有損及其2，雜之雷射技術以進行燒割導 雷射燒割導電跡線造成^、一 ^位結構之疑慮，且能避免以 此，上述半導體封裝結構二木而需進行額外清洗程序，因 持製成品之良率。同時，^有效降低成本、簡化製程並維 再植回對應之不連續銲墊^除或推除之第一銲球可輕易地 其原有功能；因此，藉導雷M恢復導電跡線之電性導通及 球時）或斷路（銲墊未植有7線成電性導通（銲墊植有銲 彈性地、容易地控制封步時）之安排及設計，而能有 裳產品具有予員…，欠ί:;中之晶片㈣喝成之封 需求。 力犯’俾能有效因應產品及市場 [實施方式] 、以下即配合所附圖式第1至5圖詳細說明本發明所揭露 之球柵陣列（Ball Grid Array，BG A)半導體封裝件。 第一實施例 係使用 1尔1文π 一娄杈丄叫钩晶片承載件（chip Carrier)之球 列封裝結構，該基板1 0得以習知樹脂材料如環氧樹脂 (Epoxy Resin)、聚亞醯胺（polyimide)樹脂、 如第1圖所示，本發明之第一實施例之半導體封裝件丄 一基板10作為晶片承載件（Chip Carrier)之球柵陣

Hi 7050. pi ci BT(Bismaleimide Triazine)樹脂、FR4樹脂、FR5樹脂等 I11II·

第11頁 1243455 五、發明說明（6) 製成。该基板1 0係具有一上表面10 〇及一相對之下表面 1 0 1，而使基板1 0之上表面1 〇 〇上佈設有多數第一導電跡線 11，且基板10之下表面1 0 1上形成有多數第二導電跡線 1 2，各導電跡線11、1 2具有一終端11 〇、1 2 0。該導電跡線 1 1、1 2之形成係將至少一貼合於基板1 〇之上、下表面 100、101上之銅箔（Copper Foil，未圖示）歷經習知曝光 (Exposing)、顯影（Developing)、餘刻（Etching)等製程 處理而完成，於此不復贅述。 基板1 0之上、下表面1 〇 〇、1 〇 1上係分別敷設有如拒銲 1 (Solder Mask)等之絕緣性材料13以覆蓋住第一及第二 導電跡線1卜1 2。該基板1 〇並開設有多數貫穿其中且鍍有 導電性金屬（例如銅）之導電貫孔i 4，以使佈設於基板丨〇之 上表面1 0 0上之第一導電跡線1丨得藉導電貫孔丨4與基板1 〇 下表面1 0 1上之第二導電跡線1 2電性連接。 敷設於基板1 0上用以覆蓋導電跡線i卜丨2之拒銲劑i 3 备、開a又有夕數開口 1 3 0、1 3 1 ’以使導電跡線1 1、1 2之終端 1 1 0、1 2 0分別藉該開口 1 3 0、1 3 1外露出拒銲劑1 3。第一導 電跡線11之外露終端110係形成銲指（B〇nding Finger，以 與終ί而1 1 0相同之號示之）以供後續連設鋅線之用，而及 第二導電跡線1 2之外露終端1 2 0係作為輸入/輸出 (Input/Ouput，I/O)銲塾120(以與終端ι2〇相同之標號示 之）以供後續植設銲球之用。再者，如第1、2A及2B圖所 示’基板1 0之下表面1 0 1上預定之第二導電跡線丨2的非終 端（或輸入/輸出銲墊）1 2 0部位形成有不連續之斷口 1 2 1，

]705().p丨d 第 12 頁 1243455 五、發明說明（7) 而使敷設於該下表面上1 0 1上之拒銲劑1 3開設有多數開口 1 3 2，以令該斷口 1 2 1及其鄰接之第二導電跡線1 2部分藉該 開口 1 3 2外露出拒銲劑1 3而形成不連續銲墊1 2 2，並使位於 斷口 1 2 1處之基板1 〇下表面1 〇 1部分藉該開口丨32外露出拒 銲劑1 3。 然後’製備至少一晶片1 5，其具有一形成有多數電子 元件與笔路（Electronic Element And Circuits)之作用 表面（Active Surface)15 0及一相對之非作用表面 (Non-active Surface)151;進行一置晶（Die Bonding)作 業’係將晶片1 5之非作用表面1 5 1藉一膠黏劑（未圖示）接 置於基板1 0之上表面1 〇 〇上。再進行一銲線（⑼i r e Bonding)作業以於基板i〇之上表面loo上形成多數銲線 (Bonding Wire) 16，而令銲線16銲接至晶片15之作用表面 1 5 0及佈設於基板1 〇上表面1 〇 〇上之銲指1丨〇，以使晶片^ 5 之作用表面1 5 0藉銲線1 6與基板1 〇之上表面1 〇 〇電性連接。 接者，進行一模壓（Mol ding)製程以使用如環氧樹脂 等樹脂材料於基板1 〇之上表面1 〇 〇上形成一封裝膠體 (EnCapSulant)17,使該封裝膠體17包覆晶片15及銲線 1 6，而令此等受包覆之元件與外界隔離而免於水氣或π污 物之侵害。 〃 最後，進行一植球（Bal 1 Implant ing)作業以植設多 數第二銲球18於基板1〇下表面101上之輸入/輸出銲墊i2〇 亡，並視需要以選擇性可移除方式銲設第一銲球丨9於不 續銲墊122上。該第二銲球18係作為半導體封裝件i之輸入

BII ill 17050.ptcl 第13頁 1243455 五、發明說明（8) /輸出端以與外界裝置如印刷電路板（printed Circuit Board，PCB )2電性連接，如第丨圖所示；半導體封裝件说 利用習知表面黏結技術（Surface Mount Technology， S Μ T )將第二銲球1 8與印刷電路板2上對應之銲墊2 〇接合， 如此得使晶片1 5透過第二銲球1 8與印刷電路板2成電性連 接關係而能進行運作。 植設於不連續銲墊1 2 2上之第一銲球1 9得視需要予以 移除或推除。如第1及3 A圖所示，當不連續銲墊1 2 2上植有 ，一銲球1 9時，形成有該不連續銲墊1 2 2之第二導電跡線 1 2係成通路狀態，而使其終端或輸入/輸出銲墊1 2 〇上之第 #球1 8仔藉该弟一導電跡線1 2、對應之導電貫孔1 4與第 二導電跡線11電性連接至銲設於該第一導電跡線丨丨之終端 或銲指1/1 0上之銲線i 6，進而藉該銲線i 6與晶片丨5成電性 、接關係。如弟3 B圖所示，由於第一銲球1 9難以穩固接著 於具不連續結構之銲墊1 2 2上，因而能視需要自不連續銲 2 1 22上輕易將第一銲球1 9移除或推除。若不連續銲墊丄22 上未植設有第一銲球19、或第一銲球19自不連續銲墊122 成Σ，ΐ Ϊ二形成有該不連續鋒墊122之第二導電跡線丨2則 /友鱼對庙恶，而使其輪入/輸出銲墊1 2 0上之第二銲球1 8無 此 “ ^之產干指11〇上之録線16或晶片15電性導通。因 片ί不同或特定之通路/斷路安排及設計，得控制晶 =運=以使半導體封裝件丨具有預定或所欲之功能。 而非ϊ ΐ f 1圖所示，由於第一銲球19係供功能調整之用 馬輸入/輸出端，且係選擇可移除地接設於不連續

1243455 五 銲 接 之 以 基

發明說明（9) _____ 1 22上’故印刷電路& 2上無需形成用 合之銲墊。再者，如第4F1所亍 用以與弟一鲜球 ^弟4圖所不，於未植有第一銲球 1 2 2上可數設一具紹絡从 A 墊 口〜丁王 订肩 如第姻所示，於去姑士斤 」 不連續銲塾122上可敷設一具絕 球η 避免外露於不連續銲墊122中之第_ i =黏性之材料3, 板1〇部分受外界污半 &電料12部分及

此外，如第5Α及5Β圖所示，不連續銲墊i 22與第 球19係位於基板10之下表面ι〇1上輸入增出銲墊12〇與^ 二銲球1 8之佈設區以外的區域，因而不會影響原有基板工 上輸入/輸出銲墊1 2 0分佈之設計。因此，印刷電路板2上 無需形成用以與不連續銲球1 9接合之銲墊，而僅需依基板 1 0上第一銲墊1 2 0之分佈而形成對應之銲墊2 〇，故不會影 響印刷電路板2上原有之電路設計。 S 再者’晶片1 5與基板1 0間之電性連接方式不限於使用 上述銲線1 6 ’亦得藉覆晶（F 1 i p C h i p )結構（未以圖式例釋 之）而完成；詳言之，晶片之作用表面係預先植設有多數 銲錫凸塊’而基板上表面上之第一導電跡線的終端則作為 銲墊以與晶片上之銲錫凸塊銲接，而使晶片以面朝下 (Face Down)方式接置並電性連接至基板上；其他電性連 接技術亦得適用於本發明。 第二實施例 第6圖顯示本發明之第二實施例之半導體封裝件1，。 如圖所示，此半導體封裝件1’之結構大致與第一實施例 (第1圖）之半導體封裝件1相同，其不同處在於不連續銲墊 1 2 2與第一銲球1 9係佈設於基板1 0之上表面1 0 0上。詳言

17050.pid 第15頁 1243455 五、發明說明（ίο) 之，不連續鈈墊1 2 2係形成於基板1 〇上表面i 〇 〇上預定之第 一導電跡線1 1的非終端（或銲指）丨丨〇部位，而使不連續銲 塾1 2 2及其上植設之第一銲球丨9不為封裝膠體丨7所包覆， 俾令第一鲜球1 9得視需要自不連續銲墊1 2 2上移除或推 除，再者，不連績銲墊丨2 2與第一銲球1 9設置於基板丨〇之 上表面100上，故不會佔據基板1〇之下表面1〇1上供輪入/ 輸出銲墊2 1 0與第二銲球i 8佈設之面積，因而能增加輸入 輸出銲墊2 1 0之數量以於其上植置更多之第二銲球1 8，俾 因應南度積集化晶片之需。 實施例 ，，第7A圖顯示本發明之第三實施例之半導體封裝件 1 。如圖所示，此半導體封裝件1，，之結構大致與第一實 施例（第1圖）之半導體封裝件丨相同，其不同處在於基板工〇 之下^面1 0 1上預定之第二導電跡線丨2的終端部位係形成 不連續銲墊1 2 2而非用以形成輸入/輸出銲墊；換言之，該 =成有不連續銲墊i 2 2之第二導電跡線丨2係藉對應之導電 =孔1 4與基板1 〇上表面i 〇 〇上與銲線丨6相連之銲指i 1 〇電性 Λ ί拥而未有與作為輸入/輸出端之第二銲球18或輸出/輸 入#墊120成電性連接關係。 以+1Γ控某些晶片之功能運作時，可藉控制基板上與用 離:Iΐ接晶片至基板之銲線銲連之銲指的通路或斷路狀 = 曰。如第7Α及7Β圖所示，當不連續銲墊i 22上植設 15||^ ，11〇a' ^ ”鲜私110a、11 0b相連之銲線16電性連接至基板丨〇而

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第16頁 1243455 五、發明說明（11) 能發揮對應之功能操作，而當不連續銲墊1 2 2上未植設有 第一銲球1 9時，銲指1 1 0 a、1 1 0 b間則成斷路狀態，使該項 晶片1 5之功能.操作無法進行，因而得以選擇性地控制晶片 1 5之運作。 同理，該形成於終端部位之不連續銲墊亦可位於基板 之上表面上（於此未以圖式釋之），亦即，基板之上表面上 預定之第一導電跡線的終端部位係形成不連續銲墊而非作 為與銲線連結之銲指，使該不連續銲墊與具有銲指之導電 跡線成電性連接關係。 上述半導體封裝結構具有諸多優點。其一為於基板上 預定之導電跡線的非終端部位形成不連續銲墊，使銲球 (第一銲球）得視需要植設或不植設於不連續銲墊上，其 中，第一銲球之植設得與作為輸入/輸出端之第二銲球同 時於植球作業中完成，因而不會增加製程之複雜性及成 本。由於第一銲球難以穩固與不連續或不完整之銲墊接 合，故得輕易地自不連續銲墊上移除或推除（例如藉一棒 狀物）第一銲球以使具有該不連續銲墊之導電跡線成斷路 狀態，因而無需如習知者使用高成本且複雜之雷射技術以 進行燒割導電跡線的程序而有損及其他部位結構之疑慮， 且能避免以雷射燒割導電跡線造成之污染而需進行額外清 洗程序，因此，上述半導體封裝結構得有效降低成本、簡 化製程並維持製成品之良率。同時，移除或推除之第一銲 球可輕易地再植回對應之不連續銲墊上以恢復導電跡線之 電性導通及其原有功能；因此，藉導電跡線成電性導通

]7050.pid 第17頁 1243455 五、發明說明（12) (銲墊植有銲球時）或斷路（銲墊未植有銲球時）之安排及設 計，而能有彈性地、容易地控制封裝結構中之晶片運作以 使製成之封裝產品具有預定或所欲之功能，俾能有效因應 產品及市場需求。 惟以上所述者，僅係用以說明本發明之具體實施例而 已，並非用以限定本發明之可實施範圍，舉凡熟習該項技 藝者在未脫離本發明所指示之精神與原理下所完成之一切 等效改變或修飾，仍應皆由後述之專利範圍所涵蓋。

17050.pid 第18頁 1243455 圖式簡單說明 [圖式簡單說明] 第1圖係本發明第一實施例之半導體封裝件之剖視 圖； 第2A圖係顯示第1圖之半導體封裝件中之基板之仰視 圖； 第2B圖係顯示第1圖之半導體封裝件中之不連續銲墊 之仰視圖； 第3A圖係顯示第1圖之半導體封裝件中之不連續銲墊 上植有銲球時之局部放大圖； 第3B圖係顯示第1圖之半導體封裝件中自不連續銲墊 上移除銲球時之局部放大圖； 第4圖係顯示第1圖之半導體封裝件中之不連續銲墊上 敷設有具絕緣性且高黏性之材料之剖視圖； 第5A及58圖%分別顯示第1圖之半導體封裝件中之不 連續銲墊佈設情況之剖視圖及仰視圖； 第6圖係本發明第二實施例之半導體封裝件之剖視 圖， 第7A圖係本發明第三實施例之半導體封裝件之剖視 圖；以及 第7B圖係顯示第7A圖之半導體封裝件中之基板與晶片 電性連接情況之俯視圖。 1、1 ’、1 ’ ’半導體封裝件 102 上表面 1 0 3 下表面 11 1 終端（銲指）

17050 .pul 第19頁 1243455

圖式簡單說明 110a 、1 1 0 b 銲指 123 終端（輸入/輸出銲墊） 124 斷口 125 不連續銲墊 130、 131 ^ 132 開 152 作用表面 153 非作用表面 20 基板 20 銲墊 21 第一導電跡線 22 第二導電踯線 23 絕緣性材料（拒銲劑） 24 導電貫孔 25 晶片 26 銲線 27 封裝膠體 28 第二銲球 ?9 第一銲球 3 印刷電路板 具絕緣性且高黏性之材料 17050.ptd 第20頁

Claims (1)

1243455 六、申請專利範圍 1. 一種球栅陣列半導體封裝件，包括： 一基板，具有一上表面及一相對之下表面，該上 、下表面上分別佈設有多數導電跡線，各該導電跡線 具有一終端，該基板之上、下表面上並敷設有一絕緣 性材料以覆蓋住該導電跡線，而使該導電跡線之終端 外露出該絕緣性材料，且該基板開設有多數貫穿基板 之導電貫孔，藉之以電性連接該上、下表面上之導電 跡線，其中，該基板上預定之導電跡線之非終端部位 形成有不連續之斷口，以使該斷口及其鄰接之導電跡 線部分外露出該絕緣性材料而形成不連續之第一銲墊 1 至少一晶片，接置並電性連接至該基板之上表面 ， 一封裝膠體，形成於該基板之上表面上以包覆該 晶片，以及 至少一第一銲球，以選擇性可移除方式植設於該 不連續之第一銲墊上，使該形成有第一銲墊之導電跡 線於其第一銲墊上植有第一銲球時成通路狀態，而於 該第一銲墊上未植有第一銲球時成斷路狀態。 2. 如申請專利範圍第1項之半導體封裝件，其中，該第一 銲墊係形成於該基板之下表面上。 3. 如申請專利範圍第1項之半導體封裝件，其中，該第一 銲墊係形成於該基板之上表面上。 4. 如申請專利範圍第1項之半導體封裝件，其中，該基板

第21頁 1243455 六、申請專利範圍 下表面上之導電跡線之外露終端係形成第二銲墊，以 使多數用以電性連接該晶片至外界裝置之第二銲球植 設於該第二銲墊上。 5. 如申請專利範圍第1項之半導體封裝件，其中，該基板 上表面上之導電跡線之外露終端係形成銲指，以使多 數用以電性連接該晶片至基板之銲線與該銲指銲連。 6. 如申請專利範圍第1項之半導體封裝件，其中，該基板 上表面上之導電跡線之外露終端係形成第三銲墊，以 使多數用以電性連接該晶片至基板之銲錫凸塊銲設於 該第三焊墊上。 7. 如申請專利範圍第1項之半導.體封裝件，其中，該絕緣 性材料係拒銲劑。 8. 如申請專利範圍第1項之半導體封裝件，其中，若該第 一銲墊未植有第一銲球時，該第一銲墊上敷設有一具 絕緣性且高黏性之材料。 9. 一種球柵陣列半導體封裝件，包括： 一基板，具有一上表面及一相對之下表面，該上 、下表面上分別佈設有多數導電跡線，各該導電跡線 具有一終端，該基板之上、下表面上並敷設有一絕緣 性材料以覆蓋住該導電跡線，而使該導電跡線之終端 外露出該絕緣性材料，且該基板開設有多數貫穿基板 之導電貫孔，藉之以電性連接該上、下表面上之導電 跡線，其中，該基板上預定之導電跡線之終端部位形 成有不連續之斷口 ，以使該斷口及其鄰接之導電跡線

17050.ptd 第 22 頁 1243455 六、申請專利範圍 部分外露出該絕緣性材料而形成不連續之第一銲墊； 至少一晶片，接置並電性連接至該基板之上表面 ， 一封裝膠體，形成於該基板之上表面上以包覆該 晶片， 以及 至少一第一銲球，以選擇性可移除方式植設於該 不連續之第一銲墊上，使該形成有第一銲墊之導電跡 線於其第一銲墊上植有第一銲球時成通路狀態，而於 該第一銲墊上未植有第一銲球時成斷路狀態。 1 0 .如申請專利範圍第9項之半導體封裝件，其中，該第一 銲墊係形成於該基板之下表面上。 1 1.如申請專利範圍第9項之半導體封裝件，其中，該第一 銲墊係形成於該基板之上表面上。 1 2 .如申請專利範圍第1 0項之半導體封裝件，其中，該基 板下表面上非用以形成第一銲墊之導電跡線之外露終 端係形成第二銲墊，以使多數用以電性連接該晶片至 外界裝置之第二銲球植設於該第二銲墊上。 1 3.如申請專利範圍第1 1項之半導體封裝件，其中，該基 板上表面上非用以形成第一銲墊之導電跡線之外露終 端係形成銲指，以使多數用以電性連接該晶片至基板 之銲線與該銲指銲連。 1 4 .如申請專利範圍第1 3項之半導體封裝件，其中，該形 成有第一銲墊之導電跡線係與該基板上表面上形成有

17050.pid 第23頁 1243455 六、申請專利範圍 鲜·指之導電跡線成電性連通關係。 1 5 .如申請專利範圍第1 1項之半導體封裝件，其中，該基 板上表面上非用以形成第一銲墊之導電跡線之外露終 端係形成第三銲墊，以使多數用以電性連接該晶片至 基板之銲錫凸塊銲設於該第三銲墊上。 1 6 .如申請專利範圍第1 5項之半導體封裝件，其中，該形 成有第一銲墊之導電跡線係與該基板上表面上形成有 第二鲜塾之導電跡線成電性連通關係。 1 7.如申請專利範圍第9項之半導體封裝件，其中，.該絕緣 性材料係拒銲劑。 1 8.如申請專利範圍第9項之半導體封裝件，其中，若該第 一銲墊未植有第一銲球時，該第一銲塾上敷設有一具 絕緣性且高黏性之材料。

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