TW569430B

TW569430B - Method of manufacturing semiconductor device and semiconductor device

Info

Publication number: TW569430B
Application number: TW091122609A
Authority: TW
Inventors: Shinya Watanabe; Shunji Yasumura
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-12-19
Filing date: 2002-10-01
Publication date: 2004-01-01
Also published as: JP2003249572A; US20030111668A1; KR20030051392A; US6743708B2; KR100457031B1; DE10259792A1

Description

569430 五、發明說明（1) 發明所屬之技術領域：本發明係有關於半導體裝置之製造方法及半導體罝，且有關於用以推進半導體裝置之微細化之技術。、先前技術：

習知=RAM係形成儲存節，點（SN)接觸於位元線（BL 可圖所示，習知之儲存節點接觸用之凹孔· 形成為微小之圓桶狀之凹孔，此微小之凹孔40P得抑。十於儲存節點接觸用之插塞11 P上（因此，1. 又術係部分形成於位元線12P間）。因此该微小之凹孔接著，參照第15〜18圖，說明使用習知之如第1 5圖所示，使用作為金屬 =而形成位元線12P之圖案於層：氮= 盍金屬遮罩32P以及位元線12p j 了覆化石夕膜縱於層間料賴bp± ，為//=止膜之氮 34P。工 < 傻，形成層間絕緣膜上。因：，所示之光阻4P於層間絕緣膜34p 矽膜33P作為蝕刻佟回止不’以光阻4P作為遮罩並使用氮化刻層間絕緣膜31bP了上之f Λ刻層間絕緣膜34P，接著，餘緣膜3旧直至如第18=化:夕膜33P。甚者，钮刻層間絕乐1 8圖所不般露出插塞1 1 p。 2108-5228-PF(N);Ahddub.ptd 第5頁 569430 五、發明說明（2) 發明内容：發明所欲解決的課題：、、^著微細化發展，對於位元線及儲存節點接觸之自對 2 : ^二尺寸之微細化以及尺寸精度等之要求會更為嚴可 '際上’配線寬在70nm以下之位元線12P與孔#在

lOOnm u下之儲存節點接觸用之凹孔4〇p等要安定地狀會有困難。乂力乂 A ，外，假若亦使用習知之自對準接觸技術，由於，，一至插塞11P露出’會有如同第i 7及i 8圖所示餘刻覆盍位=線12P之氮化矽膜33P及32p之情形。此時，若蝕刻氮化矽膜33P而使得位元線12p於凹孔4〇p内露出，= f生：元線12P及該凹孔40P内所形成之插塞（’曰生短路之問題。 ’、本發明係有鑒於如此之論點而產生，而個目的係為提供-種半導體裝置之製造方法，能夠之習知微小凹孔控制性更為優良地蝕刻絕緣膜。 a 甚者，本發明之第二個目的係為提供一種半 ΐίίΪ:法’㈣確實地將位元線等之導電部自其他：導置，第：：目f係為提供-種半導體装置糟由κ仃上述第一及弟二個目的之製造方法所造而成。用以解決課題的手段：申請專利範圍第1項所述之半導體裝置之製造方法，

2108-5228-PF(N);Ahddub.ptd 第6頁五、發明說明（3) ^ : (a)形成第一絕緣膜於下地基板上，並且配置第一哮Ϊ ΐ於上述第一絕緣膜内；⑻形成導電膜於上述第- 而峰膜^二（C)打開上述第一導電部上方於上述導電膜上形成第一絕緣膜；（d)以上述第二絕緣臈作為遮、 1上述導電膜圖案，形成第二導電部，·以及（6)上述步驟膜後rW^述第二絕緣膜作為遮| ’韻刻上述第—絕緣嫣，形成溝槽於上述第一絕緣膜内。申請專利範圍第2項所述之半導體裝置之製造方法如申請專利範圍第1項所述之半導體裝置之製造方法/，更包括：（f)覆蓋上述溝槽内之露出表面、上述第二導電部、以及上述第二絕緣膜，形成第三絕緣膜；（g)為^埋入覆蓋有上述第三絕緣膜之上述溝槽内，形成相對'於上述第二以及第三絕緣膜之選擇比相較於上述第一絕緣膜為高' 之第四絕緣膜；（h)相對於上述第三以及第二絕^膜、/、、'選^ 擇性地蝕刻上述第四絕緣膜，使得於上述第二絕緣膜之肩部上以及上述第三絕緣膜自上述溝槽内露出，形:凹部二上述第一導電部上方。申請專利範圍第3項所述之半導體裝置之製造方法係如申請專利範圍第2項所述之半導體裝置之製造方法，其中，上述步驟（f)包括下列步驟··（f )-1)形成上述第三絕緣膜之膜厚為約1〇11111以上。一申請專利範圍第4頊所述之半導體裝置之製造方法係如申請專利範圍第2或第3頊所述之半導體裝置之製造方法，其中，上述步驟（e)包栝下列步驟：（e) -1)使得上述

2108-5228-PF(N)；Ahddub.ptd 第7頁 569430 五、發明說明（4) ί:丄電：突出於上述溝槽内；上述步驟(。包括下列+ 述第二導雷睹导電邛之路出部分，形成上一導電部露出。使传上述第如申：圍第5項所述之半導體裝置之製造方法係申轮圍第4項所述之半導體裝置之製造方法，盆第一艰ί二驟U)包括下列步驟^i)_1)使得連接至上述办 f、.象膜之上述第三絕緣膜之高度較上述第一導電部之大出鬲度為低。如 I請專利範圍第6項所述之半導體裝置之製造方法係 ^申請專利範圍第4項所述之半導體裝置之製造方法，其 _ 上述步驟（e ) - 1 )包括下列步驟··（ e ) - 1 - 1 )使得上述第導電部於上述溝槽内突出約l〇〇nm以下之突出高度。申請專利範圍第7項所述之半導體裝置之製造方法係如申請專利範圍第2或第3項所述之半導體裝置之製造方去其中’上述步驟（e)包括下列步驟：（e)-2)使上述第 =導電部上殘留有上述第一絕緣膜而形成上述溝槽；及上述製造方法更包括下列步雜：（j)餘刻上述第一導電膜上方之上述第三絕緣膜；以及（k)接續上述步驟（j )，以如同上述步驟（j )之蝕刻條件，蝕刻上述第一導電部上所殘留之上述第一絕緣膜，使得上述第一導電部露出。申請專利範圍第8項所述之半導體裝置之製造方法係如申請專利範圍第7項所述之半導體裝置之製造方法，其

569430 五、發明說明（5) 中，上述步驟（e)-2)包栝下列步驟：（e)-2-1)使上述第一導電部上殘留有約lOOnm以下之厚度之上述第一絕緣膜而形成上述溝槽。申請專利範圍第9項戶斤述之半導體裝置’包括：下地基板；第一絕緣膜於上述下地基板之述第一絕緣膜内，置於上述第一絕緣二導電部相同之平導電部以及上述第絕緣膜之上述溝槽接至上述溝槽之底申請專利範圍基板；第一絕緣膜於上述下地基板之述第一絕緣膜内，置於上述第一絕緣二導電部相同之平導電部以及上述第絕緣膜之上述溝槽上述第二絕緣膜之二導電部之上述側一部分上。，配置於上述下地基相反側之溝槽；第一且突出於上述溝槽内膜上；及第二絕緣膜面圖案於上述第二導二絕緣膜之側面平滑之側面；更包括：側面以及上述第一導電第10項所述之半導體，配置於上述下地基相反側之溝槽；第— 且突出於上述溝槽内膜上；及第二絕緣膜面圖案於上述第二導一"絕緣膜之側面平滑之側面；更包括：側上述側面之至少—部面上’跨過上述溝槽板上，且具有開口導電部，配置於上 ;第二導電部，配，配置有與上述第電部上；上述第二地連接至上述第一牆狀之絕緣部，連部之突出側面。裝置’包括：下地板上，且具有開口導電部，配置於上 ;第二導電部，配 ’配置有與上述第電部上；上述第二地連接至上述第一面披覆絕緣部，自份上，透過上述第之上述側面之至少

569430

<第_實施例> 第1圖係顯示用以說明關於第一實施例之半導體裝置 ^例如DRAM )之剖面圖，第1圖中之一部份係放大顯示於弟2圖中。此外，第2圖中之A —A線及B-B線之剖面圖，換言之’半導體裝置1之平面圖係分別顯示於第3以及第4圖中。再者，為避免圖面過於複雜，於第3及第4圖中略了插塞2 3之圖示化。、半導體裝置可以相對於矽等之半導體基板2之表面 a以下亦稱為「基板表面」）設計有傳輸閘極（transfer 、七6 )。此外，圖中之傳輸閘極3係以ΜI S F E T之閘極之模式而顯示。覆蓋傳輸閘極3而配置下部層間絕緣膜31a於基板表面2S上，配置上部層間絕緣膜31b於該下部層間絕緣膜3la上。層間絕緣膜31a與311}可以由TE〇s氧化物所構成0 、在此，統稱二個層間絕緣膜31&與311)為「層積絕緣膜 (或第一絕緣膜）31」。此時，可以將半導體基板2或包、括半導體基板2及傳輸閘極3之構成稱之為配置有膜31之「下地基板1〇」。頁、也緣層間絕緣膜31包括開口於下地基板1〇之相反側之 40。更具體來說，溝槽40貫通上部層間絕緣膜31b，直曰下部層間絕緣膜3 1 a之表面之一部份（深度h 3 )。因此，下部層間絕緣膜31a之表面（為下地基板1〇之相反側，部層間絕緣膜31b側之表面）成為凹凸狀。若將自基板表

569430 五、發明說明（7)

面2S至下部居R 厚度分別表^ ^h1，膜313之凸表面以及凹表面之高度或述溝槽4〇達到;( <hl )，此凹凸差，換言之，上 hi-h2。再者，/間絕緣膜3la之深度h3係表示為h3 = 形成拯總* 差h3設定為約1 OOnm以下。二導電部）12用或第一導電部）11或位元線（或第由複晶矽所構成。土 21於該接觸窗内。插塞Π與21可以露出於層間絕ί:二：：=1内1 Ϊ =基板表面2 S且使其内。更具體來1 ^ m 而配置於層間絕緣膜31 第2圖）突出此突插出基二自 (以及下述之插塞21)相’、_/、下°卩層絕緣膜313之凸表面内之突出高度等同於=二插塞11之請。 h3，而設定為約100nm以下。、a之上述凹凸差塞2 i係連接至基板表面2S —方面’位元㈣用之插凸表面"奥言之，下部=部層間絕緣膜…之 31 b之介面）而g?罟私/ 、、、邑、咏膜3 1 a與上部層間絕緣膜 31b之，丨面）而配置於層間絕緣膜31内與21之基板表面2S之高度同為hl。 H自插塞11 將位元線（或第二導電部、] 絕緣膜）32以此順序配置於氮化”（或第二之，於層間絕緣膜31之凸表面卜f ra L 、、 &上換吕位元線1 2可以由複晶石夕與為所橋 11於溝槽4 0之外）。 31内配置有與位元線12及：^“此外，於層間絕緣膜俯暴21電性相連之插塞22。 2108-5228-PF(N);Ahddub.ptd 第11頁 569430 五、發明說明（8) 特別地’如第2圖所示，位元線1 2之側面1 2 W及氮化矽膜32之側面32W (詳細情形為側面32W中之位元線側之部分 )平滑地（沒有急劇的段差）連接至層間絕緣膜31之二 40之（内）側面31W，再藉由層間絕緣膜31、位元線。以曰及氮化矽膜32連接至層間絕緣膜31之溝槽4〇，而形溝槽40為深之溝槽。此時，由基板表面“之平面觀之或; 地基板10之平面觀之，層間絕緣膜31之凸表面（或突出分）、位兀線12以及氮化矽膜32具有相同平面圖案。晉右2 S氮化矽膜32、位元線12以及溝槽40而配二有:L i覆部3扑。更具體來說，側面披覆絕緣部 ^係藉由位疋線12之側面12W上，自氮化石夕膜32之側面而成。側面披覆絕綾卹q γ 具有約_以上之ΐ二石夕^所構成，而吉4盥其姑本度（與上述側面32W、12W、31W相垂直或與基板表面相平行之方向之尺寸）。甚者’於溝槽4〇内遠技、、番 11之突出部分之側面r ΐί ΐ 之底面川以及插塞 MISFET之側牆相同开^側面）UW，而配置有與邻）。彳目I 狀絕緣部（以下稱為「側牆狀絕緣口P」）d d a。側牆狀絕绫 3 3 b相同由氮化石夕物質=3可::古同，側面披覆絕緣部 h3以下之高度（與溝枰H成广’ϋ有插塞π之突出高度之方向之尺寸）。曰〇之底面31Β或基板表面2S相垂直此外’配置頂部絕絕緣膜33c之側面平取 / ;虱化矽膜32上，而頂部 ^ 連接至氮化矽膜3 2之側面3 2 W。再

2108-5228-PF(N);Ahddub.ptd 第12頁五、發明說明（9) 丁頁。卩纟巴緣部3 3 c可以與側面# p p 化矽物皙所爐占^ a + ]面披覆、纟巴緣部33b同樣地由氮度（垂直於基板表面方向<尺=覆2部33b相同之厚 …與側面披覆絕緣部33b較佳：^接卜二頂部絕緣部 32W上。住地運接於虱化矽膜32之側面膜32 ^ Ϊ ^時’將插塞21、插塞22、位元線12、氮化石夕、緣部33。以此順序配置於基板表面以上。置有入溝槽40内之頂部絕緣部…，而配 =以由TE0S氧化物所構成之層間絕緣膜（或第四絕緣 ϋ二ί言之’層間絕緣膜34係自溝槽40之底面31B直絕緣部…上之既定高度而形成。因此，形成成為接^之凹部41於層間絕緣賴上。如第3及第4圖所示， =。卩41由平面觀之係包圍著儲存節點用之插塞n，而形成於插塞11以及側牆狀絕緣部33&上。此時，於凹部41内不僅插塞11及側牆狀絕緣部33a露出，側面披覆絕緣部33b、氮化矽膜32以及等部絕緣部Me亦露出。因此’配置儲存節點用之插塞23於凹部41内。更具體來說，该插塞23係連接至插塞丨丨、側牆狀絕緣部23a以及側面披覆絕緣部33b，且配置達到與層間絕緣膜34相同高度之水平。插塞23可以由複晶矽所構成。此外，由於圖面的關係’於第1圖等上各顯示一個插塞11、2 3及凹部41，而於第1圖之圖面垂直方向，換言之，於第3及第4圖之上下方向配置複數個插塞11，於各插塞丨丨上配置凹部4丨及插塞23，而使於同方向上鄰接之插塞丨丨與23互相電性絕緣。

569430 五、發明說明（ίο) 並且，插塞11、23及τ 及第4圖所示之圓形，二41之/面形狀並不限制為如第3 接荖，夂日S 亦可以為四方形所構成。首先，i備Γ第;0圖說明半導體裝置1之製造方法。來說，形成下部二圖：示狀態之半導體裝置。更具體形成接觸窗於下部芦；於下地基板10上。此外， -導電部）u及二=31;内= 部層間絕緣膜31b。以接 =\覆/插基11與21而形成上臈31於下地基板10上，’精、由此專步驟，形成層間絕緣内（參照第5圖）。此夕卜可以配置插塞11於層間絕緣膜31 並不限於上述步驟，二’田層間甘絕緣膜31及插塞11之形成接觸窗於上部層間絕缘 ^驟因而，形成塞2卜膜之上述插塞21上而形成插之後’猎由連接$ ^千皆〇〇膜於層間絕緣膜31上，= =位元線12用之導電 = i = 因時由二化補2係形成與位元㈣相姓刻上述導電膜，而开以=;32作為金屬遮罩來宏。ώ卜所、f ,化成位70線（或第二導電部）1 2之圖面圖牵，因^，於氮化矽膜32具有與位元線12相同之平 =及：化石夕膜32形成開孔於儲存節點用之插塞 ^ #由^上，牛再蝕刻該插塞11上方及其附近之導電置、之Y 1¾，得到如第5圖所示狀態之半導體裝接著，如第6圖所+ _ 间所不，於位兀線1 2之圖案形成後，再

569430 五、發明說明（11) 3; ? : : ?32作為金屬遮罩而非等向性乾蝕刻層間絕緣膜二夕膜32選擇性地钱刻層間絕緣膜3"= 由如此之蝕刻，於氮化矽膜31及右藉將形成溝_。由於氮化：=== :有塞1人上，因此，由於插塞2於溝槽40 = 出有上述大出尚度h 3 (具體來說約了層間絕緣膜31。為00nm以下）而蝕刻 r且ΪΪ”：第7圖所示’藉由覆蓋溝槽40内之露出夺面 ❹與底^及插塞u之露n；5八 ) 位兀線1 2以及氮化矽膜3 2，而形忐惫# A 邛刀三絕緣膜）。IU匕矽膜33伟开4二成鼠化矽膜33 (或第外，如第8圖所示，=3埋#入=槽1；^7^之厚度。此 (此時，由於亦達到位元線12及氮化石夕膜^盍鼠化石夕膜33 面形成層間絕緣膜（或第4絕緣膜）34。方），而全 1 成光阻4之圖案於層間絕緣獏34上。且許爽說，先阻4係形成於與第i圖狀 j末 2 絕緣膜34相同之平面圖案上。千导^裝置1中之層間光阻4作為遮罩並且對於氮化：膜而33，、=^^ 性乾蝕刻層間絕緣膜34，而使瀵乂 f地非等向之肩部上之氮化石夕膜33露出使=槽=到氮化鑛 41於插塞11上方。亦即，以“二形成凹部層’而形成凹部41於插塞U上方。此外刻停止使用相對於氮化矽膜32、33之 1 =、、、邑緣膜34係為高之材料。此外，此層間絕緣==間絕緣膜31 膜d 4之蝕刻步驟係正為自 569430 五、發明說明（12) 對準接觸（SAC )構造之形成步驟。之後’非等向性乾蝕刻插塞11上之氮化矽膜33而使得插塞11於凹部41内露出（參照第丨〇圖）。此外，經由氮^ 石夕膜3 3之本蝕刻以及上述層間絕緣膜3 4之蝕刻，如第丨〇圖所示，自氮化矽膜33形成側牆狀絕緣膜33a、側面披覆絕緣部3 3 b以及頂部絕緣部3 3 c。此時，由於側牆狀絕緣部 3 3a之高度為插塞U之凹部41内之突出高度h3以下，而可以蝕刻氮化矽膜33。氮化矽膜33之蝕刻後，灰化光阻4。因此’藉由連接至插塞1丨而埋入凹部4 1内且達到層間絕緣膜34上之插塞23用之導電膜可以由複晶矽所形成，且以化學機械研磨（CMP )或非等向性蝕刻該導電膜直至層間絕緣膜34露出。CMP後所殘存之上述導電膜將形成插塞 2 3 (參照第1圖）。此外，省略之後的詳細製造方法，藉由各種，造方法形成與插塞23電性相連之儲存接點。曰仁疋溝槽4 〇形成時，如第1 1圖所示，亦可以殘留有層間絕緣膜31於插塞u上。此時之殘留膜厚“設定為約 1 OOnm以下。 μ f體來說，殘留層間絕緣膜31於插塞11上而形成溝槽 & t 1㈣槽4 0内之露出表面（具體來說為溝槽4〇面及底面）、位兀線12以及氮化矽膜32而形成氮化矽、。因此，層間絕緣膜34之圖案蝕刻後（參照第9圖钱刻插塞11上方以及其附近之氮化石夕膜33。接著，以 = 蝕刻條件蝕刻殘留於插塞11上之層間絕緣膜，凹σΜ1，使得插塞11露出（在此於凹部41内或溝

569430 五、發明說明（13) 槽41内僅突出高度h3 )。由於藉由此時之層間絕緣膜3丨之蝕刻於凹部41之形成位置繼續掘入溝槽41而於溝槽4〇之底面31B形成凹ώ。之後的製造方法亦適用於上述方Y。之底接著’如第1 2圖所示，若藉由此製造方法，自層間絕緣膜31形成與側牆狀絕緣部33a (參照第2圖）相同之側牆狀絕緣部33aa。此外，側面披覆絕緣部33b (參照第2圖）亦由於使用上述製造方法而在垂直於基板表面2§之方向較短。此時，層間絕緣膜31之溝槽4〇具有平滑地連接至與上述侧面31W形成段差之側面披覆絕緣部33b之表面（凹部41 内部側之表面）之側面31W2。亦即，於凹部41之形成位置狹小地形成底部3 1 B。此外’與上述之製造方法相異，由於不使用自對準接觸技術，亦不需要蝕刻插塞丨丨上方之層間絕緣膜34。具體來說，如第1 3圖所示，使用配置於層間絕緣膜34上之光阻 4B作為遮罩，蝕刻插塞U上之氮化矽膜33及層間絕緣膜而使得插塞11露出。此時，光阻4B之開口係較鄰接之位元線12間之間隔來的狹窄，因而，於氮化矽膜33之中不要蝕刻全面覆蓋氮化矽膜32之側面32W、位元線12之側面12w以及溝槽40之側面31W之部分。如此所殘留之部分成為側面披覆絕緣部33b。之後的製造方法亦適用於上述方法。若藉由上述半導體裝置及其製造方法可以得到如下之效果。乂首先’由於使用形成於位元線1 2上之氮化矽膜作為罩而#刻層間絕緣膜31 (藉此形成溝槽4〇 )，所以於位Γ

2108-5228-PF(N);Ahddub.ptd 第17頁 569430 五、發明說明（14) 一線12及氮化矽膜32之平面圖案間沿著該平面圖案形成溝槽 40。因此，所形成之該溝槽4〇較部分形成於上述圖案間之習知微小凹孔40P為大，並且係自整合地形成。故而，可 =ί ^述習知之微小凹孔4 0 p形狀控制性更為優良地形成 I 此外，由於於溝槽4 0形成時與位元線1 2之形成共 j 2 : Ϊ32 (遮罩），而可以達到製造時間的縮短及製造成本的降低。 # h凹以溝槽40之上述形成方法，與形成習知之微 =二上照第16〜18圖）之自對準接觸技術相比較，實驗得到確認。 1之私度，且已由發明人之

得到如此結果夕I 40P為大之觀點。_ A之：係考慮溝槽40較微小凹孔 (因為開口面積大\來5兒^由於溝槽4〇較微小凹孔40P大用較高之蝕刻條件，盥=虱化膜與氧化膜間之選擇比使口不良。亦即Γ於小凹孔4〇p相比並不容易發生開之條件，因此，可^ =溝槽40之形成可以使用選擇比較高此外，由於可以使二===刻氮化石夕膜32之肩部之程度。由於溝槽4 〇之形成、、述^擇比較尚之钱刻條件，更或許之微細圖案，所以，二，形成如同習知之微小凹孔40P般時間。因此，縮短乂驾知之自對準接觸技術雜短了蝕刻之時間，故而，可^ ;冓，4 0形成時氮化矽膜3 2進行蝕刻此外，其他因素=丄氮化矽膜3 2之肩部之蝕刻程度。膜34形成前先形成、、蕃=係考慮於氮化矽膜33及層間絕緣溝槽40。亦即，如第16〜18圖所示，以 2108-5228-PF(N);Ahddub.ptd 第18頁 569430 五、發明說明（15) 習知之自對準接觸技術將氮化矽膜33p與32p之肩部進行屑間絕緣膜34P、氮化矽膜33P以及層間絕緣膜”⑽之蝕刻。曰相對於此，如第5〜6圖所示，於溝槽4〇形成時，將氮/ ，32之肩部進行僅僅層間絕緣膜31b及層間絕緣膜之— $分之蝕刻。因此，由於較習知之自對準接觸技術縮短了餘刻時間（而1，藉由使用如上述選擇比較高之钱刻更可以縮短時間），而縮短了溝槽4〇形成時氮化矽膜“

^虫刻之時間，因此，可以縮小氮切膜32之肩部之程度。 X 並且，以層間絕緣膜34埋入於蝕刻層間絕緣膜3 1後所形成之溝槽40後’再形成凹部41於該層間絕緣膜34内。因此，與形成直接且微小之凹孔40P (參照第丨8圖）於戶，緣膜34P、31bP (參照第18圖）< 習知之自對準接^技術相比，可以縮小氮化矽膜33與32之肩部蝕刻程度，且由發明人之實驗得到確認。得到如此結果之因素之一係考慮到氮化石夕膜33與32之肩4進行蝕刻之次數較習知之自對準接觸技術（來昭第 15〜，則）為少。具體來說，於習知之自對準接觸技術，鼠化石夕膜33P與32P之肩部將進行層間絕緣膜34p、氮化矽膜33P以及層間絕緣膜31bp之蝕刻（因此共次 )。相對於此，於第一實施例中之製造方法中，氮化矽膜與32之肩部將只進行層間絕緣膜34以虫刻（因此共計二次）。 ’朕μi蚀由於可以縮小如同上述氮化石夕膜33與32之肩部姓刻程第19頁 2108-5228-PF(N);Ahddub.ptd 569430 五、發明說明（16) ^，而=使於凹部41形成後仍可以以十分厚之氮化矽膜33 :覆蓋位元線12之肩部。此時，由於形成氮化矽膜⑸為 :八ri m以上之厚纟’因此’即使於凹部41形成後仍可以以十刀；之側面披覆絕緣部33b覆蓋位元線丨2之側面丨2w。故而，由於插塞23更可以確實地將位元線丨2絕緣。此外，由於側牆狀絕緣部333與31以之好階梯覆蓋性之下覆蓋插塞u，因此，可：確保 ^ 1間^電性接觸。此時，由於側牆狀絕緣部… ^、31aa之南度較插塞11之穿屮古疮l 夕馆加支 ^ 之大出问度h3為低，相較僅有插塞之T j表面蕗出之情形能夠增加插塞丨丨之露出面積。因門之ί塞11與23之接觸面積增A而更能使插塞11與23 間之電性接觸確實。由冓槽40内设定插塞11之突出高度h3為約lOOnm 之氮化石二，9即使於溝槽40形成後仍可以殘留下充足厚度能夠確^寞二故而’ T以使得藉由接提覆蓋性之改善而能約將位-：1 9與23間之電性接冑’以及由於插塞23而更此夠將^線12確實地絕緣之二效果並存。夷111:忐,Γ插塞11於溝槽内突出之情形，由於覆蓋插二33 ’可以藉由姓刻層間絕緣膜34及氮吏得插塞U露出。因此，與在如同第絕# /31hp^4 ”知自對準接觸技術之插塞11P上形成層間絶緣膜31 bP /蝕刻停止居up / 相較，用以传πη層層間絕緣膜34P之三層之情形少。因此，t i二1露出之蝕刻條件之轉換次數可以減 η以較習知之自對準接觸技術縮短製造時間。

2108-5228-PF(N);Ahddub. ptd 第20頁 569430

另一方面，殘留層間絕緣膜31於插塞u上而形成溝槽 4 0之情形（參照第11圖），以與氮化矽膜3 3之蝕刻相同之條件蝕刻插塞11上殘留之層間絕緣膜31而露出插塞u。此時，由於插塞11上殘留之層間絕緣膜31之厚度係設定為約 lOOnin以下，因此，即使以與氮化矽膜33之蝕刻相同之條件仍可以充分蝕刻該殘留之層間絕緣膜3丨。故而，與在如同第15〜18圖所示之習知自對準接觸技術之插塞11?^形層間絕緣膜31bP/蝕刻停止層33p/層間絕緣膜34p之三層之情形相較，用以使得插塞丨丨露出之蝕刻條件之轉換次&可以減少。因此，可以較習知之自對準接觸技術縮短製造間。、此外，於上述氮化矽膜（第二及第三絕緣膜）32與 33、層間絕緣膜（第一及第四絕緣膜）31與34間，若可设疋貫用之選擇比，則上述之膜31〜34並不限於上述之料。此時，由於氮化矽膜32與33之材料可以不同，因間絕緣膜3 1與3 4之材料亦可以不同。曰再者，形成更多配線層於如同第1圖之狀態之半裝置1上之情形，可以與「下地基板」一同嵌入該第1 一狀態之半導體裝置1。亦即，用以形成第一絕緣膜與第一導電部之各種基體係正為「下地基板。發明效果：依照申請專利範圍第1項之發明，由於使用形成於第一導電部上之第_絕緣膜作為遮罩而钱刻第一絕緣膜

2108-5228-PF(N);Ahddub.ptd 第21頁

569430 五、發明說明（18) 圖冓=成於第二導電部及第二絕緣膜之圖案間於上述圖案間之習知微小凹孔為大，並且以：：成。故而，可以較上述習知之微小凹大、：：地形良地形成溝槽。此夕卜’由於於溝槽形成時與；二導㊁: 形成共用第二絕緣膜（遮罩），而、導電邛之短及製造成本的降低。再者，由於形f j製造時間的縮更大之溝槽於步驟（d)之後，再與在/ =白知之微小凹孔微小凹孔之習知之自對準接觸技術相較，、、=膜後而形成緣膜之肩部蝕刻程度。了以縮小第二絕依照申請專利範圍第2項之發明，蝕形成之溝槽以較第一絕緣膜選擇比 x 、、、巴、味膜而後，在形成上述凹部於該第四絕緣=之=絕：膜埋入接且微小之凹孔（對應於上述凹因此，與形成直之自對準接觸技術相比，可以縮小^於^絕緣膜之習知部之钮刻程度。亦即，即使於^第—絕緣膜之肩度之第三及第二絕緣膜覆蓋第二雷2後=可以以充足厚於其他導電部更可以確實地將第_ 口之肩部。故而，由依照申請專利範圍第3項之菸電部絕緣。第三及第二絕緣膜覆蓋凹部形成^ ’々可以以充足厚度之因此，由於其他導電部更可以確^之第二導電部之側面。依照申請專利範圍第4項之發%地將第二導電部絕緣。一導電部之露出部分而形成第三%明’由於亦為了覆蓋第第三絕緣膜，故可以連接第三^ j緣膜再非等向性蝕刻該、、冬膜至第一導電部之側面第22頁 2108-5228-PF(N);Ahddub.ptd 569430

面而殘留成為側牆狀。藉場合中，由於如此之導電第一導電部，故可以確保性接觸。此外，由於覆蓋成第二絕緣膜，故可以藉刻使得第一導電部露出。絕緣膜/蝕刻停止層/層間一導電部）上之習知之自刻條件之轉換次數。故而技術縮短製造時間。口月專利範圍第5項之發明，表面露出之情形相較能夠此，可以使得第一導電部接觸更加確實。及溝槽之底於凹部内之良好地覆蓋電構件之電導電部而形之二層之蝕與形成層間 (對應於第可以減少蝕自對準接觸依照申電部之頂部出面積，因構件之電性此，於填構件可以第一導電突出於溝由第四及因此，依絕緣膜之對準接觸，可以較階梯覆蓋性部與上述導槽内之第— 第三絕緣膜照本發明，三層於插塞技術相比，此等習知之由於與僅有第一導增加第一導電部之露與凹部内之上述導電依照申請專利範圍第6項之發明，内形成溝槽後仍可以殘留下充足厚卩使以—絕緣膜而，可以使得確保第一導電部與上：：：緣膜。故 (申請專利範圍第4項之發明效果）等窀構件之電性接觸部而更能夠將第二導電部確實地果絕)緣二？由其他導電項之發明效果）之二效果並存。（申明專利範圍第2 依照申請專利範圍第7項之發明，蝕刻相同之條件蝕刻第一導電部上一苐二絕緣膜之出第一導電部。因此，與在插塞（=之第一絕緣膜而露之層間絕緣膜/蝕刻停止層/層間絕:於弟一導電部）上彖膜之三層轉換蝕刻條

2108-5228-PF(N);Ahddub.ptd 第23頁 569430

依照部上所殘即使藉由第一絕緣膜依照第一導電緣部階梯第一導電依照絕緣部而部將第二留之楚項之發明，由於設定第—導雷 p =—絕緣膜之厚度約為100nm以電 ::一之㈣•件亦可以充分餘刻該殘此留之申請專利範圍第9項之於部上之情形時，上述導^ ，在配置導電構件於覆蓋性良好地覆蓋第〜^構件可以藉由側牆狀银部與上述導電構件之=電部。因此，可以確】申請專利範圍第10項：；接觸。確保 =第二導電部之側面：:：’由於藉由側面坡導電部確實絕緣。故而，可以由其他導電

569430 圖式簡單說明第1圖係顯示用以說明關於第一實施例之半導體裝置之剖面圖；第2圖係顯示用以說明關於第一實施例之半導體裝置之放放大剖面圖；第3圖係顯示第2圖中之A-A線之剖面圖；第4圖係顯示第2圖中之B-B線之剖面圖；第5圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第6圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第7圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第8圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第9圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第1 0圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第11圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第1 2圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；第1 3圖係顯示用以說明關於第一實施例之半導體裝置之製造方法之剖面圖；

2108-5228-PF(N);Ahddub.ptd 第25頁 569430 圖式簡單說明第1 4圖係顯示用以說明習知之半導體裝置之剖面圖；第1 5圖係顯示用以說明習知之自對準接觸 (self-aligned contact)技術之剖面圖；第1 6圖係顯示用以說明習知之自對準接觸技術之剖面圖，第1 7圖係顯示用以說明習知之自對準接觸技術之剖面圖；及第1 8圖係顯示用以說明習知之自對準接觸技術之剖面圖。符號說明： 2〜半導體基板； 3〜傳輸閘極； 4B〜光阻； 1 0〜下地基板； IIP〜插塞； 11W〜突出側面； 12W〜則面； 2 2〜插塞； 2 3〜插塞； 32P〜氮化矽膜； 3 1 B〜底面； 31W〜側面； 3 1 W 2〜側面； 1〜半導體裝置； 2S〜基板表面； 4〜光阻； 4P〜光阻； 11〜，插塞（第一導電部）； 1 2〜位元線（第二導電部）； 12P〜位元線； 2 1〜插塞； 3卜層間絕緣膜（第一絕緣膜） 3 1 a〜下部層間絕緣膜； 3 lb〜上部層間絕緣膜； 31bP〜層間絕緣膜； 3 2〜氮化矽膜（第二絕緣膜）；

2108-5228-PF(N);Ahddub.ptd 第26頁 569430 圖式簡單說明 3 laa〜側牆狀絕緣部； 32W〜側面； 33〜氮化矽膜（第三絕緣膜）；40P〜凹部； 33b〜側面被覆絕緣部； 33c〜頂部絕緣部； 34〜層間絕緣膜（第四絕緣膜）；33P〜頂部絕緣部； 3 4 P〜層間絕緣膜； 3 3 a〜側牆狀絕緣部； hi〜高度； h3〜突出高度； 40〜溝槽； 41〜凹部； h 2〜局度； h4〜厚度。

2108-5228-PF(N);Ahddub.ptd 第27頁

Claims

569430 v、、申凊專利範圍 ΐ· -種半導體裝置之製造方法，包括下列步驟· (a) 形成第一絕緣膜於下地基板上，並且' 電部於上述第一絕緣膜内； -置苐一導 (b) 形成導電膜於上述第一絕綾膜 · ⑷打開上述第一導電部上導電弟二絕緣膜；朕上而形成 u)以上述第二絕緣膜作為遮罩，案，而形成第二導電部；以及成上述導電膜圖 (e)上述步驟（d)後，以上述第二絕緣膜作為刻上述第-絕緣膜，形成溝槽於上述第'絕緣：：罩，蝕 2.如申請專利範圍第丨項所述之半導體裳置之。去，更包括下列步驟：置 < 版：^方、（f)覆蓋上述溝槽内之露出表面、上述第二宴以及上述第二絕緣膜，形成第三絕緣膜； — (g) a 了埋人覆蓋有上述第三絕緣膜之上述溝槽内， t成相對於上述第- > 緣第一絕淡膜五ί Γ二第選擇比相較於上述、、、邑、味膜為咼之第四絕緣膜；以及 (h) 相對於上述第三以及第二絕緣膜，選擇性地蝕刻诚筮-四、、邑、水膜’使得於上述第二絕緣膜之肩部上以及上二第三絕緣膜自上述溝槽内露出，形成凹部於上述第一導電部上方。、3 ·如申明專利範圍地2項所述之半導體裝置之製造方法，其中，上述步驟（f )包括下列步驟·· (f ) 1) ^/成上述第三絕緣膜之膜厚為約1 〇 n m以上。 III 第28頁 2108-5228-PF(N);Ahddub.ptd 569430 六、申請專利範圍 4. 如申請專利範圍第2或3項所述之半導體裝置之製造方法，其中，上述步驟（e)包括下列步驟： (e) -l)使得上述第一導電部突出於上述溝槽内；上述步驟（f )包括下列步驟： (f) -2)為了覆蓋上述第一導電部之露出部分，形成上述第三導電膜；以及上述製造方法更包括下列步驟： (i )上述步驟（h)後，非等向性蝕刻上述第三絕緣膜，使得上述第一導電部露出。 5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，上述步驟（i)包括下列步驟： (i) -1)使得連接至上述第一絕緣膜之上述第三絕緣膜之高度較上述第一導電部之突出高度為低。 6. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，上述步驟（e) -1)包括下列步驟·· (e ) - 1 - 1)使得上述第一導電部於上述溝槽内突出約 1 OOnm以下之突出高度。 7. 如申請專利範圍第2或3項所述之半導體裝置之製造方法，其中，上述步驟（e)包括下列步驟： (e) - 2 )使上述第一導電部上殘留有上述第一絕緣膜而形成上述溝槽；及上述製造方法更包括下列步驟： (j) 蝕刻上述第一導電膜上方之上述第三絕緣膜；以及

2108-5228-PF(N);Ahddub.ptd 第 29 頁 569430 六、申請專利範圍 (k)接續上述步驟（j)，以如同上述步驟（j)之蝕刻條件，蝕刻上述第一導電部上所殘留之上述第一絕緣膜，使得上述第一導電部露出。 8 ·如申請專利範圍第7項所述之半導體裝置之製造方法，其中’上述步驟（e)-2)包括下列步驟： (e)-2-1)使上述第一導電部上殘留有約1〇〇ηπι以下之厚度之上述第一絕緣膜而形成上述溝槽。 9. 一種半導體裝置，包括：下地基板；第一絕緣膜，配置於上述下地基板上，且具有開口於上述下地基板之相反側之溝槽；第一導電部，配置於上述第一絕緣膜内，且突出於上述溝槽内；第二導電部，配置於上述第一絕緣膜上；及第二絕緣膜，配置有與上述第二導電部相同之平面圖案於上述第二導電部上；其中上述第二導電部以及上述第二絕緣膜之側面平滑地連接至上述第一絕緣膜之上述溝槽之側面；更包括側牆狀之絕緣部，連接至上述溝槽之底面以及上述第一導電部之突出側面。 10. —種半導體裝置，包括：下地基板，第一絕緣膜，配置於上述下地基板上，且具有開口於上述下地基板之相反側之溝槽；

2l〇8'5228'PF(N)；Ahddub.ptd 第 30 頁 569430 六、申請專利範圍第一導電部，配置於上述第一絕緣膜内，且突出於上述溝槽内；第二導電部，配置於上述第一絕緣膜上；及第二絕緣膜，配置有與上述第二導電部相同之平面圖，案於上述第二導電部上；其中上述第二導電部以及上述第二絕緣膜之側面平滑地連接至上述第一絕緣膜之上述溝槽之側面；更包括側面彼覆絕緣部，自上述第二絕緣膜之上述側面之至少一部份上，透過上述第二導電部之上述側面上，跨過上述溝槽之上述側面之至少一部分上。

2108-5228-PF(N);Ahddub.ptd 第31頁