TW546919B - A circuit for correlating an input signal and method of correlating a input signal to an apparent reference signal - Google Patents

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546919 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發，森：4速濾波ϋ 發明領域 本發明係有關於信號處理，尤其是配置電子濾波器 的方法及電路。 發明背景 經由連續取樣輸入信號進行而操作一熟知的D S Ρ 濾波器，且配置下列離散傅立葉近似 R=(Ss.Ss+S0.Sc)1/2 其中 \=Σ1>χ^ίη(/·*·η) δ〇=Σ^χΛ·〇οδ^·^η) 一種此類型的濾波器稱為有限脈波響應（F I R) 濾波器取樣輸出信號，且將各個樣本輪流饋入一連串的 乘算器，至該乘算器的其他輸出為傅立葉係數之一或者 是其他類似的數值。當一個樣本移出一第一乘算器至下 一個乘算器時，下一樣本即時送入該第一乘算器中，依 此可類推其他的步驟。 對於需要適當取樣速率的低頻而言，上述的方法相 當有用，但是當頻率高低一 G h z時，則顯得不切實際。 此係因為類比數位轉換的數目及需要高取樣速率的計 算，且限制數位分量的處理速度之故。 本發明的目的係提供一機構，其使用離散近似分析 法辨識或取出信號，但是此方法僅適用於超過1 Gh z 的頻率。 (請先閱讀背面之注意事項再填寫本頁) 裝 |線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546919 A7 B7 五、發#麵1 ) 本發明係相關於類比信號的離散近似分析，其類似 離散傅立葉近似，但是可以更適當地決定一相關器的特 徵。 類比數位轉換器被整合到其近似計算中，因此可以 在電路開始且實用處，使得應用頻率產生有意義的增 加0 頁 使用一類比電路作為在積分計算的處理元件，其使 用輸入信號的相位偏移取樣以減少在AD c中的速度之 負何，且最後可以加以修改以使用非常簡單之單位元A D C轉換器的原理，而更進一步簡化類比處理元件。 提供簡單及維持電路（或者是單位元比較器 c )的陣列。在本發明中，” SHA”表示，，簡單及維 持放士器”，且為一取樣電路。SHA的各個輸出項饋 入丈鼻器中，而該乘异器的輸出為所需要之頻率響應之 傅立葉級數的近似值。各該SHA序時間，，順序取樣， 且維持該樣本，直到在另一循環中啤叫另一樣本為止。 因此，樣本點隨著時間轉動，確定整個陣列的相位均使 用為止，且將各個新樣本饋入不同的係數。在匯流排中 加總該輸出項以進行必需要的計算。 在本發明之一設計理念中，本發明提供一種用於建 立輸入信號之相關性的電路，包含：一處理元件的平行 陣列，各該處理元件包含一類比取樣電路，以回應一定 時信號’而取樣該輸人信號’及_電路，用於依據預定 的量化因素而量化所得到的樣本；一定時電路，使得該 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱了 546919

ά可么以時間定義序列中顯示該處理元件中連續 出現的夕個元件，以及用於加總該處理元件中量化輸出 的機構。 在本發明另一設計理念中，在連續處理元件中的量 化因素對等於一需要頻率響應之傅立葉級數近似中的係 數。 該定時電路包含多個延遲元件，其輸出係表示該處 理元件中連續的多個元件。 在本發明另一設計理念中，在連續處理元件中的量 化因素對等於一需要頻率響應之傅立葉級數近似中的係 數。 在本發明另一設計理念中，在連績處理元件中的量 化因素對等於需要之頻率響應中傅立葉級數近似的係 數，該定時電路包含多個延遲元件，其輸出呈現在該處 理元件的連續元件中，且該用於量化的電路包含一乘算 器’此乘算器的輸入為該取樣電路的輸出，及一預定的 量化因素，加總該乘算器的輸出。 在本發明另一設計理念中，本發明提供一種建立輸 入信號與一明顯（apparent)參考信號之相關性的結果， 該方式包含：產生該輸入信號之一連串的相位偏移類比 樣本；由表示該參考信號之係數值，量化該樣本中連續 的多個連續；以及加摁該量化的樣本。 在本發明另一設計理念中，產生一連串相位偏移類 比樣本的步驟包含提樨相位偏移定時信號至多個類比樣 3 本紙張尺度適用中.國國家標準（CNS)A4規格（210 X 297公釐） iL——.--------裝—— (請先閱讀背面之注意事項再填寫本頁) --線· 經濟部智慧財產局員工消費合作社印製 546919 經濟部智慧財產局員工消費合作社印製 A7 B7 五、么避签熟‘電▲。 在本發明另一設計理念中，該係數值包含該參考信 號之頻率響應的傅立葉級數近似式之係數。 在本發明另一設計理念中，產生一連串相位偏移類 比樣本的步驟包含提供相位偏移定時信號予多個數位樣 本及維持電路。 在本發明另一設計理念中，本發明提供一種用於建 立輸入信號與一需要之頻率響應之相關性的電路，包含 一第一及一第二平行處理元件的陣列，各該處理元件包 含一類比取樣電路，用於量化輸入信號，以回應一定時 信號，及一電路，用於依據預定的量化因素量化所得到 的樣本；一定時電路，使得該定時信號以時間延遲接續 的方式出現在該處理元件中之連續的處理對中；一加總 器，用於加總包含該第一陣列之該處理元件的量化輸 出；以及另一加總器，用於加總包含一第二陣列之該處 理元件的量化輸出。 在本發明另一設計理念中，本發明提供該第一陣列 表示一正常的頻道，而該第二陣列表示一九十度相差頻 道。 在本發明另一設計理念中，本發明提供一種建立一 輸入信號與一明顯（apparent )參考信號之間之相關的 方法，該方法包含下列步驟：產生該輸入信號之一連串 相位偏移類比樣本；經由表示該參考信號之正常分量， 決定該樣本中連續的多個樣本的大小；經由表不該參考 信號之九十度相差分量，決定該樣本中連續的多個樣本 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） : ·----------- (請先閱讀背面之注意事項再填寫本頁) · --線· 546919 A7 --—----B7_____ ;(加ά該正常的樣本的大小；以及得到該正常及 九十度相差加總的根方根值。 (請先閱讀背面之注意事項再填寫本頁) 在本發明另一設計理念中，本發明提供一種用於建 立輸入信號之相關性的電路，該電路包含：一處理元件 之平行陣列，各該處理元件包含一比較器，用於比較該 輸入信號及一預定的參考值，以回應一定時信號，且輸 出+ 1或一1的數值；一定時電路，使得該定時信號以 時間延遲接續的方式表示成該處理元件中某些的數個元 件；一乘算器，應用預定的定大小因素，決訂該比較器 的輸出的長度，其中該定大小因素表示一正常或一九十 度相差正弦波；以及一加總器，用於加總該處理元件的 定大小輸出。 本發明其他的設計理念可以由附圖，較佳實施例之 詳細說明及申請專利範圍中得到。 圖式之簡單說明 由下文中的說明可更進一步了解本發明之特徵及優 點，閱讀時並請參考附圖。 圖1為本發明之一實施例的電路圖，其中以類比方 式取樣信號； 經濟部智慧財產局員工消費合作社印製 圖2為本發明另一實施例的電路圖，其中由一單立 元比較器取樣該信號； 圖3為本發明較佳實施例的電路圖，其中將連續樣 本之間的差動信號饋入乘算器中； ^一一陣㈣Ms 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546919 A7 B7 i毛凝，(其+輸人信號為2 d B ; 4Ghz，且雜訊比為〇 經濟部智慧財產局員工消費合作社印製 圖5為圖1及圖2實施例之^一對九十度相差陣列中 濾波後的R M S輸出的比較圖； 圖6為用於配置圖3之較佳實施例的電路示意圖； 圖7為圖6之電路配置的線路圖；以及 圖8為圖6及圖7之電路中SP I CE模擬圖。 較佳實施例之詳細說明： 本發明的標準型式為 H〇)=J二 X⑴ejG>tdt 當以傅立葉積分方式以偵測一特定的頻率時，必需 對於所有的時間軸積分，且積分原理的固定特定必需加 以使用。但是，有可能配置Η (似）的離散傅立葉近似 ^(Ss.Ss+Sc.Sc)m 其中 ·_/·“） 項目f為處理區域的頻率，而常數垃視樣本η之間 的時間滿足而定。必需進行兩項加總運算：一項為在積 分時的實部，另一項則為積分時的虛部。又。為又的第 η個樣本。加總運算為下列級數的範例…+χΒ · sn+x州· sn+1+xn+2. sn+2+xn+3 ά ·. 其_311為固定的（對於特定的接收機頻率而古 不變者）的s i η e及c 〇 s i n e項，且又打為^ 線天中接收到之輸入信號的樣本。 n ^ 4… 在習知技術的濾波器中，Χη表示ADC的連續輪 -I.---.----.-----— (請先閱讀背面之注意事項再填寫本頁) . ^· 本紙張尺度適财國國家標準（CNS)A4 ‘格咖X 297公爱）__ -1111· 五 4 P a ΰ ^ 在D名p曰曰片中配置加總運算的功能。但是，在 =之_時間必需非常的短’以捕捉現在感興趣的高 例如’為了在2 —4GHz的範圍之内處理無線 佗波。樣本之間的間隔η必需為2 0 0 p S大小或更 '的$率下，以GFSK信號格式在頻道中傳送。該加 〜運必需以至少1 # S的速率執行以從該頻道中得到 數據位元。為了選擇可高達2 . 4GHz的頻率 > 依據 N y q u 1 S t的取樣理論，必需取樣的速率至少為兩 广，其對應超過5 Q 〇 GH ζ下執行的A D c。在本申 請案的申請日時’最快速的商用AD c單晶為約2 gh z。如果接收機為藍芽接收機，則該數據在丄· 〇mh 倍。一必需要的樣本速率例如為1 〇GHz 不使用本發明，ADC必需在高於i〇GS//s& 高速率執行且D S P必需累積這些樣本，且在i # s内 進行2 0 0 Q 〇次的加乘運算。此項得到因此必需使用 10GS/sADC及40，〇〇〇MID的DSP晶 片。此項要求為現今的技術所無法達到者。現今最強的 Pentium處理器可以達到2〇〇MI ps，而且必需可 使用的最快速的A DC為2 GHz。所需要者為2 〇 〇 Pentium及A D C晶片等效晶片的5倍快的晶片。 但是，此要求並沒有超過類比電路性能。本發明的 某些設計非常類似傅立葉積分，但是實際上為一類比信 號處理陣列。在一實施例中，處理輸入的類比樣本。在 第二實施例中，處理輸入的單位元樣本。 圖1示基於輸入信號之類比樣本處理的本發明之較 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 546919 A7 B7 I l·---.---------裝--- (請先閱讀背面之注音？事項再填寫本頁} XH在)從一樣本及一固定裝置（SH A) 11， 一類比乘算器12，及一固定項（η的組合形成1單元 處理元件1 〇該C η可以以電流源，電阻或者是其他類 似的方式表示，或者是型式如暫存器及因為使得轉換器 (DAC)的可程式元件。該常數（：11表示可偵測之信 號之頻率響應之傅立葉級數近似值的係數表示。 配置各單元處理元件1 〇以取樣輸入信號A丨η且 將該樣本作用到類比乘算器1 2，其他的輸入則從固定 (或半固定的D A C/暫存器）元件（：Ώ則得到。配置 多個單元處理元件1 〇的陣列以在時間轴上連續取樣類 比輪入信號。配置該乘算器的輸出以加總共同匯流排i 3。該匯流排可以是簡單的節點時，該類比乘算器的輸 出為進入這些節點的不同電流，或者是可以進行固有之 加總的任何其他的機構。 經濟部智慧財產局員工消費合作社印製

5又汁一延遲電路1 4以將樣本信號丨n作用到s Η Α中，且然後在將該信號通過下一 a D c之前作用一 已知的時間延遲。依據此方式，結果SHA裝置以在時 間軸上連續取樣。雖然方便的方式為進行一連串的連接 元件1 5，這些元件相鄰該單元處理元件1 〇 $，可以 以任何在系統之設計人員可用之型式提供該連續的取樣 機構。可以快速的期間此連續相位的應用，在習知技術 中，或者從以一連串的閘路，或者其他類似的裝置中得 到連續取樣器。熟習本技術者必需了解當取樣裝置要得 到該信號時，有必要提供時段間隔：此必需SHA達到 需要一對裝置’ S HA元件的說明必需包含兩傳統SH 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546919 五 A7 發f舰“：由於現在單元處理元件出現數目厘之 故’各個取樣器只需要在除M的信號取樣速率下循環。 使用以與常各類比取樣器相鄰之㈣延遲（或移 相）元件1 5可以方便地提供類比取樣器陣列的取樣， 例如使用-延遲鎖相週路（或鎖相迴路），此熟知的技 術在一操作循環時得到多個輸入樣本：在一循環中，各 個A D C $取樣-次。料列的輪出對等於在更方便之 AOC及DSP配置下之.欠操作循環速率（其中職 取樣器元件的數目）該單一AD C操作。 在所有的時間中均可以使用輸出量(乘積的加總）。 依序取樣該SHA裝置。在所有的時間中，s丨n e (正 常）或c 0 s i n e (九十度相差）信號之傅立葉分量 可以估計出來，此係、因為—組單域理元件的常數架構 出該正常使用的頻道且第二組單元處理元件的常數表示 該九十度相錢道。线設計人貢可以藝參數以計算 出RMS。可以類比或因為方式得到該結果。顯然地， 熟習本技術者了解執行此作案的方式。本發明中了解在 單元處理元件的乘算器的第二輸人中制可程式常數可 允許接收鮮的動態切換’且可能㈣，料依序提供 正常及九十度相差輪出熟習本技術者須了解，應用傳統 的技術以修改依序之S Η 料傅立葉頻率的方 式更為可改變者。 簡單的類比電路執行技術中可能組件的對等狀態可 以是組件的重量得到。為了配置上述型式之接收機頻 道，必需使用2 0，〇 〇 〇個類比元件1使用的元件 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱— 裝 (請先閱讀背面之注意事項再填寫本頁) . ¼. 經濟部智慧財產局員工消費合作社印製 546919 A7 -- - - _____ B7 i 要‘，在是實際上相當實際。如果吾人假設必需使 用3 0個電晶體以製造出單元處理元件1 〇 $，此大约 是5 S R A Μ晶胞的複雜度。結杲，吾人必需使用約1 OOK SRAM的晶胞。今日在一晶片上製造出51 2 K的S RAM，此設計對等於可變晶片的容量。各個 晶胞將以約1 # A的速率操作，該晶片將耗損約2 〇 〇 A的電流。 圖4中顯示圖1電路的響應。使用具有〇 d B之信 號雜訊比的2 · 4GHz的輸入信號，而取樣速率為1 OGHz。該圖顯示一對九十度相差陣列的rmS輸 出，各陣列均具有10，〇〇〇單元處理元件。 在圖2的另一實施例中，以一選衝比較器2〇取代 S ΗA裝置，其中該比較器由取樣脈衝鎖住，且輸出單 一位元以指示該類比輸入是否大於或小於任一參考位 準。其中該比較器比較輸入信號與一參考信號，且輸出 表示{ 1，一 1 }的信號到該類比乘算器中。該類比乘 鼻器現在可以減化為提供型式為{ c，一 C }之非線性 輸出的例子，其中C為表示正常或九十度相差 sin e波形的固定或半固定之局部值。此將使得接收機的感 測度稍微下降。該選衝比較器的另一項優點在考量到配 置之實際效應時將更加明顯。不達到產生一比較器，其 實際上等同於輸出偏移電壓，此相當有意義，考量偏移 電壓對於該裝置的感測度施以一下限。為了防止該項偏 移將限制感測度，熟習本技術者。單在比較器的輸出處 (一序列的輸出{ — 1，1 })處使用一平均濾波器， 10 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

546919 消 A7 五、發卿4輸， 因此保證在各比較器的輸出數據處 沒有D C分量。結果，當接收到無限小的輸入信號時（現 在只為比較器輸入級的雜訊所限制，而非其D C偏移）， 該比較器開始操作，且在處理元件陣列的輸出處的感測 度將有實質上的改進。 圖5為圖1及圖2之以及及另一實施例之一對九十 度相差分量濾波之RMS輸出的比較圖。圖5 〇顯示在 圖1及圖2配置之間的差。圖5 1，5 2分別顯示組成 九十度相差對之Co s i ne及S i ne頻道的輸出。 如所視者，該輸出信號量實際上相同。 圖3示本發明的較佳實施例。在此實施例中，在連 續樣本之間差的乘算器運算中，元件3 p決定是否使用 連續樣本之間的電壓差，使得乘算器元件i 2提供一輸 入，此輸入與相鄰SHA元件之間的差成正比。此方法 的優點為在S Η A中之系統誤差可以被去除掉，此係因 為在各個輸入路徑中均顯示該項。 熟習本技術者須了解本發明電路及一 c a η 〇 n i cal FIR(有限脈衝響應）之類比型式之間的相 似性。在本發明之單元處理元件陣列中的s HA輪流載 入，但是係數值仍沒有改變。在傳統的F IR中，輸入 樣本先在該鏈結中下降，其歷經不同的係數值。此導致 熟知的結果，即在一F I R中，作用到F j R輸入令的 Dirac delta函數（在很多個輸出序列之前的單一個，τ，且 其後跟非相當多的輸出序列）將導致FIR輸出呈現在該 序列中的係數。在本發明中並非如此：本發明中Dir= 11 本紙張尺度適用中關家標準（CNS；)A4規格（2!〇 X 297公 (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 546919 A7 --——-^__ 五Mflli的▲用導致單一的輪出數值，其為Mdt， 其中Μ為單^處理^件的數目’ d t在該陣列中連續8 ΗA樣本之間延遲。顯然地，本發明的脈衝響應為矩形 者，且更進一步的考量將顯示其隨時間而改變。 本發明極度依賴相關器（e〇rrelat〇r)3但是將進行相 關（corrdate)運算的兩個信號不為習知技術之相關器中 的兩個輸入信號，而是該輸入信號與由陣列係數表示之 明顯或額定sme波形及由通過陣列之SHA樣本點表示 $明顯或額定sine波形。由係數之純靜態配置產生相關 乜號、’其優點為以f i η/μ的速率進行乘算操作，其 中Μ為該陣列中的元件數。實際上Μ只與開始區域有 關，其中又與所需要之輸出數據的頻寬有關。在1 Mh Z之藍芽，且在10GHz取樣之2 · 4 GH z輸入信 號的例子中，Μ為10,〇〇〇。一般，M=Fin-〇SR/BW，其中 F i η為輸入信號頻率，〇SR為至少為2之過取樣速 率，且BW為輸出頻寬。 因此，在不使用振盪器下，本發明可達到任何積類 之傳統混波器或任何離散濾波器的優點，一非常高頻 的指向基頻轉換器”，其準確度視樣本之間的延遲而 定。熟習本技術者須了解除此之外，在速度中存在（M) 的雜訊抑制因素，此係因為不相關信號之尺以5加 總’且更進一步在明顯之相關信號達到由在S η A樣本 次數差的跳動對時間間隔平均。 圖6為用於配置圖3之較佳實施例之電路的示意 圖。圖6中顯示其他額外的元件，所示的工作例。尤其 12 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱）

ίΓίι —----裝·· (請先閲讀背面之注意事項再填寫本頁) 訂· 線 546919 A7 、發ff兄尉顯4為了方便產生s HA 6。之脈波的一額外 的NOR閘63。而且，顯示在信號路徑中導入等於轉 換之延遲元件的相關示意圖（參見圖了），以證明所參 見者不限於特定製造延遲元件的方法，且重複元件的實 際連結順序不需要對應到提供該陣列之延遲信號的等於 順序。 包含Μ 3及C1之元件製造該SHA元件。包 含Ml及M2之το件6 1且彼此到相鄰SHA裝置而標 不Aleft”及’’Aright”的連結，形成該乘算器元件。圖 3的元件3 0隱含連結到裝置M1&M2，此與在Aleft 及Aright之間的電壓差相關。一N〇R閘6 2架構該延 遲元件，且包含有利於實現該陣列的輸入R s t。元件 6 3及標不樣本的線在陣列中的不同點處連接到延 遲元件6 2的序列，且結果輸出6 3產生功能如該信號 的脈波，且導致SHA取樣在標示” a丨n，，之線上出 現的類比輸入。標示” A 〇 u t，，及，，A 〇 u t b，，的 線架構該乘算元件6 1的輸出。標示” lco”之線中 取出的電流架構作用到該細胞之係數值的大小。該係數 的符號可以經由調整至輸出匯流排的A 〇 u t及A 〇 u t b的連結達成。將A o u t直接連結到輸出到且A 〇 u t b連結到反向輸出端可以表示該係數的正值。當進 行反向連結時，即將A 〇 u t b連結到輸出端，且A 〇 u t連結到反向輸出端時，將表示負的係數值。取出標 示’’ DGnd”之一線上的電壓以表示額定之輸出^ 壓。D i η及D 〇 u t b為延遲元件6 2所連結以產^ --------------^ — (請先閱讀背面之注意事項再填寫本頁) · · -丨線· 經濟部智慧財產局員工消費合作社印製 13 546919 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發佈I 一連串的脈波序串至S Η A。所提供一示 意圖為階層式者，且圖7中顯示該胞元的内容。在該列 線匯流排上不同的數目指示需要之近接匯流排的内部信 號。 圖7顯示圖6之元件之較佳實施例連結。所標示之 Correlator-1[101](70)之圖符用於表示圖6之電路元件之 10 1組，在圖符70之周邊上標示表示與圖6標示類 似之線路。使用電子示意圖”匯流排架構”以顯示較佳 實施例的連結。熟習本技術者須了解這些匯流排的結 構。在下文中將說明其細部結構。尤其是，圖9的連結 為表示單一線路的單線結構，圖示之符矩形的連結表示 線或”匯流排”連結。具有相鄰整數而有斜角的線係用 於指示在所標示之匯流排内的線數。在窄匯流排矩形内 的4 5度線係用於指示至該匯流排的”標示”，即是說 可以近接在匯流排内某些特定線路的機構。由（：）之 字所限制的整數或整數對表示由符示近接之匯流排内的 特定線。在標纖内的特定整數表示從0開始之匯流排内 線路之一。例如，一匯流排指示包含使用s 1 a s h e d斜線所包含的1 0 1個元件，且相關的整數個包含由 指標0到1 0 0所指示的1 0 1個特定的線路。整數對 3 : 0依序指出具有指數3，指數2，指數1及指數0 的線路。 元件70的圖6之電路101的圖符表示法。其中 元件7 0連結的1 0 1線路之匯流排，在如固定速率中 標示”樣本”中，用於表示對於圖6之標示”樣本”之 14 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐) ---'------------裝--- (請先閱讀背面之注意事項再填寫本頁) .. --線. 經濟部智慧財產局員工消費合作社印製 選聲1在匯流排内的l o i線路之各線路的連 結。其中圖符7 0連接到單一線路，如同在周邊速率中 標示’’ A i η”的例子。採用該線路以連接到圖6之電 路1 Q 1例内標示’’ A i η ’，的所有線路。結果，顯示 輸入連結到圖6内之所有S ΗΑ元件6 〇。這些匯流排 及在標纖上的指示完成該連結。例如，在標示Aie行及 Aright區域相鄰處出現匯流排的考量將指出Aleft匯流 排元件指數0連接到Aright匯流排元件指數1〇〇。同樣 地Aleft匿流排指數98連接到Aright匯流排指數99。 其他的連結，即到2之Aleft匯流排指數1 q 〇連接到至 0的A r i g h t匯流排指數9 8。作用到線路D i n 及D o u t b的速度考量將依序從圖6之元件的第〇到 最後一代（第1 0 0 )。連結標示樣本的線路，使得輸 入到圖6電路之第N代的樣本將連接到在d丨n第（N 一 1)代的電路，至（N+l 〇;[一 1)代，其中^^小 於1 1。因此，在如D i η及Dou tb連結之考量下 所得到之圖6例子的圓形連結，連接樣本到元件中，其 中在進入鏈之前，其顯示1 i個例子。提供此例子，使 得通過延遲元件（Ν Ο R閘6 2 )之信號的，，波前，，在 等於單位延遲時間1 1的時段中，動作6 〇的樣本裝置 Μ 3。1 1為隨意選擇項，但是係用於如果一種達到的 機構’以從該延遲元件中得到樣本脈波。取” D Q η己，， 的架構以指示在進入D G n d (接地）端之相關匯流排 内1 0 0個線路中各線路的連接。如圖所示之連接的開 始端的出現提供脈波的應用，開始時，在等於高準位時， 15 546919 五 A7 B7 虽4於i準位時，進入在元件6 2之環形連結中產 生的延遲序列。最後，以7 1顯示之輸出線路的總集合 併為輪出線路的共同對，這些輸出線路可視為輸出及反 白輸出。提供這些線路’以在Ao u t及Aou t b線 路上出現信號相加的功能。在Ao u t至輸出端所進行 的連結中，A〇u t b係進入反向輸出端，或者是當係 數值的符號需要時，A 〇 u t到輸出端，而a 〇 u t b 到反向輸出端。 圖8顯示在圖6及7中說明之電路的sp I CE模 擬的結果。已將係數值作用到陣列中使得係數值的循環 在1 〇 1元件内發生，通過元件6 2的延遲設定為2 g 3 · 8 5pS。因此與輸入相關的虛擬信號的頻率為 係數值 Ca=sin(n.25:2.jc/101)中對於 n=〇，.··，1〇 〇所產生之序列的大小，應用序列符號修改A 〇 u t及 A 〇 u t b的連結，該連結為 c η > Α ο u t —輸出；A o u t b 4 反向輸出

Cn信號 Aout —反向輸出；Aout b 輸出 在此條件下，C n = 〇，因為沒有任何電流流動， 所以不需要任何的連結，但是為了方便安裝，可以選擇 任何的連結。依據此方式，雖然很清楚地，Cn的大 小可以均為正，在輸出連結中可以# a c c 〇 u t該符 號。在此較佳的設計中，由11標示係數 c n序列其 與由D i η及Do u t b連結之例子的集合所成的序 {請先閱讀背面之注意事項再填寫本頁) -1 ·1111111 ^ ·11111! 經濟部智慧財產局員工消費合作社印製 16 546919 經濟部智慧財產局員工消費合作社印製

— 1 — — — — — — — — I I I (請先閱讀背面之注意事項再填寫本頁) •線. 2 η A7 歹^聲^。尤…是，因為延遲組件6 2導入等於反較，在 π件6 2之任何例子的輪出之後其輸入將會改變到其輸 入端，而不疋在㈡間中的下一定義，此係因為該端緣在” 錯誤”端。一般，在閘極5 〇中發生等於上的下一輸出 項，其在序列之前，此係因為當與此下一閘比較時，該 閘正好通過反向等於閘信號，因此，對於電路之例子中， 由C η所標示之係數的連結如下。取丨。以指示在由 D i η及D 〇 u t b連接之鏈中的η的 (η=〇至5〇)=c I 2…（η = 〇至4 9 ) = c…工 依據此方式在連結後，峰值為 0 mV的輸入信號作用到如圖7所示的A i n線路，圈 8顯示模擬的結果。圖8 〇為以在輸出端及反向輪出为 中電流之間之電流差所表示的時域的結果。圖8 i為出 #號之傅立葉分析的結果，其顯示在〇端中出現，預其 約1 OMh z差信號。（其中顯示其他的諧振結果，艮丨 在高頻及低於一 1 2 0 d B軸下所產生的結果，此係g 為在文中沒有說明之乘法器元件的非線性結果）。” 因此，本發明係相關於互連結類比元件的系統，驾 元件此係因為計算至少該乘積的加總。此乘積的加麴: 示由應用信號管線（p i p e 1 i n e )應用之先^费 數加權所產生之明顯信號的相關性。在架構上此導致詞 於該樣本配置如依據輪入信號之分佈所形成之信號管 線’且維持可連續或數位化的元件’而使得少到有 位元的差。因此，該程序與習知技術的方法不同，習务 17

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Claims (1)

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   經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 件的量化輸出。1 1 .如申請專利範圍第丄〇項之電路，其中在該 第-陣狀連續處理元件㈣量化因素料於該要 之頻率響應之正常分量（n〇rmaI cQmpQn e n t )的傅立葉級數的係數，且在該第二陣列之連續 處理元件中的s c a i i z e因素，對等於該所需要響 應之九十度相差分量的傅立葉級數之近似係數。 12·如申請專利範圍第1〇項之電路，其中該第 一陣列表示一正常的頻道，而該第二陣列表示一九十度 相差頻道。 又 1 3 ·如申請專利範圍第1 0，1 1或12項之電 路，其中該定時電路包含多個延遲元件，且其輸出表示 該處理元件中連續的數個元件。 1 4 · 一種建立一輸入信號與一明顯（a P p a r e n t )參考信號之間之相關的方法，該方法包含下列 步驟： 產生該輪入信號之一連串相位偏移類比樣本； 經由表示該參考信號之正常分量，決定該樣本中連 續的多個樣本的大小； 經由表示該參考信號之九十度相差分量，決定該樣 本中連續的多個樣本的大小； 加總該正常的樣本的大小；以及 得到該正常及九十度相差加總的根方根值。 15·如申請專利範圍第14項之方法，其中產生 連串相位偏移類比樣本的步驟包含提供相位偏移定時 III"續-丨 (請先閱讀背面之注意事項再填寫本頁) 訂 #·

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