TW406352B - Semiconductor device and method for fabricating the same - Google Patents

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45 7 5 PIF.DOC/002 A7 _-_40635¾ b7____ 五、發明説明（I ) 發明範圍 本發明是有關於一半導體元件，且特別是有關於一種 41導體兀件及其製造方法’藉由提供一偏壓到絕緣層上有 矽（Silicon On Insulator ; SOI)之主體（Body)，減少浮動體 效應(Floating body effect)。 先前技藝說明 習知的半導體元件將以所附圖式說明。 第1圖說明習知MOSFET結構的側視圖。 請參照第1圖，在一SOI M0SFET中，以一氧植入隔 離法（separation by implantation of oxygen ; SIM0X)方法或 結合回飽刻 SIO 法（bonded and etchback SOI ; BESOI)—精 明切割法（smart-cut method)形成一 SOI基底。 習知的MOSEFT包括：一埋入氧化膜（buried oxide film)2爲1000〜4000埃厚，形成在一半導體基底1上；一 絕緣層3由局部氧化法(LOCOS)或淺溝渠隔離（STI)製程形 成；依照源極/汲極區4和6以及一通道區5，在埋入氧化 膜2上形成500〜2000埃厚的表面矽層；一閘極絕緣膜7 形成在通道區5上；一閘極電極8形成在閘極絕緣膜7上； 一交錯絕緣層9形成在閘極電極8和源極/汲極區4和6的 電晶體上並選擇地形成一接觸窗，以及一金屬電極層10， 經由交錯絕緣層9的接觸窗，連接至源極/汲極區4和6和 閘極8。 由熱氧化製程形成的50〜100埃厚的一熱氧化膜，主 要是當作閘極絕緣膜7。 (請先閲讀背面之注意事項再填寫本頁〕 訂 鲈！ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 4575 P.F.D〇C/〇〇2 406352 A7 __B7 發明説明（〕） 將一雜質植入通道區5用以調整一啓始電壓(threshold voltage) 〇 當爲一 NMOS電晶體時，可使用硼（B)或氟化硼(Bf2) 的雜質離子’當爲一 PM0S電晶體時，可使用磷(p)或砷(As) 爲雜質。 一摻雜多晶矽主要是作爲閘極電極8，在NM0S和 PIVI0S兩種電晶體中，可使用n+型的摻雜多晶矽作爲閘極 電極8，假使在NMOS電晶體中，使用n+型的摻雜多晶矽 爲閘極電極8時·，在PM0S電晶體中可使用〆型的摻雜多 晶紋爲閘極電極8。 在形成閘極電極8之後，植入雜質離子形成源極/汲極 區4和6，如果爲NM0S電晶體，植入劑量約爲2〜5E15 ciiT2，如果是PM0S電晶體，那麼硼或者是氟化硼的植入 劑爨約爲1〜3E15 cm-2。 此時，可形成一輕摻雜汲極區（LDD)，用以防止元件 的功能由於熱電子效應而退化。 此SOI元件爲一習知主體元件，然而，在NM0S電晶 體中，SOI元件可能作爲下列元件。 因爲NM0S和PM0S電晶體的通道區是處於浮置狀 態，因此在NM0S電晶體中’當Alpha粒子在主體上形成 一孔洞時或操作元件時有電荷累積時，浮動體效應可能會 發生。 如上所述，習知的半導體元件，因爲浮動體效應’產 生一些缺點。 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 25>7公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -f- A7 4 5 7 5 PIF DOC/002 五、發明説明（，） ^ 浮動體效應使得崩潰電壓下降，使得Id-Ld曲線變形， 此爲元件的退化特徵。 另外’因爲在AC操作中，電流變換效應不正常，使 得次啓始斜率以及元件的操作變得不穩定。 .發明之槪沭 綜上所述’本發明提出一半導體元件及其製造方法， 用以防止習知技藝中的一個或更多的限制及缺點。 本發明之另一目的是提供一半導體元件及其製造方 法’藉由提供一偏壓到SOI MOSFET，減少浮動體效應。 本發明的其他特徵其好處在以下的說明中將會陸續 被提出，且部份在敘述中將顯現出來，或者由熟知此技藝 者在本發明中發現’本發明的目的及其他好處將由內容中 特別指出的結構以及權力項還有增添的圖示中將之實現 及完成。 爲了依照實施例及其他更廣義的敘述，達成本發明這 些及其他好處，如實施例及廣義描述，依照本發明一種半 導體元件包括，一導電型之第一和第二植入雜質離子層， 形成在一半導體基底上，其中該半導體基底包括一埋入式 氧化膜及一表面矽層形成在上面，一導電型之第一和第二 電晶體形成在該第一和第二雜質離子層，並包括源極/汲 極區和一閘極，溝渠形成在該第一和第二電晶體，單一結 晶矽層連接至個別電晶體之該源極/汲極區之任一，以及 在溝渠側的該第一和第二雜質離子植入層；以及載子消耗 電極連接至在個別電晶體側的該第一和第二雜質離子植 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公瘦） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 •t. 457，PIF.D〇C/002

經濟部智慧財產局員工消費合作社印製 五、發明説明（〇 40635^ 入層，用以消耗由離子撞擊在該個別電晶體所產生的載 子。 另一方面，依照本發明一種半導體元件的製造方法， 包括下列步驟：依序形成一墊氧化膜和一氮化物膜在一具 有一埋入式氧化膜及一表面矽層位於上方的一半導體基 底，選擇性蝕刻該墊氧化膜和該氮化物膜形成溝渠，形成 未摻雜多晶矽側壁於該溝渠側，熱氧化該未摻雜多晶矽的 外側形成一第一介電層，使用該矽層和該半導體基底的一 主體爲種子，將該未摻雜多晶矽側壁的內側再結晶，形成 單一結晶矽層，沈積一氧化物膜在包括該溝渠的整個表 面，並將該氧化物膜平坦化形成一第二介電層，選擇性移 除該氮化物膜和該墊氧化物膜，形成一第一光阻和圖案化 第一光阻，留下一部份用來形成PMOS電晶體，使用該第 一光阻爲罩幕，植入一雜質離子進入位於該溝渠一側的該 表面矽層和該單一結晶矽層的一通道區，以及該半導體基 底的該主體，形成一閘極氧化膜和一閘極電極在以植入雜 質離子的該通道區，選擇性植入雜質離子進入該閘極氧化 膜和該閘極電極，形成源極/汲極區，以及形成載子消耗電 極在該溝渠一側的該表面矽層上。 由以上大略的描述以及接下來更詳盡的描述，意欲提 供本發明如申請專利範圍，更詳盡的說明本發明。 圖式之簡單說明 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297β釐） 4 5 7 5 PII:.DOC/O〇2 經濟部智慧財產局員工消費合作社印製 40fe3&^_ 五、發明説明（y) 細說明如下： 圖式之簡單說明： 第1圖顯示習知MOSFET結構的側視圖； 第2a至第2b圖顯示依照本發明之一 MOSFET的結 構；以及 第3a至第3k圖顯示依照本發明之一 MOSFET的製 程。 圖式標號之簡單說明 1、 21 :半導體基底 2、 22 :埋入式氧化膜 3 :絕緣層 4、6、41、43 :源極/汲極區 5 :通道區 7:閘極絕緣膜 8 :閘極電極 9:交錯絕緣層 10 :金屬電極層 23 :矽層 24 :墊氧化膜 25 _·氮化物膜 26 :側壁 27、29 :介電層 28 :單一結晶矽層 3〇 : 34、40 ' 42 :光阻 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 45 75 PIF.D〇C/〇〇2 40635^ at ____B7_ 五、發明説明（卜） 31、32、33、35、36、37 :植入雜質離子層 38 :閘極氧化膜 39 :物質層 39a :閘極電極 .潑昍夕詳細說明 下文特舉一較佳實施例，並配合所附圖式，作詳細說 明。 依照本發明之一MOSFET中，當蝕刻一埵入式氧化膜 (buried oxide film)形成一絕緣層時，位於埋入式氧化膜下 的一基底也同時被蝕刻，形成一多晶矽層做舄〜側壁然後 將之再結晶，在多晶矽層植入一雜質離子，因此半導體的 基底與雜質植入層接觸。 如第2a和2b圖所示，本發明之半導體元件包括：形 成在一 SI0半導體基底上方的，一 ρ型的第二雜質植入層 32和一 η型的第二雜質植入層36，具有埋入式氧化膜22 和砂層23在上方，且被當作井區（well region);源極/汲極 區41和43 ;以及一通道區，分別形成在位於埋入式氧化 膜22上的矽層23中；側壁型單一結晶矽層(sidewaU type single crystal silicon layers)28連接至溝渠側的源極/汲極 區41和43，其中溝渠形成在除了源極/汲極區41和43及 通道區以外的區域，而離子被部份植入形成源極/汲極區41 和43 ; —第一介電層27形成在已形成有單一結晶矽層28 之溝渠的整個表面上；一第二介電層29形成在第一介電 層上27完全覆蓋溝渠；以及一閘極氧化膜38和一閘極電 本紙張尺度適用ϋϋ家標隼（CNS > μ規格（210X297i釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 45 7 5 Pir.DOC/002 κη _406352 ^ 五、發明説明（^])" 極39a形成在通道區上。 (請先閲讀背面之注意事項再填寫本頁) 一金屬電極層形成在源極/汲極區41和43上，以及一 閘極電極39a，形成一定深度的溝渠在半導體基底21的主 體中。 植入單一結晶矽層28的雜質離子與形成源極/汲極區 41和43的雜質離子相同，並且與第二雜質離子植入層32 與第二雜質離子植入層36接觸。 爲了使主體不累積載子，B1和B2電極（載子消耗電極) 分別被形成在溝渠的一端，而溝渠是形成在NMOS和 PMOS電晶體以外的區域，這些B1和B2電極與源極/汲極 區41和43經由P型的第二和第三雜質植入層32和33以 及η型的第二和第三雜質植入層36和37，連接不同的電 晶體。 Β1和Β2電極係用來消耗由離子撞擊所產生的孔洞或 者是電子。 依照本發明之一製造半導體元件的方法將在以下內 容敘述。 經濟部智慧財產局員工消費合作社印製 如第3a圖所示，用以形成絕緣層的一墊氧化膜24和 一氮化物膜25依序形成在具有埋入式氧化膜22和矽層23 的一 SOI半導體基底21上，此埋入式氧化膜22的厚度爲 1000〜4000埃，而矽層23的厚度爲300〜2000埃。 此時，藉由熱氧化法或化學氣相沈積（CVD)製程所形 成的墊氧化層具有厚度爲1〇〇〜500埃，而藉由化學氣相沈 積製程，氮化物層25之厚度變爲500〜2〇00埃，氮化物層 本紙張尺度適用中國國家標準（CNS) (21〇><297公釐） 4575PIF.DOC/002 40635£ : 五、發明説明（？） 25可被其他與氧化物層或矽有蝕刻選擇率的介電層取 代。 (请先閱讀背面之注意事項再填寫本頁) 接下來，如第3b圖所示，選擇性的蝕刻氮化物層25、 墊氧化膜24和SOI半導體基底21，形成溝渠，同時，在 埋入式氧化膜22下的基底蝕刻300〜1000埃的厚度。 如第3c圖所示，沈積一未摻雜多晶矽在包括500〜1500 埃厚的溝渠之氮化物層25的整個表面，然後將之蝕刻留 下形成側壁26在溝渠側。 如第3d圖所示，在具有未摻雜多晶矽側壁的半導體 基底21上進行熱氧化，使得側壁26的外側部份形成第一 介電層27,而側壁26的內側部份則利用矽層23和主體當 作種子，進行再結晶形成單一結晶砂層28。 其中’被氧化的第一介電層27爲5〇〜200埃厚，而單 一結晶矽層28爲100〜300埃厚。 經濟部智慧財產局員工消費合作社印製 如第3e圖所示，利用CVD或高密度電漿(high density plasma)製程，沈積氧化膜在包括溝渠的整個表面，然後利 用化學機械硏磨(CPM)將之平坦化，形成第二介電層29 , 之後，選擇性去除氮化物層25和墊氧化層24，可以濕倉虫 刻法去除墊氧化層2 4。 如第3f圖所示，形成第一光阻30，然後進行選擇性 圖案化，留下一部份用來形成PM0S電晶體’進行一雜質 離子植入用以調整NM0S通道區的啓始電壓’其植入劑量 爲〇.5Ε12〜2E12離子/平方公分，並以第一光眭3〇爲罩 幕’進行用以連接單一結晶矽層28的雜質離孓植入，形 本紙張尺度適用中國國家"^準（CNS ) A4· ( 210X2974·1羞） A7 d〇c120635^ 五、發明説明（1 ) 成P型第一、第二和第三雜質植入層31、32.和33。 (請先閱讀背面之注意事項再填寫本頁) 此時，用以連接單一結晶矽層28的雜質離子植入進 行時的劑量爲1 E13〜5E14離子/平方公分，用以在單一多 晶矽層28和SOI半導體基底21的主體中摻雜雜質離子。 依每一接面深度(junction depth)調整每一離子植入 能量，使用氟或氟化硼離子爲雜質離子。 接下來，如第3g圖所示，形成一第二光阻34，然後 將之圖案化，留下一部份用以形成NMOS電晶體。 同樣地，在NMOS電晶體中，雜質離子植入步驟是以 第二光阻34爲罩幕，形成η型第一、第二和第三雜質離 子植入層35、36和37，使用磷或砷雜質離子。 如第3h圖所示，利用熱氧化法，形成40〜100埃厚的 一閘極氧化膜38在P型第一雜質離子植入層31和η型第 一雜質離子植入層35上，形成用以形成一閘極電極的一 物質層39於包含閘極氧化膜38的表面上。 經濟部智慧財產局員工消費合作社印製 在NMOS與PM0S電晶體中，可使用已植入η型雜質 離子的多晶矽爲物質層39，而當在PM0S電晶體中，植入 Ρ型重摻雜雜質離子當作物質層39時，在雙閘極結構的 NMOS電晶體中，可使用以植入η型重摻雜雜質離子的多 晶矽爲物質層39，或者，當多晶矽層形成後，分別植入雜 質離子於未摻雜多晶矽層中。 可形成一金屬層或一金屬矽化物層在多晶矽層上，用 來減少閘極電阻。 如第3i圖所示，分別蝕刻用以形成閘極電極的物質層 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 45 75 PIF.DOC/002 _______B7__ 五、發明説明（⑴4)〇635$ 39和閘極氧化膜3δ ’形成一閘極電極39a。-. (請先閲讀背面之注意事項再填寫本頁) 接下來，如第3j圖所示，沈積一第三光阻4〇在形成 有閘極電極39a的半導體基底2丨表面，選擇性蝕刻第三光 阻40 ’留下一部份用以形成NMOS電晶體，以第三光阻 4〇爲罩幕，植入P型重摻雜雜質離子，形成PMOS電晶體 的源極/汲極區41和43。 此時’植入雜質離子於連接半導體基底21之主體的 單一結晶矽層28的上方（上方（a)部份）。 如第3k圖所示’沈積—第四光阻42在有閘極電極39a 的半導體基底21表面，選擇性鈾刻留下一部份用以形成 PMOS電晶體，並以第四光阻42爲罩幕，進行雜質離子之 摻雜’形成NMOS電晶體的源極/汲極區41和43。 爲使載子不累積在主體中，B1和B2電極（載子消耗電 擊）分別被形成在個別電晶體的一端，B1和B2電極係用來 消耗由離子撞擊P型的第二和第三雜質植入層32和33以 及η型的第二和第三雜質植入層36和37，所產生的孔洞 或者是電子。 經濟部智慧財產局員工消費合作社印製 此時，於連接半導體基底21之主體的單一結晶矽層 28上植入雜質離子（在（b)部份上）。 形成源極/汲極區41和43後，執行熱回火製程例如爐 火熱回火或是快速熱回火，用以擴散雜質離子。 如上所述，本發明的半導體元件有下列好處。 因爲NMOS和PMOS的主體與外電極相接觸，因此 本發明可以防止元件因爲浮動體效應所產生的退化，換句 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297i^楚） 4 5 7 5 PM-.DOC/0 0 2 A7 經濟部智慧財產局員工消費合作社印製 __40635k_B7 五、發明説明（li ) 話說，在NMOS電晶體中，由離子撞擊在汲極旁產生電 子經由汲極場朝向汲極方向排出，而孔洞則經由連接閘極 電極寬度方向之P型的第二和第三雜質離子植入層，朝向 B1電極排出，在PMOS電晶體中，因爲電子排放至B2 電擊（載子排放電擊），因此載子不會被累積在主體中，因 此崩潰電壓增加並且不會造成Id-Id曲線的變形，另外， 次啓始的不正常斜率不會發生，且防止因AC操作之電流 變換效應引起的元件不穩定操作，改善元件的操作特性。 熟於此項技藝人士可瞭解在未偏離本發明精神及範 圍下可在半導體元件及其製造方法進行不同之修飾及改 變。因此，本發明意欲涵括在後附之申請專利範圍之範圍 中所提出之修飾及改變，及其等之等效物。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）

Claims (1)

1. 4575PIF1.DOC/002 第 88104413 號 本 六、申請專利範圍 1.一種半導體元件，其包括： 一導電型之第一和第二植入雜質離子層，形成在一半 導體基底上，萁中該半導體基底包括一埋入式氧化膜及一 表面矽層形成在上面； 一導電型之第一和第二電晶體分別形成在該第一和第 二雜質離子層，並包括源極/汲極區和一閘極； 溝渠形成在該第一和第二電晶體； 單一結晶矽層連接至個別電晶體之該源極/汲極區之 任一/以及在溝渠側的該第一和第二雜質離子植入層；以 及 載子消耗電極連接至在個別電晶體側的該第一和第二 雜質離子植入層，用以消耗由離子撞擊在該個別電晶體所 產生的載子。 2. 如申請專利範圍第1項所述之半導體元件，其中一 雜質離子被植入該個別電晶體的該源極/汲極區之任一， 以及植入連接至該第一和第二雜質離子植入層的該單一 結晶矽層。 3. 如申請專利範圍第1項所述之半導體元件，其中該 單一結晶矽層形成在該溝渠側形成一側壁。 4. 如申請專利範圍第1項所述之半導體元件，其中形 成一特定深度的該溝渠在該埋入式氧化層下的該半導體 基底之主體中。 5. —種半導體元件，其包括： P和η型的雜質離子植入層形成在具有一埋入式氧化 ； Ϊ---Κ----裝 -----.--訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

   4575PIF1.DOC/002 第 88104413 號 本 六、申請專利範圍 1.一種半導體元件，其包括： 一導電型之第一和第二植入雜質離子層，形成在一半 導體基底上，萁中該半導體基底包括一埋入式氧化膜及一 表面矽層形成在上面； 一導電型之第一和第二電晶體分別形成在該第一和第 二雜質離子層，並包括源極/汲極區和一閘極； 溝渠形成在該第一和第二電晶體； 單一結晶矽層連接至個別電晶體之該源極/汲極區之 任一/以及在溝渠側的該第一和第二雜質離子植入層；以 及 載子消耗電極連接至在個別電晶體側的該第一和第二 雜質離子植入層，用以消耗由離子撞擊在該個別電晶體所 產生的載子。 2. 如申請專利範圍第1項所述之半導體元件，其中一 雜質離子被植入該個別電晶體的該源極/汲極區之任一， 以及植入連接至該第一和第二雜質離子植入層的該單一 結晶矽層。 3. 如申請專利範圍第1項所述之半導體元件，其中該 單一結晶矽層形成在該溝渠側形成一側壁。 4. 如申請專利範圍第1項所述之半導體元件，其中形 成一特定深度的該溝渠在該埋入式氧化層下的該半導體 基底之主體中。 5. —種半導體元件，其包括： P和η型的雜質離子植入層形成在具有一埋入式氧化 ； Ϊ---Κ----裝 -----.--訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4575P1F 1 .DOC/O 02 B8 C8 ~~—--4^635^--- 六、申請專利範圍 膜及一表面矽層位於上方的一半導體基底，並作爲井區； NMOS和PMOS電晶體包括源極/汲極區，和一通道區 形成在位於該雜質離子植入層上方的該表面矽層中； 一閘極電極形成在該通道區上； , 溝渠形成在不包括該源極汲極區和該通道區的部 份，並依照該半導體基底的一主體有一特定深度； 單一結晶矽層形成在該溝渠側，並連接至該源極/汲 極區的任一; 一第一介電層形成在該溝渠的整個表面，在該溝渠中 形成由該單一結晶砂層； 一第二介電層完全覆蓋該溝渠；以及 第一和第二載子消耗電極包括該單一結晶矽層，該單 一結晶矽層之一端連接至該源極汲極區之任一，並彼此藉 由p和η型的的該雜質離子植入層相連，用以消耗由離子 撞擊個別電子所產生的載子。 6.—種半導體元件的製造方法，包括下列步驟： 依序形成一墊氧化膜和一氮化物膜在一具有一埋入 式氧化膜及一表面矽層位於上方的一半導體基底； 選擇性蝕刻該墊氧化膜和該氮化物膜形成溝渠； 形成未摻雜多晶矽側壁於該溝渠側； 熱氧化該未摻雜多晶砍的外側形成一第一介電層； 使用該矽層和該半導體基底的一主體爲種子，將該未 摻雜多晶矽側壁的內側再結晶，形成單一結晶矽層； 沈積一氧化物膜在包括該溝渠的整個表面，並將該氧 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 — 訂-！-線！. 經濟部智慧財產局員工消費合作社印製 4575 PIF1 ,£)〇c/〇〇2^06352 8888 ABCD 經ίί部智慧财產局員工消費合作社印製 、申請專利範圍 化物膜平坦化形成一第二介電層； 選擇性移除該氮化物膜和該墊氧化物膜； 形成一第一光阻和圖案化第一光阻，留下一部份用來 形成PMOS電晶體； 使用該第一光阻爲罩幕，植入一雜質離子進入位於該 溝渠一側的該表面矽層和該單一結晶矽層的一通道區，以 及該半導體基底的該主體； 形成一閘極氧化膜和一閘極電極在以植入雜質離子的 該通道區； 選擇性植入雜質離子進入該閘極氧化膜和該閘極電 極，形成源極/汲極區；以及 形成載子消耗電極在該溝渠一側的該表面矽層上。 7·如申請專利範圍第6項所述之半導體元件的製造 方法，其中該埋入式氧化膜具有一厚度約爲1000埃至 4000埃，且該表面矽層有一厚度爲300埃至2000埃。 8.如申請專利範圍第6項所述之半導體元件的製造 方法，其中該半導體基底是以氧植入隔離法（SIMOX)方 法 '結合回餓刻SIO法(BESOI)或一精明切割法（smart-cut method)形成。 9. 如申請專利範圍第6項所述之半導體元件的製造 方法’其中該墊氧化膜係以熱氧化法形成，並具一厚度爲 100〜500 埃。 10. 如申請專利範圍第6項所述之半導體元件的製造 方法，其中該氮化物層係一化學氣相沈積法形成，並具一 本紙張&度適用中國國家標準（CNS)A4規格（210^ 297公麓） (請先閱讀背面之注意事項再填寫本頁) 裝 -I I I _ -I— A1'， I 訂- -------線丨！ 45 75PIF1.DOC/002 A8 B8 C8 D8 六、申請專利範圍 厚度爲500〜2000埃。 11·如申請專利範圍第6項所述之半導體元件的製造 方法’其中該溝渠是藉由蝕刻該埋入式氧化膜下的該半導 體基底，形成一深度爲300-1000埃。 12. 如申請專利範圍第6項所述之半導體元件的製造 方法’其中該未摻雜多晶係側壁是沈積該未摻雜多晶矽在 具有厚度爲500〜1500埃該溝渠的氮化物膜之整個表面， 然後在蝕刻留下一部份在該溝渠側。 13. 如申請專利範，第6項所述之半導體元件的製造 方法，其中該第一介電層有一厚度爲5〇〜200埃，而利用 再結晶側壁形成該單一結晶矽層有一厚度爲100〜300 埃。 14. 如申請專利範圍第6項所述之半導體元件的製造 方法，其中該氧化膜以化學氣相沈積或高密度電漿製程形 成，以化學機械硏磨平坦化，形成該第二介電層。 --I---J---,1 I--裝 ---11·11 訂--I — —II--線！ <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）