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經濟部中央標準局員工消費合作社印製 A7 ____ B7 五、發明説明（1 ) 本發明係關於半導體積體電路及其製造方法，尤關於 適合於具有 SRAM (Static Random Access Memory) 之半導體積體電路裝置之技術。 將高阻負載型或完全CMO S型記憶晶胞，與由相補 性MI SFET (CMOSFET)構成之周邊電路組合 而成之CMOS SRAM通常被使用於電腦或工作站之 超高速緩衝儲存器（Cache Memory)。 CMOS SRAM之記憶晶胞係由記憶1位元之資 訊之正反器與2個傳送用MI SFET (Metal Insulat-ci r S e m i c ο n d u c t 〇 r F i e 1 d E f f e c t T r a n s i s t 〇 r ) 構成 。高 電阻負載型正反器係由一對驅動用Μ I S F E T及一對電 阻元件構成，而元全C Μ 0 S型正反器係由一對驅動用 MI SFET及一對負載用MI SFET構成。 近年來，這種S RAM因爲大容量化及高速化而需要 將記憶體大小尺寸細微化，而且由於系統之低消耗功率化 ，必須降低動作電壓。然而，欲滿足上述要求時成爲問題 者爲因α線造成之軟體錯誤耐性之降低。 所謂α線造成之軟性錯誤係指包含於宇宙線中含有之 α線（He原子核）或LS I包裝之樹脂材料內之放射性 原子所發射之α線射入記憶晶胞內，破壞樹脂於資訊儲存 部內之資訊之現象。 α線粒子具有5 e V之能量，射入矽基板中後產生成 對之電子與正孔。該α線射入記億晶‘胞之高電位位準之儲 存波節後，由α線產生之電子流通至儲存波節，正孔流通 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） I n X - - 1 ml m nn !-1 nn 1^1 一aJ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（2 ) 至基板，使得儲存波節之電荷及電位瞬間的減少，在某一 或然率下使記憶晶胞之資訊反轉。 SRAM中，欲提高α線所造成之軟體錯誤耐性時， 增大記憶晶胞之儲存波節容量最爲有效。 特開昭6 1 — 1 2 8 5 5 7號公報中揭示一種有關高 電阻負載型S RAM之技術。該S RAM係在記憶晶胞上 部配置連接於電源電壓（Vc c )或基準電壓（V s s ) 之多結晶矽電極，以該電極，儲存波節及被其挾持之絕緣 膜形成電容量，以便增大儲存波節之容量。 特開昭6 1 - 2 8 3 1 6 1號公報同樣的係關於高電 阻負載型S RAM之技術。該S RAM係在構成記憶晶胞 之電阻元件之第1多結晶矽膜上配置第2多結晶矽膜，以 該第2多結晶矽膜，形成於電阻元件兩側之第1多結晶矽 膜之低電阻部，及被其挾持之絕緣膜形成電容量，以便增 大儲存波節電容量。 特開昭6 4_2 5 5 5 8號公報同樣係關於高電阻負 載型S RAM之技術。該S RAM係將驅動用 Μ I S F E T之吸極領域之接合深度形成爲較傳送用 Μ I S F Ε Τ之接合深度更深，而且在吸極領域下部形成 與吸極領域不同之導電型半導體領域，將由該半導體領域 與吸極領域構成之ρ η接合電容量供給於儲存波節，以便 增大儲存波節電容量。 特開平1 — 1 6 6 5 5 4號公報係關於以形成在驅動 用Μ I S F Ε Τ上方之2層多結晶矽膜構成負載用 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ---一裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 306G66 五、發明説明（3 ) Μ I S F E T之T F T (Thin Film Transistor)方式之 完全CMOS型SRAM。該SRAM係將一方之負載用 Μ I S F E T之閘極之一部份延伸至另一方之負載用 MI SFET之源極或吸極領域上，以該閘極，源極或吸 極領域，及被其挾持之絕緣膜形成電容量’以便增大儲存 波節之電容量。 如上所述，一般之高電阻負載型S RAM及T F Τ方 式之完全CMO S型S RAM皆設有增大記憶晶胞之儲存 波節電容量之措施。 然而，一完全CMOS型SRAM中，將構成記憶晶粒 之6個Μ I S F E T全部形成爲於半導體基板內之所謂之 容積CMO S方式之SRAM中，不必設有增加儲存波節 電容量之措施。 其理由爲，在半導體基板內形成負載用Μ I S F E T 之容積CMOS方式之SRAM之負載用MI SFET之 面積較大，故電流驅動能力及儲存波節電容量大，因此， 即使因α線之射入而使儲存波節之電位發生變動時，亦不 能供給充分之電荷於儲存波節。 然而，本發明之發明者發現，容積CMO S方式之 S R A Μ中，若記憶晶胞大小更細微化時，負載用 Μ I S F Ε Τ之電流驅動能力降低，而動作電壓更降低後 ，儲存於儲存波節之電荷量亦減少，故不能抑制α線所造 成之儲存波節之電位變動，使得軟體錯誤耐性降低。 本發明之目的爲提供一種可提高採用容積CMO S方 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） n II - ^^^^1 - I --1 - 1_ 11 1 1 -i 士-- I --- - - m· ^m· —* US.-1° (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 經濟部中央標準局員工消費合作社印裝 __B7 _五、發明説明（4 ) 式之S RAM之軟體錯誤耐性之技術。 本發明之其他目的爲提供一種可促進採用容積 CM〇S方式之RAM之細微化之技術。 本發明之上述及其他目的和特性，可由以下圖式及說 明更爲明確。 本發明中，代表性技術之特徵如下。 本發明之半導體積體電路裝置係以在半導體基板主面 上形成之第1導電膜構成記憶晶胞之一對驅動用 MI SFET，一對負載用MI SFET及一對傳送用 MI SFET之各閘極之完全CMOS型SRAM中，以 形成在記憶晶胞上部之第2導電膜，形成於第2導電膜上 之絕緣膜（電介質膜），及形成於絕緣膜上之第3導電膜 形成電容量元件，連接第2導電膜與記憶晶胞之一方之儲 存波節，並連接第3導電膜與記憶晶胞之另一方之儲存波 節。 本發明之半導體積體電路裝置中，電容量元件之一方 之電極與上述一方之儲存波節經由形成於第3導電膜上部 之第1金屬膜所構成之一對金屬配線之一方連接’而電容 量元件之另一電極與另一方之儲存波節經由一對金靥配線 之另一方連接。 本發明之半導體積體電路裝置中，構成電容量元件之 一方之電極之第2導電膜及構成電容量元件之另一電極之 第3導電膜分別爲n型多結晶矽膜，電容量元件之一方之 電極經由第1連接孔連接於一對驅動用MISFET之一 ί tat J^i^i fln^9 1^1 nn. 1^1 m· —^ϋ l 1 I"-^、T (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標牟（CNS ) A4規格（210X 297公釐） A7 B7 306066 五、發明説明（5 ) 方之吸極領域，並且經由形成於第一連接孔上部之第2連 ---------{裝— (請先閲讀背面之注意事項再填寫本頁) 接孔連接於一對金屬配線之一方，電容量元件之另一電極 經由第3連接孔連接於一對驅動用Μ I S F E T之另一方 之吸極，並且經由形成於第3連接孔上部之第4連接孔連 接於一對金屬配線之另一方。 本發明之半導體積體電路裝置中，構成電容量元件之 一方之電極之第2導電膜及構成電容量元件之另一方之電 極之第3導電膜分別爲η型多結晶矽膜，電容量元件之一 .方之電極在連接一對金靥配線之一方與一對驅動用 Μ I S F Ε Τ之一方之吸極領域之第5連接孔之側壁連接 於一方之金屬配線，而電容量元件之另一方之電極在連接 —對金屬配線之另一方與一對驅動用Μ I S F Ε Τ之另一 方之吸極領域之第6連接孔之側壁連接於另一方之金屬配 線。 經濟部中央橾準局員工消費合作社印製 本發明之半導體積體電路裝置中，構成電容量元件之 —方之電極之第2導電膜及構成·電容量元件之另一方之電 極之第3導電膜之一方爲η型多結晶矽膜，另一方爲ρ型 多結晶矽膜，由η型多結晶矽膜所構成之一方之電極經由 第7連接孔連接於一對驅動用Μ I S F Ε Τ之一方之吸極 領域’並且經由形成於第7連接孔上部之第8連接孔連接 於一對金屬配線之一方，由Ρ型多結晶矽膜所構成之另一 方之電極經由第9連接孔連接於於一對負載用 Μ I S F Ε Τ之另一方之吸極領域，而且經由形成於第9 連接孔上部之第1 0連接孔連接於一對金屬配線之另一方 本紙張尺度適用中國國家橾準（CNS ) Α4規格（2丨ΟΧ297公釐) ~ 8 - 經濟部中央橾準局員工消費合作社印製 _ 306066 b； __ 五、發明説明（6 ) 0 本發明之半導體積體電路裝置中’供給基準電壓於一 對驅動用Μ I S F E T之各源極領域之基準電壓線’及供 給電源電壓於一對負載用Μ I S F Ε Τ之各源極領域之電 源電壓線係由第1金屬膜所構成。 本發明之半導體積體電路裝置中，由形成於第1金屬 膜上部之第2金屬膜構成一對相補性資料線，一對相補性 資料線中之一方經由第1金靥膜所構成之一對墊片層之一 方連接於一對傳送用Μ I S F Ε Τ之一方之源極領域，一 對相補性資料線之另一方經由一對墊片層中之另一方連接 於一對傳送用Μ I S F Ε Τ之另一個之源極領域。 本發明之半導體積體電路裝置中，在S RAM之周邊 電路設有由第2導電膜，形成於第2導電膜上之絕緣膜， 及形成於絕緣膜上部之第3導電膜所構成之電容量元件。 本發明之半導體積體電路中，構成S RAM之周邊電 路之Μ I S F Ε T與形成於第3導電膜上之金屬配線係經 由第2導電膜或第3導電膜所構成之墊片層連接。 本發明之半導體積體電路裝置之製造方法包括：在半 導體基板之主面上，以第1層導電膜形成驅動用 MI SFET，負載用MI SFET，及傳送用 Μ I S F Ε Τ等之閘極之過程；分別以第2層之導電膜在 第1導電膜上，以絕緣膜在第2導電膜上，以第3導電膜 在絕緣膜上形成一對電容量元件之一對電極與電容量絕緣 膜（電介質膜）之過程；將形成於第3導電膜上之第1金 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） I - - - -i I ........ m n^i —. 士 - - - I 1 - · 1- HI ―二各 (請先閲讀背面之注意事項再填寫本頁) -9 - 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明（7) 屬膜圖型化而形成一對金屬配線，將電容量元件之一電極 與記憶晶粒之一儲存波節經由一對金屬配線之一方連接’ 而且將電容量元件之另一電極與記憶晶粒之另一方之儲存 波節經由一對金靥配線之另一方連接之過程。 本發明之半導體積體電路裝置之製造方法包括：形成 —對驅動用MI SFET，一對負載用MI SFET ’及 —對傳送用MI SFET後’蝕刻形成於各MI SFET 上部之第1絕緣膜，形成深達一對驅動用MI SFE 丁之 一吸極領域之第1連接孔之過程；將形成於第1絕緣膜上 之由η型多結晶矽膜所構成之第2導電膜圖型化而形成電 容量元件之一電極，經由第1連接孔連接電容量元件C之 一電極與一驅動用Μ I S F Ε Τ之吸極領域之過程；在電 容量元件之一電極上形成電容量絕緣膜（電介質膜）後蝕 刻電容量絕緣膜，形成深達一對驅動用Μ I S F Ε Τ之另 —吸極領域，一驅動用MI SFET，及一對負載用 Μ I S F Ε T之一方所共用之閘極之第2連接孔之過程； 將形成於電容量元件上之由η型多結晶矽膜所構成之第3 導電膜圖型化而形成電容量元件之另一電極，經由第2連 接孔連接電容量元件之另一電極，另一驅動用 MI SFET之吸極，一方之驅動用MI SFET，一方 之負載用Μ I S F Ε T所共用之閘極之過程；蝕刻形成於 電容量元件之另一電極上之第1層間絕緣膜，分別形成深 達電容量元件之另一電極之第3連接孔，深達電容量元件 之另一電極之第4連接孔，深達一方之驅動用 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X 297公缝） (請先閱讀背面之注意事項再填寫本頁) 裝· -5 -10 - A7 B7 經濟部中夬標準局員工消費合作社印裝 五、 發明説明（ 8 ) 1 I Μ I S F Ε Τ 之 吸 極 領 域 » 一 對 負 載 用 Μ I S F E T 之 另 1 1 -- 方 > 及 另 -* 驅 動 用 Μ I S F E Τ 所 共 用 之 閘 極 之 第 5 連 1 1 接 孔 > 及 深 達 另 一 方 之 負 載 用 Μ I S F Ε T 之 吸 極 領 域 之 /—-s | 請 1 I 第 6 連 接 孔 之 過 程 將 形 成 於 層 間 絕 緣 膜 上 部 之 第 1 金 屬 先 閱 1 | 讀 1 1 膜 圖 型 化 形 成 __. 端 經 由 第 3 連 接 孔 連 接 於 電 容 量 元 件 之 背 1 | 另 —* 電 極 另 一 端 經 由 第 5 連 接 孔 連 接 於 一 ΒΞα 凝!1 動 用 之 注 旁 Γ 1 Μ I S F Ε Τ 之 吸 極 > 另 — 負 載 用 Μ I S F E T 9 及 另 — 項 再 填 驅 動 用 Μ I S F Ε Τ 所 共 用 之 閘 極 之 第 1 金 屬 配 線 9 —* 端 % 本 裝 1 經 由 第 4 連 接 孔 連 接 於 電 容 量 元 件 之 另 一 電 極 > 另 一 端 經 頁 1 1 由 第 6 連 接 孔 連 接 於 另 一 負 載 用 Μ I S F E T 之 吸 極 之 第 1 1 2 金 屬 配 線 之 過 程 〇 1 1 本 發 明 之 半 導 體 積 體 fuz. 電 路 裝 置 之 製 造 方 法 包 括 触 刻 訂 | 第 1 層 間 絕 緣 膜 形 成 深 達 —· 對 傳 送 用 Μ I S F E T 之 一 1 I 源 極 領 域 之 第 7 連 接 孔 及 — 對 傳 送 用 Μ I S F E T 之 另 1 1 | 一 源 極 領 域 之 第 8 連 接 孔 之 過 程 將 第 1 金 屬 膜 ΞΙ 圖 型 化 > 1 1 形 成 經 由 第 7 連 接 孔 連 接 於 — 傳 送 用 Μ I S F E T 之 源 極 領 域 之 第 1 墊 片 層 經 由 第 8 連 接 孔 連 接 於 另 — 傳 送 用 Μ ! I S F Ε Τ 之 源 極 領 域 之 第 2 墊 片 層 之 過 程 > 蝕 刻 形 成 於 1 1 第 1 金 屬 膜 上 部 之 第 2 層 間 絕 緣 膜 » 形 成 深 達 第 1 墊 片 層 1 I 之 第 9 連 接 孔 > 及 深 達 第 2 墊 片 層 之 第 1 0 連 接 孔 之 過 程 1 1 I » 蝕 刻 形 成 於 第 2 層 間 絕 緣 膜 之 第 2 金 屬 膜 t 形 成 經 由 第 1 1 9 連 接 孔 連 接 於 第 1 墊 片 層 之 相 補 性 資 料 線 f 及 經 由 第 1 1 1 0 0 連 接 孔 連 接 於 第 2 墊 片 層 之 另 相 補 性 資 料 線 之 過 程 1 1 1 1 本紙張尺度適用中國國辦（™見格⑺™竣） A7 •^06066_B7______ 五、發明説明（9 ) 經濟部中央樣準局員工消費合作社印製 --------ί 裝-- (請先閲讀背面之注意事項再填寫本頁) 本發明之半導體積體電路裝置之製造方法包括：形成 一對驅動用MI SFET，一對負載用MI SFET，及 一對傳送用MISFET後，在各MISFET上形成第 1絕緣膜，然後，將形成於第1絕緣膜上之由η型多結晶 矽膜所構成之第2導電膜圖型化而形成電容量元件之一電 極之過程；在電容量元件之一電極上形成電容量絕緣膜後 ，將形成於電容量絕緣膜上之由η型多結晶矽膜所構成之 第3導電膜圖型化而形成電容量元件之另一電極之過程； 蝕刻形成於電容量元件之另一電極上之第1層間絕緣膜， 分別形成貫穿電容量元件之一電極而深達一對驅動用 Μ I S F Ε Τ之一吸極領域之第1連接孔，深達一對負載 用MI SFET之一吸極領域，一對負載用MI SFET 之另一方，一對驅動用Μ I S F Ε T之另一方所共用之閘 極之第2連接孔，貫穿電容量元件之另一電極深達另一驅 動用MISFET之吸極，一方之驅動用MI SFET， 一方之負載用Μ I S F Ε T所共用之閘極之第3連接孔， 及深達另一負載用Μ I S F Ε Τ之吸極領域之第4連接孔 之過程；將形成於層間絕緣膜上之第1金屬膜圖型化，形 成一端經由第1連接孔連接於電容量之一電極與一驅動用 Μ I S F Ε Τ之吸極領域，另一端經由第2連接孔連接於 一負載用MI SFET之吸極領域，另一負載用 MI SFET，另一驅動用MI SFET所共用之閘極之 第1金屬配線，一端經由第3連接孔連接於電容量元件之 另一電極，另一驅動用MISFET之吸極領域，一方之 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ 297公釐） 12 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（10) 負載用MI SFET ’ 一方之驅動用MI SFET所共用 之閘極，另一端經由第4連接孔連接於另一負載用 Μ I S F E T之吸極領域之第2金靥配線之過程。 本發明之半導體積體電路裝置之製造方法包括：形成 —對驅動用MI SFET ’ 一對負載用MI SFET ’及 —對傳送用MI SFET後’蝕刻形成於各MI SFET 上之第1絕緣膜，形成深達一對負載用MISFET之另 一吸極領域之第1連接孔之過程；將形成於第1絕緣膜上 之由P型多結晶矽膜所構成之第2導電膜圖型化而f成電 容量元件之一電極’經由第1連接孔連接電容量元件之一 電極與另一負載用Μ I S F E T之吸極領域之過程；在電 容量元件之一電極上形成電容量絕綠1膜後触刻電容量絕緣 膜，形成深達一對驅動用Μ I S F Ε Τ中之一吸極領域之 第2連接孔之過程；將形成於電容量絕緣膜上之由η型多 結晶矽膜所構成之第3導電膜圖型化而形成電容量元件之 另一電極，經由第2連接孔連接電容量元件之另一電極與 一驅動用Μ I S F Ε Τ之吸極領域之過程；触刻形成於電 容量元件之另一電極上之第1層間絕緣膜而分別形成深達 電容量元件之一電極之第3連接孔’深達電容量元件之另 一電極之第4連接孔’深達一方之驅動用Μ I S F Ε Τ之 吸極領域’另一負載用Μ I S F Ε Τ ’及一對驅動用 Μ I S F Ε Τ之另一方所共用之閘極之第5連接孔，及深 達另一驅動用MISFET之吸極領域’一對負載用 MI SFET之一方，及一方之驅動用MI SFET之第 本紙張尺度逍用中國國家橾率（CNS)A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 、-* 13 - A7 B7 經濟部中央標準局員工消費合作社印製 五、/ 昏明説明（ 11) 1 I 6 連 接 孔 之 m 程 1 及 將 形 成 於 層 間 絕 緣 膜 上 之 第 1 金 屬 膜 1 圖 型 化 > 形 成 一 端 經 由 第 4 連 接 孔 連 接 於 電 容 量 元 件 之 另 1 1 — 電 極 » 另 —. 端 經 由 第 6 連 接 孔 連 接 於 一 方 之 負 載 用 ! I 請 1 | Μ I S F E T 之 吸 極 領 域 另 __- 方 之 負 載 用 Μ I S F Ε Τ 先 閱 1 | 1 1 > 另 — 驅 動 用 Μ I S F Ε Τ 所 共 用 之 閘 極 之 第 1 金 屬 配 線 背 \ij 1 1 » — 端 經 由 第 3 連 接 孔 連 接 於 電 容 量 元 件 之 一 電 極 另 — 之 1 事 1 端 經 由 第 6 連 接 孔 連 接 於 另 —· 驅 動 用 Μ I S F Ε Τ 之 吸 極 項 S. .1 領 填 域 — 負 載 用 Μ I S F Ε Τ 及 -- 驅 動 用 Μ I S F Ε Τ 窝 本 裝 所 共 用 之 閘 極 之 第 2 金 屬 配 線 之 過 程 〇 頁 1 1 本 發 明 之 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 包 括 在 進 行 1 1 蝕 刻 第 1 層 間 絕 緣 膜 而 形 成 深 達 一 對 驅 動 用 Μ I S F Ε Τ 1 1 之 —. 方 —— 對 負 載 用 Μ I S F E T 之 — 方 所 共 用 之 閘 極 ， 訂 I 及 深 達 一 對 驅 動 用 Μ I S F Ε T 之 另 一 方 一 對 負 載 用 1 1 Μ I S F E T 之 另 一 方 所 共 用 之 閘 極 之 連 接 孔 之 過 程 之 刖 1 1 1 > 將 覆 蓋 在 各 閘 極 上 部 之 絕 緣 膜 之 一 部 份 膜 厚 變 薄 之 過 程 1 1 依 照 本 發 明 將 由 第 2 導 電 膜 第 3 導 電 膜 及 被 其 1 1 挾 持 之 絕 緣 膜 ( 電 介 質 膜 ) 稱 成 之 電 容 量 元 件 之 一 電 極 連 1 1 接 於 — 儲 存 波 節 將 另 — 電 極 連 接 於 另 —· 波 節 故 可 經 由 1 | 電 容 量 元 件 供 給 充 分 之 電 荷 於 儲 存 波 節 因 此 即 使 將 記 1 I 憶 晶 粒 之 大 小 尺 寸 細 微 化 或 降 低 動 作 電 壓 仍 可 抑 制 因 1 I I a 線 所 造 成 之 儲 存 波 節 之 電 位 變 動 可 提 高 記 憶 體 晶 粒 之 1 1 軟 體 錯 誤 耐 性 〇 I 1 依 照 本 發 明 > 以 堆 積 在 半 導 體 基 板 上 之 2 層 導 電 膜 構 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210乂297公釐） -14- A 7 B7_^____ 五、發明説明（12 ) 成周邊電路之電容量元件，故與使用形成於半導體基板上 之擴散層（Ρ η接合）等之電容量元件比較’元件所佔有 之面積較小，故可縮小周邊電路之面積而將s RAM高度 積體化》 依照本發明，經由在形成電容量元件之電極時相同之 過程中形成之墊片層連接Μ I S F E T之半導體領域與配 線，故以抗光劑做爲光罩進行蝕刻而在半導體領域上形成 連接時之光罩對正餘裕較小，因此可縮小Μ I S F Ε Τ之 面積而將SRAM高度積體化。 依照本發明，在形成深達閘極之連接孔之過程之前， 將覆蓋閘極上之絕緣膜之一部份之膜厚變成較薄，故可在 短時間之蝕刻後即可露出閘極，可防止過度蝕刻至其他領 域，可防止場絕緣膜等被削除。 以下參照圖式說明本發明之實施例，圖中具有相同功 能之構件以相同記號表示而不重複說明。 (實施例1 ) 經濟部中央標準局員工消費合作社印製 ----< 裝-- (請先閲讀背面之注意事項再填寫本頁) 第4圖爲本實施例之S R AM之記憶晶粒之等效電路 圖。如圖中所示，該記憶晶粒係由配置於一對相補性資料 線（資料線DL，資料線/ (桿）DL)與字線WL之交 叉點之一對驅動用MI SFETQdt，Qd2—對負載用

MI SFETQPl，Qp2，及一對傳送用 MI SFET

Qti’ Qt2 所構成。驅動用 MI SFETQd!，Qd2 及傳送用MI SFETQ ti，Q t2係由η通道型構成， 本ϋ尺度逋用中國國家標準（CNS ) Α4規格（210Χ297公釐) ~ -15 - 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（13) 負載用MI SFETQpi，Qp2係由P通道型所構成° 亦即該記億晶粒係由使用4個η通道型Μ I SFET及2 個Ρ通道型MISFET之完全CMOS型所構成。 構成記億晶胞之6個MI SFET中，一對驅動用

MI SFETQdi，Qd2，及一對負載用 MI SFET Q Pa，Qp2構成做爲記憶1位元之資訊之資訊儲存部之 正反器。正反器之一輸入輸出端子（儲存波節A )連接於 傳送用Μ I S F E TQ t 1之源極領域’另一輸入輸出端 子（儲存波節B)連接於傳送用MI SFETQt2之源 極領域。~ 傳送用Μ I S F E TQ t i之吸極領域連接於資料線 D L，傳送用Μ I S F E TQ t 2之吸極領域連接於資料 線/DL。正反器之一端（負載用MI SFETQPx， Q p2之各源極領域）連接於做爲第1電壓之電源電壓（ V c· c )，另一端（驅動用 MISFETQdi’Qd22 各源極領域）連接於做爲第2電壓之基準電壓（V s s ) 。電源電壓（Vc c)例如爲3V ’基準電壓（V s s ) 例如爲〇V (GND)。第1電壓與第2電壓之關係爲第 1電壓 >第2電壓。 本實施例之S RAM之特徵爲’在記憶晶粒內形成如 下之儲存機構造之電容量元件C，將電容量元件C之一電 極連接於正反器之一儲存波節（儲存波節A) ’將另一電 極連接於另一儲存波節（儲存波節B )。 以下參照第1圖（表示9個記憶晶粒之平面圖）’第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 装. J-s 填請委員明tffa年7月ί3日所提之 經濟部中央梂準局貝工消费合作杜印裝 修正本有無變更實質内容是否准予修正。 !修正 一1第广號專利申请 _7用6«中文説明畜修正頁 二7民«打年7月修正 '丨— 〇-五、發明説明（14 ) 2 (a)圖（1個記憶晶粒之放大平面圖），第2 (b) ，2 ( e )，及3圖（第1 ，2 (a)圖中沿A — A線之 斷面圚）說明記憶晶粒之具體結構。第1 ，2 ( a )圖中 ，只表示構成記憶晶粒之各導向層，及連接各導電層之連 接孔，而省略分離各導電膜之絕緣膜之圖。第2 (b)〜 2 (e)圖表示第2 (a)圚中各導電層之放大平面圖。 構成記憶晶粒之6個Μ I S F E T係形成在由單結晶 矽所構成之半導體基板之主面之場絕緣膜2包圍周圍之活 性領域內。由η通道型構成之驅動用Μ I S FETQ dK ，Qd2，及傳送用MI SFETQti，Qt2係形成於 P型阱3之活性領域內，而由p通道型構成之負載用 MI SFETQPl，Qp2係形成於η型阱4之活性領域 內。在Ρ型阱3之下部之半導體基板1內形成有ρ型埋入 層5，而在η型阱4之下部之半導體基板1內形成有η型 埋入層6。 —對傳送用MI SFETQ t i，Q t2係由形成於ρ 型阱3之活性領域內之η型半導體領域7 (源極領域，吸 極領域），形成於活性領域表面之由氧化矽膜所構成之閘 極絕緣膜8，形成於閘極絕緣膜8上之第1層η型多結晶 矽膜（或將多結晶矽膜與高融點金饜矽化物之膜層叠之聚 矽化物膜）所構成之閘極9所構成。傳送用MISFET ’ Qt^Qtz之閘極9與字線WL成爲一體。 一對驅動用MI SFETQdi，Qd2係由形成於ρ m 型阱3之活性領域之η型半導體領域10 (源極領域，吸 本紙張尺度適州中國國|標準（〇奶>八4規格（2丨0><297么釐) ： 17 - I I I I I -γ-I I I 訂—— n ^ (請先閱讀背面之注意事項再填寫本頁) 306066 B7 "~ ' _ _ - ....... 五、發明説明（15) (請先閱讀背面之注意事項再填寫本頁) 極領域），形成於活性領域表面之閘極絕緣膜8，形成於 閘極絕緣膜8上之由第1層η型多結晶矽膜（或聚砂化物 膜）所構成之閘極1 1 a ，1 1 b所構成。驅動用 MI SFETQdi之吸極領域（η型半導體領域 係形成在與傳送用Μ I S F ETQ t 1之源極領域（^型 半導體領域7)共用之活性領域內，驅動用MI SFET Q d2之吸極領域（η型半導體領域1 〇 )係形成在與傳 送用MI SFETQt2之源極領域（η型半導體領域7 )共用之活性領域內。 一對負載用MI SFETQpi，Qp2係由形成在η 型阱4之活性領域內之ρ型半導體領域12(源極領域， 吸極領域），形成於活性領域之表面之閘極絕緣膜8，形 成於閘極絕緣膜8上之由第1層η型多結晶矽膜（或聚矽 膜）所構成之閘極1 1 a ，1 1 b所構成。負載用 MI SFETQpi之閘極1 1 a與驅動用MI SFET Qdi之閘極1 1 a成爲一體，負載用MI SFETQp2 之閘極1 1 b與驅動用MI SFETQd2之閘極1 1 b 成爲一體（第2 (b)圖）。驅動用MISFETQd在 第1方向配置於傳送用Μ I S F E TQ t與負載用 MI SFETQp 之間。 在由6個MI SFET構成之記憶晶粒上部經由氧化 矽膜所構成之絕緣膜1 4，1 5形成有電容量元件C之下 部電極1 6 »該下部電極1 6係由第2層η型多結晶矽膜 所構成’而且覆蓋在記憶晶粒上部之廣大面積。下部電極 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210 X 297公釐） -18 - 經濟部中央標準局員工消費合作社印裝 A7 _____ B7 五、發明説明（l6) 1 6經由連接孔1 7，連接於驅動用MI SFETQdi 之吸極領域（η型半導體領域1 〇，儲存波節a)。 在下部電極16上經由氮化矽膜所構成之電容量絕緣 膜1 8形成有電容量元件C之上部電極1 9。該上部電極 1 9係由第3層之η型多結晶矽膜所構成，而且覆蓋在記 憶晶粒上部之廣大面積。上部電極1 9經由連接孔2 0連 接於驅動用MISFETQdi，負載用MISFET Qpi所共用之閘極1 1 a ，及驅動用MI SFETQd2 之吸極領域（η型半導體領域1〇，儲存波節B)(第2 (d )圖Γ。電容量絕緣膜1 8不限定由氮化矽膜製成， 亦可由氮化矽膜與氧化矽膜之層疊膜所形成" 本實施例之S RAM係由覆蓋在記億晶胞上部之廣大 面積之下部電極1 6 ，上部電極1 9 ，及被其挾持之電介 質膜所形成之電容量絕緣膜18構成儲存機構造之電容量 元件C ’將電容量元件C之一電極（下部電極1 6 )連接 於正反器之一儲存波節A，將另一電極（上部電極1 9 ) 連接於另一儲存波節B »亦即下部電極1 6及上部電極 1 9以廣大面積覆蓋在記億晶粒上部，而延伸至字線（ WL)，驅動用MI SFETQdt，Qd2，與負載用 MI SFETQpi，Qp2間之領域。如此，可增大電容 量元件C之電容量。

因爲具有上述結構，故可經由電容量元件C供給充分 之電荷於儲存波節A，B。因此，即使將記憶晶粒細微化 ，或降低動作電壓時，可抑制α線所造成儲存波節A，B 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -I -- I ...... I- -I - - - - - -·~~^水 m - - 1 - -- In ml (請先閱讀背面之注意事項再填寫本頁) 19 - 經濟部中央橾準局負工消费合作社印製 Α7 Β7 五、發明説明（17 ) β電位變動，可提高記億晶粒之軟體錯誤耐性。 在電容量元件C之上層經由8?5 0(8〇1*〇?11〇5口11-〇 Silicone Glass)膜所構成之第1層層間絕緣膜2 1形 成有由第1層鋁（Aj?)合金膜所構成之一對局部配線 Li，L2，電源電壓線2 2A，基準電壓線2 2B，及一 對墊片層22C (第2(e)圖）。 —對局部配線L〆L2之一方（L2)之一端經由連 接孔2 3連接於電容置元件C之上部電極1 9，又經由連 接孔2 〇連接於驅動用MI SFETQd2之吸極領域（ η型半導體領域10)，驅動用MISFETQdi，負 載用MI SFETQPl所共用之閘極1 1 a。局部配線 L2之另一端經由連接孔2 4連接於負載用MI SFET Qp2之吸極領域（P型半導體領域12)。亦即 MISFETQd2之吸極領域（η型半導體領域10) ，儲存波節Β)，負載用MISFETQp2之吸極領域 (Ρ型半導體領域1 2 )，驅動用MI SFETQdi， 負載用MI SFETQpx所共用之閘極1 1 a經由局部 配線L 2及上部電極1 9互相連接。 另一局部配線Li之一端經由連接孔2 5連接於負載 用MISFETQPl之吸極領域（P型半導體領域12 )，驅動用MISFETQd2，負載用MISFET Qp 2所共用之閘極1 1 b。局部配線Lx之另一端經由連 接孔2 6連g於電容量元件C之下部電極1 6，又經由連 接孔1 7連接於驅動用MI SFETQdi之吸極領域（ 本紙浪尺度適用中國家標準（CNS ) A4規格（210 X297公釐） ---------^------1Τ------^ (請先閱讀背面之注意事項再填寫本頁) 306086 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（is) η型半導體領域1〇)。亦即驅動用MISFETQdi 之吸極領域（η型半導體領域1 〇，儲存波節a)，負載 用Μ I S F ETQ pi之吸極領域（p型半導體領域1 2 )’驅動用MISFETQd2，負載用MISFET Qp2所共用之閘極1 1 b經由局部配線Li及下部電極 1 6相連接。亦即局部配線Li，L2延伸至第1方向而連 接驅動用Μ I S F E TQ d之吸極領域與負載用 MISFETQp之吸極領域間。 與局部配線Li，L2同層之電源電壓線2 2A，基準 電壓線2 2ΓΒ，及一對墊片層2 2 C中，電源電壓線 22A經由連接孔27連接於負載用MI SFETQPl ，Qp2之各源極領域（P型半導體領域12)，而將電 源電壓（Vc c)供給於各源極領域（p型半導體領域 12)。基準電壓線22B經由連接孔28連接於驅動用 MI SFETQdi，Qd2之各源極領域（η型半導體領 域1〇)，將基準電壓（Vs s)供給於各源極領域（η 型半導體領域10)。一對墊片層22C之一方經由連接 孔2 9連接於傳送用M I S F E T'Q t 1之吸極領域（η 型半導體領域7)，另一方經由連接孔29連接於傳送用 MISFETQt2之吸極領域（η型半導體領域7)。 電源電壓線22Α，基準電壓線22Β延伸至與第1方向 垂直之第2方向，將電源電壓（Vcc)，基準電壓（ V s s )分別供給於設在第2方向之記億晶胞。 局部配線Li，L2，電壓電壓線2 2A ’基準電壓線 (請先閱讀背面之注意事項再填寫本頁) 裝· -β 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐〉 五、發明説明（ig) 2 2 B ’及墊片層2 2 C之上層經由氧化矽膜所形成之第 2層層間絕緣膜31形成有由第2層之AS合金膜所構成 之一對相補性資料線（資料線D L，資料線/ D L )。資 料線D L經由連接孔3 2連接於墊片層2 2 C，又經由連 接孔2 9連接於傳送用Μ I S F E TQ t i之吸極領域（ η型半導體領域7)。資料線/DL經由連接孔32連接 於墊片層2 2 C ’又經由連接孔2 9連接於傳送用 MISFETQt2之吸極領域（n型半導體領域7)( 第2 ( a )圖）。 以下說明具有上述結構之本實施例之S RAM之記憶 晶胞之製造方法。表示記憶晶胞之製造方法之各圖（第5 〜22圖）中’斷面爲於第1 ，2圖中沿A — A—線之斷 面圖。平面圖內只表示導電層及連接孔，而省略絕緣膜之 圖示。 (元件分離，阱形成過程） 經濟部中央榡準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 首先’如第5圖所示，利用以氮化矽膜做爲熱氧化罩 之公知之LOCOS法，在p -型單結晶矽所形成之半導 體基板1之主面上形成膜厚4 0 0 nm之元件分離用場絕 緣:膜2。然後，利用以抗光劑做爲光罩之離子注入法，在 半導體基板1內形成p型埋入層5及η型埋入層6後，在 Ρ型埋入層5上形成ρ型阱3，在η型埋入層6上形成η 型阴^ »然後，將ρ型阱3，η型阱4之活性領域表面予 以熱氧化而形成閘極絕緣膜8。第6圖爲Ρ型阱3 ，η型 本紙張尺度適用中國國家標2Μ CNS ) Α4規格（21GX 297公:t ) -22 - A7 ___B7 五、發明説明（20) ~~~~ 阱4之活性領域（AR)之平面圖型（大約相當於9個記 憶晶粒）。第6圖中，爲了使p型阱3 ，η型阱4之位置 更爲明確，分點以虛線，及一點虛線表示。 (第1層閘極之形成過程） 經濟部中央標準局負工消費合作社印製 '---j- 裝------訂 (請先閱讀背面之注意事項再填寫本頁) 如第9圖所示，將利用CVD法堆積在半導體基板上 之氧化砂膜以R I E (Reactive Ion Etching)法予以圖 型化而在閘極9 (字線WL)，閘極1 1 a ，1 lb之各 側壁形成側壁間隔物1 3。然後’利用以抗光劑做爲光罩 之離子注入法在P型阱3中注入磷（P)或砒（As)， 形成η型半導體領域7 (傳送用MI SFETQtu Q t 2之源極’吸極領域）及η型半導體領域1 〇 (驅動 用MISFETQdi，Qd2之源極，吸極領域），在n 型阱4中注入硼（B)而形成p型半導體領域1 2 (負載 用MI SFETQpi，Qp2之源極，吸極領域）。各 Μ I S F E T之源極領域’吸極領域亦可形成爲由高不純 物濃度之半導體領域及低不純物濃度之半導體領域所構成 之 L D D ( Lightly Doped Drain)結構。 (第2層閘極用連接孔形成過程） 如第10圖所示’以CVD法在半導體基板1上堆積 膜厚5 0 ram左右之氧化矽膜1 5 ’以抗光劑做爲光罩蝕刻 該氧化矽膜1 5及其下層之絕緣膜（與閘極絕緣膜9相同 層之絕緣膜），藉此如第1 1圖所示的形成深達驅動用 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~ -23 - 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（21) MI SFETQdi之吸極領域（η型半導體領域10) 之連接孔1 7。 (第2層閘極形成過程） 如第12 ，13圖所示，以CVD法在半導體基板1 上堆積膜厚5 0 nm之η型多結晶矽膜，利用以抗光劑做 爲光罩之蝕刻法將多結晶矽膜圖型化而形成電容量元件C 之下部電極1 6。該下部電極1 6經由連接孔1 7連接於 驅動用Μ I S F E TQ di之吸極領域（η型半導體領域 1 0，儲存波節A )。 (電容量絕緣膜形成過程及第3層閘極用連接孔形成過程 ) 如第14 ，15圖所示，以CVD法在半導體基板1 上堆積由膜厚1 5 nm左右之氮化矽膜所構成之電容量絕 緣膜1 8，以抗光劑做爲光罩蝕刻該電容量絕緣膜1 8及 其下層之氧化矽膜1 5，1 4，絕緣膜（與閘極絕緣膜9 相同層之絕緣膜），形成深達負載用MISFETQpi ，驅動用MI SFETQdi所用用之閘極1 1 a ’及驅 動用MI SFETQd2之吸極領域（η型半導體領域 1 0 )之連接孔2 0。 (第3層閘極形成過程） 如第16 ，17圖所示，以CVD法在半導體基板上 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） — 1 t^n- n^l ....... In - .'m ^^^1 tn ^^^1 tn m^i ^ J. I -a (請先閲讀背面之注意事項再填寫本頁) 3 (· 6 _B7__ 五、發明説明（22) (請先閲讀背面之注意事項再填寫本頁) 堆積膜厚5 0 nm左右之η型多結晶矽膜，利用以抗光劑 做爲光罩之蝕刻法將多結晶矽膜圖型化而形成電容量元件 c之上部電極1 9。該上部電極1 9經由連接孔2 0連接 於負載用MI SFETQPl，驅動用MI SFETQda 所共用之閘極1 1 a ，及驅動用MI SFETQd2之吸 極領域（η型半導體領域10，儲存波節B)。第18圖 中以灰色圖型表示之領域爲下部電極1 6與上部電極1 9 重疊之領域（形成本實施例之電容量元件C之領域）。 (第1層配線電極用連接孔形成過程） 如第19，20圖所示，以CVD法在半導體基板上 堆積膜厚5 0 0 nm左右之B P S G膜所構成之層間絕緣 膜2 1 ，以回流法將其表面平坦化後，以抗光劑做爲光罩 經濟部中央標準局員工消費合作杜印製 蝕刻層間絕緣膜2 1 ，其下層之電容量絕緣膜1 8，氧化 矽膜1 5 ，1 4，絕緣膜（與閘極絕緣膜9相同之絕緣膜 ，分別形成深達負載用Μ I S F E TQ p2之吸極領域（ p型半導體領域1 2 )之連接孔2 4，深達負載用 MI SFETQp2，驅動用MI SFETQd2所共用之 閘極1 1 b及負載用MI SFETQPl之吸極領域（p 型半導體領域1 2 )之連接孔2 5 ，深達電容量元件C之 下部電極1 6之連接孔26 ，深達負載用MI SFET Q Pi，Q p2之源極領域（P型半導體領域1 2 )之連接 孔27，深達驅動用MI SFETQdr 〇(12之源極領 域（η型半導體領域1 〇 )之連接孔2 8，深達傳送用 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210Χ 297公釐） 經濟部中央樣隼局員工消費合作社印製 A7 B7 五、發明説明（23 ) MI SFETQ ti，Q t2之源極領域（η型半導體領域 7 )之連接孔2 9。 (第1層配線電極形成過程） 如第2 1 ，2 2圖所示，以濺射法在層間絕緣膜2 1 上堆積膜厚3 0 0 nm左右之鋁合金膜，利用以抗光劑做 爲光罩之蝕刻法將鋁合金膜圖型化而形成局部配線Li ， L 2 ，電源電壓線22A，基準電壓線22B，及墊片層 2 2 C。 然後r以CVD法堆積膜厚5 0 0 nm之氧化矽膜所 構成之層間絕緣膜31 ，利用以抗光劑做爲光罩之蝕刻法 在層間絕緣膜3 1上形成連接孔3 2後，以濺射法在層間 絕緣膜3 1上堆積鋁合金膜，利用以抗光劑做爲光罩之蝕 刻法將鋁合金膜圖型化而形成資料線D L，/D L，完成 第1〜3圖所示之記憶晶胞。 第2 3圖爲本實施例之SRAM之周邊電路之一部份 之斷面圖。該周邊電路係例如輸入輸出保護電路，形成有 構造與記憶晶胞之電容量元件C大致相同之電容量元件C 。該電容量元件之下部電極16係由第2層η型多結晶矽 膜所構成，而且在與記憶晶胞之電容量元件C之下部電極 1 6同一過程中形成。電容量絕緣膜1 8係由氮化矽膜所 構成，而且在與記憶晶胞之電容量元件C之電容量絕緣膜 1 8同一過程中形成。上部電極1 9係由第3層η型多結 晶矽膜所構成，而且在與記憶晶胞之電容量元件c之上部 本紙張尺度適用中國國家橾率（€呢）人4规格（2丨0><297公釐） —i j - - il- ) mt HI ^^來· - I ml :: I I— .---.1!eJ (請先閱讀背面之注意事項再填寫本頁) -26 - 經濟部中央標準局員工消費合作社印製 A7 __B7__ 五、發明説明（24 ) 電極19同一過程中形成。 電容量元件C之上部電極19連接於構成輸入輸出保 護電路之一部份之η通道型MISFETQn之η型半導 體領域3 3 ，而且經由形成於層間絕緣膜2 1之連接孔 3 5連接於上層配線2 2 D »配線2 2 D係由與記憶晶胞 之局部配線Li ，L2 ，電源電壓線22A，基準電壓線 2 2 B，及墊片層2 2 C相同層之鋁合金膜所構成。電容 量元件C之下部電極16經由形成於層間絕緣膜21之連 接孔36連接於連接孔22D，而且經由該配線22D連 接於形成在η型阱4之主面之P型半導體領域3 4。下部 電極1 6係由η型多結晶矽膜所構成，故經由配線2 2D 間接的連接於Ρ型半導體領域3 4。 依照使用堆積於半導體基板1上之第2層多結晶矽膜 構成周邊電路之電容量元件C之本實施例，與使用形成於 半導體基板之擴散層（ρ η接合）等之電容量元件比較， 可減小元件之佔有面積，故可縮小周邊電路之面積而將 S RAM高度積體化。該電容量元件C又具有與使用擴散 層（Ρ η接合）之電容量元件比較，可自由控制電容量之 大小之特徵。 η通道型Μ I S F E TQ η之另一 η型半導體領域 3 3經由與電容量元件C之上部電極1 9相同之第3層η 型多結晶矽膜所構成之墊片層3 8連接於配線2 2 D。墊 片層3 8係在與電容量元件C之上部電極1 9相同之過程 中形成。經由墊片層3 8連接η型半導體領域3 3與配線 本紙張尺度通用中國國家橾準（CNS ) Α4規格（210Χ 297公釐） -- - ........——! ·- ! ! I I - ..^-衣 - --- ------ H) .— ！ I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（25) 2 2D，即可在利用以抗光劑做爲光罩於η型半導體領域 3 3上部形成連接孔3 7時，減小對正光罩之餘裕，故可 縮小η通道型MISFETQn之面積而將SRAM高度 積體化。墊片層3 7可用與電容量元件C之下部電極1 6 相同之第2層η型多結晶矽膜構成。 (實施例2 ) 以下參照第2 4〜3 8圖說明本實施例之SRAM之 記憶晶胞之製造方法。其中平面圖只表示導電膜及連接孔 而省略絕緣膜之圖示。 (元件分離，阱形成過程，及第1層閘極形成過程） 如第2 4圖所示，在p型阱3，η型阱4之各活性領 域主面分別形成傳送用MI SFETQ ti，Q t2之閘極 9(字線WL)，負載用MISFETQpi ，驅動用 MI SFETQdi所共用之閘極1 1 a ，負載用 Μ I S F E T Q ρ 2 ，驅動用 MISFETQd2 所共用 之閘極1 1 b。到此爲止之過程與實施例1相同》 本實施例中，如第2 5圖所示，以抗光劑做爲光罩蝕 刻閘極1 1 a ，1 1 b上之氧化矽膜1 4之一部份，減小 其膜厚。減小膜厚之部位係在以後之過程中形成連接局部 配線Li ，L2與閘極11a，lib之連接孔43， 4 4之領域。 爲了減小氧化膜1 4之一部份之膜厚，可採用以第1 本紙悵尺度適中國國家標隼（CNS ) Λ4規格（210X 297公釐） I n I— m ϋ . , 批衣 (請先閱讀背面之注意事項再填寫本頁) -28 - 經濟部中央標隼局員工消费合作社印製 A 7 B7 五、發明説明（26) 抗光劑做爲光罩將氧化矽膜14及多結晶矽膜圖型化形成 閘極9 (字線WL)及閘極11a ，lib後，以第2抗 光劑做爲光罩蝕刻氧化矽膜1 4之一部份之方法（第1方 法）’或在第1層多結晶妙膜上堆積氧化较膜1 4後，以 第1抗光劑做爲光罩触刻氧化砂膜1 4之一部份，然後以 第2抗光劑做爲光罩將氧化砂膜14及多結晶砂膜圖型化 而形成閘極9 (字線WL)及閘極1 1 a ，1 b之方法 (第2方法）。 第1方法中，於形成閘極後，以第2抗光劑做爲光罩 蝕刻氧化矽膜1 4之一部份時，若光罩對正發生偏差而減 小膜厚之部位到達閘極端部之場絕緣膜2，則閘極端部之 場絕緣膜2可能被削掉。第2方法中，即使蝕刻氧化矽膜 1 4之一部份之光罩對正發生偏差，下層之多結晶矽膜成 爲蝕刻停止劑，故不會發生這種問題。 若採用第1方法時，將蝕刻速度與場絕緣膜2之蝕刻 速度不相同之材料，例如氮化矽膜堆積於第1層多結晶矽 膜上，以第1抗光劑做爲光罩將氮化矽膜及多結晶矽膜圖 型化形成閘極後，以第2抗光劑做爲光罩蝕刻氮化矽膜之 一部份，即可防止場絕緣膜2被削除。或者在閘極側壁形 成側壁間隔物（1 3 )後，蝕刻閘極上絕緣膜之一部份， 亦可防止閘極端部之場絕緣膜2被削除。 (擴散層形成過程） 如第2 6圖所示，在閘極9 (字線W L )，閘極 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ^ 私衣 .訂 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標隼局貝工消费合作社印製 五、 發明説明（ 27) ! I 1 1 a » 1 1 b 之 各 側 壁 形 成 側 壁 間 隔 物 1 3 後 > 利 用 以 1 I 抗 光劑 做 爲 光 罩 之 離 子 注 入 法 在 Ρ 型 阱 3 上 形 成 η 型 半 導 1 1 1 體 領域 7 ( 傳 送 用 Μ I S F Ε Τ Q ΐ 1 Q t 2 之 源 極 吸 諸 1 1 極 )， 及 η 型 半 導 體 領 域 1 0 ( 驅 動 用 先 閱 1 I 讀 1 I Μ I S F Ε T Q d 1 ’ Q d 2 之 源 極 > 吸 極 領 域 ) 1 在 Π 型 背 面 1 1 1 阱 4形 成 Ρ 型 半 導 體 rux 1 2 ( 負 載 用 Μ I S F E T Q Ρ 1 ί 1 1 事 1 Q P· 2之源極 ，吸極領域） 0 項 -fr L 填 寫 本 裝 頁 1 ( 第2 層 閘 極 形 成 週 程 ) 、· 1 如 第 2 7 圖 所 示 » 以 C V D 法 在 半 導 體 nsz. 基 板 1 上 堆 積 1 1 氮 化砂 膜 4 0 後 如 第 2 8 > 2 9 1 ΒΤ 1 圖 所 示 將 利 用 C V D i 1 法 堆積 之 η 型 多 結 晶 矽 膜 圖 型 化 而 形 成 電 容 量 元 件 C 之 下 訂 1 部 電極 4 1 〇 實 施 例 1 中 係 在 進 行 下 部 電 極 4 1 之 過 程 1 I 之 刖 ， 形 成 深 達 驅 動 用 Μ I S F Ε Τ Q d 1 之 吸 極 領 域 ( 1 1 1 η 型半 導 體 USE. 領 域 1 0 ) 之 連 接 孔 ( 1 7 ) 但 在 本 實 施 例 1 1 中 則省 略 該 過 程 ( 第 2 層 閘 極 用 連 接 孔 形 成 過 程 ) 〇 者 1 ! ( 電容 量 絕 緣 膜 形 成 λ'ΙΗ, 過 程 及 第 3 層 閘 極 形 成 過 程 ) 1 1 1 如 第 3 0 3 1 回 圖 所 示 以 C V D 法 堆 積 由 氮 化 矽 膜 ! I 所 構成 之 電 容 量 絕 緣 膜 1 8 然 後 將 以 C V D 法 堆 積 之 η 1 1 I 型 多結 晶 矽 膜 ran 圖 型 化 而 形 成 電 容 量 元 件 C 之 上 部 電 極 4 2 1 1 〇 亦即 > 在 實 施 例 1 中 j 係 於 堆 積 電 容 量 絕 緣 膜 1 8 後 1 1 1 立 刻形 成 深 達 負 載 用 Μ I S F Ε Τ Q Ρ 1 驅 動 用 1 1 Μ I S F E T Q d 1 所 共 用 之 閘 極 1 1 a 及 驅 動 用 1 1 本紙倀尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐） -30 A7 B7 經濟部中央標準局Η工消费合作社印製 J____ 五、 發明説明（28) 1 1 Μ I S F Ε Τ Q d 2 之 吸 極領 域 ( η 型 半 導 體 115. 領 域 1 0 ) 1 1 之 連接孔（2 0 ) 0 但 在 本實 施 例 中 1 則 省 略 該 過 程 (第 1 1 3 層閘極用連 接 孔 形 成 過 程） 而 連 續 的 進 行 電 容 量 絕 緣膜 1 1 1 8之堆積及 上 部 電 極 4 2用 多 結 晶 矽 膜 之 堆 積 0 第 3 2 請 先 閱 1 | 圖 中以灰色圖 型 表 示 之 領 域係 表 示 下 部 電 極 4 1 與 上 部電 背 1 .之 1 極 4 2重疊之 領 域 ( 形 成 本實 施 例 之 電 容 量 元 件 C 之 領域 注 I 事 ! ) 〇· 項 1 再 •>ir 寫 太 裝 ( 第1層配線 電 極 用 連 接 孔形 成 過 程 ) 頁 1 1 如第3 3 3 5 圖 所 示， 以 C V D 法 堆 積 由 Β Ρ S G 1 1 膜 所構成之層 間 絕 緣 膜 2 1 ， 利 用 回 流 法 將 其 表 面 平 坦化 1 1 1 後 ，以抗光劑 做 爲 光 罩 蝕 刻層 間 絕 緣 膜 2 1 〇 此 時 以層 訂 1 間 絕緣膜2 1 之 下 層 之 電 容量 絕 緣 膜 1 8 ( 氮 化 矽 膜 )上 1 i 1 部 電極4 2 ( 多 結 晶 矽 膜 )做 爲 蝕 刻 停 止 後 只 蝕 刻 層間 1 1 I 絕 緣膜2 1 ( 第 3 3 圖 ) 〇 1 1 然後，蝕 刻 層 間 絕 緣 膜2 1 之 下 層 之 電 容 量 絕 緣 膜 1 8或上部電 極 4 2 其 下層 之 下 部 電 極 4 1 氮 化 矽膜 1 4 0 ，氧化矽 膜 1 4 > 絕 緣膜 ( 與 閘 極 絕 緣 膜 9 相 同 層之 1 1 絕 緣膜），分 別 形 成 深 達 負載 用 Μ I S F E Τ Q Ρ 1， 1 I Q Ρ 2之源極領域 ：E )型半導體領域1 2 ) 之連接孔2 7 1 ! I 深達驅動用 Μ I S F Ε T Q d 1 1 Q d 2 之 源 極 領 域 (η 1 1 J 型 半導體領域 1 0 ) 之 連 接孔 2 8 > 深 達 傳 送 用 I 1 Μ I S F Ε Τ Q t 1 * ς t 2之 源 極 領 域 ( η 型 半 導 體 領域 1 1 7 )之連接孔 2 9 * 深 達 負載 用 Μ I S F Ε Τ Q Ρ 1 ，驅 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A 7 306066 B7 經濟部中央標隼局員工消费合作社印製 五、 發明説明（ 29) 1 I 動 用 Μ I S F E T Q d 1 所 共 用 之 閘 極 1 1 a 及 驅 動 用 1 1 Μ I S F E T Q d 2 之 吸 極 領 域 ( η 型 半 導 體 領 域 1 0 ) 1 1 之 連 接 孔 4 3 1 深 達 負 載 用 Μ I S F Ε T Q P 2 > 驅 動 用 1 I 請 1 I Μ I S F E T Q d 2 所 共 用 之 閘 極 1 1 b 及 負 載 用 先 閱 1 | Μ I S F E T Q P 1 之 吸 極 領 域 ( Ρ 型 半 導 體 領 域 1 2 ) 背 1 之 1 之 連 接 孔 4 6 〇 注 1 XL· % 1 連 接 孔 4 3 貫 穿 上 部 電 極 4 2 之 * 部 份 到 達 閘 極 項 1 1 1 a 與 吸 極 領 域 ( η 型 半 導 體 領 域 1 0 ) 〇 故 如 第 3 4 寫 本 裝 1 園 圖 所 示 上 部 電 極 4 2 之 — 部 份 露 出 於 連 接 孔 4 3 之 側 壁 貝 I 1 〇 如 第 3 4 ( A ) 圖 中 所 示 連 接 孔 4 5 貝 穿 下 部 電 極 1 1 4 1 之 一 部 份 到 達 吸 極 領 域 ( η 型 半 導 體 領 域 1 0 ) * 故 1 | 下 部 電 極 4 1 之 一 部 份 露 出 於 連 接 孔 4 5 之 側 壁 〇 第 3 4 訂 I ( A ) 圖 中 爲 表 示 連 接 孔 4 5 之 斷 面 圖 〇 1 1 I 第 3 3 圖 所 示 •ί IH, 過 程 之 後 由 於 該 蝕 刻 閘 極 1 1 a 之 1 1 1 一 部 份 露 出 於 連 接 孔 4 3 之 底 部 閘 極 1 1 b 之 -- 部 份 露 1 I 出 於 連 接 孔 4 4 之 底 部 0 如 上 所 述 該 領 域 之 閘 極 1 1 a / 1 1 b 上 之 氧 化 矽 膜 1 4 已 預 先 減 小 其 膜 厚 故 可 在 短 I 1 時 間 之 蝕 刻 後 使 閘 極 1 1 a 1 1 b 露 出 〇 若 不 減 小 連 1 | 接 孔 4 3 4 4 底 部 之 氧 化 矽 膜 1 4 之 膜 厚 時 j 必 須 長 時 1 I 間 蝕 刻 氧 化 矽 膜 1 4 9 故 當 抗 光 劑 罩 發 生 對 正 偏 差 而 連 接 1 1 1 孔 4 3 ， 4 4 之 —. 部 份 到 達 場 絕 緣 膜 2 時 閘 極 1 1 a » 1 1 1 1 b 端 部 之 場 絕 緣 膜 2 可 能 被 過 渡 蝕 刻 〇 1 1 1 ( 第 1 層 配 線 電 極 形 成 過 程 ) 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX 297公釐） -32 - 經濟部中央標準局負工消費合作社印褽 A7 __B7 五、發明説明（3〇) 如第3 6 ’ 3 7圖所示，將利用濺射法堆積於層間絕 緣膜2 1上之鋁合金膜圖型化而形成局部配線匕1 - L 2 ，電源電壓線2 2 A，基準電壓線2 2 B及墊片層2 2 C 〇 如此，一方之局部配線L2之一端部在連接孔4 3之 側壁連接於電容量元件C之上部電極4 2，然後，於連接 孔4 3底部連接於驅動用Μ I S F E TQ d2之吸極領域 (η型半導體領域10)，驅動用MISFETQdi ， 負載用MI SFETQpi所共用之閘極1 1 a 。局部配 線L2之另一端經由連接孔4 6連接於負載用 MI SFETQp2之吸極領域（p型半導體領域12) ，驅動用 MI SFETQdi，負載用 MI SFETQpi 所共用之閘極1 1 a經由局部配線L 2及上部電極4 2互 相連接。 另一局部配線Li之一端在連接孔45之側壁連接於 電容量元件C之下部電極41 ，又於連接孔45底部連接 於驅動用MI SFETQdi之吸極領域（η型半導體領 域1 0 )。局部配線Li之另一端經由連接孔4 4連接於 負載用MI SFETQpi之吸極領域（p型半導體領域 12)，驅動用MISFETQd2 ’負載用 MI SFETQp2所共用之閘極1 lb。亦即驅動用 MI SFETQdi之吸極領域（η型半導體領域1〇 ， 儲存波節Α)，負載用MI SFETQPi之吸極領域（ P型半導體領域12)，驅動用MISFETQd2，負 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） --------- 装------訂 (請先閱讀背面之注意事項再填寫本頁) -33 - 經濟部中央標隼局员工消費合作社印製 A 7 B7 五、發明説明（31) 載用MI SFETQp2所共用之閘極1 lb經由局部配 線Li及下部電極41互相連接。第36 (A)圖爲表示 連接孔4 5之斷面圖。 電源電壓線2 2 A經由連接孔2 7連接於負載用 MI SFETQpi，Qp2之各源極領域（p型半導體領 域12)，基準電壓線22 B經由連接孔2 8連接於驅動 用MI SFETQdi，Qd2之各源極領域（η型半導體 領域10)。一對墊片層22C中之一方經由連接孔29 連接於傳送用Μ I S F E TQ t 1之吸極領域（η型半導 體領域7)，另一方經由連接孔29連接於傳送用 MISFETQt2之吸極領域（η型半導體領域7)。 然後，如第38 (a)圖所示，在以CVD法堆積之 由氧化矽膜所構成之層間絕緣膜3 1上形成連接孔3 2後 ，.將以濺射法堆積於層間絕緣膜3 1上之鋁合金圖型化而 形成資料線01^，/'01^，經由連接孔3 2連接資料線 01^，/01^與墊片層22(：。 如上所述，本實施例之製造方法與實施例1比較，省 略在進行形成電容量元件C之下部電極41之過程之前’ 進行形成深達驅動用Μ I S F E TQ di之吸極領域（η 型半導體領域10)之連接孔之過程（第2層閘極用連接 孔形成過程），及堆積電容量絕緣膜18後，於進行形成 上部電極4 2之過程之前，先形成深達負載用 MI SFETQPi，驅動用MI SFETQdi所共用之 閘極1 1 a ，及驅動用MI S. FETQd2之吸極領域（

____一J 本紙張尺度適用中國國家標华（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝- 訂 'β . -34 - A7 B7 經濟部中央標準局員工消費合作社印裝 五、 發明説明（ 32) 1 1 η 型 半 導 體 領 域 1 0 ) 之 連 接 孔 之 過 程 ( 第 3 層 閘 極 用 連 1 1 接 孔 形 成 過 程 ) 〇 如 此 » 可 減 少 2 過 程 以 抗 光 劑 做 爲 光 罩 1 1 之 蝕 刻 •iJH, 過 程 » 因 此 可 縮 短 記 憶 體 晶 粒 之 製 造 過 程 〇 1 I 請 1 | 上 述 2 個 連 接 孔 形 成 過 程 亦 可 省 略 其 中 之 1 個 程 〇 先 閱 1 I I 如 第 6 5 圖 及 第 3 8 ( b ) I 〇.| 圖 所 示 » 例 如 在 形 成 電 容 量 元 背 ιδ 1 I 件 C 之 下 部 電 極 4 1 之 過 程 ( 第 2 層 閘 極 連 接 孔 形 成 CIH, 過 程 之 注 1 1 事 1 ) 中 形 成 連 接 孔 1 7 在 形 成 上 部 電 極 4 2 之 過 程 ( 第 3 項 再 1 層 閘 極 用 連 接 孔 形 成 m 程 ) 中 不 形 成 連 接 孔 則 可 共 用 在 填 寫 本 装 D R A Μ 之 記 億 晶 胞 選 擇 用 Μ I S F E T Q S 之 上 部 形 成 頁 1 1 儲 存 機 構 造 之 資 訊 儲 存 用 電 容 量 元 件 C d 之 過 程 及 形 成 1 1 本 發 明 之 電 容 量 元 件 C 之 過 程 0 因 此 可 縮 短 在 1 個 記 憶 1 1 體 晶 粒 上 混 合 形 成 D R A Μ 及 S R A Μ 之 單 晶 粒 微 電 腦 之 訂 1 製 造 過 程 〇 1 | 亦 即 如 第 3 8 ( b ) 圖 所 示 在 形 成 S R A Μ 之 電 1 1 j 容 量 元 件 C 之 •?J3. 過 程 ( 下 部 電 極 4 1 形 成 過 程 電 容 量 絕 緣 1 1 膜 1 8 形 成 •ίΙΗ. 過 程 上 部 電 極 4 2 形 成 過 程 ) 中 形 成 Ί D R A Μ 之 資 訊 儲 存 用 電 容 量 元 件 C d 即 可 在 形 成 ! S R A Μ 電 容 量 元 件 C 之 過 程 中 同 時 形 成 D R A Μ 之 電 容 1 1 量 元 件 C d 〇 D R A Μ 之 資 訊 儲 存 用 電 容 量 元 件 C d 中 之 1 I ~~~ 電 極 4 1 經 由 在 第 2 層 閘 極 用 連 接 孔 形 成 CIH, 過 程 中 形 成 之 1 I 連 接 孔 1 7 連 接 於 D R A Μ 之 記 憶 晶 胞 選 擇 用 1 1 I Μ I S F E Τ Q S 之 源 極 吸 極 領 域 7 ( 1 0 ) 中 之 一 方 〇 1 1 D R A Μ 之 資 訊 儲 存 用 電 容 量 元 件 C d 之 另 一 電 極 4 2 與 1 1 屏 極 4 2 形 成 爲 — 體 〇 屏 極 4 2 覆 蓋 在 D R A Μ 之 記 億 晶 1 1 本紙悵尺度通用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作社印策 五、 發明説明（ 33) 1 ] 胞 上 而 在 屏 極 4 2 上 施 加 屏 極 電 壓 V Ρ 〇 屏 極 電 壓 V 〇 1 1 例 如 爲 V C C / 2 〇 D R A Μ 之 記 憶 晶 胞 選 擇 用 1 1 Μ I S F E Τ Q S 之 源 極 領 域 7 ( 1 0 ) 之 另 一 方 經 由 墊 1 1 片 層 2 2 C 連 接 於 資 料 線 D L 0 清 先 閲 1 I 在 形 成 驅 動 用 Μ I S F Ε Τ Q d 之 相 同 過 程 中 形 成 讀 背 面 1 1 1 D R A Μ 之 記 億 晶 胞 選 擇 用 Μ I S F E Τ Q S > 即 可 在 形 之 注 意 1 1 | 成 S R A Μ 之 •iJH, 過 程 中 同 時 形 成 D R A Μ 〇 審 項 再 1 1 屏 極 4 2 係 由 連 接 孔 2 9 〆 之 側 壁 連 接 於 第 1 層 鋁 合 金 4 寫 本 袈 膜 所 構 成 之 配 線 2 2 - 配 線 2 2 經 由 連 接 孔 3 2 之 頁 1 1 側 壁 連 接 於 第 2 層 鋁 合 金 膜 所 構 成 之 配 線 1 0 0 〇 1 1 第 3 8 ( b ) 圖 表 示 形 成 於 與 設 有 如 第 3 8 ( a ) 圖 1 | 所 示 S R A Μ 之 基 板 1 相 同 之 基 板 1 上 之 D R A Μ 〇 第 3 訂 I 8 ( b ) 圖 中 Μ C 表 示 D R A Μ 之 記 憶 晶 胞 形 成 領 域 9 1 1 I Ρ Η 表 示 形 成 於 記 憶 晶 胞 形 成 領 域 周 邊 之 對 屏 極 4 2 之 供 1 1 1 電 部 形 成 領 域 〇 第 3 8 ( C ) 圖 表 示 D R A Μ 之 記 憶 晶 胞 I 1 之 等 效 電 路 圖 〇 如 第 3 8 ( C ) 圖 所 示 1 D R A Μ 之 記 憶 r Ί 晶 胞 係 由 記 億 晶 胞 選 擇 用 Μ I S F E Τ Q S 及 資 訊 儲 存 用 ! 1 電 容 量 元 件 C d 所 構 成 0 1 I 以 下 說 明 第 3 8 ( b ) 圖 所 示 1 具 有 以 由 -- 對 驅 動 用 1 I Μ I S F E Τ Q d 及 一 對 負 載 用 Μ I S F E Τ Q Ρ 所 構 成 1 1 | 之 正 反 器 及 由 — 對 傳 送 用 Μ I S F Ε Τ Q t 構 成 記 憶 晶 1 1 胞 之 S R A Μ » 及 以 記 憶 晶 胞 選 擇 用 Μ I S F E Τ Q S 和 1 1 形 成 於 其 上 部 之 資 訊 儲 存 用 電 容 量 元 件 C d 構 成 記 億 晶 胞 1 1 之 D R A Μ 之 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 〇 1 1 本紙張尺度用中國國家標準（CNS ) Λ4規格（210X 297公釐） -36 - 306066 經濟部中央標準局買工消費合作社印製 五、 皆明説明（ 34) 1 1 首 先 進 行 以 形 成 在 半 導 體 基 板 主 面 上 之 第 1 導 電 膜 9 1 I 形 成 驅 動 用 Μ I S F E 丁 Q d 負 載 用 Μ I S F E Τ Q P 1 1 > 傳 送 用 Μ I S F Ε T Q t 及 記 憶 晶 胞 選 擇 用 1 1 Μ I S F Ε Τ Q S 之 各 閘 極 9 ( W L ) 之 過 程 » 以 堆 積 在 先 閱 1 1 第 1 導 電 膜 9 上 之 第 2 導 電 膜 4 1 形 成 於 第 2 導 電 膜 背 而 1 | 4 1 上 之 電 介 質 膜 所 構 成 之 絕 緣 膜 1 8 及 形 成 於 絕 緣 膜 主 意 ! 1 1 8 上 部 之 第 3 導 電 膜 4 2 在 S R A Μ 之 記 憶 晶 胞 上 部 形 -f 項 再 1 1 胞 填 成 電 容 量 元 件 C 而 且 在 D R A Μ 之 記 憶 晶 選 擇 用 寫 本 裝 1 Μ I S F Ε Τ Q S 上 部 形 成 資 訊 儲 存 用 電 容 量 元 件 C d S m -- 1 1 之 過 程 及 將 形 成 於 第 3 導 電 膜 4 2 上 部 之 第 1 金 屬 膜 rwi 圖 1 1 型 化 而 形 成 一 對 金 屬 配 線 L 1 L 2 將 S R A Μ 之 電 容 ί 1 量 元 件 之 一 方 之 電 極 4 1 與 S R A Μ 之 記 憶 晶 胞 之 一 方 之 訂 i 儲 存 波 節 經 由 一 對 金 屬 配 線 之 一 方 連 接 而 且 將 電 容 量 元 1 I 件 之 另 一 電 極 4 2 與 記 憶 晶 胞 之 另 — 儲 存 波 節 經 由 — 對 金 1 1 I 屬 配 線 之 另 一 方 連 接 0 1 1 本 實 施 例 之 製 造 方 法 係 連 續 的 進 行 電 容 量 絕 緣 膜 1 8 1 之 堆 積 及 第 3 層 多 結 晶 矽 膜 之 堆 積 〇 如 此 可 減 少 電 容 量 I I 絕 緣 膜 1 8 表 面 之 污 染 故 可 形 成 闻 品 質 電 容 量 元 件 C 〇 1 本 實 施 例 之 製 造 方 法 在 蝕 刻 絕 緣 膜 而 形 成 深 達 閘 極 1 I 1 1 a 之 連 接 孔 4 3 及 深 達 閘 極 1 1 b 之 連 接 孔 4 4 之 過 1 1 I 程 之 刖 減 小 閘 極 電 極 1 1 a 1 1 b 上 之 絕 緣 膜 ( 氧 化 1 1 I 矽 膜 1 4 ) 之 膜 厚 0 如 此 » 即 可 抑 制 因 形 成 連 接 孔 4 3 1 1 4 4 時 使 用 之 抗 光 罩 之 對 正 偏 差 所 造 成 之 場 絕 緣 膜 2 被 削 1 1 除 I 故 可 提 高 S R A Μ 之 良 品 率 t 及 可 靠 性 〇 因 此 不 需 1 1 本紙法尺度適用中國國家標準（CNS ) Λ4規格（210'乂2们公釐） 37 經濟部中央糅準局β工消費合作社印裝 A7 B7 ____ —— 1 — 五、發明説明（35) 要連接孔43 ’ 44 ，閘極1 1 a ’ 1 1 b與吸極領域（ η型半導體領域1 〇 )之對正餘裕，因此可縮小記憶晶胞 之面積而實現S RAM之高積體化。此外’在構成 SRAM之周邊電路之MI SFET中’以第1層η型多 結晶矽膜（或聚矽化物膜）形成閘極1 1 ’而在連接閘極 與由第1層鋁合金膜所構成之配線2 2時’減小閘極上之 絕緣膜14之膜厚，則形成周邊電路之MI SFET亦可 產生相同之效果。 如第3 9圖所示，在本實施例之S RAM之周邊電路 ，例如輸入輸出保護電路中，形成有構造與記憶晶胞之電 容量元件C大致相同之電容量元件C。電容量元件C之下 部電極41係由第2層η型多結晶矽膜所構成’而且在與 形成記憶晶胞之電容量元件C之下部電極41時相同之過 程中形成。電容量絕緣膜1 8係由氮化矽膜構成’而且在 形成記億晶胞之電容量元件C之電容量絕緣膜1 8時之相 同過程中形成。電極4 2係由第3層η型多結晶矽膜所構 成，而且在形成記憶晶胞之電容量元件C之上部電極4 2 時之相同過程中形成。 電容量元件C之下部電極41在形成於層間絕緣膜 2 1之連接孔3 6側壁連接於配線2 2 D ’而且經由配線 2 2 D連接於η型阱4之ρ型半導體領域3 4 °上部電極 4 2在形成於層間絕緣膜2 1之連接孔3 5側壁連接於配 線22D，而且經由配線22D連接於η通道型 MI SFETQn之η型半導體領域3 3。η通道型 本紙張尺度逋用中國國家標隼（〇^)戍4規格（210乂 297公慶） I - »11 - I ml'- < nn nn I I; I HI ^ J. -5 (請先閱讀背面之注意事項再填寫本頁) -38 - 經濟部中央標準局負工消費合作社印裝 Μ Β7_____ 五、發明説明（36) Μ I S F E TQ η之另一 η型半導體領域3 3經由與電容 量元件C之上部電極4 2相同之第3層η型多結晶矽膜所 構成之墊片層3 8連接於配線2 2 D。墊片層3 8亦可由 與電容量元件C之下部電極41相同之第2層η型多結晶 矽膜構成。 (實施例3 ) 以下參照第4 0〜5 2圖說明本實施例之SRAM之 記憶晶胞之製造方法。圖中，平面圖只表示導電膜及連接 孔而省略絕緣膜之圖示。 如第4 0圖所示，將第1層η型多結晶矽膜圖型化， 在Ρ型阱3，η型阱4之各活性領域主面上分別形成傳送 用MISFETQti，Qt2之閘極9(字線WL)，負 載用MISFETQPi，驅動用MISFETQdi所共 用之閘極1 1 a ，負載用MI SFETQp2，驅動用 MI SFETQd2所共用之閘極1 lb。然後，蝕刻覆 蓋在設有在以後之過程中連接於局部配線之連接孔之領域 之閘極1 1 a ，1 1 b之上部之氧化矽膜1 4而減小其膜 厚。 然後，在閘極9 (字線WL)，閘極11a ，lib 之各側壁形成側壁間隔物1 3後，於ρ型阱3形成η型半 導體領域7 (傳送用MI SFETQt^ Qt22源極， 吸極領域），及η型半導體領域1〇(驅動用 MISFETQdi’Qda之源極，吸極領域），在η型 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^^1 ^^^1 I - - - x<— —i h·*--£/. —i I --1 -- I ml L· -- .^n V. J ^"、T (請先閱讀背面之注意事項再填寫本頁) Μ Β7 經濟部中央標準局員工消费合作社印製 五、 發明说明（ 37) 1 I 阱 4 形 成P 型 半 導 體 領 域 12 ( 負 載 用 Μ I S F E T 1 Q Ρ 1 ，Q 3 2 之 源 極 > 吸 極領 域 ) Q 到 此 爲 止 之 過 程 與 實 ! 1 施 例 2 相同 〇 ^^ 1 I 請 I I 本 實施 例 中 如 第 4 1圖 所 示 ί 以 C V D 法 在 半 導 體 先 閱 1 1 基 板 1 上堆 積 氮 化 矽 膜 4 0後 » 如 第 4 2 圖 所 示 ) 蝕 刻 氮 背 面 1 | 化 矽 膜 4 0 及 其 下 暦 之 絕 緣膜 ( 與 閘 極 絕 緣 膜 9 相 同 層 之 注 意 ! 1 絕 緣 膜 )， 形 成 深 達 負 載 用Μ I S F Ε Τ Q Ρ i之吸極領 項 再 1 填 域 ( Ρ 型半 導 體 領 域 1 2 )之 連 接 孔 5 0 〇 % 本 裝 然 後， 如 第 4 3 > 4 4圖 所 示 t 將 利 用 C V D 法 堆 積 頁 、〆 1 1 之 多 結 晶矽 膜 圖 型 化 而 形 成電 容 量 元 件 C 之 下 部 電 極 5 1 1 1 〇 此 時 ，本 實 施 例 中 以 Ρ型 多 結 晶 矽 膜 形 成 下 部 電 極 f 1 1 5 1 » 並經 由 連 接 孔 5 0 直接 連 接 於 負 載 用 Μ I S F E T 訂 I Q Ρ i之吸極領域 (P型半導體領域： L 2 ) < > 1 I 然 後， 如 第 4 5 4 6圖 所 示 蝕 刻 以 C V D 法 堆 積 1 1 1 之 氮 化 矽膜 所 構 成 之 電 容 量絕 緣 膜 1 8 及 其 下 層 之 絕 緣 膜 1 1 ( 與 閘 極絕 緣 膜 9 相 同 層 之絕 緣 膜 ) 形 成 深 達 驅 動 用 r 1 Μ I S F E T Q d 1之吸極領域 (r 1型半導體領域1 0 ) I 1 之 連 接 孔5 2 後 將 以 C V D 法 堆 積 之 η 型 多 結 晶 矽 膜 圖 1 1 型 化 而 形成 電 容 量 元 件 C 之上 部 電 極 5 3 0 該 上 部 電 極 1 1 5 3 經 由連 接 孔 5 2 連 接 於驅 動 用 Μ I S F Ε T Q d !之 1 1 | 吸 極 領 域（ Π 型 半 導 體 領 域1 0 ) 〇 第 4 7 圖 中 以 灰 色 圖 1 1 型 表 示 之領 域 表 示 下 部 電 極5 1 與 上 部 電 極 5 3 重 疊 之 領 1 1 域 ( 形 成本 實 施 例 之 電 容 量元 件 C 之 領 域 ) 〇 1 1 然 後， 如 第 4 8 9 4 9圖 所 示 * 以 C V D 法 堆 積 由 1 1 隼 標 家 國 國 中 用 度 尺 張 紙 胁 釐 公 A 7 B7 五、發明説明（祁） B P S G膜所構成之層間絕緣膜2 1 ，以回流法將其表面 平坦化後，以抗光劑做爲光罩’先触刻層間絕緣膜2 1 ， 然後蝕刻層間絕緣膜2 1下層之電容量絕緣膜1 8 ，上部 電極5 2或下部電極5 1 ，及其下層之氮化矽膜4 0 ，氧 化矽膜1 4，絕緣膜（與閘極絕緣膜9相同之絕緣膜）， 分別形成深達負載用MI SFETQpi，Qp2之源極領 域（P型半導體領域1 2 )之連接孔2 7，深達驅動用 MI SFETQdr Qd2之源極領域（η型半導體領域 10)之連接孔28，深達傳送用MISFETQti， 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項苏填寫本百〈) Q t2之源極領域（η型半導體領域7)之連接孔29 ， 深達負載用MI SFETQPl，驅動用MI SFET Qdi所共用之閘極1 1 a及驅動用MI SFETQd22 吸極領域（η型半導體領域1 0 )之連接孔5 4 ，深達負 載用MI SFETQp2，驅動用MI SFETQd2所共 用之閘極1 1 b及負載用MI'S F E TQ Pl之吸極領域 (P型半導體領域1 2)之連接孔5 5 ，在驅動用 MI SFETQdi之吸極領域（η型半導體領域10) 之上部深達上部電極5 3之連接孔5 7，在負載用 MI SFETQp2之吸極領域（ρ型半導體領域1 2) 上部深達下部電極51之連接孔58。第48 (a)圖表 示連接孔57之斷面圖。第48(b)圖表示連接孔58 之斷面圖。 形成連接孔5 4時，閘極1 1 a之一部份露出於其底 部’而形成連接孔5 5時，閘極1 1 b之一部份露出於其 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0 X 297公釐） A7 B7 經濟部中央標準局員工消f合作社印製 五、 發明説明（ 39) 1 I 底 部 〇 然 而 因 爲 如 上 所 述 ，該 領 域之 閘極1 1 a ， 1 1 t 1 1 b 上 之 氧 化 矽 膜 1 4 預 先已 減 小其 膜厚，故可抑制形 1 1 成 連 接 孔 5 4 » 5 5 時 使 用 之抗 光 罩之 對正偏差而產生之 r—V 1 1 請 1 I 場 絕 緣 膜 2 被 削 除 » 因 此 可 產生 與 實施 例2相同之效果。 先 閲 1 1 然 後 如 第 5 0 圖 5 1圖 所 示， 將以濺射法在層間 背 1 | 絕 緣 膜 2 1 上 堆 積 之 鋁 合 金 膜圖 型 化而 形成局部配線L 1 意 ! 事 1 > L 2 t 電 源 電 壓 線 2 2 A ，基 準 電壓 線2 2 B及墊片層 項 再 1 2 2 C 0 填 寫 本 装 I 如 此 一 方 之 局 部 配 線 L 2 之 一端 部經由連接孔5 4 頁 1 1 連 接 於 驅 動 用 Μ I S F E T Q d 1 ，負載用MI SFET 1 1 Q Ρ α所共用之閘極 L ] .a 及驅動用MI SFETQd2 1 1 之 吸 極 領 域 ( η 型 半 導 體 領 域1 0 ，儲 存波節B )，局部 訂 | 配 線 L 2 之 另 一 端 經 由 連 接 孔5 8 連接 於下部電極5 1 ， 1 I 又 經 由 連 接 孔 5 0 連 接 於 負 載用 Μ I S F Ε T Q ρ 2之吸 1 1 I 極 領 域 ( Ρ 型 半 導 體 領 域 1 2 ) 0 亦即 驅動用 1 1 Μ I S F Ε T Q d 2 之 吸 極 領域 ( η型 半導體領域1 0， 1 儲 存 波 節 Β ) 負 載 用 Μ I S F Ε T Q P 2之吸極領域（ 1 1 Ρ 型 半 導 體 H.»7. 領 域 1 2 ) » 驅 動用 Μ I S F Ε T Q d i，負 1 I 載 用 Μ I S F Ε T Q P i所共用之閘極1 1 a經由局部配 1 I 線 L 2 及 下 部 電 極 5 1 互 相 連接 0 1 1 I 另 — 方 之 局 部 配 線 L 1 之一 端 經由 連接孔5 5連接於 1 1 驅 動 用 Μ I S F E T Q d 2 * 負載用Μ I S F ETQ p2 所 1 1 共 用 之 閘 極 1 1 b 負 載 用 MI S F Ε T Q P i之吸極領 1 1 域 ( Ρ 型 半 導 體 領 域 1 2 ) ，又 經 由連 接孔5 2連接於驅 1 1 本紙倀尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 一 42 — 經濟部中央標準局員工消费合作社印裂 306066 a7 _ B7 五、發明説明（4〇) 動用Μ I s F ETQ di之吸極領域（η型半導體領域 1〇’儲存波節六）。亦即驅動用MISFETQdii 吸極領域（η型半導體領域1 〇 ，儲存波節A )，負載用 MI SFETQPl之吸極領域（p型半導體領域12) ’驅動用 MI SFETQd2，負載用 MI SFETQp2 所共用之閘極1 1 b分別經由局部配線L 1及上部電極 5 3互相連接。 電源電壓線2 2 A經由連接孔2 7連接於負載用 Μ I S F ETQ pi，Q p2之各源極領域（p型半導體領 域1 2 )，基準電壓線2 2 B經由連接孔2 8連接於驅動 用MI SFETQdi，Qd2之各源極領域（η型半導體 領域10)。一對墊片層22 C之一方經由連接孔2 9連 接於傳送用MI SFETQti之吸極領域（η型半導體 領域7)，另一方經由連接孔29連接於傳送用 MISFETQt2之吸極領域（η型半導體領域7)。 然後，如第5 2圖所示，在以CVD法堆積之由氧化 矽膜所構成之層間絕緣膜3 1上形成連接孔3 2後，將以 濺射法在層間絕緣膜31上堆積之鋁合金膜圖型化而形成 資料線DL ’/DL ’經由連接孔32 ’連接資料線DL ，//DL與墊片層22C。 如第5 3圖所示，在本實施例之S RAM之周邊電路 中，例如輸入輸出保護電路中’形成有構造與記億晶胞之 電容量元件C大致相同之電容量元件C。該電容量元件c 之下部電極5 1係由第2層之P型多結晶砂膜所構成’而 本紙張尺度適ITFS國家標率(CNS)A4im( 210X 297^) (請先閱讀背面之注悫事項再填寫本頁) 羊 訂 A 7 ____ B7 五、發明説明（41 ) 且在與形成記億晶胞之電容量元件C之下部電極51相同 之過程中形成。電容量絕緣膜1 8係由氮化矽膜所構成， I I i 批参 (請先閱讀背面之注意事項存填寫本育) 而且在與形成記憶晶胞之電容量元件C之電容量絕緣膜 1 8相同之過程中形成。上部電極5 3係由第3層η型多 結晶矽膜所構成，而且在與記億晶胞之電容量元件C之上 部電極5 3相同之過程中形成。 '該電容量元件C之下部電極51連接於η型阱4之Ρ 型半導體領域3 4，而且經由形成於層間絕緣膜2 1之連 接孔3 6連接於配線2 2D »上部電極5 3連接於η通道 型MI SFETQn之η型半導體領域3 3 ，而且經由形 成於層間絕緣膜2 1之連接孔3 5連接於配線2 ° η 通道型Μ I S F ETQn之另一η型半導體領域3 3經$ 與電容量元件C之上部電極5 3相同之第3層η型多00 矽瞑所構成之墊片層3 8連接於配線2 2 D。本實施例Ψ 劫多結 ’因爲以Ρ型構成第2層多結晶矽膜，故可經由Ρ& & η通道 晶矽膜所構成之墊片層（未圖示）連接周邊電路 Μ I S F ΕΤ之ρ型半導體領域與配線。 經濟部中央標準局員工消费合作社印策 #施例 以上說明本發明之實施例。但本發明不受上述P 之限制。可在不超越其要旨之範圍內變更實施。 (實施例4 ) 一 TD Α Μ之§己

以下參照第5 4〜6 4圖說明本發明之S ΊΆ 憶晶胞之製造方法。圖中，平面圖內只表示導電膜# 孔而省略絕緣膜。 本紙張尺度適用中國國家橾隼（CNS > Α4規格（210Χ 297公釐） -44 - A7 B7 經濟部中央標準局員工消費合作社印敦 五、 發明説明（ 42) 1 | 如 第 5 4 圖 所 示 > 依照 實施例2 之過程 形成驅動用 1 1 Μ I S F Ε T Q d 1 ，Q d 2 ，負載用 Μ I S F Ε T Q ρ 1 1 1 ， Q P 2 ，及傳送用Μ I S F E T Q t ! - Q t 2，在其上 ，·**、 1 1 部 堆 積 氮 化 矽 膜 4 0 〇 請 先 閱 1 I 亦 即 在 P 型 阱 3 ) η型 阱4之各 活性領 域主面分別形 讀 背 1 I 成 傳 送 用 Μ I S F E T Q t 1，Q t 2 之閘極 9 (字線W L -r 一 注 意 本 項 再 1 ! I ) >· 負 載 用 Μ I S F E T Q P X，驅動用Μ I S F Ε T 1 1 Q d :所共用之閘極] L La ，負載用 MI SFETQp2， 填 寫 本 裝 驅 動 用 Μ I S F E T Q d 2所共用之閘極1 L b後，以抗 頁 ! 1 光 劑 做 爲 光 罩 蝕 刻 閘 極 11 a ，1 1 b上之 氧化矽膜1 4 1 1 之 一 部 份 減 小 其 膜 厚 。然 後，在閘 極9 ( 字線W L )， 1 1 閘 極 1 1 a 1 1 b 之 各側 壁形成側 壁間隔 物1 3後，利 訂 I 用 以 抗 光 劑 做 爲 光 罩 之 離子 注入法在 P型阱 3上形成η型 1 I 半 導 體 領 域 7 ( 傳 送 用 Μ I S F Ε T Q t ! > Q t 2之源極 1 1 I 1 吸 極 領 域 ) 及 η 型 半 導體 領域1 0 (驅動 用 1 1 Μ I S F E Τ Q d 1 Q d 2 之源極， 吸極領 域），在η型 Ί 阱 4 形 成 P 型 半 導 體 領 域1 2 (負載 用Μ I S F Ε Τ 1 1 Q P 1 Q Ρ 2 之 源 極 吸極 領域）。 然後， 在半導體基板 1 1 1 上 以 C V D 法 堆 積 氮 化矽 膜4 0。 1 I 然 後 ， 如 第 5 5 5 6 圖所示， 將以C V D法在氮化 1 I 矽 膜 4 0 上 堆 積 之 η 型 多結 晶矽膜圖 型化而 形成電容量元 1 1 件 C 之 下 部 電 極 6 1 〇 該下 部電極6 1之圖 型與實施例2 1 1 之 下 部 電 極 4 1 不 同 〇 如第 5 6圖所 示，其 一部份分別覆 1 1 蓋 在 驅 動 用 Μ I S F E T Q d α之吸極領域 (η型半導體 1 1 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） -45 - 經濟部中央標準局一貝工消f合作社印製 A 7 ______ 五、發明説明（43 ) 領域10) ’負載用MISFETQPi之吸極領域P型 半導體領域12)之上部。 然後1如第57 ’ 58圖所示’以CVD法堆積由氮 化矽膜所構成之電容量絕緣膜1 8後’將以CVD法堆積 於電容量絕緣膜18上之η型多結晶矽膜圖型化而形成電 容量元件C之上部電極6 2。上部電極6 2之圖型與實施 例2.之上部電極4 2不同。如第5 8圖所示，其一部份分 別覆蓋在驅動用Μ I S F E TQ d2之吸極領域（η型半 導體領域10)，負載用MISFETQp2之吸極領域 (ρ型半導體領域1 2 )之上部。第5 9圖中以在灰色圖 型表示之領域表示之下部電極6 1與上部電極6 2重疊之 領域形成（本實施例之電容量元件c之領域）° 然後，如第6 0 ’ 6 1圖所示’以CVD法堆積由 B P S G膜所構成之層間絕緣膜2 1 ’以回流法將其表面

平坦化後，以抗光劑做爲光罩，首先蝕刻層間絕緣膜2 1 ，然後蝕刻層間絕緣膜2 1下層之上部電極6 2 ’電容量 絕緣膜18，下部電極6 1 ’氮化矽膜4 0 ’氧化矽膜 1 4，絕緣膜（與閘極絕緣膜相同層之絕緣膜）’分別形 成深達負載用MI SFETQpi，Qp2之源極領域（ρ 型半導體領域1 2 )之連接孔2 7 ’深達驅動用 MI SFETQdr Qd2之源極領域（η型半導體領域 10)之連接孔28，深達傳送用MI SFETQtr Q t 2之源極領域（η型半導體領域7 )之連接孔2 9 ’ 深達負載用MI SFETQpi’驅動用MI SFET 本紙張尺度適用中國國家標準（CNS ) A4規格（210x 297公釐） ϋ« m a·—^— ml 11^1 ^11 - -- » 二 j· 1^^ m m nn ml - - - ^ -J. 、T (請先閱請背面之注意事項再填«?本頁) -46 - A7 B7 五、發明説明（44)

Qdi所共用之閘極1 1 a及驅動用MI SFETQd22 吸極領域（η型半導體領域1 〇 )之連接孔6 3，深達負 載用Ml SFETQp2，驅動用MI SFETQd2所共 用之閘極電1 1 b及負載用Μ I S F ETQ Pi之吸極領 域（P型半導體領域1 2 )之連接孔6 4，深達驅動用 MI SFETQdi之吸極領域（η型半導體領域10) 之連接孔6 5 ，深達負載用Μ I S F ETQ ρ2之吸極領 域（Ρ型半導體領域12)之連接孔66。第66 (a) 圖爲表示連接孔65之斷面圖。第60(b)圖爲表示連 接孔6 6之斷面圖。 經濟部中央標隼局負工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 連接孔6 3貫穿上部電極6 2之一部份到達閘極 11 a及吸極領域（n型半導體領域1〇)，故如第60 圖所示，上部電極6 2之一部份露出於連接孔6 3之側壁 。連接孔6 6亦貫穿上部電極6 2之一部份到達吸極領域 (η型半導體領域12)，故上部電極62之一部份露出 於連接孔6 3之側壁。連接孔6 4貫穿下部電極6 1之一 部份到達閘極1 1 b與吸極領域（η型半導體領域1 2 ) ，故如第6 0圖所示，下部電極6 1之一部份露出於連接 孔6 4之側壁。連接孔6 5亦貫穿下部電極6 1之一部份 到達吸極領域（η型半導體領域10)，故下部電極61 之一部份露出於連接孔6 5之側壁。 閘極1 1 a之一部份露出於連接孔6 3之底部，而閘 極1 1 b之一部份露出於連接孔6 4之底部。然而，如上 所述，該領域內之閘極11a ，lib上之氧化矽膜14 本紙浪尺度適用中國國孓標準（CNS ) Λ4規格（210X 297公釐） 306066 a7 B7 經濟部中央標準局負工消费合作社印¾. 五、發明説明（ 45) 1 I 已 預 先 被 減 小 其 膜 厚， 故 可在短時間 之 蝕刻後即可露出閘 1 1 極 1 1 a 1 1 b ，可 產 生與上述實 施 例2相同之效果。 1 1 然 後 如 第 6 2圖 所 示，將以濺 射 法或CVD法在層 1 1 間 絕 緣 膜 2 1 上 堆 積之 鎢 (W )膜予 以 背面蝕刻而在連接 請 先 [Vj 1 讀 1 孔 6 3 6 6 內 部 埋設 W 膜6 7。 背 \^1 1 I 如 上 所 述 上 部電 極 6 2之一部 份 分別露出於連接孔 之 注 意 ! ! I 6 3 之 側 壁 與 連 接 孔6 6 之側壁，故 驅 動用Μ I S F Ε T 辜 項 再 1 ! Q d 2之吸極領域 (η型半導體領域] L 〇，儲存波節Β ) 填 寫 本 装 > 負 載 用 Μ I S F Ε Τ Q P2之吸極領域（η型半導體領 頁 、- 1 1 域 1 2 ) 驅 動 用 Μ I S F Ε T Q d 1 負載用 1 1 Μ I S F Ε Τ Q P i所共用之閘極1 1 £ i分別經由埋設於 i 1 連 接 孔 6 3 6 6 之W 膜 6 7及上部 電 極6 2互相連接。 訂 | 因 爲 下 部 電 極 6 1 之 一部份露出 於 連接孔6 4之側壁 1 1 與 連 接 孔 6 5 之 側 壁， 故 驅動用Μ I S F Ε T Q d a之吸 1 1 1 極 領 域 ( η 型 半 導 體領 域 1 0，儲存 波 節A )，負載用 1 1 Μ I S F Ε Τ Q P i之吸極領域（P型半導體12)，驅 兵 1 動 用 Μ I S F Ε T Q d 2 負載用Μ ] SFETQp2 所共 ! 1 用 之 閘 極 1 1 b 分 別經 由 埋設於連接 孔 6 4，6 5之W膜 1 1 6 7 及 下 部 電 極 6 1互 相 連接。 1 I 實 施 例 1 3 係使 用 以濺射法堆 積 於層間絕緣膜2 1 1 I 上 之 鋁 合 金 膜 形 成 局部 配 線（L 1 ’ L 2 )。但本實施例係 1 1 I 利 用 埋 設 於 連 接 孔 6 3 6 6內部之 W 膜6 7，電容量元 1 1 件 C 之 上 部 電 極 6 2及 下 部電極6 1 n.t. 做 爲局部配線。如此 1 1 * 如 第 6 3 圖 所 示 .，在 以 堆積於層間 絕 緣膜2 1上之鋁合 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） -48 - 經濟部中央標準局只工消費合作社印製 A 7 B7 五、發明説明（46) 金膜形成電源電壓線2 2A，基準電壓線2 2 B，及墊片 層2 2 C時，可在實施例1〜3中配置局部配線之領域內 配置其他配線（例如強化基準電壓線或電源電壓線用之配 線，分割字線等）’故可提高記憶晶胞之動作可靠性及配 線設計時之通融性。 然後，如第6 4圖所示，在以CVD法堆積之氧化砂 膜所構成之層間絕緣膜3 1上形成連接孔3 2後，將以濺 射法堆積於層間絕緣膜31上之鋁合金膜圖型化而形成資 料線DL ，/DL，經由連接孔32連接資料線DL， /DL與墊片層22C。 本實施例中，係於連接孔6 3〜6 6內部埋設W膜， 但亦可埋設W以外之金屬材料。此時，埋設於連接孔6 3 〜6 6內之金屬必須選擇將堆積於層間絕緣膜2 1上之銘 合金膜圖型化而形成電源電壓線2 2 A，基準電壓線 2 2 B，墊片層2 2 C等時進行乾式蝕刻之際不容易被肖[J 除之材料。連接孔6 3〜6 6之底部接觸於.半導體領域（ η型半導體領域1 0或p型半導體領域1 2 )，故埋設於 連接孔6 3〜6 6之金屬必須選擇半導體領域中之不純物 不容易擴散之材料。然而，在半導體領域表面設置不純物 擴散速度慢之金屬矽化物層時，則不受上述限制》 依照本發明，將電容量元件之上部電極及下部電極做 爲局部配線使用，故不必另外設置局部配線，可在設置局 部配線之領域內配置其他配線。因此可提高記憶晶胞之動 作可靠性及配線設計時之通融性。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -s A 7 B7 五、發明説明（47) 以上說明本發明之實施例。但本發明不受上述實施例 之限定，可在不超越其要旨之範圍內變更實施。 本發明之代表性裝置及方法所產生之效果如下。 依照本發明，將形成於記億晶胞上之電容量元件中之 一電極連接於一儲存波節，將另一電極連接於另一儲存波 節，即可經由電容量元件供給充分之電荷於儲存波節。因 此，'即使將記億晶胞之尺寸大小細微化或降低動作電壓， 仍可抑制α線所造成之儲存波節之電位變動，可提高記憶 晶胞之軟體錯誤耐性。 依照本發明，使用堆積於半導體基板上之2層導電膜 形成周邊電路之電容量元件，因此，與使用形成於半導體 基板上之擴散層（ρ η接合）等之電容量元件比較，可減 小元件之佔有面積，故可縮小周邊電路之面積而將 SRAM高度積體化。 依照本發明，經由在與形成電容量元件之電極時相同 過程中形成之墊片層連接Μ I S F E T之半導體領域與配 線，藉此可減小以抗光劑做爲光罩之蝕刻法在半導體領域 上部形成連接時之光罩對正餘裕，故可縮小Μ I S F Ε Τ 之面積而將S RAM高度積體化。 依照本發明，在進行形成深達閘極之連接孔之過程之 前，將覆蓋閘極上部之絕緣膜之一部份膜厚減小，即可在 短時間之蝕刻內使閘極露出，故可防止其他領域之過度独 刻，可防止場絕緣膜等被削除。因此，可提高具有 S RAM之半導體積體電路裝置之良品率，及可靠性》 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁 .¾ ，-='° 經濟部中央標準局員工消f合作社印裝 經濟部中央樣準局貝工消費合作社印製 本紙张尺度適用中國8ΠΡ樣準（CNS ) Α4規格（2丨0X297公釐） A7 _____B7 五、發明説明（48 ) 圖式： 第1圖爲本發明一實施例之S RAM之記憶晶胞（9 個）之平面圔；

第2 ( a )〜（e )圖爲本發明一實施例之SRAM 之記億晶胞之放大平面圖； 第3圖爲第1 ，2 (a)圚中，沿A — 線之半導 體基板之要部斷面圚； 第4圇爲本發明之S RAM之記憶晶胞之等效電路圖 ♦ 第5圖爲本發明之S RAM之記憶晶胞之第1製造方 法之半導體基板之要部斷面圖； 第6圖爲本發明之S RAM之記憶晶胞之第1製造方 法之半導體基板之平面圖； .第7圖爲本發明之S 2aM記憶晶胞之第1製造方法 之半導體基板之要部斷面圖； 第8圖爲本發明之S RAM之記億晶胞之第1製造方 法之半導體基板之平面圖； 第9圖爲本發明之S RAM之記億晶胞之第1製造方 法之半導體基板之要部斷面圖： 第1 0圖爲本發明之SRAM之記憶晶胞之第1製造 方法之半導體基板之要部斷面圖； 第11圖爲本發明之SRAM之記憶晶胞之第1製造 方法之半導體基板之平面圖： -51 - * (請先閱讀背面之注意事項再填寫本頁) Λ - 訂 -: I . A 7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明（ 49) 1 ] 第 1 2 圖 爲 本 發 明 之 S R A M 之 記 億 晶 胞 之 第 1 製 >'ih 坦 1 1 方 法 之 半 導 體 基 板 之 要 部 斷 面 圖 1 1 第 1 3 圖 爲 本 發 明 之 S R A M 之 記 憶 晶 胞 之 第 1 製 XB. —s 1 I 請 I I 方 法 之 半 導 體 基 板 之 平 面 ran 圖 先 Μ 1 | 第 1 4 圖 爲 本 發 明 之 S R A M 之 記 憶 晶 胞 之 第 1 製 xa. 背 1 1 1 方 法 之 半 導 體 基 板 之 要 部 斷 面 圖 注 音 1 華 1 第 1 5 圖 爲 本 發 明 之 S R A M 之 記 憶 晶 胞 之 第 1 製 也 m. 項 再 ! 方 法 之 半 導 體 基 板 之 平 面 圖 填 寫 本 袈 第 1 6 圖 爲 本 發 明 之 S R A M 之 記 億 晶 胞 之 第 1 製 頁 ·^ 1 1 方 法 之 半 導 體 基 板 之 要 部 斷 面 圖 1 1 第 1 7 圖 爲 本 發 明 之 S R A M 之 記 億 晶 胞 之 第 1 製 '、出 i | 方 法 之 半 導 體 基 板 之 平 面 圖 訂 | 第 1 8 圖 爲 本 發 明 之 S R A M 之 記 憶 晶 胞 之 第 1 製 、'生 1 i I 方 法 之 半 導 體 基 板 之 平 面 圖 1 1 I 第 1 9 圖 爲 本 發 明 之 S R A M 之 記 憶 晶 胞 之 第 1 製 I 1 方 法 之 半 導 體 基 板 之 要 部 me m 面 圖 έ· Ί 第 2 0 圖 爲 本 發 明 之 s R A M 之 記 憶 晶 胞 之 第 1 製 1 ί 方 法 之 半 導 體 基 板 之 平 面 圖 ; 1 第 2 1 [ΞΙ 圖 爲 本 發 明 之 s R A M 之 記 憶 晶 胞 之 第 1 製 々£L· is 1 1 方 法 之 半 導 體 基 板 之 要 部 斷 面 圖 1 1 I 第 2 2 [S3 圖 爲 本 發 明 之 s R A M 之 記 憶 晶 胞 之 第 1 製 々it: 1 1 方 法 之 半 導 體 基 板 之 平 面 1 e>.< 圖 1 1 第 2 3 ran 圖 爲 本 發 明 之 s R A M 之 周 邊 電 路 之 半 導 體 基 1 1 板 之 要 部 斷 面 (SI 圖 1 1 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X 297公釐） -52 _ 經濟部中央標準局一貝工消f合作社印裝 A7 _ B7 五、發明说明（50) 第2 4圖爲本發明之S RAM之記億晶胞之第2製造 方法之半導體基板之要部斷面圖； 第2 5圖爲本發明之SRAM之記憶晶胞之第2製造 方法之半導體基板之要部斷面圖； 第2 6圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之要部斷面圖； .第2 7圖爲本發明之S RAM之記憶晶胞之第2製造 方法之半導體基板之要部斷面圖； 第2 8圖爲本發明之SRAM之記憶晶胞之第2製造 方法之半導體基板之要部斷面圖； 第2 9圖爲本發明之S RAM之記憶晶胞之第2製造 方法之半導體基板之平面圖； 第3 0圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之要部斷面圖； 第3 1圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之平面圖； 第3 2圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之平面圖； 第3 3圖爲本發明之SRAM之記憶晶胞之第2製造 方法之半導體基板之要部斷面圖； 第3 4圖爲本發明之SRAM之記憶晶胞之第2製造 方法之半導體基板之要部斷面圖； 第3 5圖爲本發明之SRAM之記憶晶胞之第2製造 方法之半導體基板之平面圖； ^7民張尺度適用中國國家標革（CNS ) Λ4規格（210X+297公釐) —^n ·-1 <n HI. - I- li : I— »1 „ 1^1 m wn I i m V V (請先閱讀背面之注意事項再填寫本頁) -53 - 經濟部中央標準局貝工消費合作社印製 306G66 五、發明説明（51 ) 第3 6圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之要部斷面圖： 第3 7圖爲本發明之SRAM之記億晶胞之第2製造 方法之半導體基板之平面圖： 第3 8 ( a )圖爲本發明之SRAM之記憶晶胞之第 2製造方法之半導體基板之要部斷面圖：第3 8 ( b )圖 爲本發明之S RAM之記憶晶胞與D RAM之記憶晶胞混 合存在之單晶粒微電腦之要部斷面圓：第3 8 ( c )圖係 本發明DRAM之記億格之等價電路圖： 第3 9圖爲本發明之SRAM之周邊電路之半導體基 板之要部斷面圖； 第4 0圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之要部斷面圖； 第4 1圖爲本發明之SRAM之記億晶胞之第3製造 方法之半導體基板之要部斷面圖； 第4 2圖爲本發明之SRAM之記億晶胞之第3製造 方法之半導體基板之平面圖； 第4 3圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之要部斷面圖； 第4 4圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之平面圖： 第4 5圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之要部斷面圖； 第4 6圖爲本發明之SRAM之記億晶胞之第3製造 本紙張尺度適用中國國|橾率（€阳）戍4規格（210乂297公釐） > -54 - (請先閲讀背面之注意事項再填寫本頁) 裝-

、1T 經濟部t央標準局員工消費合作杜印製 A7 ____B7__ 五、發明説明（52 ) 方法之半導體基板之平面圖； 第4 7圓爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之平面圖： 第4 8圖爲本發明之SRAM之記億晶胞之第3製造 方法之半導體基板之要部斷面圖： 第4 9圓爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之平面圖； 第5 0圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之要部斷面圖； 第5 1圖爲本發明之SRAM之記憶晶胞之第3製造 方法之半導體基板之要部斷面圖； 第5 2圖爲本發明之SRAM之記億晶胞之第3製造 方法之半導體基板之平面圖； 第5 3圖爲本發明之SRAM之周邊電路之半導體基 板之要部斷面圖； 第5 4圓爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之要部斷面圖： 第5 5圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之要部斷面圖； 第5 6圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之平面圖； 第5 7圖爲本發明之SRAM之記憶晶胞之第4製造 方法之半導體基板之要部斷面圖； 第5 8圖爲本發明之SRAM之記憶晶胞之第4製造 本紙張尺度適用中國國京樣準（CNS ) A4说格（210X297公釐） · -55 - (請先閱讀背面之注意事項再填寫本頁) -裝·

，1T A7 __B7___ 五、發明説明（53 ) 方法之半導體製造方法之半導體基板之平面圖； 第5 9圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之平面圖； 第6 0圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之要部斷面圖： 第61圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之平面圖； 第6 2圓爲本發明之S RAM之記憶晶胞之第4製造 方法之半導體基板之要部斷面圖； 第6 3圖爲本發明之SRAM之記憶晶胞之第4製造 方法之半導體基板之要部斷面圖； 第6 4圖爲本發明之SRAM之記億晶胞之第4製造 方法之半導體基板之要部斷面圓： 第6 5圖爲本發明之SRAM與DRAM混合存在之 單晶微電腦之程序（過程）流程。 經濟部中央標準局員工消费合作杜印*. 國 I中 -用 一適 ot i尺 I張 -紙 本 A Ns c /f\ 準 標

一讀 7 9 2 X 6 5

Claims (1)

1. 丨修正丨絲 樣年了 Α8 Β8 C8 D8 申請專利範圍 須請委員明示代年7月ΓΛ日所提之 經濟部中央標準局員工消費合作杜印製 修正本有無變史實質内容是否准予修正。 第84109075號專利申請案 中文申請專利範圍修正本 民國85年7月修正 1 . 一種半導體積體電路裝置，主 動用MI SFET及一對負載用MI S 構成記 板主面 MIS 於第1 器，及一對傳送用 ，其特徵爲：以形 成驅動用Μ I S F Μ I S F Ε Τ之各 電膜，形成於第2 之第3導電膜形成 ，連接電容量元件 且連接電容量元件 Μ I S F Ε Τ 成於半導體基 Ε Τ，負載用 閘極，以形成 導電膜上之絕 電容量元件之 之一電極與記 之另一電極與 緣膜 要具有以由 F Ε Τ構成 憶晶胞之S 上之第1導 F Ε Τ及傳 導電膜上之 及形成於絕 對電極及電容量 憶晶胞 記憶晶 之一儲存波 胞之另一儲 一對驅 之正反 RAM 電膜形 送用 第2導 緣膜上 絕緣膜 節，並 存波節 2 .如申請專利範圍第1項之裝置，其中電容量元件 之一電極與一儲存波節經由形成於第3導電膜上之由第1 金屬膜所構成之一對金靥配線中之一方連接，電容量元件 之另一電極與另一儲存波節經由一對金靥配線之另一方連 接，。 3 .如申請專利範圍第2項之裝置，其中構成電容置 元件之一電極之第2導電膜與構成電容量元件之另一電極 之第3導電膜分別爲η型多結晶矽膜，而電容量元件之一 電極經由第1連接孔連接孔連接於一對驅動用 本紙張尺度適用中國國瘃梂準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 306066 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) Μ I S FET之一吸極領域，並且經由形成於第1連接孔 上之第2連接孔連接於一對金屬配線之一方，電容量元件 之另一電極經由第3連接孔連接於一對驅動用 Μ I S FET之另一吸極領域，而且經由形成於第3連接 孔上之第4連接孔連接於一對金屬配線之另一方。 4 .如申請專利範圔第2項之裝置，其中構成電容量 元件之一電極之第2導電膜與構成電容量元件之另一電極 之第3導電膜分別爲η型多結晶矽膜，電容童元件之一電 極在連接一對金屬配線之一方與一對驅動用Μ I S F Ε Τ 之一吸極領域之第5連接孔之側壁連接於一>金屬配線，而 電容量元件之另一電極在連接一對金靥配線之另一方與一 對驅動用Μ I SFET之另一方之吸極領域之第6連接孔 之側壁連接於另一金屬配線。 經濟部中央標準局貝工消費合作社印製 5 .如申請專利範圔第2項之裝置，其中構成電容量 元件之一電極之第2導電膜與構成電容量元件之另一電極 之第3導電膜中，一方爲η型多結晶矽膜，另一方爲ρ型 多結晶矽膜，由η型多結晶矽膜所構成之一電極經由第7 連接孔連接於一對驅動用MISFET之一吸極領域，而 且經由形成於第7連接孔上部之第8連接孔連接於一對金 靥配線中之一方，由ρ型多結晶矽膜所構成之另一電極經 由第9連接孔連接於一對負載用MISFET之另一吸極 領域，並且經由形成於第9連接孔上部之第10連接孔連 接於一對金壩配線之另一方。 6 .如申請專利範圍第2項之裝置，其中對一對驅動 本紙張尺度適用中國國本標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印装 A8 B8 C8 D8__ 、申請專利範圍 用MI SFET之各源極領域供給基準電壓之基準電壓線 ，及對一對負載用Μ I S F E T之各源極領域供給電源電 壓之電源電壓線係由第1金靥膜構成。 7 .如申請專利範圍第2項之裝置，其中由形成於第 1金屬膜上部之第2金屬膜構成一對相補性資料線，而一 對相補性資料線之一方經由第1金饜膜所構成之一對墊片 層之一方連接於一對傳送用Μ I S F Ε Τ之一源極領域， 而一對相補性資料線之另一方經由一對墊片層之另一方連 接於一對傳送用Μ I S F ΕΤ之另一源極領域。 8 .如申請專利範圍第1項之裝置，其中在SRAM 之周邊電路中，形成有由第2導電膜，設置於第2導電膜 上部之絕緣膜，及設在絕緣膜上部之第3導電膜構成一對 電極及電容量絕緣膜之電容量元件。 9 .如申請專利範圍第1項之裝置，其中構成 SRAM之周邊電路之MISFET與形成在第3導電膜 上部之金饜配線經由第2導電膜或第3導電膜所構成之墊 片層連接。 1 0 .如申請專利範圍第1項之裝置，其中電容量元 件之一電極與一方之儲存波節經由埋設在形成於一方之儲 存波節之上部之第11連接孔之導電膜連接’電容量元件 之另一電極與另一儲存波節經由埋設在形成於另一儲存波 節之上部之第12電容量絕緣膜之導電膜連接。 11.了種具有以由一對驅動用MISFET及一對 負載用Μ I S F ET所構成之正反器，及一對傳送用 本紙張尺度適用中國國事橾隼（CNS > Α4規格（210Χ297公釐) ' : ———I I I _I 線 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 Μ I S F ET構成記憶晶胞之S RAM之半導體稹體電路 裝置之製造方法，其特徵爲包括、：在半導體基板之主面上 以第1導電膜分別形成1驅動用Μ I S FET，負載用 Μ I SFET及傳送用Μ I SFET之閘極之過程；依次 在第1導電膜上部形成第2導電膜，在第2導電膜上部形 成絕緣膜，在絕緣膜上部形成第3導電膜之過程，以第2 導電膜及第3導電膜形成電容量元件之一對電極，以絕緣 膜形成電容量元件之電介質膜：及將在設置於第3導電膜 上部之第1金屬膜圖型化而形成一對金屬配線，將電容量 元件之一電極與記憶晶胞之一儲存波節經由一對金颶配線 中之一方連接，而且將電容量元件之另一電極與記憶晶胞 之另一儲存波節經由一對金屬配線中之另一方連接之過程 Ο 經濟部中央標準局員工消費合作社印策 (請先W讀背面之注意事項再填寫本頁) 12.如申請專利範圍第11項之方法，其特徵爲包 括：形成一對驅動用Μ I S FET，一對負載用 MI SFET，及一對傳送用MI SFET後，蝕刻形成 於各MI SFET上部之第1絕緣膜而形成¥達一對驅動 用MI SFET中之一吸極領域之第1連接孔之過程；將 形成於第1絕緣膜上部之η型多結晶矽膜所構成之第2導 電膜圖型化而形成電容量元件之一電極，經由第1連接孔 連接電容量元件中之一電極與一方之驅動用IV! I SFET 之吸極領域之過程；在電容置元件中之一電極上部堆積電 介質膜後，觫刻電介質而形成深達一對驅動用 Μ I S F ET中之另一吸極領域，及一方之驅動用 本紙張尺度適用中國國#榛準（CNS ) Α4規格（210X297公釐) ! 經濟部中央標準局員工消費合作社印裝 Α8 Β8 C8 D8 々、申請專利範圍 MI SFET，一對負載用MI SFET中之一方所共用 之閘極之第2連接孔之過程；將形成於電容置元件上部之 由η型多結晶矽膜所構成之第3導電膜圖型化而形成電容 量元件中之另一電極，經由第2連接孔連接電容置元件中 之另一電極，另一方之驅動用Μ I S FET之吸極，一方 之驅動用MI SFET及一方之負載用MI SFE Τ、之吸 極，一·方之驅動用MI SFET及一方之負載用！ Μ I S F ET所共用之閘極之過程；蝕刻形成於電容量元 件之另一電極上部之第1層間絕緣膜而分別形成深達電容 量元件中之一電極之第3連接孔，深達電容置元件中之另 —電極之第4連接孔，深達一方之驅動用MISFET之 吸極領域，一對負載用Μ I S FET之另一方，另一方之 驅動用MI SFET所共用之閘極之第5連接孔，深達另 一負載用MISFET之吸極領域之第6連接孔之過程； 及將形成於層間絕緣膜上部之第1金靥膜圖型化而形成一 端經由第3連接孔連接於電容量元件中之一電極，另一端 經由第5連接孔連接於一方之驅動用MISFET之吸極 領域，另一方之負載用MI SFET，另一方之驅動用 MI SFET所共用之閘極之第1金靥配線，一端經由第 4連接孔連接於電容量元件中之另一電極，另一端經由第 6連接孔連接於另一方之負載用Μ I S FET之吸極領域 之第2金屬配線之過程。 1 3 .如申請專利範圍第1 2項之方法，其中又包括 將第1金靥膜圖型化而形成供給基準電壓於一對驅動用 本紙張尺度逋用中國國寨標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 士衣 訂 A8 B8 ，6G66_§__ 々、申請專利範圍 MI SFET之各源極領域之基準電壓線，及供給電源電 壓於一對負載用MISFET之各源極領域之電源電壓線 之過程。 1 4 .如申請專利範圍第1 2項之方法，其中包括： 蝕刻第1層間絕緣膜而形成深達一對俥送用MISFET 中之一源極領域之第7連接孔，及深達一對傳送用 MISFET中之另一源極領域之第8連接孔之過程；將 第1金屬膜圖型化而形成經由第7連接孔連接於一方之傳 送用MI SFET之源極領域之第1墊片層，經由第8連 接孔連接於另一傳送用Μ I SFET之源極領域之第2墊 片層之過程；蝕刻堆稹於第1金靥膜上部之第2層間絕緣 膜而形成深達第1墊片層之第9連接孔，及深達第2墊片 層之第1 0連接孔之過程；蝕刻堆稹於第2層間絕緣膜上 部之第2金靥膜而形成經第9連接孔連接於第1墊片層之 相補性資料線之一方，及經由第1 0連接孔連接於第2墊 片層之相補性資料線之另一方之過程。 經濟部中央標隼局員工消费合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 1 5 .如申請專利範圍第1 1項之方法，其中形成一 對驅動用MI SFET，一對負載用MI SFET及一對 傳送用MI SFET後，在各MI SFET上部形成第1 絕緣膜，然後將形成於第1絕緣膜上部之η型多結晶矽膜 所構成之第2層導電膜圖型化而形成電容量元件中之一電 極之過程；在電容量元件中之一電極上部形成電介質膜後 ，將形成於電介質膜上部之η型多結晶矽膜所構成之第3 導電膜圖型化而形成電容量元件之另-電極之過程；蝕刻 本紙張足度通用中國國瘃標準（CNS ) Λ4規格（210 X 297公釐） 經濟部中央樣準局員工消費合作社印裳 A8 B8 C8 D8 々、申請專利範圍 形成於電容量元件之另一電極上部之第1層間絕緣膜蝕刻 而分別形成貫穿電容量元件中之一對電極深達一對驅動用 MI SFET中之一吸極領域之第1連接孔，一對負載用 Μ I SFET中之一吸極領域，一對負載用Μ I S FET 之另一方，一對驅動用Μ I S F ΕΤ之另一方所共用之閘 極之第2連接孔，貫穿電容童元件中之另一電極而深達另 一方之驅動用MISFET之吸極領域，一方之驅動用 Μ I S FET，一方之負載用Μ I S FET所共用之極之 第3連接孔，深達另一負載用MI SFET之吸極領域之 第4連接孔之過程；將形成於層間絕緣膜上部之第1金靥 膜圖型化而形成一端經由第1連接孔連接於電容童元件之 —電極及一方之驅動用Μ I S F ET之吸極領域’另一端 經由第2連接孔連接於一方之負載用Μ I SFET之吸極 領域，另一方之負載用MI SFET，另一方之驅動用 Μ I S FET所共用之閘極之第1金屬配線，—端經由第 3連接孔連接於^電容量元件之另一電極，另一方之驅動用 MI SFET之β吸極領域，一方之負載用MI SFET， —方之驅動用Μ I S F ET所共用之閘極’另一端經由第 4連接孔連接於另一方之負載用Μ I S F Ε Τ之吸極領域 之第2金屬配線之過程° 16.如申請專利範圍第11項之方法，其中包括： 形成一對驅動用MI SFET，一對負載用MI SFET ，及一對傳途用Μ I S FET後’蝕刻堆積於各 MI SFET上部之第1絕緣膜而形成深達一對負載用 本紙張尺度適用中國國1標準（匚奶>八4規格（210乂297公釐） I I— I 装 訂 I I I I 線 - A (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 ~、申請專利範圍 經濟部中央標準局員工消費合作社印裝 <請先閲讀背面之注意ί項再填寫本頁) 線 Μ I SFET之另一吸極領域之第1連接孔之過程；將形 成於第1絕緣膜上部之P型多結晶矽膜所構成之第2導電 膜圖型化而形成電容童元件中之一電極，經由第1連接孔 連接電容'量元件中之一電極與另一負載用Μ I SFET之 吸極領域之過程：在電容量元件中之一電極上部形成電容 量絕緣膜之後，蝕刻電介質膜而形成深達一對驅動用 MI SFET中之一吸極領域之第2連接孔之過程；將形 成於電介質膜上部之η型多結晶矽膜所構成之第3導電膜 圖型化而形成電容量元件中之另一電極，經由第2連接孔 連接電容置元件之另一電極與一方之驅動用MISFET 之吸極領域之過程；蝕刻形成於電容量元件中之另一電極 上部之第1層間絕緣膜，分別形成深達電容置元件中之一 電極之第3連接孔，深達電容量元件之另一電極之第4連 接孔，深達一方之驅動用MISFET之吸極領域，另一 負載用MI SFET，一對驅動用MI SFET中之另一 方所共用之閘極之第5連接孔，深達另一方之驅動用 Μ I SFET之吸極，一對負載用Μ I SFET之一方， 一方之驅動用Μ I S FET之第6連接孔之過程；將形成 於層間絕緣膜上部之第1金靥膜圖型化而分別形成一端經 由第4連接孔連接於電容量元件之另一電極，另一端經由 第6連接孔連接於一方之負載用Μ I SFEf之吸極領域 ，另一方之負載用Μ I S F ET，|另一方之驅動用 MI SFET hi共用之閘極之第1金靥配線，一端經由第 3連接孔連接於電容量元件中之一電極，另一端經由第6 本紙張足度遴用中國掛家標準（CNS ) Α4規格（210X297公釐） 306066 B8 C8 D8 經濟部中央標隼局員工消費合作社印装 六、 申請專利範圍 連 接 孔 連 接 於 另 — 方 之 驅 動 用 Μ I S F Ε T 之 吸 極 領 域 > 一 方 之 負 載 用 Μ I S F Ε Τ 9 一 方 之 驅 動 用 Μ I S F Ε Τ 所 共 用 之 閘 極 之 第 2 金 龎 配 線 之 過 程 0 1 7 * 如 串 請 專 利 範 圍 第 1 2 9 1 3 1 4 9 1 5 9 或 1 6 項 之 方 法 9 其 中 包 括 在 進 行 蝕 刻 第 1 層 間 絕 緣 膜 而 形 成 深 達 一 對 驅 動 用 Μ I S F Ε Τ 中 之 一 方 9 一 對 負 載 用 Μ I S F E T 中 之 一 方 所 共 用 之 閘 — 9 及 一 對 驅 動 用 Μ I S F E T 中 之 另 一 方 9 一 對 負 載 用 Μ I S F Ε Τ 之 另 一 方 所 共 用 之 閘 極 之 連 接 孔 之 過 程 之 前 9 進 行 將 覆 蓋 各 閘 極 上 部 之 絕 緣 膜 之 ·. 部 份 之 膜 厚 減 小 之 ij3, m. 程 〇 1 8 如 串 請 專 利 範 園 第 1 7 項 之 方 法 9 其 中 包 括 * 在 半 導 體 基 板 主 面 上 堆 積 第 1 導 電 膜 後 9 在 第 1 導 電 膜 上 部 堆 稹 絕 緣 膜 之 過 程 ； 及 利 用 以 第 1 抗 光 劑 M t. 做 爲 光 罩 之 蝕 刻 方 法 將 絕 緣 膜 之 一 部 份 膜 厚 減 小 後 9 利 用 以 第 2 抗 光 劑 做 爲 光 罩 之 蝕 刻 法 將 絕 緣 膜 及 第 1 導 電 膜 圖 型 化 而 形 成 閘 極 之 過 程 〇 1 9 如 串 請 專 利 範 圍 第 1 7 項 之 方 法 9 其 中 包 括 * 在 半 導 體 基 板 主 面 上 堆 積 第 1 導 電 膜 後 9 在 第 1 導 電 膜 上 部 堆 積 蝕 刻 速 度 與 元 件 分 離 用 場 絕 緣 膜 不 相 同 之 絕 緣 膜 之 過 程 t 利 用 以 第 1 抗 光 劑 做 爲 光 罩 之 触 刻 法 將 絕 緣 膜 及 第 1 導 電 膜 圖 型 化 而 形 成 閘 極 之 過 程 ： 利 用 以 第 2 抗 光 劑 做 爲 光 罩 之 蝕 刻 法 將 絕 緣 膜 之 -- 部 份 膜 厚 減 小 之 過 程 〇 2 0 • — 種 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 主 要 具 有 由 一 對 驅 動 用 Μ I S F Ε Τ 及 一 對 負 載 用 Μ I S F Ε Τ 本紙張尺度逋用中國國容樣準（CNS ) Λ4现格（21〇x297公釐） 經濟部中央標準局貝工消費合作杜印装 A8 B8 C8 D8 _ 六、申請專利範圍 所構成之正反器，和一對傳送用MISFET構成記億晶 胞之SRAM，由記億晶胞選擇用MISFET及形成於 其上部之資訊儲存用電容量元件構成記億晶胞之D R AM 之半導體稹體電路裝置之製造方法，其特徵爲包括：以設 在半導體基板主面上之第1導電膜形成驅動用 MI SFET，負載用MI SFET，傳送用 MI SFET，及記憶晶胞選擇用MI SFET之各閘極 之過程，以堆積在第1導電膜上部之第2導電膜，形成於 第2導電膜上部之絕緣膜，及形成矽絕緣膜上部之第3導 電膜在S RAM之記億晶胞上部形成電容量元件，而且在 DRAM之記憶晶胞選擇用MISFET上部形成資訊儲 存用電容置元件之過程；將形成於第3導電膜上部之第1 金靥膜圖型化而形成一對金靥配線，將S RAM之電容置 元件中之一竃極與S RAM之記憶晶胞中之一儲存波節經 由一對金饜配線中之一方連接，將電容置元件中之另一電 極與記憶晶胞中之另一儲存波節經由一對金靥配線之另一 方連接之過程。 2 1 .如申請專利範圔第2項之裝置，其中第2導電 膜及第3導電膜覆蓋在記憶晶胞之上部。 2 2 .如申請專利範圍第2 1項之裝置，其中驅動用 MI SFET在第1方向形成於傳送用MI SFET與負 載用Μ I S FET之間，第2導電膜及第3導電膜形成於 傳送用MI SFET之上部，及驅動用1Μ I S F Ε Τ與負 載用Μ I S F Ε Τ間之領域上部。 · 本紙張尺度適用中國國謇標準（CNS ) Α·4現格（210Χ297公釐）~' ! -10 - ---------jr#-- (請先閲讀背面之注意事項再填寫本頁) 訂 泉 t 8 8 8 8 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 2 3 .如申請專利範圍第2 2項之裝置，其中第2導 電膜及第3導電膜係形成於負載用MISFET上部。 2 4 . —種半導體積體電路，針對具有一對之驅動用 MI SFET及一對之負荷用MI SFET所成觸發電路 ，和一對傳送用Μ I S FET所構成之記憶格的半導體積 體電路裝置，其特徵係 於半導體基板的主面上，構成前述驅動用 MI SFET、負荷用MI SFET及傳送用 MISFET的閘電極， 於前述驅動用MI SFET、負荷用MI SFET及 傳送用MI SFET的閘電極上構成第1絕緣膜， 於第1絕緣膜上構成容量元件一方之電極， 於前述容置元件之電介質膜上，構成前述容置元件之 其他側電極， -將前述容量元件之一方之電極和前述觸發電路之一方 之儲存節電氣連接， •將前述容量元件之另一方之電極和前述觸發電路之另 一方之儲存節電氣連接者。 2 5 .如申請專利範圍第2 4項之半導體積體電路裝 置，其中，前述容量元件之一方之電極及另一方電極係包 覆前述記憶格地加以構成者。 2 6 .如申請專利範圍第2 5項之半導體積體電路裝 置，其中，前述驅動用MISFET係於第1方向構成於 前述負荷用Μ I SFET和前述傳送用Μ I SFET間者 本紙浪尺度適用中國國嚤樣準（CNS ) A4规格（210X297公H ； -11 - (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 A8 B8 C8 D8 ^、申請專利乾圍 ο 2 7 .如申請專利範圍第2 4 、2 5或2 6項之半導 體積體電路裝置，其中，於前述容量元件之另一方之電極 上，構成第2之絕緣膜，於前述第2之絕緣膜上，構成一 對之局部配線， 一方之局部配線係將一方之驅動用Μ I S FET之汲 極範圍和一方之負荷用Μ I SFET之汲極範圍電氣連接 者， 另一方之局部配線係將另一方之驅動用Μ I S F ΕΤ 之汲極範圍和另一方之負荷用Μ I S F Ε Τ之汲極範圍電 氣連接者。 ---------------ΐτ------# 錢 ί (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國東標準（€他）八4規格（2丨0乂297公釐） 12