A7 B7 27^637 五、發明説明（） 本發明係關於一棰半導體儲存装置，尤指一種高速動 態隨機存取記憶體（DRAM )。 第6圖係一示意平面視圖其顯示一傳統DRAM晶片之佈 局。 DRAM晶Η 71具有輪入/ _出墊72，列解碼器73，列 選擇信號線74，感測放大器75，資料匯流排線76，記憶元 陣列段77，字線78，及行解碼器79。 如第6画所示，多數個ϋ入/幘出（丨/〇)墊72係在第 6圖所看入之垂直方向上於晶Η71之中心處呈直線設置。 列解碼器CD 73係在第6圖看入之水平方向上於接近晶片 71較長側之中心處設置。一藉列解碼器73選擇之列位址信 號係經由一與晶片71之較長側平行形成之列選擇信號線74 而供應至每一感測放大器（S/ A> 75之選擇側邊（一列選擇 電晶體之閘極電極）處。來自每-· SB憶元陣列段之位元線 BL係平行列選擇線CLS而形成。 傳送每一 S/ A 75之輪出侧（每一列選擇電晶體之源 極或汲極電極）之_出（一選定位元線上之資訊）用之每一 資料匯流排線76a係平行於晶片7 1之較短侧而設置，且連 至S/A 75之一_出電路80。一放大信號係經由一資料匯 流排線76b而供應至相關之1/U墊72處。 記憶元陣列段77 (每一段包括矩陣形狀之記憶元）係設 於I/O墊72之序列之兩側上。位元線BL 105連接記憶元與 S/A 75之輪入細且由矽化物膜形成。位元線1〇5延伸而平 行於晶片71之較長侧。每一字線78延伸而平行於晶H71之 本紙張.尺度適用中國國家標準（CNS ) Λ4規格（21(<X29?公筹） ---------批衣------ir------@ (請先閱績t面之注意事項再一 本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作杜印製 27^637 Α7 Β7 i、發明説明（） 較短俩，旦連接記憶元與一設於I/O墊72之任一俩上的行 解碼器RD 79。 第7A至7D圖為截面視圓其說明製造一 DRAM晶片之傳 統程序。 第7A至71)圖中Μ參考號碼表示之DRAM晶Η之構成元 件包括一半導體Si基質81，一場氧化物膜82, 一源極擴散 層83, 一汲極擴散層84，一閘極絕緣膜85, 一閘極電極86 ，一儲存II極87，一電容器電介質層88，一相反或共用電 極89，一源極擴散層90，一汲極擴散層91，一閘極絕緣膜 92，一閘極電極93，一第一 5丨08膜94，一第二5102膜95， 一 BPSG膜％，貫穿孔％a 及 96b，-_Ti膜97，一TiN 膜98, 一 W 膜99，一W 插塞件 99a，一 A1 膜 100，一字線 100a，一 源極佈線100b，一汲極佈線100c，一位元線105，一TiN膜 111，電漿氧化物膜112及113，一自旋玻瑰（S0G)膜114， 一電漿氧化物膜115, Μ及一貫穿孔11 5a。 製造一DRAM晶Η之傳統程序將參看第7A至7D圖加Μ 說明。 第一程序（參看笛7Α圃） 有源區係藉場氧化物膜82加Μ界定。在一有源匾中， 形成一由M0SFET與儲存電容器構成之記憶元，M0SFET包括 源極擴散層83，汲極擴散層84，閘極絕緣膜85，閛極電棰 86，及構成位元線BL之源極電極105，Μ及儲存電容器包 括分別形成於汲極擴散層84上之儲存電極87,電介質層88 ，及反向電極89。在另一有源區中，形成一周邊電路例如 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210Χ297公釐） 1=--------批衣------訂------0 (請先閱讀背面之注意事項再. '本頁) 5 A7 27^637 _________ B7 五、發明説明（） 一感測放大器S/ A其包括一由源極擴散層90，汲極擴散層 91，閛極絕緣膜92及閘極電極93構成之一 M0SFET。 BPSG膜96覆蓋記憶元及周邊電路例如S/ A。在周邊電 路（例如S/A)之區域中選擇式蝕刻第一及第二Si 0·膜94與 95M及BPSG膜96M便形成外露源極及汲極擴散層90及91之 貫穿孔96a及。 第二稈序（兹看笛7R圓） 在BPSG膜％及藉第一程序形成之貫穿孔96a與96b ， 噴鍍Ti膜達一20πβ之厚度。TiN膜98係噴鍍至Ti膜97上達 一 50πβ之厚度Μ便充作稍後形成之w膜99之謬膜層俥加強 對BPSG膜96之黏附性。 其次，爲改善藉梢後之噴鍍程序所形成之A1膜100之 覆蓋度，I*膜99即藉化學氣相沈積（CVD〉法增長於TiN膜98 上達一 500n b之厚度。W膜99被回蝕Μ便外露具一平面化 表面之TiN膜98並MW插塞件99 a充填貫穿孔96a及96b。 第三稈序（袞看笛7Π圖） 在第二程序外露之T i N膜98上，噴鍍A 1膜1 00逹一（.1. 5 «1^之厚度。1^?^膜112係噴鍍至八丨膜1〇〇上達一〇.15«1^ 之厚度，以及電漿氧化物膜1〗2係增長於TiN膜111上達一 0. 1 w m之厚度。 其次，電漿氧化物模112，TiN膜111，A1膜100，TiN 膜98，Μ及Ti暌97係藉光刻法（及活性離子蝕刻（r/e Η 加以選擇性蝕刻以便形成字線l〇〇a ,源極佈線100b，汲極 佈線100cM及資料匯潦排線（參看第6圖）。 本紙張尺廋適用中國國家標準（CNS ) Λ4規格（2丨O.X297公趫） ---------装------，玎------i (請先閱璜背而之;t意事項再·本頁) 經濟部中央標準局員工消費合作社印製 27 钟 37 A7 B7 經濟部中央標芈局員工消費合作杜印製 五、發明説明（） 假設A1膜100上之TiN膜111省略時，則一稍後藉A1佈 線形成之貫穿接點結構卽直接接觸A1膜100。在此情形下 ，空隙會因A1之徙動而產生在接點表面中且易於產生一接 點瑕疵。在一細撤區域中之兩A1膜間之直接接觸會導致 一裝置之瑕疵假設A丨中形成間隙的話，因此可靠度會大幅 退化。為避免此一現象，必須在細徹區域處之外露A1膜100 之貫穿孔中採用A 1以外之材料。T i N膜邸因上述理由而形 成於A1膜100上。 因A1膜100甚厚，故假設在光刻法中僅採用一光阻膜 時則蝕刻光罩功能會不夠充分。電漿氧化物糢1 12被引入 Μ便改善蝕刻光罩功能。 TiN膜11 1，Α1膜100，TiN膜98，以及Ti膜97均可藉相 同之蝕刻条統加Μ蝕刻。 笔四稈序（玆看笛7DBI ) 電漿氧化物膜（Si0a>113係增長於字線100a，源極佈 線l〇〇b ·汲極佈線100c及資料匯流排線（平行於字線，未 顯示）上逹一 200nm之厚度。SQG係被覆至電漿氧化物膜 113上且熟化以形成充填佈線膜間之溝槽的S0G膜114。在 S0G膜114上，電漿氧化物膜（SiOa)115係形成達一 70()ηίΐι之 厚度。其次，貫穿孔115a係《光刻法由電漿氧化物膜Π5 之表面形成至TiN層1丨1之表面。 藉箸此種製法，然而，假設A1膜100製成較厚Μ便減 少資料匯流排線之電阻時，則藉A 1膜100形成之字線1 00a 間之間隙即變得甚深，形成一深且窄之溝槽。字線之節距 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公t ) (請先閲讀背面之注意事項再一 ,·本頁) -裝.
、1T 線 A7 274β3γ B7 —-I 丨 - __________ 五、發明説明（） 無法任意加寬。因難Μ藉一簡易方式例如一 TE0S-03氧化 物膜來充填深溝槽，所以需採用液體材料例如SOG。 在電漿氧化物膜以上，一TiN膜噴鍍逹-lOOnra之厚 度而A1膜在該TiN膜1：噴鍍達一 之厚度。接著A1禊藉 光刻法及R丨E加以樣式化Μ便在相同於位元線105之方向上 形成CLS線。接箸，一半導龌儲存裝置籍箸實施其他程序 例如形成一鈍化膜之方式而完成。 依據第6圖說明之傳統技術，一 DRAM具有下列信號 路線。（1)外部位址信號4行解碼器794字線78之選擇4 將連至字線78之記憶元77中之資料_出至位元線1054藉 著來自位元線105之輪出之S/A 75加以檢測及放大，<2) 外部位址信號—列解碼器734列選擇線74— S/ A 75之選 擇，Μ及（3)經由資料匯流排線76由S/A 75蝓出資料。 在高速DRAM例如一同步動隨機存取記憶龌（SDRAM)中 ，所有信號均與一高速資料_入出用之外部時鐘進行 同步_入/輓出。上述信號路線，尤其是具有一甚長佈線 距離且滾動一相當大之電流的資料匯流排線路76，係箱要 抑制一信號傳繪延遲。 為抑制資料匯流排線76上之信號傳ϋ延遲，所以需要 一低CR常數其中〔：為一電容而R為一電阻。因此，吾人希 採用一具有低電阻及低寄生電容之資料匯流排線。 上述依據傳統技術之DRAM基本上採用在晶片之水平方 向上設置之字線及資料匯流排線，以及在垂直方向上設置 之CLS線。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210乂 297公# ) --------:丨^------ΪΤ------i * ~ (請先閱讀背面之注意事項再i :本頁) 經濟部中央標隼局員工消費合作社印製 Λ7 B7 經濟部中央標準局員工消費合作社印製 i、發明説明（） 設於水平方向上之字線及資料匯流排線需要Μ —絕緣 狀態與設於垂直方向上之CLS線相交，因此兩種型式之線 係利用兩不同之佈線層而形成。 由上述理由，它探用包括第一與第二佈線層之兩層式 結構，字線及資料匯流排線係藉第一佈線層形成，而CLS 線則藉第二佈線層形成。 當記憶元尺寸變得較小時，即需要形成較精細之字線 ，其中資料匯滾排線之電阻需要為小以便抑制信號傳输延 遲。 爲形成低電阻之資料匯流排線，吾人希望用低電阻材 料例如A1 Κ及製成一甚厚之膜。 然而，精細之Α1佈線易於電還移及應力徙動。此外， 為形成一精細及甚厚之佈線層，即需要一實現非常高之縱 檐尺寸比之特殊程序。 此外，假設相鄰佈線層製成精細且甚厚時，該佈線層 間之寄生電容即遞增。例如，字線間之干擾會提升而使一 未選定字線之位準（電位）高於一接地位準（零電位 >，以致 破塘未選定記憶元中之資料。 同時滿足精細字線及低電阻資料匯流排線之需求會變 得更困難。 本發明之一目的係提供一半導體健存裝置其可同時實 現精細字線及低霣阻資料匯流排線且容許一高速作業及一 高儲存容量。 依據本發明之一觀點，係提供一種具有一半導龌晶片 本紙張尺度適用中國國家標準 ( CNS ) Λ4規格（2丨0 X 297公釐） (請先間讀背而之注意事項再一 ；本頁 .裝_ ，-β 線 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（） 之半導龌儲存装置，包含：一記憶元陣列包括多數値設置 成矩陣形狀之記憶元；多數條字線而每一字線連至一相闋 行之記憶元；一行解碼器俥選擇一字線；多數條位元線而 每一位元線連至一相矚列之記憶元；多數個感測放大器而 每一放大器包括一感澜放大器選擇電晶體其具有一連至相 關位元線之輪入電極；一列選擇線連至每一感測放大器選 擇電晶體之閘極電極；一列解碼器俾逸擇一列選擇線；以 及一資料匯滾排線連至每一感測放大器選擇電晶髓之蝓出 電極；其中列選擇線係設置成相交字線及資料匯流排線， Μ及至少部分字線及至少部分資料匯流排線係藉不同佈線 層而形成。 字線可藉一第一位準金羼佈線層形成，列選擇線可8 一形成在第一位準金鼷佈線層上之第二位準金羼佈線層形 成，以及資料匯流排線可藉一形成在第二位準金屬佈線層 上之第三位準金鼷佈線層形成。 字線及資料匯流排線係藉一三層式結構之不同佈線層 而形成。例如，字線係藉一第一位準w薄佈線層而形成， CLS係藉一第二位準Α1佈線層而形成，Μ及資料匯流排 線係藉一第三位準Α1厚佈線層而形成。因此有可能提供 精細之宇線及低電咀之資料匯流排線。 依據本發明之另一觀點，係提供一種具有半導體晶片 之半導體儲存裝置，包括：一記慊元陣列其包括多數個設 置成矩陣形狀之記憶元；多數條局部字線而每一字線連至 一相關行之記憶元；一局部行解碼器俥選擇一局部字線； 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背而之注意事項再一 -本頁) -裝·
'II 線 10 經濟部中央標準局員工消費合作杜印製 Α7 Β7 五、發明説明（) 多數條泛用字線而無一字線連至一相關局部行解碼器；一 泛用行解皤器侔選擇一泛用字線；多數條位元線而每一位 元線連至一相關列之記憶元；多數痼感測放大器而每一放 大器包括一感澜放大器遘擇電晶體其具有一連至一相關位 元線之蠄入電極；一列蘧擇線連至每一感測放大器選擇電 晶體之閘極電極；一列解碼器俾選擇一列選擇線；Μ及一 資料匯滾排線連至每一感拥放大器S擇電晶體之橡出電極 ，其中局部字線係藉一第一位準金驅佈線層形成，列選擇 線係藉一在第一位準金羼佈線層上之第二位準金颺佈線層 形成，以及泛用字線係藉一在第二位準金屬佈線層上之第 三位準金颶佈線層形成。 第三位準金屬佈線層可«—引線框架之金羼薄板形成 〇 依據本發明之進一步觀酤，係提供一棰具有半導體晶 Η之半導體儲存装置，包括：一記憶元陣列包括多數個設 置成矩陣形狀之記憶元；多數條字線而每一字線連至一相 關行之記憶元；一行解碼器俾選擇一字線；多數條位元線 而每一位元線連至一相關列之記憶元；多數館感測放大器 而每一放大器包括一感測放大器選擇電晶體其具有一連至 一相闋位元線之_入電極；一列選擇線連至每一感測放大 器選擇電晶體之閛極電極；一列解碼器俾選擇一列選擇線 ;Μ及一資料匯滾排線連至每一感測放大器選擇電晶騣之 _出電極，其中字線係藉一第一位準金颺佈線層形成，資 料匯滾排線係藉一在第一位準金屬佈線層上之第二位準金 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ---------^------、π------# .'m (請先間讀f面之注意事項再i ..本頁) - 11 _ 經濟部中央標準局員工消費合作社印製 27^β37 Λ7 B7 i、發明説明（） 鼷佈線饜形成，K及列逛擇線係藉一在相關於記慷元陣列 之區域處之第二位準金屬佈線層Μ及《—在相關於感測放 大器之匾域處之第一位準金屬佈線層而形成。 採用兩層式結構。例如，字線係藉一第一位準w薄佈 線層形成，以及資料匯流排線係藉一第二位準Α1厚佈線層 形成。CLS線係接箸一記憶元陣列段之區域處之第二位準 Α1厚層*及藉箸一在S/Α區域處之第一位準W薄佈線層而 形成。因此有可能提供精細之字線，及具有一較傳統技術 為低之電阻之資料匯流排線。 基本上，假設字線及資料匯滾排線係藉不同之佈線層 形成時，則可同時逹成精細之字線及資料匯滾排線上之受 抑制之倍號傅_延遲而不致於在兩棰型式之線路之佈線中 存有任何特殊之限制。 本發明對半導體儲存裝置例如DRAM之高積體化及高 速作業方面貢獻良多。 第1A及1B圖係示意平面視圖其顯示本發明第一實施例 之DRAM晶片之佈局，以及一感應放大器電路之電路圖。
第2A至2F園為截面視圏其說明製造第一實施例之DRAM 晶片之方法之主要程序。 第3匾為本發明第二實施例之半導體儲存装置之示意 平面視圈。 第4A及4B圖爲示意平面視圏其說明本發明第三實施例 之半導醱儲存裝置之結構。 第5A至5F圈係顯示本發明之第四實施例，其中第5A及 本紙張尺度適用中國國家標準（CNS ) A4規格（211丨X 297公t ) 於衣 訂 I 線 -* (靖先閱讀背面之注意事項¢1 ;本頁) 12 27^637 A7 B7 五、發明説明（） 5B圖為一示意平面及一截面視圖其揭示一引線框架與一晶 片間之關係，第5C_為一示意平面視圖其揭示晶片上之佈 線與引線框架間之連接，第5D圜爲-示意平面視圈其揭示 金屬模具與晶片間之關係，Μ及第5E及5F圖為截面視圖其 揭示樹脂楔製後切割一引線框架之方法。 第6 爲一示意平面視_其顯示傅統技術之DRAM晶 Η之佈局。 第7Α至7D圖為截面視圖其說明一傅統DRAM晶片之製 程。 本發明實施例將於下文中說明。 (第一富施例） 第1A圖為一示意平面視圔其顯示本發明第一實施例之 DRAM晶片之佈局。第1A圖所示之矽晶片1包括蠄入/輪 出墊2，列解碼器3，列遘擇線4，感測放大器5a及5b， 資料匯流排線6，記憶元陣列段7a、7b，字線8，行解碼 器9 Μ及位元線10。 經濟部中央標準局員工消費合作社印製 ---------裝-- -* (請先閱讀背面之注意事項再一 本頁) 線 如第1Α圖所示，多數個_入/蠄出（I/O)墊2係在第 1Α圖看入之垂直方向上於晶Η 1之中心處呈直線設置。 列解碼器CD 3係在第1Α圖看入之水平方向上於接近晶片 1之較長側之中心處設置。一藉列解碼器3選擇之列位 址信號係經由一與晶片〗之較長側平行形成之列選擇信號 (CLS)線4而供應至每一感測放大器（S/A>5a、5b之列選 擇輪入端。 第1B圖顯示一相闋於一列之感測放大器S/ A。一對位 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公嫠）
13 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（） 元線BL及幻：係連至一由η-通道電晶體Tnl與Tn2及P-通道 電晶體Τρ]與Τρ2所組成之正反器，並經由列選擇電晶體 Tla及Tib而連至資料匯流排線DB及吓。一 CLS線係連至 電晶體Tla及Tib之閘極。 回參第1A圖，傳送一來自S/A 5a、5b之輪出之資料 匯滾排線6係平行於晶Η 1之較短側而設置，且經由S/A 5a、5b之蝙出電路而連至I/O墊2。 位元線10及字線8係形成於每一記憶元陣列段7a及7b 中。每一記憶元陣列段包括設置成行與列之矩陣之記慷元 。記憶元陣列段亦設置成矩陣形狀並分成在I / 0墊2兩侧 上之兩組。由矽化物糢製成之位元線10係平行於晶片1之 較長俩延伸且連至S/ A 5a、5b之綸入侧。字線8係平行 於晶Η 1之較短侧延伸且連至一行解碼器（RD> 9。行解碼 器9係設於丨/0墊2之右及左側上之記憶元陣列段7a與7b 之間。 每一記憶元陣列段7a、7b具有128 (位元線對）x 256 (字線）之結構。本實施例之DR AM晶Η之每一記憶元為由 本發明人所提出之一翼Η堆叠式電容器之例如第2Α圖所示 者。一記慷元之尺寸為0.75« m (字線節距）x 1.7w πι (感 測放大器節距）=1.275 w m a。 身為形成字線之一第一佈線層（Ml)，一 400nm之鎢（W) 薄膜係用Μ解決一佈線縱播尺寸比及相關於一傳統DRAM 晶片之字線之徙動等問題。每一字線具有一 0.35 wm之寬 度及一距相鄰字線0.40 « m之距離（間隙>。 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公f ) ---------1C------,玎------0 t to (請先閱讀背而之注意事項再一 本頁) 14 經濟部中央標準局員工消費合作社印製 ‘74637 A7 B7 i、發明説明（） 由銪薄膜製成之第一佈線層（ΜΠ之薄膜電阻爲0.3Ω /其高於鋁（Α1)之薄膜電阻。因此，行解碼器9設於輪入 墊2之兩俩上之記憶元陣列段7a與7b之間Μ便二等分由每 一行解碼器9至每一字線終端之距離且抑制字線上之信號 傳输延遲。晶片上之行解碼器數量可«增。 因採用一具低佈線縱横尺寸比之薄W膜，所Μ易於製 得一字線之精細樣式且亦易於在形成字線後之一絕緣膜之 表面平面化作業。此棰佈線層不僅可供字線之用，且可供 其他周邊電路之佈線之用。 因一第二佈線層（M2)主供形成CLS線及電源線之用， 所以採用100η·厚度之氮化钛（TiN)膜及500ηιβ之鋁（Α1)膜 。CLS線之寬度為100 w m，Μ及相鄰CLS線間之距離，例 如，爲 0.7 w m。 佈線寬度應設定成相當大使得充作佈線材料之A1層係 設定成具有一相當小之500nm厚度Μ便使佈線層形成後之 平面化作業易於進行。 因足夠小之佈線縱横尺寸比之故，一佈線層之精細樣 式易於得到，以及佈線層可供其他周邊電路之佈線之用。 因一第三佈線層（M3)主供形成賫料匯流排線，長距離 線及電源線之用，所Μ採用厚度爲1 之鋁（Α1)暌。無 需設定如此精細之佈線層寬度。因此，為不採用一昂貴之 步階，寬度即設定爲大，例如，5/zm。 此類三佈線層之採用可改善設計自由度並解除程序限 制。雖額外使用兩光罩，惟因光罩尺寸精度之大公差（尤 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（2丨(|:<297公犛） ---------參------ir------.^ - (請先閱讀背面之注意事項s-i. 本頁) 15 _ 經濟部中央標準局員工消費合作社印製 ^^4637 a? —______B7__ 五、發明説明（） 其是第三佈線層光軍 > 之故使得程序數量之增加及費用上 升等現象實質上甚小。 第2A至2F匾為截面視圖其說明第一實施例之DRAM晶 片之製法的主要程序。 第2A至2F圖中Μ參考號碼代表之DRAM晶片之構成元 件包括一半導體基質11，一場氧化物膜12, 一源極擴散層 13, 一汲極擴散層14, 一閘極絕緒膜15, 一閘極電極16, 一位元線10, 一儲存電極17，一電介質層18，一相反或共 用電極19 一源極擴散層20，一汲極擴散層21，一閘極絕 緣膜22，一閘極電極23，一第一 Si 0,膜24，一第二Si 02膜 25，一 BPSG 膜 26，貫穿孔 26a 及 26b，一 Ti 禊 27, — TiN 膜 28，一 W膜29，一字線29a，一源極佈線29b，一汲極佈線 29c，一電漿氧化物膜30 * — TE0S-03氧化物膜31 , —貫穿 孔 31a，一 TiN 膜 32，一 A1 膜 33，一 CLS 線 33a，一電漿氧化 物膜34, 一 了£05-03氧化物膜35, 一貫穿孔35a，一 A1膜36 ，一資料匯潦排線36a，以及一泛用字線36b。 第一實施例之DRAM晶Η之製法將參看第2A至2F圖加 Μ說明。
第一稈序（衮看隹2AHM 有源區係藉箸形成至半導體基質11 (例如矽）上之場 氧化物膜12加Μ界定。在一記憶元形成區中，形成一由 MOSFET及一儲存霣容器構成之記憶元，M0SFET包括源極擴 散層13,位元線10,汲極擴散層14,閘極絕緣膜15,及閘 極電極16, Μ及分別形成於汲極擴散層14上之包括儲存電 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ W7公釐） II--------I------ΪΤ------.^ t (請先閲讀背面之注意事項再0 」本頁) 16 經濟部中央標準局員工消費合作社印製 27^637 A7 B7 五、發明説明（） 極17之儲存電容器，電介質層18，及相反電棰19。在一周 邊電路形成匾中，形成一周邊電路例如一感测放大器S/A 其包括一由源極擴散饜20,汲極擴散121，閘極絕緣膜22 及閘極電極23所構成之一 M0SFET。第2A圖所示之周邊電路 之電晶體係假設為一感測放大器之電晶體。 BPSG膜26覆蓋記憶元及周邊電路例如S/ A。周邊電路 例如S/A之區域中之第一與第二5〖03膜24及2 5M及BPSG膜 26係加Μ選擇式蝕刻Μ便形成外露源極與汲極擴散層2()及 21之貫穿孔26a及26b。 第二稈庠（兹看筮2B_ 1 在具有藉第一程序形成之貫穿孔26a及26 b之BPSG膜26 上，噴鍍Ti膜27達一 20nm之厚度。TiN膜28噴鍍至Ti膜27 上達一 50n m之厚度。具有一薄膜電阻〇.3Ω/之W膜29係 藉CVD增長於TiN膜28上。 其次》W膜29, TiN膜28,及Ti膜27係铕光刻法及R1E 進行S擇式蝕刻Μ便形成記憶元陣列段上之字線29a及周 邊電路之源極與汲極佈線29b及29c。 採用W充作佈線材料之理由如下。貫穿孔263及261)既 小且深因此佈線層之覆蓋會變得不良，假設該層係以噴鍍 方式形成的話。假設W膜係藉CVD形成，則易獲得一良好 之覆蓋效果。一W膜對電遷徙及應力徙動有高度之抗性因 此即使一精細窄佈線層之可靠度亦不致退化。 在W膜29下側形成Ti膜27及TiN膜28之理由為改善藉 CVD增長而成之|*|膜29與BPSG膜26及SiOs膜之不良黏附性 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210.X297公釐） ---------朴衣------ir------# - (請先閲讀背面之注意事項再/ ，本頁) 17 Α7 Β7 經濟部中央標準局員工消費合作社印製 i、發明説明（ ，Μ及與Si之高接_電阻。此類Ti膜27及TiN膜28稱為隳 層。 笛三稈序（¾看隹2cm 厚度為lOOnm之電漿氧化物膜30及厚度爲800nm之TEOS -〇3氧化物膜31係增長於字線29a，源極佈線29bM及汲極 佈線29c之上。貫穿孔31a係藉著光刻法及R1E而形成Μ便 部分外霉周邊電路例如S/ Α之源極佈線29b之表面。 丁〖05-03氧化物膜31爲利用TE0S及03充作氣體源並藉 CVD增長而成之一氧化物Si 0a膜，此膜顯示出溁動性且可 充填一凹部。下侧之電漿氧化物膜30«箸提供一均勻下層 而用來平面化TE0S-03氧化物膜31，此因膜31之增長相關 於下侧表面之故也，Μ及亦充作一隔膜侔防止氫氣（而該 氫氣為TE0S-03氧化物膜31增長期間之副產物）進入電晶 龌有源區内。 第四稈序（兹看笛2Π圔） 在具有部分外露源極佈線29b之貫穿孔31a之電漿氣化 物膜30及TE0S-03氧化物膜31上，噴鍍一厚度達l〇〇nm之 TiN膜32。A1膜33噴鍍至TiN膜32上達一 500nm之厚度，且 藉光刻法及RIE而樣式化Μ便形成CLS線33a及源極佈線 33b 〇
TiN膜32係用Μ改善對A1膜33之臁力徙動之抗力。 藉著Μ上程序，形成第一佈線層之W膜29及第二佈線 層之Α1膜33。在一傅統半導黼儲存裝置中，如稍早所述， 字線及匯流排線係藉第一佈線層之W膜形成，以及CLS線 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210/2<^公釐） inI II 裝 訂 I 線 ·- (請先閱讀背面之注意事項再**/本頁) 18 經濟部中央標準局，負工消費合作杜印製 A 63 7 A7 B7 i、發明説明（） 係藉第二佈線層之A1膜3 3形成。因此，資料匯流排線具有 一高電阻，造成資料匯滾排線上之大幅信號傳《!延遲。 本實施例之半導體儲存裝置之資料匯流排線係藉著次 一程序中將作說明之低電阻，甚厚之第三佈線層而形成。 笛7Γ稈庠（¾看笛2R圖） 在第四程序所形成之CLS線33a上，增長一厚度為100 nm之電漿氧化物膜34而TS0S-03氧化物膜35係增長於該 暌上達一 lOOOnm之厚度。 接著，TE0S-03氧化物膜35及電漿氧化物膜34係藉光 刻法及R〖E加K樣式化Μ便形成部分外露源極佈線33b之表 面之貫穿孔35a。接箸，移除光刻法所採用之光阻膜。 第六稈席（兹看笛2F圖） 在形成有貫穿孔35a之TEtlS-03膜35上，噴鍍一厚度 爲1.0 w m之A 1膜36，且藉光刻法及R I E加Μ樣式化Μ便形 成連至感测放大器之資料匯滾排線36a。 在第2F圆中，第二資施例所採用之泛用字線36b亦為 稍後將作之說明之方便性而顯示。 此R丨E:之後，移除充作一蝕刻光罩用之光阻膜。 接箸，實施例如形成一鈍化膜之程序Μ完成半導醱儲 存裝置。 因為晶片成本會提升，所Μ — DRAM晶片之額外佈線層 所造成之製程的增加並不好。 如稍早所述，非常難以形成一具有非常高之縱横尺寸 比之佈線。因此需要提供某些特殊裝置以形成一具有非常 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210./ 297公镩） 裝一-----訂------線 *- (請先閱讀背面之注意事項再产.本頁) 19 經濟部中央標準局員工消費合作社印製 274637 A1 B7 五、發明説明（） 高縱横尺寸比佈線之装置之間作比較。 傳統技術藉著第一佈線層之厚鋁膜而形成字線及資料 匯滾排線，其中實施例藉第一佈線層而形成字線Μ及藉不 同之第三佈線層而形成資料匯流排線。實施例方法約具有 如第2Ε及2F圖所示之兩額外程序。然而，假設一佈線或接 點孔之縱横尺寸比為2¾更高時，則傳統技術即被視為亦 需額外程序。即使此類額外程序未納入考廉，程序數量閘 之差異约爲整個程序數量之2%。此一差異可藉著由第三 佈線層形成之長距離佈線及電源線所減少之晶Η面積而易 於受到補償。 在第一實施例之Μ上說明中，CLS線係藉第二佈線層 形成而資料匯滾排線則藉第三佈線層形成。CLS線及資料 匯滾排線可互換式分別在第三及第二佈線層形成。雖然假 設列選擇線CLS之長度希被縮短時一對列解碼器CD係設於 第1A圖中之右側及左侧t，列解碼器CD之數鼍可遞增。 記憶元陣列段及行解碼器之佈局並非僅Μ第1A圖顯示者爲 限。 (第二實拖例） 第3圖爲一示意平面視圖其顯示本發明第二實施例之 dram晶Η之佈局。 顯示於第3圖中之晶Η41包括輪入/輸出墊42,列解 碼器43，列選擇線44，感測放大器45a、45b，資料匯流排 線4b，記憶元陣列段47a、47b，泛用字線48a，局部字線 48b ，泛用行解碼器49a ,局部行解碼器49b，以及位元線 本紙張疋度適用中國國家標準（CNS ) A4規格（210X297公嫠） …2 0 - II I I 訂 線 - (請先閱讀背面之注意事項再ΐ •本頁) 經濟部中央標隼局員工消費合作社印裳 A7 B7 i、發明説明（） 50 。泛用行解碼器解碼例如一η-位元行位址之上（η-1>個 位元，Μ及局部行解碼器解碼剩餘之1位元。多數値局部 解碼器可在列方向上連至一泛用解碼器。 如第3圖所示，多數値蠄入/蝙出（I/O)墊42係在第3 圖看入之垂直方向上於晶Η 41之中心處呈直線設置。列解 碼器CD 43係平行於晶片41之較短側布於接近晶Μ 4 1之較 長侧之中心處設置。一藉列解碼器43選擇之列位址信號係 經由一平行於晶Η 4 1之較長側而形成之列選擇信號（CLS > 線44Μ供應至一相關感測放大器（S/A) 45a或45b之列選擇 輓入端處。 用Μ傳送來自S/A 45a、45b之一蠄出之資料匯流排 線46係平行於晶H41之較短側設置，且經由S/A 45a、45b 之鴒出電路而連至1/0墊42。 位元線50係形成於呈矩陣形狀設置之每一記憶元陣列 段47a及47b中，該記憶元陣列段分成在I/O墊42兩侧上 之兩組。由矽化物膜製成之位元線50平行於晶Η 4 1之較長 側延伸且連至S/ A 45a、45b之_入側。局部行解碼器49b 係設於呈矩陣形狀設置之記憶元陣列段47a與47b之間，記 憶元陣列段分成在I/O墊4 2兩側t·.之兩組。局部字線48b 充作記憶段47a、47b中之字線，平行於晶Η 41之較短侧延 伸Μ及連至局部行解碼器49b。局部行解碼器49b係經由泛 用字線48a而連至設在墊42之兩侧上之一泛用行解碼器49a 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X297公釐） I I I I !訂— - (請先閱讀背面之注意Ϋ項再一 .本頁) 21 2746S7 A7 B7 經濟部中央標準局員工消費合作社印製 i、發明説明（） 處。局部行解碼器係解碼一行位址之下位元Μ便灌擇局部 字線48b。第3圖中*泛用字線48a樓過局部行解碼器49b 並延伸逹記憶元陣列段47a。此乃假設佈局具有屬於同一 泛用行解碼器之其他局部行解碼器。泛用字線係平行於資 料匯流排線，且兩線《同一佈線層形成。 本實施例之DRAM晶片類以於第一實施例但不同處爲行 解碼器分成於用行解碼器49a及局部行解碼器49b，泛用行 解碼器49a藉著利用由第三A1線層（M3)形成之泛用字線48a 來選擇局部行解碼器49b，及選定之局部行解碼器49b解碼 低位元Μ便選擇由第一 W佈線層（Ml)形成之局部字線48b 。DR AM晶片之結構具有一類似第2F圏之橫截面。此一結清 可藉類似於第2A_至2F所說明之程序的程序加以實現。第 2F圖中，泛用字線36b係平行於資料匯潦排線36a。 雖此一佈局採用延伸達一長距離之泛用字線48«，局 部行解碼器仍解碼最低之行位址位元，使得泛用字線之數 量為充作實際字線之局部字線48b之數量之半。假設局部 行解碼器係配置成解碼更多之位址位元，則泛用字線之數 量即變得較小。泛用字線48a之數量通常少於局部字線48b 之數量，因此佈線之寬度可製作成較寬。因局部字線48b 可裂成甚短，所Μ即使一薄金颶膜之電阻亦不會造成實際 問題。依此方式•晶Η4]之面積可減少且高速電路蓮作可 達成。 邸使第一佈線層（Μ1>2ί8阻性遞增亦可藉著增加局部 行解碼器49b之數量的方式加W補償。 本紙張尺度適用中國國家樣準（CNS ) Λ4規格（210X 297公釐） (請先閱讀背而之注意事項耳一 本頁) -裝- 、ya 線 22 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） (第三實施例） 第4 A及4B圖為本發明第三實施例之半導體儲存装置之 示意平面視團。第4A圖顯示佈線之輪_，及第4B圖顯示感 測放大器與記憶元間之鼷係。 第4A圖顯示之晶Η 51包括記憶元陣列段52，感測放大 器53a及53b，字線54，資料匯流排線55，列選擇線56a及 56b，及位元線57a至57d。 雖第一及第二實施例採用一額外之佈線層，本實施例 提供類似於未採用額外佈線層之第一與第二實施例之效果 〇 如第4A圖所示，在晶片51上設置成矩陣形狀之每一記 憶元陣列段52中，位元線50係由一金屬佈線層下側之矽化 物膜形成》位元線在圖中水平延伸且連至S/ A 53a、53b 之_入侧。藉第一佈線層形成之字線54在圖中垂直延伸。 籍第二佈線層形成之資料匯滾排線55在圖中垂直延伸，且 傳送來自感測放大器S/A 53a、53b之蠄出。 選擇S/A用之列選擇線CLS 56a及56b係藉箸具有 1 w m厚度之第二A1佈線層（M2)而形成至記憶元陣列段52 上，並藉箸具有400nm厚度之第一 W佈線層（Μ 1)而形成至 S/ A區域上。字線係由記憶元陣列段朝向行解碼器設置， 且未設置於記慊元陣列段間之區域上，該區域包括感測放 大器。字線用之佈線層因此亦可供本區域中之CLS線使用 。類似地，資料匯流排線係設置在感澜放大器之匾域上，且 未設置在記憶元陣列段之區域上。因此，資料匯流排線用 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210_X297公釐） I 線 --· (請先閲讀背面之注意事項再*本頁) 23 A7 B7 4637 i'發明説明（） 之佈線層亦可供記慷元陣列段之區域上之CLS線使用。 藉箸CLS線之此種配置，具有一低縱横尺寸比及高可 靠度之字線54及具有一相當低之電阻之資料匯流排線55可 藉兩層結構加以實現。 第一佈線層（Ml)亦充作S/A 53a、53b之霣路中之佈 線及互連件之用。並非總是可能任意地將CLS線檐跨S/ A 53a、53b而設置。 第4B圖顯示感測放大器及記憶元之佈局實例。連至記 憶元52a之位元線57a至57d係設於具有一相關於感測放大 器區之宽度之區域内，以及感測放大器係設於記憶元陣列 段之兩侧上。 在此情形下，每一S/A 5 3c、53d均設於具有一相關 於4條位元線57a至57d之寬度之區域内。簡言之，S/ A區 域之寬度被加倍。因此存有一空間可藉第一佈線（ΜΠ形成 CLS線 56a及 56b。 然而，因感測放大器53a及53b係設於記憶元陣列段之 兩侧上，所Μ —晶片面積即增加。本實施例之一晶片面積 之增加係無可避免的雖然DRAM晶Η之資料匯流排線之電阻 可予Μ減少而不致遞增程序之數量。 另有一較第一及第二實施例之性能爲低之缺點將會由 S/A 53a、53b之區域中之第一佈線層（Ml)所形成之部分 CLS線56b所致之信號傳_延遲造成。 雖有此類缺點，惟成本及性能均較習知技術為佳。 (第四實施例> 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X29?公釐） --------—ΐ衣------'玎------^ -- (請先閱讀背面之注意事項再J*本頁) 經濟部中央標準局員工消費合作社印製 _ 24 - 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（） 第5 A至5F圖顯示本發明第四實施例之半導黼儲存装置 。第5A圖爲一平面視圖其顯示結合至一晶片之引線框架， Μ及第5B圖為沿第5A·剖面線VB-VB剖開之截面視圖。第 5C圖顳示引線框架及佈線之主要部分。 如第5Α圖所示，結合墊64之多條線係形成在一半導體 晶片70上。引線框架62之引線62a朝結合墊64未形成之區 域延伸，且藉兩侧式黏著帶黏著至該區域。 第5A圖中藉參考號碼表示之元件包括局部資料匯流排 線61a及61b，一引線框架62,主要資料匯流棑線62a及62b ，S/A 63，墊 64a 及 64b，結合線 64c 及 64d，CLS 線 65，字 線66，及行解碼器67。 第5C圔顳示晶片之放大示意頂視_。引線62a及62b為 第5A及5B圖所示引線框架之部分且充作主要資料匯滾排線 。感測放大器63係呈直線設於引線框架之引線62a與62b之 間，以及一記慷元陣列段係設於引線62b之右侧上。連至 行解碼器67之字線66係設於記憶元陣列段之區域内。 資料匯滾排線係分成由第一佈線層（Ml)所形成之局部 資料匯流排線61a、61b以及由引線框架之引線所形成之一 主要資料匯流排線62a、62b。局部資料匯滾排線及主要資 料匯滾排線係藉結合線連接。 局部資料匯流排線61a、61b係》S/ A63之匾域内之第 一佈線層（Ml)而形成。連至S/A 63之輪出電路之局部資 料匯滾排線係經由一墊64a、64b及一結合線64c、64d而連 至主要資料匯滾排線62a、62b。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210XW7公犛) 扯^、\'吞 I 線 t (請先閱讀背面之注意事項再\ .本頁) ~ 25 - Α7 Β7 27^637 i、發明説明（） 連至S/ A 63之CLS線65係褚第二佈線層（M2)形成， 且連至行解碼器67之字線66係藉第一佈線層（Ml)形成。 此一佈局使局部資料匯滾排線61a及61b變短使得資料 匯滾排線之整體電阻可減低，即使局部資料匯流排線6 la 及61b之薄膜電阻為高時亦然。 在為資料匯流排線佈線時，當引線框架62附著至晶Η 70之表面如第5Α及5Β圖所示之後，墊64a、64b即Μ結合線 64c、64d而電連至主要資料匯流排線62a、62b如第5D圖所 示。如第5E及5F圖所示，引線框架62係夾於金屬模具74a 與74b之間。某些引線被切除如第5E圖所示，Μ及其餘引 線則延伸至外侧如第5F圖所示。其次，晶片乃藉密封樹脂 68加Μ模製。接著，引線框架62之周邊閉合匾域被切割Μ 使外部延伸之引線彼此呈電氣式分隔Μ便形成稹體電路之 外部端子。 本實施例之局部資料匯滾排線係藉一薄膜形成。然而 *因其長度為短，所以電阻為小。一足夠低之電阻可為一 結合線及一引線而實現。因此，整體電阻可保持爲低。雜 然外部端子引線及資料匯滾排線需要艢別（二倍）之引線切 割，惟增加之程序仍甚少。 在此實施例中，引線框架之一引線係充作一資料匯流 排線之部分。一字線之部分亦可籍引線框架之引線形成。 例如，第二實施例之泛用線可藉一引線及一結合線形成。 本發明已相關於較佳實施例加以說明，本發明非僅受 限於Μ上實施例。熟於本技藝人士明顯可知各種改變、變 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210Χ 297公f ) I 訂 線 - (請先閱讀背面之注意事項再产.本頁) 經濟部中央標準局員工消費合作社印製 26 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 化、替換、組合及類似作法均可實施而不致偏離隨附申請 專利範圍之範畴。 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） ---------种衣------'玎------i (請先閱讀背面之注意事項再\ 本頁) 27 27 邻 37 B7 經濟部中央標準局員工消費合作杜印製 ---—-_ 五、發明説明（) 1 1 1 元件標號對照表： 1 1 | 2 轅入/轅出墊 23 閛極電棰 I 3 列解碼器 24 第一 SiOa膜 請 先 1 1 閱 I 4 列選擇信號線（CLS) 25 第二S i 0 a膜 讀 背 1 1 5a 感測放大器 26 BPSG 膜 冬 1 I 5b 感測放大器 26a 貫穿孔 意 事 1 1 項 | 6 資料匯滾排線 26b 貫穿孔 再 7a 記憶元陣列段 27 Ti膜 本 裝 頁 1 7b 記憶元陣列段 28 TiN膜 1 1 8 字線 29 W膜 1 1 9 行解碼器 29a W揷塞件 1 1 10 位元線 29a 字線 訂 I 11 半導體基質 29b 源極佈線 1 1 1 12 場氧化物膜 29c 汲極佈線 1 1 13 源極擴散層 30 電漿氧化物膜 1 | 14 汲極擴散層 31 TE0S-03氧化物膜 線 I 15 閘極絕緣膜 Ha 貫穿孔 1 1 16 閘極電極 32 TiN膜 1 1 17 儲存電極 S3 A1膜 I 18 電介質層 i3a CLS線 1 1 1 19 相反或共用電極 34 電漿氧化物膜 1 1 20 源棰擴散層 35 TE0S-03氧化物膜 1 1 21 汲極擴散層 35a 貫穿孔 1 I 22 閘極絕緣膜 36 A1禊 1 1 1 1 本紙張尺度賴中1¾國家縣（CNS ) Λ4規格（21(}χ 297公楚） -28 - A7 B7 五、發明説明（） 經濟部中央標準局員工消費合作社印製 36a 資料匯滾排線 57a至57d位元線 36b 泛用字線 61a 局部資料匯潦排線 41 晶片 61b 局部資料匯流排線 42 蝙入/輸出墊 62 引線框架 43 列解碼器 62a 引線 44 列選擇信號線（CLS) 62a 主要資料匯流排線 45a 感測放大器 62b 主要資料匯流抹線 45b 感測放大器 63 感測放大器（S/ A) 46 資料匯滾排線 64 結合墊 47a 記憶元陣列段 64a 墊 47b 記憶元陣列段 64b 墊 48a 泛用字線 64c 結合線 48b 局部字線 64d 結合線 49a 泛用行解碼器 65 CLS線 49b 局部行解碼器 6 6 字線 50 位元線 67 行解碼器 51 晶片 68 密封樹脂 52 記憶元陣列段 70 晶片 S3a 感測放大器 70 半導體晶Η 53b 感測放大器 71 晶Η 54 字線 72 蝓入/ Ml出墊 55 資料匯滾排線 73 列解碼器 56a 列選擇信號線（CLS〉 74 列灌擇信號線（CLS) 56b 列選擇信號線（CLS) 74a 金属模具 (請先閲讀背面之注意事項再\ .本頁) -裝_ '-° 線 本紙張尺度適用中國國家標準（1^8)八4規格（210'乂297公釐） 29 經濟部中央標隼局員工消費合作社印製 274637 五、發明説明（） 74b 金颶模具 ()6 bpsg 膜 75 感測放大器 %a 貫穿孔 76 資料匯流排線 96 b 貫穿孔 76a 資料匯流排線 (η Ti膜 76b 資料匯流排線 98 TiN膜 77 記憶元陣列段 4 9 W膜 78 宇線 99a W揷塞件 7 9 行解碼器 100 A1膜 80 輪出電路 100a 字線 81 半導體Si基質 100b 源極佈線 82 場氧化物膜 10 0c 汲極佈線 8 3 源極擴散層 105 位元線 84 汲極擴散層 11] TiN膜 85 閘極絕緣膜 112 電漿氧化物膜 86 閘極電極 1 13 電漿氧化物膜 87 儲存電極 114 自旋玻璃膜（S0G) 88 電容器電介質層 1 15 電漿氧化物膜 89 相反或共用電極 115a 貫穿孔 90 源極擴散層 S/ A 感測放大器 91 汲極擴散層 BL 位元線 92 閘極絕緣膜 位元線 93 閘極電極 Tnl η-通道電晶體 94 第一 S i 0 *膜 Tn2 η_通道電晶體 95 第二S i 0 a膜 TpI Ρ-通道電晶體 ---------装------,玎------^ (請电間讀背而之注意事項再产 本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公犛） 30 A7 274637 B7 五、發明説明（） ΤΡ2 P-通道電晶體 DB 資料匯流排線 Tla 列選擇電晶體 UT 資料匯流排線 Tib 列選擇電晶體 ---------1------，1T------m (請先閱讀背而之注意事項再\ 本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨(ΓΧ2Μ公釐） 31