TW202601662A - 非揮發性記憶體的編程方法 - Google Patents

Abstract

一種非揮發性記憶體的編程方法，所述非揮發性記憶體包含：至少一個存儲單元，所述存儲單元包含：位於一個深層N型井中的相鄰的P型井和N型井，第一PMOS電晶體和NMOS電容分別位於N型井和P型井中，一個浮閘覆在所述PMOS電晶體和NMOS電容上；其中存儲單元中的第一PMOS電晶體通過帶帶隧穿方式進行編程。本發明的編程方法，不需要高驅動電荷泵，在低功耗、小容量存儲器的應用中更具競爭力。

Description

非揮發性記憶體的編程方法

本發明總體涉及非揮發性記憶體的編程方法，更具體地，涉及非揮發性記憶體的帶帶隧穿編程方法。

非揮發性記憶體(non-volatile memory)包含排列成行和列的多個存儲單元。存儲單元一般包含P型金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor；PMOS電晶體)和/或N型金氧半場效電晶體(NMOS電晶體)，有的還包含MOS耦合電容。

目前，很多非揮發性記憶體的編程方法是：存儲單元中的PMOS或NMOS電晶體採用通道(channel)熱電子(hot electron)隧穿(tunneling)方式，向電晶體的浮閘(floating gate)注入負電荷。該編程方法的優點是：可適用較大的編程電壓範圍，只要MOS電晶體元件的源極(source)汲極(drain)的壓差和閘極(gate)汲極的壓差滿足開啓條件並進入飽和態，即可實現編程。另外，該方法適用由不同製程平台製備出的多種電晶體元件。該編程方法的缺點是需要高驅動能力的電荷泵(charge pump)，編程功耗高；而且高驅動電荷泵的面積較大，不利於縮小存儲器的尺寸。

在通道熱電子隧穿編程方法中，存儲器編程所需要的正負壓通常由迪克森電荷泵(Dickson Charge Pump)電路產生。在存儲單元中的電晶體的通道熱空穴(hot electron hole)引發熱電子注入其浮閘的編程中，要求在通道中形成高橫向電場，加速載流子，以產生編程所需的飽和空穴流。通道中的高橫向電場、以及大通道電流，需求電荷泵正負壓的驅動能力高，而且功耗大。

電荷泵是一種電壓倍增器電路，使用MOS管電容多級串並聯產生所需電壓及驅動能力，高驅動的電荷泵需要更多更大的MOS管並聯，面積較大。電荷泵通常在存儲器中的面積占比較大，例如單層多晶矽PMOS存儲器，尤其是小容量(例如256×8位元(bit))存儲器中，面積會超過50%。因此，高驅動電荷泵會妨礙縮小存儲器的尺寸。

由此，本行業內需求新的編程方法，能進一步降低功耗、並有利於縮小存儲器的面積。

本發明涉及一種非揮發性記憶體的編程方法。所述非揮發性記憶體包含：至少一個非揮發性(Non-Volatile)記憶單元，構建在一個P型基板(P-sub)上，其中每個非揮發性記憶單元包含：一個深層N型井(Deep N-Well；DNW)，位於所述P型基板中，其中一個P型井(P-well；PW)和一個N型井(N-well；NW)位於所述深層N型井中；一個第一PMOS電晶體位於所述N型井中；一個NMOS電容位於所述P型井中，該NMOS電容包含一個位於所述P型井中的N+耦合區；和一個浮閘，該浮閘覆在所述PMOS電晶體和NMOS電容上；所述編程方法是：使所述非揮發性記憶單元中的第一PMOS電晶體，通過帶帶隧穿(band-to-band tunneling)方式進行編程，該編程方法包括如下步驟：(a)使N型井電位(electric potential)大於第一PMOS電晶體的一個端極的電位，兩者的電位差在N型井與所述端極的交界面處的PN接面(p-n junction)上，形成一個逆向偏壓(reverse bias)，該逆向偏壓使所述PN接面的電子趨向集中在PN接面內靠近N型井的一側；(b)使第一PMOS電晶體浮閘上的電位大於其上述端極的電位，而且兩者的電位差能在所述浮閘與所述端極之間形成一個電場強度大於8兆伏(MV)/釐米(cm)的強電場；(c)在N型井與所述端極的交界面的PN接面內的靠近N型井一側的電子，在上述強電場的作用下，注入第一PMOS電晶體的浮閘，實現編程。

在一個優選的實施方式中，所述的N型井與所述端極的電位差，小於兩者界面處的PN接面的雪崩擊穿(avalanche breakdown)電壓，更優選地，所述電位差比兩者界面處的PN接面的雪崩擊穿電壓小0.1~1.0伏(V)。

在另一個優選的實施方式中，所述第一PMOS電晶體浮閘上的電位通過NMOS電容的N+耦合區上施加的電位耦合而得，所述N+耦合區上施加的電位小於或等於N型井的電位。更優選所述N+耦合區上施加的電位等於N型井電位。

在再一個優選的實施方式中，所述第一PMOS電晶體的參與編程的端極是該電晶體的源極，在編程過程中的電位為0V；第一PMOS電晶體的另一個端極汲極，在編程過程中處於懸浮態(floating)。

在再一個優選的實施方式中，所述的NMOS的電容大於PMOS閘極電容。

在再一個優選的實施方式中，所述非揮發性記憶單元還包含第二PMOS電晶體，位於所述N型井內，其中所述第一PMOS電晶體的汲極耦合到第二PMOS電晶體的源極上，第二PMOS電晶體的汲極在編程過程中不參與編程。更優選地，在編程過程中，所述第二PMOS電晶體的汲極處於懸浮態、或該第二PMOS電晶體的通道不導通。再優選地，在編程過程中，所述第二PMOS電晶體的汲極處於懸浮態，同時該第二PMOS電晶體的閘極電位與N型井的電位相同。

在再一個優選的實施方式中，所述存儲單元中的浮閘是單層多晶矽閘極。

在再一個優選的實施方式中，所述的非揮發性記憶體是電可編程可擦除的非揮發性記憶體。

現有技術中採用通道熱電子隧穿方式進行編程時，需要正負壓驅動能力高的電荷泵，來實現通道高橫向電場；而且通道工作電流大，一般工作電流＞5毫安(mA)，編程功耗較高。本發明帶帶隧穿方式編程時，電壓需求單一，可以不需求負壓，對電荷泵的驅動能力要求低；而且編程電流極小，一般工作電流＜100微安(μA)，達到奈安(nA)級/位元(bit)，存儲器編程功耗大大降低。

本發明的編程方法，不需要高驅動的電荷泵，與現有的通道熱電子隧穿編程方法相比，電荷泵的面積得以大大縮小。例如，0.18微米(μm)製程平台的5V電晶體元件，採用本發明的帶帶隧穿方式編程，所需電荷泵的面積僅僅0.03平方毫米(mm²)即可，而採用通道熱電子隧穿方式編程，所需電荷泵的面積高達0.15mm²。本發明的編程方法，大幅度減小了電荷泵在存儲器中所占的面積，非常有利於降低存儲器尺寸。

另外，本發明的編程方法，不需要高驅動電荷泵，易於存儲器設計；在低功耗、小容量存儲器的應用中更具競爭力。

本發明所述的非揮發性記憶體包括一次性編程存儲器和多次可編程可擦除存儲器，優選電可編程可擦除的非揮發性記憶體。

本發明所述非揮發性記憶體可以採用具有深亞微米(deep submicron)技術的矽芯片廠中常見的製程，例如40奈米(nm)~350nm的製程平台，優選由BCD(在同一芯片上製作雙極管(bipolar transistor)、互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)和雙擴散金氧半場效應電晶體(Double-diffused Metal Oxide Semiconductor；DMOS)元件)製程平台製成。

本發明所述非揮發性記憶體的存儲單元具有深層N型井，以將存儲單元與基板隔離開。該存儲單元中的第一PMOS電晶體與NMOS電容分別位於在深層N型井中相鄰排布N型井和P型井中。其中所述PMOS電晶體包含PMOS閘極氧化物(gate oxide)和覆於其上的閘極；所述NMOS電容包含一個位於所述P型井中的N+耦合區、閘極氧化物和覆於其上的閘極。所述N+耦合區由N+源極/汲極離子注入形成。NMOS電容的閘極延伸，並與PMOS的閘極合併，形成存儲單元的浮閘。浮閘覆在所述PMOS電晶體和NMOS電容上，但不覆蓋NMOS電容的N+耦合區。浮閘優選是單層多晶矽閘極。N+耦合區域將控制字線(WL)連接至存儲單元的控制閘。所述控制閘由NMOS電容的通道區域形成。在N+耦合區上施加電位，通過NMOS電容的通道區域，可以耦合電位到浮閘上。由此，耦合電容的結構由P型井中部分重疊有源區的浮閘、下方的閘極氧化物和NMOS通道組成。為了提高耦合閘極的效率，耦合電容做成比PMOS閘極的電容大得多。

本發明所述非揮發性記憶體的存儲單元，還可以包含第二PMOS電晶體，與第一PMOS電晶體串聯，位於N型井中。第二PMOS電晶體也包含閘極氧化物和覆於其上的閘極，所述閘極優選單層多晶矽閘極，其連接至存取字線(WL)信號。NMOS電容的N+耦合區域將控制閘信號(CG)連接至存儲單元的控制閘，該控制閘由NMOS電容的通道區域形成。第二PMOS電晶體作為可編程的第一PMOS電晶體的選通管，不參與存儲單元的編程。

所述存儲單元的編程發生於第一PMOS電晶體內，編程方式是帶帶隧穿。第一PMOS電晶體的一個端極(例如源極)參與編程。另一個端極(例如汲極)可以參與編程，也可以不參與編程。優選另一個端極不參與編程，更優選不參與編程的端極在編程過程中處於懸浮態。

開始編程時，對於第一PMOS電晶體的參與編程的端極而言，首先實施步驟(a)：使N型井電位大於該端極的電位，兩者之間的電位差，在N型井與該端極的界面處的PN接面上，形成一個逆向偏壓，該逆向偏壓使PN接面內的電子趨向集中於PN接面內的靠近N型井的一側。

N型井與第一PMOS電晶體的參與編程的端極之間的電位差越大，越有利於使PN接面內更多的電子集中於靠近N型井的一側，該電位差的上限要小於所述PN接面的雪崩擊穿電壓。優選地，該電位差比N型井與第一PMOS電晶體的參與編程的端極兩者界面處的PN接面的雪崩擊穿電壓小0.1~1.0V，更優選小0.1~0.7V，再優選小0.1~0.5V。所述電位差可以為5.0~10.5V，優選7.0~10.5V，更優選9.0~10.5V。該電位差接近PN接面的雪崩擊穿電壓時，PN接面內靠近N型井一側的電子更容易在電場作用下注入浮閘，編程效果好，編程時間短，編程的收斂性好，編程效率高。

現有技術中的存儲器電路設計可以保證上述電位差在接近但不超過PN接面的雪崩擊穿電壓的情形下，成功編程的同時可以避免PN接面發生不可逆損傷擊穿。另外，發明人發現：在上述電位差小於PN接面雪崩擊穿電壓的情形下實施編程，其存儲器的編程次數可以達到1萬次，足以滿足應用需求。

接著依序實施步驟(b)和(c)，使第一PMOS電晶體浮閘上的電位大於其參與編程的端極的電位，兩者之間的電位差，要能在浮閘與所述端極之間形成一個電場強度大於8MV/cm的強電場。這樣的強電場，可以使上述PN接面內靠近N型井一側的電子，發生帶帶隧穿，注入浮閘，實施編程。

第一PMOS電晶體浮閘上的電位與所述參與編程的端極的電位形成的電場，優選＞8MV/cm。例如，浮閘上的電位可以是6.5~10.5V，更優選7.0~10.5V，再優選9.0~10.5V。

第一PMOS電晶體浮閘上的電位，由NMOS電容的N+耦合區上施加的電位，通過NMOS電容的通道耦合而得。為了提高耦合效率，NMOS電容比PMOS閘極的電容大得多。NMOS電容的閘極電容值可以是第一PMOS電晶體的閘極電容值的1~10倍，優選1.5~7倍，更優選2~5倍。

在編程過程中，優選N+耦合區上施加的電位小於等於N型井的電位。這樣可以避免P型井與N型井之間產生漏電。更優選所述N+耦合區上施加的電位與所述N型井的電位相同。

優選地，第一PMOS電晶體的參與編程的端極，在編程過程中的電位為0V，未參與編程的另一個端極在編程過程中處於懸浮態。該參與編程的端極可以稱為源極，另一個未參與編程的端極稱為汲極。

在本發明的編程方法中，步驟(a)與(b)既可以先後順序實施，也可以逆序實施，還可以同時實施。無論步驟(a)和(b)兩者的次序如何，步驟(c)總是在步驟(a)和(b)之後進行。

在本發明的上述非揮發性記憶單元中，還可以包含第二PMOS電晶體，位於N型井內，其一個端極與第一PMOS電晶體的未參與編程的端極(例如汲極)耦合，另一個端極不參與編程。

在第一PMOS電晶體的源極參與編程的情形下，第一PMOS電晶體的汲極與第二PMOS電晶體的源極耦合，那麽第二PMOS電晶體的汲極不參與編程，優選在編程時處於懸浮態，或第二PMOS電晶體的通道在編程過程中不導通。

更優選地，在編程過程中，所述第二PMOS電晶體的閘極的電位與N型井的電位相同。這樣可以避免對其閘氧層(gate oxide)形成電應力，影響閘氧層與電晶體的使用壽命。

根據實際應用場合，第一PMOS電晶體與第二PMOS電晶體可以相同或不同。優選兩者相同。

在一個更優選的實施方式中，對於未包含第二PMOS電晶體的存儲單元，在編程時，N型井電位與N+耦合區的電位相同，第一PMOS電晶體的參與編程的端極的電位為0V，其未參與編程的端極處於懸浮態；對於包含第二PMOS電晶體的存儲單元，在編程時，N型井電位、N+耦合區的電位、與第二PMOS電晶體的閘極電位相同，第一PMOS電晶體的參與編程的端極的電位為0V，第二PMOS電晶體的未參與編程的端極處於懸浮態。該情形下，編程時的電壓需求單一，操作非常便捷。

下面結合具體實施例，進一步詳細說明本發明的非揮發性記憶體的編程方法。雖然下面是參照特定實施例進行描述的，但是顯然，在不脫離本發明各種實施方式的宗旨和較寬範圍的情形下，可以對這些實施例進行各種調整和改變。另外，雖然實施例和附圖中提供了特定電壓值，但是應當明白，這些數值不是必須的精準值，而是用來表達偏置方案的一般概念的。

實施例中的存儲器是電可編程可擦除的非揮發性記憶體，由180奈米(nm)BCD製程平台製備。其存儲單元中的第一和第二PMOS電晶體相同，這兩個電晶體和NMOS電容都是5V元件，閘氧層厚度是120埃(Å)，電晶體的浮閘是單層多晶矽。

圖1A示出了該實施例中的存儲器的一個非揮發性記憶單元100的頂視圖，圖1B~1C分別示出了該儲存單元沿圖1A中的剖面線A-A和B-B的剖面視圖。

在該實施例中，非揮發性記憶單元100構建於P型矽基板101中。深層N型井104設置於P基板101中，將存儲單元與基板電隔離。N型井102和P型井103彼此緊鄰，設置於深層N型井104中。第一PMOS電晶體110設置於N型井102中。該PMOS電晶體110包括P型汲極112和源極111。汲極112包括輕摻雜區112A和重摻雜P+接觸區112B。源極111包括輕摻雜區111A和重摻雜P+接觸區111B。

源極111連接公共線(COM)，汲極112連接位線(Bit Line；BL)。電晶體110被淺溝槽圍繞，該淺溝槽填充有厚場氧化物114。在源極111與汲極112之間，是通道113。覆於通道113上面的閘極氧化物115的厚度為120埃。導電摻雜的多晶矽閘極置於閘極氧化物115的頂部，形成第一PMOS電晶體的浮閘116。

浮閘116和閘極氧化物115延伸至P型井103，並與有源區125部分重疊，構成NMOS電容120的上極板和電介質。浮閘116也與電荷注入元件122部分重疊，電荷注入元件122由輕摻雜N區122A和重摻雜N+區122B組成。浮閘116被邊牆隔離117圍繞，該邊牆隔離117一般採用氮化矽或氧化矽形成。

在形成N+或P+區時，邊牆隔離117阻止N+或P+注入物進入輕摻雜N區或P區。電荷注入元件122連接至字線(Word Line；WL)，字線(WL)也通過P+接觸區(未示出)連接至P型井。在操作期間，當浮閘116的電位比WL的小，其電壓差大於NMOS電容的閾值電壓，浮閘116下方的P型井區反型，由電荷注入元件122發出的電子在區域內形成一個電子層，由此形成NMOS電容120的下極板121。下極板121通過電荷注入元件122連接WL。N+耦合區域將控制字線(WL)連接至存儲單元的控制閘，控制閘由NMOS電容的通道區域形成。在N+耦合區上施加電位，通過NMOS電容的通道區域，可以耦合電位到浮閘116上。

形成存儲單元100所需要的所有加工步驟，都是在邏輯製程中用來形成其他芯片上電路的那些步驟。不需要額外的加工步驟。NMOS電容120的閘極電容值是第一PMOS電晶體110的閘極電容值的3.4倍。

在存儲單元100編程時，第一PMOS電晶體110的源極111參與編程，汲極112不參與，處於懸浮態。先驅動N型井和深層N型井的電位為VPP，COM為0V，BL懸浮，再驅動WL至VPP，進行編程。VPP為正值。因為COM為0V，VPP也可以稱為編程電壓。

N型井電位為正值VPP，第一PMOS電晶體的源極111的摻雜區111A和111B的電位為0V。N型井與第一PMOS電晶體的源極摻雜區之間的PN接面上，有逆向偏壓VPP，使PN接面內的電子趨向集中於PN接面內靠近N型井一側。接著，浮閘116自NMOS電容的N+耦合區的電位VPP，耦合得到正值電位是VPP的0.95倍。浮閘116與第一PMOS電晶體的源極111的摻雜區之間形成強度大於8MV/cm的強電場，使PN接面內靠近N型井一側的電子發生帶帶隧穿，躍遷至浮閘，完成編程。

圖2示出了存儲單元100中的第一PMOS電晶體110的源極摻雜區與N型井之間的PN接面上的逆向偏壓與其輸出電流的關係。該圖中橫坐標是源極電位，縱坐標是輸出電流(安培)，此時N型井電位為0V。從圖2中可以看出，PN接面的逆向偏壓在10.2V以上時其輸出電流迅速增大，此時有大量電子-空穴對產生，超過10.6V左右時發生結的雪崩擊穿。在雪崩擊穿之前接近擊穿電壓時進行編程，大量電子會趨向集中於PN接面內靠近N型井一側，有助於提升編程效率，使編程時間短，收斂性好。因此最優選VPP為PN接面發生雪崩擊穿前的偏置電壓值10.05~10.5V。編程電壓VPP為臨近PN接面雪崩擊穿(有大量電子-空穴對產生)時，不會影響存儲器的編程次數壽命。發明人實驗證明：在接近PN接面雪崩擊穿電壓下實施編程工作，例如10.5V，存儲器的使用壽命可以達到1萬次。

當VPP設置為10.5V時，浮閘116與第一PMOS電晶體的源極111的摻雜區之間形成強度為8.3MV/cm的電場，大於8MV/cm，可以實現電子帶帶隧穿至浮閘。

在編程期間，電子注入儲存單元的浮閘，導致第一PMOS電晶體的閾值電壓降低，使電晶體的通道更容易導通，並引起讀出操作期間的讀出電流升高。

在編程後的讀出操作中，對控制閘施加電位，使第一PMOS電晶體的浮閘電位與N型井電位之差大於電晶體的閾值電壓，由此該電晶體的通道導通，同時使該電晶體的源極與汲極之間存在電位差，形成通道讀出電流，自位線流出。

圖3A示出了存儲單元100中的第一PMOS電晶體110，在不同編程時間(10μs/100μs/1ms/10ms)下，編程電壓(programming power voltage；VPP)與編程後單元讀出電流之間的關係。從圖3A中可以看出，當VPP≥9V時，編程效果比較明顯。當VPP為9V、編程時間時，編程後通道讀到電流＞10μA，比較明顯。當VPP在9~10V範圍內增大時，通道讀出電流急遽增加，編程速度明顯加快；當VPP超過10V後，編程10μs後通道讀到電流就達到＞20μA。此時編程已經趨於飽和，收斂性好，再增加編程時間或電壓對編程效果改善都不明顯。

圖3B和3C分別示出了存儲單元100中的第一PMOS電晶體110採用9.5V和10.5V的VPP編程不同時間段之後，讀出操作中的控制閘電位與讀出電流之間的關係。從圖3B和3C中可以看出，採用9.5V的VPP進行編程，自位線流出的通道讀出電流在不同編程時間下的收斂性差；而採用10.5V的VPP進行編程，通道讀出電流在不同編程時間下的收斂性很好。

圖3D示出了存儲單元100中的第一PMOS電晶體110，分別經1/10/100/1000/10K次的編程及擦除操作後，讀出操作中的控制閘電位與讀出電流之間的關係。編程和擦除的條件分別與表1中單元200的相同，表1示出了圖4所示陣列的不同操作期間連接至該陣列的偏壓信號，其中VPP為10.5V。從圖3D可以看出，經10千(K)次反覆編程和擦寫後，其編程及擦除電流的差異(讀出窗口)依然大於20μA，滿足電路設計需求(編程及擦除電流電路需求的兩者差異≥3μA)。

	字線(WL)	位線(BL)	公共線(COM)	深層N型井(DNW)/ N型井(NW)
編程模式 (編程單元200)
單元200	VPP	Floating	0V	VPP
單元210	VPP	Floating	Floating	VPP
單元220	Floating	Floating	0V	VPP
單元230	Floating	Floating	Floating	VPP
讀模式 (讀單元200，210)
單元200，210	0 V	0 V	1.2 V	1.5 V
單元220，230	1.5 V	0 V	1.2 V	1.5 V
擦除模式 (擦除單元200)
單元200	-5V	5V	5V	5V
單元210	-5V	0V	0V	5V
單元220	0V	5V	5V	5V
單元230	0V	0V	0V	5V

表1

在大多數應用中，多個非易失性單元100可以放在一起，形成存儲陣列。為了示例說明，圖4中描述和示出了一個2×2存儲陣列250的操作。該陣列包含4個存儲單元，排列成2行和2列。通過增加和/或減少行和/或列的數量，可以形成不同尺寸的陣列。存儲陣列250包括存儲單元200、210、220、和230。存儲陣列250還包括NMOS電容201、211、221、和231，和第一PMOS電晶體202、212、222、和232。

在一個實施方式中，存儲單元200和210的WL連接至WL0，形成一個存儲行，存儲單元220和230的WL連接至WL1，形成另一個存儲行。單元200和220的公共線(COM)和位線(BL)分別連接至COM0和BL0，形成一個存儲列。相似地，單元210和230的公共線(COM)和位線(BL)分別連接至COM1和BL1，形成另一個存儲列。所述存儲陣列構建於P型基板中。所述這些存儲單元的深層N型井都合併起來，形成一個單一的深層N型井(例如深層N型井254)。一個存儲行內的存儲單元的N型井和P型井分別合併起來。由此，每個存儲行包含有一個N型井(例如NW252A，NW252B)和一個P型井(例如PW253A，PW253B)。

每個N型井都連接至深層N型井，依次連接至一個DNW。第“m”存儲行的P型井連接至字線WLm，其中“m”表示行數。通過將一行內的井合併起來，陣列中存儲單元就能夠更緊密地封裝，因為消除了多數井與井之間的空間。所述存儲陣列構建在與其他芯片上邏輯電路相同的基板內，所述邏輯電路要求基板接地或為0v。

表1示出了上述陣列在編程和讀出模式下的偏置電壓。陣列250中的每個存儲單元都可以獨立地進行編程或擦除。因此，存儲陣列250能夠用來形成一個大的電可編程可擦除存儲器(Electrically-Erasable Programmable Read-Only Memory；EEPROM)，它與快閃記憶體(FLASH存儲器)不同，FLASH存儲器中一頁內的所有單元是一起擦除的。或者，存儲陣列250也可以通過一起編程或擦除陣列250內的單元，來形成一個FLASH存儲器。

指定的存儲單元可以被單獨編程。在編程期間，電子帶帶隧穿注入所選單元的浮閘，導致存儲單元中第一PMOS電晶體的閾值電壓降低，使之更容易導通，並引起讀操作期間的讀出電流升高。

例如，存儲單元200可以通過驅動WL0至VPP，BL0懸浮，COM0為0V，進行編程；N型井和深層N型井的電位為VPP。VPP為10.5V。存儲單元200的編程過程與上述存儲單元100的相同。

存儲單元210的COM1懸浮，由此在其第一PMOS電晶體中，N型井與電晶體源極之間的PN接面上沒有逆向偏壓，PN接面內不能形成可以發生隧穿的電子，浮閘與源極之間也不能形成激發電子發生隧穿的強電場，因此，單元210不能編程。單元220的WL1懸浮，其第一PMOS電晶體的浮閘與源極之間不能形成激發電子發生隧穿的強電場，不能編程。單元230的COM1、BL1、和WL1均處於懸浮態，也不能編程。

在編程期間，深層N型井被驅動至VPP，以確保陣列250內的所有結合處都被反向偏置。

在讀出操作中，一行存儲單元內的數據可以同時讀出。已編程和未編程的單元中的PMOS電晶體分別具有大約0v和-1.5V的閾值電壓。在一個實施方式中，0行內的存儲單元選定為讀出操作，單元200處於已編程的狀態，其他單元都未編程。由此，所有公共線(COM)被驅動至1.2v，所有位線(BL)被預充電至0v，N型井和深層N型井被驅動至1.5v。未選定的字線被驅動至1.5v，但是選定的字線WL0被驅動至0v。

結果，單元200中的PMOS電晶體202被導通，將BL0拉升至1.2v，但是單元210中的PMOS電晶體212保持關斷，BL1仍為0v，因為電晶體212的負閾值電壓比浮閘偏壓更低。BL0中的高壓隨後被靈敏放大器測到，並被驅動輸出一個狀態“1”的數據信號。同樣，BL1的低狀態被另一個放大器測到，並被驅動輸出另一個狀態“0”的信號。要注意：未被選定的行中單元的電晶體是關斷的，與它們的編程狀態無關，這是由於它們的高字線電壓所致。因此，它們對位線沒有影響。

在陣列中，指定的存儲單元也可以進行擦除。擦除可以通過常規方式例如福勒-諾德海姆(Fowler–Nordheim)隧穿方式進行。在擦除操作期間，電子從所選單元的浮閘脫除，引起PMOS電晶體的閾值電壓增高，使之更難以導通，並使讀出操作期間的讀出電流下降。

例如，存儲單元200可以通過驅動WL0至-5v、BL0和COM0兩者至5V進行擦除，N型井和深層N型井的電位為5V。在該偏置條件下，NMOS電容201的下極板形成一個反型層，浮閘耦合到大約-4.7V電位。在電晶體的源極和汲極被驅動至5V情形下，PMOS電晶體202的通道區內也形成反型層。反型的通道把源極和汲極連通起來，接受到5v電壓。由此，施加到PMOS電晶體202的閘極氧化物的總電壓大約為9.7v，形成一個高電場，足以引起陷於浮閘內的電子隧穿至充滿正載流子的反型通道。高電場可以超過大約10MeV，隧穿機理是福勒-諾德海姆隧穿。

在該實施方式中，單元200和210共享的WL0和P型井253B能夠被驅動至一個比基板偏壓(0v)更小的負電位值，因為P型井253B被深層N型井254隔開基板。深層N型井254在擦除期間被驅動至5v。

存儲單元210也接收到字線電壓-5v，但是其PMOS電晶體212的源極和汲極接收到偏壓0v。結果，貫穿閘極氧化物的電壓僅為4.7v，即使讀出電晶體212和NMOS電容211兩者的通道都形成反型層，所形成的電場也不足以觸發福勒-諾德海姆隧穿。因此，存儲單元210在擦除期間不受影響。

在存儲單元220中，電晶體222的源極和汲極被驅動至5v，但是連接至WL1的字線接收到偏壓0v。結果，電晶體222的貫穿閘極氧化物的電壓僅為4.7v。即使讀出電晶體222和NMOS電容221兩者的通道都形成反型層，該電場也不足以觸發福勒-諾德海姆隧穿。因此，存儲單元220在擦除期間不受影響。

在存儲單元230中，電晶體232的字線和源極和汲極的偏壓都是0v。讀出電晶體232的貫穿閘極氧化物的電場由此可以忽略，該單元在擦除期間不受影響。

擦除後的讀出操作，與上述編程後的讀出操作相同。在讀出操作中，一行存儲單元內的數據可以同時讀出。已擦除的單元中的第一PMOS電晶體具有大約-1.5v的閾值電壓。

在另一個實施例中，第二PMOS電晶體330被加入，與第一PMOS電晶體310相串聯，如圖5所示，形成另一個存儲單元300。所述第一PMOS電晶體310與圖1中的非揮發性記憶單元100的第一PMOS電晶體110相似。圖5示出了帶有第二PMOS電晶體330的非揮發性記憶單元300的頂視圖。根據不同的實施方式，圖5的沿剖面線A-A，B-B，和C-C的剖面圖分別如圖6、7、和8所示。

非揮發性記憶單元300由NMOS耦合電容320、第一PMOS電晶體310、和第二PMOS電晶體330組成。第一PMOS電晶體310包括P型汲區312，該P型汲區312包括輕摻雜區312A和P+接觸區312B。電晶體310的汲極P+接觸區312B與電晶體330的源極P+接觸區共享，由此，這兩個PMOS電晶體串聯起來。電晶體310的源極連接公共線(COM)。另外，單元300包括厚場氧化物314。通道區313位於電晶體310的源極與汲極之間。

位線(BL)連接至電晶體330的汲極。NMOS耦合電容320的電荷注入件322連接至控制閘信號CG，在存儲操作期間，該控制閘信號CG用來控制浮閘的電壓。電荷注入件322包括輕摻雜N區322A和重摻雜N+區322B。電晶體330的閘極連接至字線(WL)。通過由WL控制閘電壓的方式，電晶體330就能夠導通或關斷，由此將該電晶體與位線BL連接/分離。電晶體310的源極與公共信號(COM)連接，如存儲單元100內一樣。與存儲單元100相似，NMOS耦合電容320置於P型井303內，PMOS電晶體310和330置於鄰接P型井的N型井302內。這兩個井都位於深層N型井(DNW)304內，深層N型井304置於P型基板301內。

存儲單元300編程時，與上述存儲單元100相似，也是第一PMOS電晶體的源極參與編程，汲極不參與；此外，第二PMOS電晶體的汲極懸浮，該電晶體不參與編程。編程時，先驅動N型井和深層N型井的電位為VPP，COM為0V，BL懸浮，再驅動CG和WL至VPP，進行編程。VPP為10.5V。編程過程和機理與上述存儲單元100相同。

圖9示出了一個存儲陣列450，包括排列成2行和2列的4個存儲單元300。由此，單元420和430形成一存儲行，它們的WL和CG線分別連接至WL1和CG1。同樣，單元400和410形成另一存儲行，它們的WL和CG線分別連接至WL0和CG0。單元400和420形成一列，它們的公共線和位線分別連接至COM0和BL0。單元410和430形成另一列，它們的公共線和位線分別連接至COM1和BL1。

所述存儲陣列450構建於P型基板中。所述這些存儲單元的深層N型井都合併起來，形成一個單一的深層N型井304。一個存儲行內的存儲單元的N型井和P型井分別合併起來。由此，每個存儲行包含有一個N型井(例如NW452A，NW452B)和一個P型井(例如PW453A，PW453B)。

每個N型井都連接至深層N型井DNW454，依次連接至一個DNW454。第“m”存儲行的P型井連接至字線CGm，其中“m”表示行數。通過將一行內的井合併起來，陣列中存儲單元就能夠更緊密地封裝，因為消除了多數井與井之間的空間。所述存儲陣列構建在與其他芯片上邏輯電路相同的基板內，所述邏輯電路要求基板接地或為0v。

表2示出了圖9所示陣列的不同操作期間連接至該陣列的偏壓信號，且示出了陣列450在編程和讀出模式下的偏置電壓。陣列450中的每個存儲單元都可以獨立地進行擦除或編程。因此，存儲陣列450能夠用來形成一個大的電可編程可擦除存儲器(EEPROM)。存儲陣列450內的單元也可以區塊方式一起進行擦除或編程，類似一個FLASH存儲器。

	字線(WL)	位線(BL)	控制閘線(CG)	公共線(COM)	深層N型井(DNW)/ N型井(NW)
編程模式 (編程單元400)
單元400	VPP	Floating	VPP	0V	VPP
單元410	VPP	Floating	VPP	Floating	VPP
單元420	VPP	Floating	0V	0V	VPP
單元430	VPP	Floating	0V	Floating	VPP
讀模式 (讀單元400，410)
單元400，410	0 V	0 V	0 V	1.2 V	1.5 V
單元420，430	1.5 V	0 V	0 V	1.2 V	1.5 V
擦除模式 (擦除單元400)
單元400	5V	3.3V	-5V	5V	5V
單元410	5V	3.3V	-5V	0V	5V
單元420	5V	3.3V	0V	5V	5V
單元430	5V	3.3V	0V	0V	5V

表2

陣列450中的一個指定的存儲單元可以用於編程。在編程期間，電子注入所選單元的浮閘，導致讀出電晶體的閾值電壓降低，使之更容易導通，從而引起讀出操作期間的讀出電流升高。在編程期間，深層N型井被驅動至VPP，確保陣列內的所有PN接面都被反向偏置。

假設存儲單元陣列450中的存儲單元400被選定，存儲單元400這樣進行編程：驅動N型井至VPP，COM0至0V，驅動和CG0和WL0至VPP，BL0懸浮。存儲單元400的編程過程與上述存儲單元300相同。

存儲單元410的COM1懸浮，由此在其第一PMOS電晶體412中，N型井與電晶體源極之間的PN接面上沒有逆向偏壓，PN接面內不能形成可以發生隧穿的電子，浮閘與源極之間也不能形成激發電子發生隧穿的強電場，因此，單元410不能編程。單元420的CG1為0V，其第一PMOS電晶體422的浮閘與源極之間不能形成激發電子發生隧穿的強電場，不能編程。單元430的COM1懸浮、CG1為0V，也不能編程。

編程後，在陣列450的讀出操作中，一行存儲單元內的數據可以同時讀出。已編程和未編程的單元中的PMOS讀出電晶體分別具有大約0v和-1.5v的閾值電壓。在一個實施方式中，當單元400處於已編程的狀態，單元410處於未編程的狀態，0行選定為讀出操作時，可以進行讀出操作。由此，所有公共線(COM)被驅動至1.2v，所有位線(BL)被預充電至0v，耦合閘極線(CG0)被驅動至0v，N型井和DNW被驅動至1.5v。未選定的字線被驅動至1.5v，但是選定的字線WL0被驅動至0v。結果，單元400中的第二電晶體403和第一電晶體402兩者都導通，BL0被拉升至1.2v。

在單元410中，第二電晶體413導通，但是第一電晶體412截止，因為電晶體412處於未編程狀態，負閾值電壓比浮閘電壓更低。因此，BL1保持在0v。BL0中的高電壓隨後被靈敏放大器測到，並被驅動輸出一個狀態“1”的數據信號。同樣，BL1的低狀態被另一個發大器測到，並被驅動輸出另一個狀態“0”的信號。要注意：未被選定的行中單元的電晶體是截止態的，使所述單元從位線上斷開。

在陣列中，指定的存儲單元也可以進行擦除。擦除可以通過常規方式例如福勒-諾德海姆隧穿方式進行。在擦除操作期間，電子從所選單元的浮閘脫除，引起PMOS電晶體的閾值電壓增高，使之更難以導通，並使讀出操作期間的讀出電流下降。

例如存儲單元400可以這樣實施擦除。CG0被驅動至-5v，WL0被驅動至5v、BL0被驅動至3.3v，COM0被驅動至5v，N型井和深層N型井的電位為5V。結果，第二電晶體403被截止，使第一電晶體402從BL0斷開。NMOS電容401處於強反型，一個反型層形成於下極板內。浮閘耦合到大約 -4.7v。在第一PMOS電晶體402的源極被驅動至5v情形下，該電晶體402的通道區內也形成反型層。在該電晶體402的汲極與BL0隔開的情形下，該電晶體402處於線性區。反型的通道把源極和汲極連通起來，接受到5v電壓。由此，施加到閘極和/或隧道氧化物的總電壓大約為9.7v，形成一個高電場，可以超過大約10MeV，貫穿隧道氧化物。這使得多數陷於浮閘內的電子獲得足夠的能量，隧穿至反轉的通道，並於空穴重新結合。機理是福勒-諾德海姆隧穿。

在該實施方式中，單元400和410共享的CG0和由此P型井能夠被驅動至一個比基板偏壓(0v)更小的負電位值，因為P型井被深層N型井隔開基板。深層N型井在擦除期間被驅動至5v。存儲單元410也接收到CG0電壓-5v，但是其第一PMOS電晶體412的源極接收到偏壓0v。結果，貫穿閘極氧化物的電壓僅為4.7v，即使電晶體412和NMOS電容411兩者的通道內都形成反型層，所形成的電場也不足以觸發福勒-諾德海姆隧穿。因此，存儲單元410在擦除期間不受影響。

在存儲單元420中，第一PMOS電晶體的源極被驅動至5v，但是連接至CG1的耦合閘極接收到偏壓0v。結果，第一PMOS電晶體的貫穿閘極氧化物的電壓僅為4.7v。即使第一PMOS電晶體422和NMOS電容421兩者的通道都形成反型層，該電場也不足以觸發福勒-諾德海姆隧穿。因此，存儲單元420上的擦除干擾微不足道。

在存儲單元430中，第一PMOS電晶體432的CG和源極的偏壓都是0v。電晶體432的貫穿閘極氧化物的電場由此可以忽略，電晶體432內的隧穿電流可以忽略。單元430內的擦除干擾由此不明顯。

擦除後的讀出操作，與該陣列編程後的讀出操作相同。在讀出操作中，一行存儲單元內的數據可以同時讀出。已擦除的單元中的第一PMOS電晶體具有大約-1.5v的閾值電壓。

可以認識到，本文中所述的各種操作、製程和方法，可以具體體現於與數據處理系統(例如電腦系統)相容的機器可讀介質和/或機器可存取介質內，而且可以以任何次序(例如包括採用方法實現各種不同操作)實施。因此，該說明書及其附圖應被認為僅是示例性而非限制性。

100:非揮發性記憶單元101:P型矽基板102:N型井103:P型井104:深層N型井110:PMOS電晶體111:源極111A:輕摻雜區111B:重摻雜P+接觸區112:汲極112A:輕摻雜區112B:重摻雜P+接觸區113:通道114:厚場氧化物115:閘極氧化物116:浮閘117:邊牆隔離120:NMOS電容121:下極板122:電荷注入元件122A:輕摻雜N區122B:重摻雜N+區125:有源區200、210、220、230:存儲單元201、211、221、231:NMOS電容202、212、222、232:PMOS電晶體250:存儲陣列NW252A，NW252B:N型井PW253A、PW253B:P型井254:深層N型井300:存儲單元301:P型基板302:N型井303:P型井304:深層N型井310、330:PMOS電晶體312:P型汲區312A:輕摻雜區312B:P+接觸區313:通道區314:厚場氧化物320:NMOS耦合電容322:電荷注入件322A:輕摻雜N區322B:重摻雜N+區400、410、420、430:存儲單元401、411、421、431:NMOS電容402、412、422、432:第一電晶體403、413、423、433:第二電晶體450:存儲陣列NW452A，NW452B:N型井PW453A，PW453B:P型井DNW454:深層N型井COM、COM0、COM1:公共線BL、BL0、BL1:位線WL、WL0、WL1:字線CG、CG0、CG1:控制閘信號

圖1A~1C分別示出了採用本發明編程方法的非揮發性記憶體的一個存儲單元的頂部視圖、沿剖面線A-A的剖面視圖、和沿剖面線B-B的剖面視圖。圖2示出了圖1所示存儲單元在一個實施方式中的第一PMOS電晶體的端極與N型井之間的PN接面上的逆向偏壓與輸出電流的關係。圖3A示出了圖1所示存儲單元在一個實施方式中的第一PMOS電晶體在不同編程時間(10μs/100μs/1ms/10ms)下，編程電壓(VPP)與編程後讀出電流之間的關係。圖3B和3C分別示出了圖1所示存儲單元的第一PMOS電晶體在9.5V和10.5V的編程電壓(VPP)下編程不同時間段後，讀出操作中的控制閘電位與讀出電流之間的關係。圖3D示出了圖1所示存儲單元中的第一PMOS電晶體分別在經1/10/100/1000/10K次的編程和擦除操作後，讀出操作中的控制閘電位與讀出電流之間的關係。圖4示出了圖1所示存儲單元的2行×2列排布的陣列。圖5示出了採用本發明編程方法的另一個非揮發性記憶體的一個存儲單元的頂部視圖。圖6示出了圖5所示存儲單元沿剖面線A-A的剖面視圖。圖7示出了圖5所示存儲單元沿剖面線B-B的剖面視圖。圖8示出了圖5所示存儲單元沿剖面線C-C的剖面視圖。圖9示出了圖5所示存儲單元的2行×2列排布的存儲陣列。

100:非揮發性記憶單元

102:N型井

103:P型井

104:深層N型井

110:PMOS電晶體

111:源極

112:汲極

113:通道

116:浮閘

120:NMOS電容

122:電荷注入元件

125:有源區

COM:公共線

BL:位線

WL:字線

Claims (13)

1. 一種非揮發性記憶體的編程方法，其中所述非揮發性記憶體包含：至少一個非揮發性記憶單元，構建在一個P型基板上，其中每個非揮發性記憶單元包含：一個深層N型井，位於所述P型基板中，其中一個P型井和一個N型井位於所述深層N型井中；一個第一PMOS電晶體位於所述N型井中；一個NMOS電容位於所述P型井中，該NMOS電容包含一個位於所述P型井中的N+耦合區；和一個浮閘，該浮閘覆在所述PMOS電晶體和NMOS電容上；其中所述編程方法是：使所述非揮發性記憶單元中的第一PMOS電晶體，通過帶帶隧穿方式進行編程，該編程方法包括如下步驟：(a)使N型井電位大於第一PMOS電晶體的一個端極的電位，兩者的電位差在N型井與所述端極的交界面處的PN接面上，形成一個逆向偏壓，該逆向偏壓使所述PN接面的電子趨向集中在PN接面內靠近N型井的一側；(b)使第一PMOS電晶體浮閘上的電位大於其上述端極的電位，而且兩者的電位差能在所述浮閘與所述端極之間形成一個電場強度大於8MV/cm的強電場；(c)在N型井與所述端極的交界面的PN接面內的靠近N型井一側的電子，在上述強電場的作用下，注入第一PMOS電晶體的浮閘，實現編程。
2. 如請求項1所述之非揮發性記憶體的編程方法，其中所述的N型井與所述端極的電位差，小於兩者界面處的PN接面的雪崩擊穿電壓。
3. 如請求項2所述之非揮發性記憶體的編程方法，所述的N型井與所述端極的電位差，比兩者界面處的PN接面的雪崩擊穿電壓小0.1~1.0V。
4. 如請求項1至3中任一項所述之非揮發性記憶體的編程方法，其中所述第一PMOS電晶體浮閘上的電位通過NMOS電容的N+耦合區上施加的電位耦合而得，所述N+耦合區上施加的電位小於或等於所述N型井的電位。
5. 如請求項4所述之非揮發性記憶體的編程方法，其中所述N+耦合區上施加的電位等於N型井的電位。
6. 如請求項1至3中任一項所述之非揮發性記憶體的編程方法，其中所述第一PMOS電晶體的所述參與編程的端極是該電晶體的源極，在編程過程中的電位為0V；其中第一PMOS電晶體的另一個端極是汲極，在編程過程中處於懸浮態。
7. 如請求項1所述之非揮發性記憶體的編程方法，其中所述的NMOS的電容大於PMOS閘極電容。
8. 如請求項1至3中任一項所述之非揮發性記憶體的編程方法，其中所述的非揮發性記憶單元還包含第二PMOS電晶體，位於所述N型井內，其中所述第一PMOS電晶體的汲極耦合到第二PMOS電晶體的源極上，第二PMOS電晶體的汲極不參與編程。
9. 如請求項8所述之非揮發性記憶體的編程方法，其中所述第二PMOS電晶體的汲極在編程過程中處於懸浮態。
10. 如請求項9所述之非揮發性記憶體的編程方法，其中所述第二PMOS電晶體的閘極的電位，在編程過程中與N型井的電位相同。
11. 如請求項8所述之非揮發性記憶體的編程方法，其中所述的第二PMOS電晶體的通道在編程過程中不導通。
12. 如請求項1所述之非揮發性記憶體的編程方法，其中所述存儲單元中的浮閘是單層多晶矽閘極。
13. 如請求項1所述之非揮發性記憶體的編程方法，其中所述的非揮發性記憶體是電可編程可擦除的非揮發性記憶體。