TW202549055A - 用於接合半導體基板之方法 - Google Patents

Abstract

本發明揭示一種將一第一半導體基板接合至一第二半導體基板之方法，該方法包含：將一應力消除塗層提供至該第一半導體基板及該第二半導體基板中之至少一者；及將該第一半導體基板接合至該第二半導體基板以形成一接合基板；其中該應力消除塗層經組態以增強該第一半導體基板與該第二半導體基板之間的一接合強度，且減小該接合基板中之一接合誘發之應力量。

Description

用於接合半導體基板之方法

本發明係關於用於將圖案施加至基板之方法及設備，且尤其關於一種在微影製造程序中接合半導體基板之方法。

微影設備為將所要圖案施加基板上(通常施加至基板之目標部分上)之機器。微影設備可用於例如積體電路(IC)之製造中。在彼情況下，圖案化裝置(其替代地稱作遮罩或倍縮光罩)可用於產生待形成於IC之個別層上的電路圖案。此圖案可轉印至基板(例如矽晶圓)上之目標部分(例如，包含一個或數個晶粒之部分)上。通常經由成像至提供於基板上之輻射敏感材料(抗蝕劑)層上來進行圖案之轉印。一般而言，單一基板將含有經順次地圖案化之相鄰目標部分之網路。已知微影設備包括：所謂的步進器，其中藉由一次性將整個圖案曝光至目標部分上來輻照各目標部分；且所謂的掃描器，其中藉由在給定方向(「掃描」方向)上經由輻射光束而掃描圖案同時平行或反平行於此方向而同步地掃描基板來輻照各目標部分。亦有可能藉由將圖案壓印至基板上來將圖案自圖案化裝置轉印至基板。

為了監測微影程序，量測經圖案化基板之參數。舉例而言，參數可包括形成於經圖案化基板中或上之順次層之間的疊對誤差，及經顯影感光性抗蝕劑之臨界線寬(CD)。可對產品基板及/或專用度量衡目標執行此量測。存在用於進行在微影程序中形成之顯微結構之量測的各種技術，包括使用掃描電子顯微鏡及各種特殊化工具。快速且非侵入性形式之特殊化檢測工具為散射計，其中將輻射光束引導至基板表面上之目標上，且量測經散射或經反射光束之屬性。兩種主要類型之散射計為已知的。光譜散射計將寬頻帶輻射光束導引至基板上且量測散射至特定窄角程中之輻射之光譜(隨波長而變化之強度)。角解析散射計使用單色輻射光束且量測作為角度之函數的散射輻射之強度。

已知散射計之實例包括US2006033921A1及US2010201963A1中所描述之類型之角解析散射計。由此類散射計使用之目標為相對大(例如，40 μm×40 μm)光柵，且量測光束產生小於光柵之光點(亦即，光柵填充不足)。除了藉由重建構進行特徵形狀之量測以外，亦可使用此類設備來量測基於繞射之疊對，如已公佈專利申請案US2006066855A1中所描述。使用繞射階之暗場成像進行之基於繞射之疊對度量衡使得能夠對較小目標進行疊對量測。可在國際專利申請案WO 2009/078708及WO 2009/106279中發現暗場成像度量衡之實例，該等國際專利申請案特此以全文引用之方式併入。已公開專利公開案US20110027704A、US20110043791A、US2011102753A1、US20120044470A、US20120123581A、US20130258310A、US20130271740A及WO2013178422A1中已描述該技術之進一步發展。此等目標可小於照明光點且可由晶圓上之產品結構圍繞。可使用複合光柵目標在一個影像中量測多個光柵。所有此等申請案之內容亦以引用方式併入本文中。

程序控制方法用於製造積體裝置以監測及控制將圖案施加於基板上或量測此類圖案之程序。通常執行此類程序控制技術以獲得對程序之控制之校正。隨後，有時需要(對於某些裝置)將基板接合在一起。接合程序包括晶粒至晶粒、晶粒至晶圓及晶圓至晶圓。晶圓至晶圓接合(其中整個晶圓在切割之前永久地接合在一起)具有提供高準確度及高產出量接合解決方案之潛力。

將需要改良積體裝置之製造中的程序控制方法。

在本發明之第一態樣中，提供將第一半導體基板接合至第二半導體基板之方法，該方法包含：將應力消除塗層提供至第一半導體基板及第二半導體基板中之至少一者；及將第一半導體基板接合至第二半導體基板以形成接合基板；其中應力消除塗層經組態以增強第一半導體基板與第二半導體基板之間的接合強度，且減小接合基板中之接合誘發之應力量。

在本發明之第二態樣中，提供使用第一態樣之方法製造之接合基板。

下文參考隨附圖式詳細地描述本發明之其他態樣、特徵及優點，以及本發明之各種實施例之結構及操作。應注意，本發明不限於本文中所描述之特定實施例。本文中僅出於說明性目的而呈現此類實施例。基於本文含有之教示，額外實施例對於熟習相關技術者而言將為顯而易見。

在詳細描述本發明之實施例之前，呈現可實施本發明之實施例之實例環境為具指導性的。

圖1在200處將微影設備LA展示為實施大容量微影製造程序之工業生產設施之部分。在本實例中，製造程序經調適用於在基板上之半導體產品(積體電路)之製造，諸如，半導體晶圓。熟習此項技術者應瞭解，可藉由以此程序之變體處理不同類型之基板來製造廣泛多種產品。半導體產品之生產僅用作現今具有巨大商業意義之實例。

在微影設備(或簡稱「微影工具」200)內，量測站MEA在202處被展示且曝光站EXP在204處被展示。控制單元LACU在206處展示。在此實例中，各基板訪問量測站及曝光站以被施加圖案。舉例而言，在光學微影設備中，投影系統用以使用經調節輻射及投影系統將產品圖案自圖案化裝置MA轉印至基板上。此藉由在輻射敏感抗蝕劑材料層中形成圖案影像而實現。

本文所使用之術語「投影系統」應被廣泛地解釋為涵蓋適於所使用之曝光輻射或適於諸如浸潤液體之使用或真空之使用之其他因素的任何類型之投影系統，包括折射、反射、反射折射、磁性、電磁及靜電光學系統，或其任何組合。圖案化MA裝置可為將圖案賦予至由圖案化裝置傳輸或反射之輻射光束的遮罩或倍縮光罩。眾所周知的操作模式包括步進模式及掃描模式。眾所周知，投影系統可以多種方式與用於基板及圖案化裝置之支撐件及定位系統合作，以將所要圖案施加至基板上之許多目標部分。可使用可程式化圖案化裝置來代替具有固定圖案之倍縮光罩。輻射例如可包括深紫外線(DUV)或極紫外線(EUV)波帶中之電磁輻射。本揭示亦適用於例如利用電子束之其他類型之微影程序，例如，壓印微影及直寫微影。

微影設備控制單元LACU控制各種致動器及感測器之所有移動及量測以收納基板W及倍縮光罩MA且實施圖案化操作。LACU亦包括用以實施與設備之操作相關的所需計算之信號處理及資料處理能力。實際上，控制單元LACU將實現為許多子單元之系統，該等子單元各自處置設備內之子系統或組件的即時資料獲取、處理及控制。

在曝光站EXP處將圖案施加至基板之前，在量測站MEA處處理基板以使得可進行各種預備步驟。預備步驟可包括使用位階感測器來映射基板之表面高度，及使用對準感測器來量測基板上之對準標記的位置。對準標記以規則柵格圖案標稱地配置。然而，由於在產生標記時之不準確度且亦由於基板貫穿其處理而發生之變形，標記偏離理想柵格。因此，除了量測基板之位置及定向以外，對準感測器實際上亦必須詳細地量測基板區域上之許多標記的位置(在設備將以極高準確度在正確部位處印刷產品特徵的情況下)。設備可屬於具有兩個基板台之所謂的雙載物台類型，各基板台具有由控制單元LACU控制之定位系統。當在曝光站EXP處曝光一個基板台上之一個基板時，可在量測站MEA處將另一基板裝載至另一基板台上，使得可進行各種預備步驟。因此，對準標記之量測極耗時，且提供兩個基板台使得能夠顯著增加設備之產出量。若位置感測器IF在基板台處於量測站處以及處於曝光站處時無法量測基板台之位置，則可提供第二位置感測器以使得能夠在兩個站處追蹤基板台之位置。微影設備LA可例如屬於所謂的雙載物台類型，其具有兩個基板台以及兩個站-曝光站及量測站-在該兩個站之間可交換該等基板台。

在生產設施內，設備200形成「微影單元」或「微影叢集」之部分，該「微影單元」或「微影叢集」亦含有塗佈設備208以用於將感光性抗蝕劑及其他塗層應用至基板W以由設備200圖案化。在設備200之輸出側處，提供烘烤設備210及顯影設備212以用於將經曝光圖案顯影至實體抗蝕劑圖案中。在所有此等設備之間，基板處置系統負責支撐基板且將基板自一台設備轉移至下一台設備。通常統稱為塗佈顯影系統(track)之此等設備在塗佈顯影系統控制單元之控制下，該塗佈顯影系統控制單元自身受監督控制系統SCS控制，該監督控制系統SCS亦經由微影設備控制單元LACU控制微影設備。因此，不同設備可經操作以最大化產出量及處理效率。監督控制系統SCS接收配方資訊R，該配方資訊R非常詳細地提供待執行以產生各經圖案化基板之步驟的定義。

一旦已在微影單元中施加並顯影圖案，即將經圖案化基板220轉印至諸如在222、224、226處繪示之其他處理設備。廣泛範圍之處理步驟藉由典型製造設施中之各種設備來實施。出於實例起見，此實施例中之設備222為蝕刻站，且設備224執行蝕刻後退火步驟。將另外物理及/或化學處理步驟應用於另外設備226等。可需要眾多類型之操作以製作實際裝置，諸如材料之沉積、表面材料特性之改質(氧化、摻雜、離子植入等等)、化學機械拋光(MP)等等。在實踐中，設備226可表示在一或多個設備中執行的一系列不同處理步驟。作為另一實例，可提供用於實施自對準多重圖案化之設備及處理步驟，以基於藉由微影設備之前驅圖案而產生多個較小特徵。

眾多周知，半導體裝置之製造涉及此處理之許多重複，以在基板上逐層地建置具有適當材料及圖案之裝置結構。因此，到達微影叢集之基板230可為新近製備之基板，或其可為先前已在此叢集中或在另一設備中完全地經處理之基板。相似地，取決於所需處理，留下設備226上之基板232可經恢復以用於同一微影叢集中之後續圖案化操作，其可被預定用於不同叢集中之圖案化操作，或其可為待發送用於切割及封裝之成品。

產品結構之各層需要一組不同程序步驟，且用於各層處之設備226可在類型方面完全地不同。另外，即使在待由設備226應用之處理步驟在大設施中標稱地相同的情況下，亦可存在並行地工作以對不同基板執行步驟226之數個假設相同的機器。此等機器之間的設置或故障之小差異可意謂其等以不同方式影響不同基板。即使為各層相對所共有之步驟，諸如蝕刻(設備222)亦可藉由標稱地相同但並行地工作以最大化產出量之數個蝕刻設備實施。此外，實際上，不同層根據待蝕刻之材料的細節需要不同蝕刻程序，例如化學蝕刻、電漿蝕刻，且需要特定要求，諸如各向異性蝕刻。

可在如剛才所提及之其他微影設備中執行先前及/或後續程序，且可甚至在不同類型之微影設備中執行先前及/或後續程序。舉例而言，裝置製造程序中之在諸如解析度及疊對之參數方面要求極高的一些層相比於要求較不高之其他層可在更進階微影工具中予以執行。因此，一些層可曝光於浸潤型微影工具中，而其他層曝光於『乾式』工具中。一些層可曝光於在DUV波長下工作之工具中，而其他層使用EUV波長輻射來曝光。

為了正確地且一致地曝光由微影設備曝光之基板，需要檢測經曝光基板以量測屬性，諸如後續層之間的疊對誤差、線厚度、關鍵尺寸(CD)等。因此，經定位有微影單元LC之製造設施亦包括收納已在微影單元中處理之基板W中之一些或全部的度量衡系統。將度量衡結果直接地或間接地提供至監督控制系統SCS。若偵測到誤差，則可對後續基板之曝光進行調整，尤其在可足夠迅速地且快速地進行度量衡使得同一批次之其他基板仍待曝光的情況下。此外，已經曝光之基板可剝離及重工以改良良率，或丟棄，藉此避免對已知有缺陷之基板進行進一步處理。在基板之僅一些目標部分有缺陷之情況下，可僅對良好的彼等目標部分執行進一步曝光。

圖1中亦展示度量衡設備240，該度量衡設備240經提供以用於在製造程序中之所要階段處進行產品之參數的量測。現代微影生產設施中之度量衡站之常見實例為散射計(例如，暗場散射計、角解析散射計或光譜散射計)，且其可經應用以在設備222中之蝕刻之前量測在220處之經顯影基板之屬性。在使用度量衡設備240之情況下，可判定出例如諸如疊對或關鍵尺寸(CD)之重要效能參數並不滿足經顯影抗蝕劑中之指定準確度要求。在蝕刻步驟之前，存在經由微影叢集剝離經顯影抗蝕劑且重新處理基板220的機會。藉由監督控制系統SCS及/或控制單元LACU 206隨著時間推移進行小幅度調整，可使用來自設備240之度量衡結果242以維持微影叢集中之圖案化操作的準確效能，藉此最小化製得不合格產品且需要重工之風險。

另外，可應用度量衡設備240及/或其他度量衡設備(未展示)以量測經處理基板232、234及傳入基板230之屬性。可在經處理基板上使用度量衡設備以判定諸如疊對或CD之重要參數。

適用於本發明之實施例的度量衡設備展示於圖2(a)中。圖2(b)中更詳細地繪示目標T及用以照明目標之量測輻射的繞射射線。所繪示之度量衡設備屬於被稱為暗場度量衡設備之類型。度量衡設備可為獨立裝置，或併入於例如量測站處之微影設備LA或微影單元LC中。貫穿設備具有數個分支之光軸由點線O表示。在此設備中，由源11 (例如氙氣燈)發射之光由包含透鏡12、14及物鏡16之光學系統經由光束分光器15而導向至基板W上。此等透鏡以4F配置的雙重序列配置。可使用不同透鏡配置，其限制條件為：該透鏡配置仍將基板影像提供至偵測器上，且同時允許接取中間光瞳平面以用於空間頻率濾光。因此，可藉由定義在呈現基板平面之空間光譜之平面(此處稱為(共軛)光瞳平面)中的空間強度分佈來選擇輻射入射於基板上之角度範圍。特定而言，可藉由在作為物鏡光瞳平面之背向投影式影像之平面中在透鏡12與透鏡14之間插入合適形式之孔徑板13來進行此選擇。在所繪示之實例中，孔徑板13具有標示為13N及13S之不同形式，從而允許選擇不同照明模式。當前實例中之照明系統形成離軸照明模式。在第一照明模式下，孔徑板13N提供自僅出於描述起見被指定為「北」之方向之離軸。在第二照明模式中，孔徑板13S用以提供類似照明，但提供來自標示為『南』之相反方向之照明。藉由使用不同孔徑，其他照明模式為可能的。光瞳平面之其餘部分理想地暗，此係因為在所要照明模式外部之任何不必要光將干涉所要量測信號。

如圖2(b)中所展示，目標T經置放成基板W垂直於物鏡16之光軸O。基板W可由支撐件(未展示)支撐。與軸O成一角度而照射於目標T上之量測輻射之射線I產生零階射線(實線0)及兩個一階射線(點鏈線+1及雙點鏈線-1)。應記住，在運用填充過度之小目標的情況下，此等射線僅僅為覆蓋包括度量衡目標T及其他特徵之基板區域的許多平行射線中之一者。由於板13中之孔徑具有有限寬度(為接納有用量之光所必要)，因此入射射線I實際上將佔據一角度範圍，且繞射射線0及+1/-1將稍微散開。根據小目標之點散佈函數(point spread function)，各階+1及-1將遍及角度範圍進一步散佈，而非所展示之單一理想射線。應注意，目標之光柵節距及照明角度可經設計或調整成使得進入物鏡之一階射線與中心光軸接近地對準。圖2(a)及圖2(b)中所繪示之射線經展示為稍微離軸，純粹為了使其能夠在圖式中被更容易地區分。

由基板W上之目標T繞射之至少0階及+1階係由物鏡16收集，且被返回引導通過光束分光器15。返回至圖2(a)，藉由指定被標示為北(N)及南(S)之完全相對之孔徑而繪示第一及第二照明模式兩者。當量測輻射之入射射線I來自光軸之北側時，亦即，當使用孔徑板13N來實施第一照明模式時，標示為+1(N)之+1繞射射線進入物鏡16。與此對比，當使用孔徑板13S來實施第二照明模式時，-1繞射射線(標示為-1(S))為進入透鏡16之繞射射線。

第二光束分光器17將經繞射光束劃分成兩個量測分支。在第一量測分支中，光學系統18使用零階繞射光束及一階繞射光束形成第一感測器19 (例如一CCD或CMOS感測器)上之目標之一繞射光譜(光瞳平面影像)。各繞射階射中感測器上之不同點，使得影像處理可比較及對比各階。可將由感測器19擷取之光瞳平面影像用於許多量測目的，諸如在本文所描述之方法中使用的重新建構。光瞳平面影像亦可用於聚焦度量衡設備及/或正規化一階光束之強度量測。

在第二量測分支中，光學系統20、22在感測器23 (例如一CCD或CMOS感測器)上形成目標T之一影像。在第二量測分支中，在與光瞳平面共軛之一平面中提供一孔徑光闌21。孔徑光闌21用以阻擋零階繞射光束，使得形成於感測器23上之目標之影像僅由-1或+1一階光束形成。將由感測器19及23擷取之影像輸出至處理影像之處理器PU，該處理器之功能將取決於正執行之特定量測類型。應注意，在廣泛意義上使用術語『影像』。因而，若僅存在-1階及+1階中之一者，則將不形成光柵線之影像。

圖2中所展示之孔徑板13及場光闌21之特定形式純粹為實例。在本發明之另一實施例中，使用目標之同軸(on-axis)照明，且使用具有離軸(off-axis)孔徑之孔徑光闌以將大體上僅一個一階繞射光傳遞至感測器。在另外其他實施例中，代替一階光束或除了一階光束以外，在量測中亦可使用二階光束、三階光束及更高階光束(圖2中未展示)。

目標T可包含數個光柵，該等光柵可具有以不同方式偏置之疊對偏移以便促進對供形成複合光柵之不同部分的層之間的疊對的量測。該等光柵亦可在其定向方面不同，以便使入射輻射在X方向及Y方向上繞射。在一個實例中，目標可包含具有偏置疊對偏移+d及-d之兩個X方向光柵，以及具有偏置疊對偏移+d及-d之Y方向光柵。可在由感測器23擷取之影像中識別此等光柵之各別影像。一旦已識別光柵之各別影像，隨即可例如藉由平均化或求和經識別區域內之選定像素強度值來量測彼等個別影像之強度。可將影像之強度及/或其他屬性彼此進行比較。可組合此等結果以量測該微影程序之不同參數。

各種技術可用以提高圖案再現至基板上之準確度。圖案至基板上之準確再現並非IC之生產中的唯一關注點。另一關注點為良率，其通常量測裝置製造商或裝置製造程序每基板可產生多少功能裝置。各種方法可用於增強良率。一個此類方法嘗試使裝置之產生(例如，使用諸如掃描器之微影設備將設計佈局之一部分成像至基板上)在處理基板期間(例如，在使用微影設備將設計佈局之一部分成像至基板上期間)對處理參數中之至少一者的擾動更具容許性。重疊程序窗(OPW)之概念為此方法之有用工具。裝置(例如，IC)之生產可包括其他步驟，諸如在成像之前、之後或期間的基板量測；裝載或卸載基板；裝載或卸載圖案化裝置；在曝光之前將晶粒定位於投影光學器件之下方；自一個晶粒步進至另一晶粒等。另外，圖案化裝置上之各種圖案可具有不同程序窗(亦即，將在規格內產生圖案所根據之處理參數之空間)。與潛在系統性缺陷相關之圖案規格之實例包括檢查頸縮、線拉回、線薄化、CD、邊緣置放、重疊、抗蝕劑頂部損耗、抗蝕劑底切及/或橋接。圖案化裝置上之圖案中之所有或一些(通常為特定區域內之圖案)的程序窗可藉由合併(例如重疊)各個別圖案之程序窗來獲得。此等圖案之程序窗由此稱為重疊程序窗。OPW之邊界可含有一些個別圖案中之程序窗的邊界。換言之，此等個別圖案限制OPW。此等個別圖案可稱作「熱點」或「程序窗限制圖案(PWLP)」，其在本文中可互換地使用。當控制微影程序時，聚焦於熱點上為可能的，且通常為低成本的。當熱點並未有缺陷時，很可能的是，所有圖案未有缺陷。當在處理參數之值在OPW外部的情況下處理參數之值較接近於OPW時，或當在處理參數之值在OPW內部的情況下處理參數之值較遠離OPW之邊界時，成像變得對擾動更具容許性。

可選擇處理參數之值使得其保持遠離OPW或經擬合OPW之邊界，以便減少處理參數移位於OPW外部且藉此導致缺陷且降低良率之機率。選擇處理參數之值之一種途徑包括：在實際成像之前，(1)最佳化微影設備(例如，最佳化源及投影光學器件)且最佳化設計佈局，(2) (例如藉由模擬)判定OPW或經擬合OPW，及(3)判定處理參數之空間中的點(亦即判定處理參數之值)，該點儘可能遠離OPW或經擬合OPW之邊界(此點可稱為OPW或經擬合OPW之「中心」)。

在實際成像期間或之前，處理參數可具有致使其偏離儘可能遠離OPW或經擬合OPW之邊界之點的擾動。舉例而言，焦點可歸因於待曝光基板之構形、基板載物台中之漂移、投影光學器件之變形等而改變；劑量可歸因於源強度中之漂移、停留時間等而改變。擾動可足夠大，以致使處理參數在OPW外部，且因此可導致缺陷。各種技術可用於識別經擾動之處理參數且以用於校正彼處理參數。舉例而言，若焦點經擾動(例如因為自基板之其餘部分稍微升高的基板之區域經曝光)，則基板載物台可經移動或傾斜以補償擾動。

微影程序之控制通常基於回饋或前饋之量測且接著使用例如場間(橫越基板指紋(fingerprint))或場內(橫越場指紋)模型而模型化。在晶粒內，可存在諸如記憶體區域、邏輯區域、接觸區域等之單獨功能區域。各不同功能區域或不同功能區域類型可具有不同程序窗，各程序窗具有不同程序窗中心。舉例而言，不同功能區域類型可具有不同高度，且因此具有不同最佳焦點設定。又，不同功能區域類型可具有不同結構複雜度且因此具有圍繞各最佳焦點之不同焦點容許度(焦點程序窗)。然而，此等不同功能區域中之各者將通常歸因於控制柵格解析度限制使用相同焦點(或劑量或位置等)設定而形成。

圖3展示用於製造經接合基板(且因此製造基於經接合基板之IC)之裝置製造配置，其包含第一製造微影單元LC1及第二製造微影單元LC2。在各微影單元內為一對微影處理系統300a、300b及第一度量衡系統310a、310b。微影處理系統300a、300b可包含完整圖案化系統。此類系統可包含例如諸如關於圖1所描述之光學微影設備或掃描器、塗佈顯影系統工具沉積工具、蝕刻工具、用於圖案化程序之任何其他設備或選自前述各者之任何組合。系統亦可各自包含與其各別微影處理系統300a、300b及度量衡系統310a、310b通信之軟體應用程式320a、320b，使得微影處理系統300a、300b及/或度量衡設備310a、310b之結果、設計、資料等可藉由軟體應用程式320a、320b同時或在不同時間儲存及分析。

一旦自微影單元LC1及微影單元LC2中之各者完成基板或晶圓對，就可在接合工具330內接合該等基板或晶圓對以獲得經接合晶圓。在此內容背景中之接合為晶圓間接合，其中整個晶圓經對準且接合在一起以使得各晶圓上之個別晶粒對準。晶圓間接合之概念為已知的且用於許多IC製造程序中。接合工具330可包含用於將晶圓對準在一起以供接合的接合對準裝置。舉例而言，接合工具330可使用提供至晶圓(例如各晶圓上之一個方框)的盒中盒標記執行預對準，其中標記之視覺檢測用於對準品質/位置控制。另一方法使用兩個成像感測器(例如面對面)，其首先一起被校準以找到其相對位置；各感測器接著用以單獨地對準待接合之各別晶圓。

微影單元LC1及微影單元LC2可為相同微影單元、不同微影單元但包含一或多個共用工具及元件，或為具有完全不同設備及工具集合(可能甚至在不同位點或設施處)之完全不同的微影單元。舉例而言，微影處理系統300a及300b之工具或設備中之一或多者可在各各別系統內包含不同工具或相同工具。相似地，度量衡設備310及310b可為相同設備或不同設備。軟體應用程式320a、320b可包含於各別微影處理系統300a、300b中之一者或兩者及/或第一度量衡系統310a、310b中之一者或兩者內或在別處。

一旦經接合，接合晶圓就可經受進一步微影圖案化及處理。因而，將對經接合晶圓執行對準；例如，以用於對準基板且基於經量測柵格變形判定前饋校正。亦可在曝光之後對經接合晶圓執行曝光後度量衡，諸如疊對度量衡；例如以判定用於後續晶圓之回饋校正。

目前，已經實施了各種接合技術以接合半導體基板(常常稱為晶圓)。在現有接合技術中，熔融接合及混合接合廣泛地用於接合半導體基板。熔融接合實現在各接合半導體基板上經由介電層永久性連接且提供具有高接合良率之良好接合強度。通常，熔融接合程序包含三個主要步驟：1)晶圓表面製備，其可包括表面平坦化、清潔及活化；2)在室溫下預接合，其可包括對準兩個接合表面；及3)在高溫下(例如，200℃至500℃)退火(或熱處理)。在熔融接合程序中，兩個接合表面之自發附著力在室溫下經由在退火步驟期間反應以形成共價矽氧烷鍵之化學吸附水分子之氫橋鍵發生。關於熔融接合技術之另外資訊可見於ISBN 9783527326464，2012年1月11日由Wiley-VCH公佈之由Peter Ramm、James J.-Q.Lu及Maaike M.V .Taklo編輯的書「Handbook of Wafer Bonding」中，其以引用之方式併入本文中。

混合接合將熔融接合及金屬擴散接合組合成單一接合程序且使得能夠同時在兩個接合表面之間形成介電至介電及金屬至金屬接合。此藉由將金屬(例如，銅、金)襯墊嵌入於各接合半導體基板上之介電層中來達成。類似於熔融接合程序，混合接合程序亦包含以下三個主要步驟：1)晶圓表面製備；2)在室溫下預接合；及3)在高溫下退火(或熱處理)。混合接合程序之表面製備步驟進一步包括在各接合半導體基板之表面上形成金屬襯墊，其通常藉由蝕刻半導體基板上之介電層(例如，以在下方產生至金屬之通孔)並電鍍(或電化學沉積(ECD))經蝕刻介電層之至少部分以在其內形成金屬襯墊來達成。在混合接合程序中，兩個接合基板之介電層首先在低溫下經由化學吸附水分子之氫橋鍵接合(參見以上熔融接合)。隨後退火步驟將此類氫橋鍵轉移至共價矽氧烷鍵且同時能夠形成金屬擴散鍵。關於混合接合技術之另外資訊可見於ISBN 9783527326464，2012年1月11日由Wiley-VCH公佈之由Peter Ramm、James J.-Q.Lu及Maaike M.V .Taklo編輯的書「Handbook of Wafer Bonding」中，其以引用之方式併入本文中。

在許多熔融或混合接合應用中，中間層(例如，二氧化矽(SiO₂)、碳氮化矽(SiCN)、氮氧化矽(SiON))用以增強接合強度。然而，即使具有中間層，現有接合技術(例如，熔融接合)仍可引入高階晶圓失真及晶圓至晶圓失真之顯著變化，當對接合晶圓之背側中之一者或兩者執行另外微影圖案化(例如，圖案化互連件)時，此不利地影響接合晶圓之疊對效能。此主要因為彼等中間層為剛性層，且因此無法在接合程序期間吸收引入至接合晶圓中之應力。術語「背側」指兩個接合晶圓中之一者之未接合側。因此，接合晶圓包含分別屬於兩個接合晶圓之兩個背側。此類接合誘發之晶圓失真之次序及幅值受已用以將中間層沉積至晶圓之塗佈沉積技術劇烈影響。此係由於不同塗佈沉積技術可能需要例如不同操作溫度、不同壓力、不同塗佈材料及/或不同塗佈時間，且可產生不同塗佈均一性，其皆可能引起晶圓失真。因此，本揭示之目標為提供對與先前技術接合技術相關聯之問題的解決方案。

本揭示之一個態樣提供將第一半導體基板接合至第二半導體基板之方法，該方法包含：將應力消除塗層提供至第一半導體基板及第二半導體基板中之至少一者；及將第一半導體基板接合至第二半導體基板以形成接合基板；其中應力消除塗層經組態以增強第一半導體基板與第二半導體基板之間的接合強度且減小接合基板中之接合誘發之應力量。有利地，所提出之方法能夠最小化或減輕在後續晶圓背側圖案化及處理期間由例如未最佳化接合參數及/或程序變化產生之晶圓失真對接合晶圓之疊對效能之負面影響。此藉由使用至少一個應力消除塗層來減輕或最小化接合基板內部之接合誘發之應力來達成。

所提出之方法可適用於各種半導體基板接合技術。較佳地，所提出之方法可用於經由熔融接合或混合接合(如上文所描述)接合兩個半導體基板。

接合基板中之接合誘發之應力量可包括在以下各項中之一或多者內之接合誘發之應力量：沉積至第一半導體基板及第二半導體基板、第一半導體基板及第二半導體基板中之至少一者之應力消除塗層。

在實施例中，將應力消除塗層提供至第一半導體基板及第二半導體基板中之至少一者之步驟可包含將應力消除塗層沉積至第一半導體基板及第二半導體基板中之至少一者。一個或兩個應力消除塗層(若沉積至兩個半導體基板)可各自在室溫下具有以下材料屬性： 楊氏模數(Young's modulus)吉帕斯卡(GPa) 複數模數吉帕斯卡(GPa) 黏度帕斯卡-秒(Pa·s)。

各應力消除塗層可充當第一半導體基板與第二半導體基板之間的『軟』中間層。如上文所提及，在現有熔融接合或混合接合方法中，中間層(例如，SiO₂或SiCN)沉積至兩個接合半導體基板中之一者或兩者以增強兩個基板之間的接合強度。然而，現有中間層通常藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)沉積至半導體基板。因此，彼等中間層為剛性層且不可起作用以吸收或緩解接合基板中之接合誘發之應力。關於化學氣相沉積及物理氣相沉積之另外資訊可見於ISBN:0-8155-1442-5，由Noyes Publications，2002年公佈之由Krishna Seshan編輯之書「Handbook of Thin Film Deposition Processes and Techniques」，其以引用之方式併入本文中。

相比之下，用於所提出之接合方法之『軟』中間層不僅增強兩個半導體基板之間的接合強度，而且允許緩解或最小化接合基板中之接合誘發之應力。

圖4A示意性地描繪根據實施例之所提出之接合方法400。在此實施例中，方法400可包含以下三個主要步驟410至430。

在步驟410中，可提供第一晶圓WA1及第二晶圓WA2以用於接合。

在實施例中，該方法400可包含製備第一半導體基板WA1之第一表面WS1及第二半導體基板WA2之第二表面WS2。如何製備第一表面WS1及第二表面WS2可取決於用於塗佈半導體基板WA1及WA2中之一者或兩者之塗佈沉積技術，及/或取決於用於接合半導體基板WA1及WA2之接合技術(例如，熔融接合或混合接合)(參見下文)。此係由於不同塗佈沉積技術或不同接合技術可對於半導體基板WA1及WA2之表面條件具有不同要求。

在步驟420中，可將應力消除塗層提供至第一接合表面WS1及第二接合表面WS2中之至少一者。一各或兩個應力消除塗層可各自經由旋塗沉積程序沉積至各別半導體基板且可各自在室溫下具有以下材料屬性： 楊氏模數 GPa 複數模數 GPa 黏度 Pa·s。

關於旋塗沉積之另外資訊可見於ISBN:0-8155-1442-5，由Noyes Publications，2002公佈之由Krishna Seshan編輯之書「Handbook of Thin Film Deposition Processes and Techniques」，其以引用之方式併入本文中。

在圖4A中所示之實施例中，第一應力消除塗層SC1可沉積至第一半導體基板WA1之第一表面WS1，且第二應力消除塗層SC2可沉積至第二半導體基板WA2之第二表面WS2。

應力消除塗層SC1或SC2可包含介電層。介電層可例如為SiO₂或SiCN層。此類應力消除塗層可適合於熔融接合。

在替代實施例中，應力消除塗層SC1或SC2可包含介電層及嵌入於該介電層內之複數個導電(例如，金屬，諸如銅、金)襯墊或互連件。此類應力消除塗層可適合於混合接合。在此替代實施例中，步驟420可進一步包含蝕刻經沉積介電層且電鍍經蝕刻介電層之至少部分以在第一接合表面WS1及第二接合表面WS2中之至少一者上形成複數個導電(例如，金屬，諸如銅、金)襯墊。

儘管較厚應力消除塗層SC1或SC2可能夠減小或吸收接合基板BS1中之更大應力量，但較佳的是保持應力消除塗層SC1或SC2之厚度與剛度之間的平衡。此係由於若應力消除塗層SC1或SC2變得太厚，則所得接合基板BS1可能無法提供後續微影圖案化及/或處理所需之足夠剛度。因此，接合基板BS1之疊對效能可能受到負面影響。較佳地，應力消除塗層SC1或SC2可具有例如在1奈米至1000奈米之間、1奈米至100奈米之間、或10奈米至50奈米之間的厚度。

在步驟430中，可接合第一半導體基板WA1及第二半導體基板WA2以形成一接合基板BS1。可藉由熔融接合或混合接合來接合兩個半導體基板WA1及WA2。

繼續參考圖4A，第一半導體基板WA1及第二半導體基板WA2可藉由將第一應力消除塗層SC1之第一外表面(圖中未展示)與第二應力消除塗層SC2之第二外表面(圖中未展示)結合來接合以獲得接合基板BS1。第一應力消除塗層SC1之第一外表面及第二應力消除塗層SC2之第二外表面可藉由熔融接合或混合接合而結合在一起。在接合在一起之後，第一應力消除塗層SC1及第二應力消除塗層SC2可在第一半導體基板WA1與第二半導體基板WA2之間形成一接合界面層BL1。

在一替代實施例中，可將應力消除塗層沉積至第一半導體基板WA1之第一表面WS1，且無應力消除塗層可沉積第二半導體基板WA2之第二表面WS2。在此類情況下，第一半導體基板WA1及第二半導體基板WA2可藉由將沉積至第一半導體基板WA1之第一表面WS1之應力消除塗層之外表面與第二半導體基板WA2之第二表面WS2結合來接合以獲得接合基板BS1。單一應力消除塗層可在第一半導體基板WA1與第二半導體基板WA2之間形成一接合界面層。

視情況，在接合步驟430之後，方法400可進一步包含藉由使接合基板BS1經歷熱處理程序來使接合層BL1硬化。此視情況選用之硬化步驟可改良接合基板BS1之剛度，此可對於對接合基板BS1之背側進行後續微影圖案化及/或處理為所需要的。

圖4B示意性地描繪圖4A中所示之方法400之變型400'的主要步驟。除方法400之步驟410至430之外，方法400'可進一步包含步驟440及450，其可分別地在接合步驟430之前及之後執行。

在步驟440中，在『軟』應力消除塗層已沉積至第一半導體基板WA1及第二半導體基板WA2中之至少一者之後，此類『軟』塗層接著可硬化。

在圖4B中所示之實施例中，在沉積至第一半導體基板WA1之第一表面WS1及第二半導體基板WA2之第二表面WS2之後，第一應力消除塗層SC1及第二應力消除塗層SC2可經歷熱處理程序(例如，在180℃與300℃之間的一溫度下烘烤應力消除塗層)，使得兩個應力消除塗層SC1及SC2可硬化。

隨後，在步驟430中，第一半導體基板WA1及第二半導體基板WA2可藉由將第一硬化應力消除塗層SC1'之第一外表面(圖中未展示)與第二應力消除塗層SC2'之第二外表面(圖中未展示)結合來接合以獲得接合基板BS2。在接合在一起之後，第一硬化應力消除塗層SC1'及第二硬化應力消除塗層SC2'可在第一半導體基板WA1與第二半導體基板WA2之間形成接合界面層BL2。

硬化塗層SC1'及SC2'對於一些應用可為較佳的，但其可能不如『軟』應力消除塗層SC1、SC2可進行的那樣有效地減小或最小化接合基板BS2中之接合誘發之應力。因此，在步驟450中，接合基板BS2可在接合步驟430之後經歷另一熱處理程序(例如，在高於800℃之溫度下烘烤應力消除塗層)，其可使第一半導體基板WA1與第二半導體基板WA2之間的接合層BL2軟化，使得接合基板BS2中之接合誘發之應力減小或最小化。

在步驟450中減小或最小化接合誘發之應力之後，方法400'可進一步包含將接合基板BS1冷卻至室溫，使得接合層BL2硬化。接合層BL2之硬化可改良接合基板BS2之剛度，此可對於對接合基板BS2之背側進行後續微影圖案化及/或處理為所需要的。

儘管前述實施例依賴於使用至少一個『軟』應力消除塗層來減小或最小化接合基板中之接合誘發之應力，但亦有可能藉由使用至少一個經圖案化塗層達成相同或類似技術效應。舉例而言，在實施例中，塗層可首先沉積至第一半導體基板及第二半導體基板中之至少一者。隨後，至少一個塗層可以此方式圖案化使得接合基板中之接合誘發之應力減小或最小化。舉例而言，在圖案化之前，塗層可包含例如在室溫下具有以下材料屬性之『軟』塗層： 楊氏模數GPa 複數模數GPa 黏度Pa·s。

因此，各經圖案化(例如，『硬化』)塗層可執行與『軟』應力消除塗層相同或類似之功能，亦即減小或最小化接合基板中之應力(如上文所描述)。

圖5A示意性地描繪根據不同實施例之所提出之接合方法500之主要步驟。方法500可包含以下四個主要步驟510至540。

在步驟510中，可提供第一晶圓WA1及第二晶圓WA2以用於接合。

在實施例中，該方法500可包含製備第一半導體基板WA1之第一表面WS1及第二半導體基板WA2之第二表面WS2。如何製備第一表面WS1及第二表面WS2可取決於用於塗佈第一半導體基板WA1及第二半導體基板WA2中之一者或兩者之塗佈沉積技術，及/或用於接合兩個半導體基板WA1及WA2之接合技術(例如，熔融接合或混合接合)(參見下文)。

在步驟520中，可將『硬化』塗層HC1、HC2提供至第一接合表面WS1及第二接合表面WS2中之至少一者。一個或兩個『硬化』塗層HC1、HC2可各自在室溫下具有以下材料屬性： 楊氏模數GPa 複數模數GPa 黏度Pa·s。

一個或兩個『硬化』塗層HC1、HC2可各自經由CVD或PVD程序沉積至各別半導體基板WA1、WA2。

在圖5A中所示之實施例中，第一『硬化』塗層HC1可沉積至第一半導體基板WA1之第一表面WS1，且第二『硬化』塗層HC2可沉積至第二半導體基板WA2之第二表面WS2。

『硬化』塗層HC1或HC2可包含介電層。介電層可例如為SiO₂或SiCN層。此類應力消除塗層可適合於熔融接合。

在替代實施例中，『硬化』塗層HC1或HC2可包含介電層及嵌入於該介電層內之複數個導電(例如，金屬，諸如銅、金)襯墊或互連件。此類『硬化』塗層可適合於混合接合。在此替代實施例中，步驟520可進一步包含蝕刻經沉積介電層且電鍍經蝕刻介電層之至少部分以在第一接合表面WS1及第二接合表面WS2中之至少一者上形成複數個導電(例如，金屬，諸如銅、金)襯墊。

『硬化』塗層HC1或HC2可具有例如在1奈米至1000奈米之間、1奈米至100奈米之間、或10奈米至50奈米之間的厚度。

在步驟530中，第一『硬化』塗層HC1及第二『硬化』塗層HC2中之至少一者可圖案化至特定圖案。在圖5A中所示之實施例中，僅第二『硬化』塗層HC2可經圖案化以形成單一經圖案化塗層PHC2；而在圖5B中所示之實施例中，第一『硬化』塗層HC1及第二『硬化』塗層HC2兩者均可經圖案化以分別形成第一經圖案化『硬化』塗層PHC1及第二經圖案化『硬化』塗層PHC2。『硬化』塗層可使用例如微影或乾式蝕刻技術圖案化。第一經圖案化『硬化』塗層PHC1及第二經圖案化『硬化』塗層PHC2可各自充當應力消除塗層。

在圖5A中所示之實施例中，經圖案化『硬化』塗層PHC2可包含自對應半導體基板WA1或WA2向外突出之複數個空間分離之突出部。在實施例中，突出部可呈柱形式，其可具有例如矩形橫截面或圓形橫截面。在實施例中，複數個空間分離之突出部(例如，柱)可配置成二維(2D)投影(例如，柱)陣列。在不同實施例中，各經圖案化『硬化』塗層可包含不同塗層圖案/結構。

在步驟540中，第一半導體基板WA1及第二半導體基板WA2可藉由將第一未經圖案化『硬化』塗層之第一外表面與第二經圖案化『硬化』塗層之第二外表面結合來接合以獲得接合基板BS3。在接合在一起之後，第一未經圖案化『硬化』塗層HC1及第二經圖案化塗層PHC2可在第一半導體基板WA1與第二半導體基板WA2之間形成接合界面層BL3。類似於圖4A及圖4B中所示之實施例，兩個半導體基板WA1及WA2可藉由熔融接合或混合接合來接合。

圖5B示意性地描繪圖5A中所示之方法之變型500'之主要步驟。方法500'可與方法500之不同之處在於圖案化步驟及接合步驟。

具體言之，在方法500'之步驟530'中，而非僅圖案化如圖5A中所示之第二『硬化』塗層HC2，第一『硬化』塗層HC1及第二『硬化』塗層HC2兩者可圖案化至特定圖案。圖案可包含例如自對應半導體基板WA1或WA2向外突出之複數個空間分離之突出部。

在步驟540'中，第一半導體基板WA1及第二半導體基板WA2可藉由將第一經圖案化『硬化』塗層PHC1之第一外表面與第二經圖案化『硬化』塗層PHC2之第二外表面結合來接合以形成接合基板BS4。在接合在一起之後，第一經圖案化『硬化』塗層PHC1及第二經圖案化『硬化』塗層PHC2可在第一半導體基板WA1與第二半導體基板WA2之間形成接合界面層BL4。類似於以上實施例，兩個半導體基板WA1及WA2可藉由熔融接合或混合接合來接合。

在實施例中，在接合步驟540'之前，方法500'可進一步包含將第一經圖案化『硬化』塗層PHC1與第二經圖案化『硬化』塗層PHC2對準。此視情況選用之步驟可確保第一經圖案化『硬化』塗層PHC1之突出部準確地與第二經圖案化『硬化』塗層PHC2之突出部對準，此增強兩個半導體基板WA1與WA2之間的接合。

一旦接合，方法400、400'、500、500'可進一步包含對接合基板BS1、BS2、BS3、BS4之背側中之一者或兩者執行微影圖案化及/或處理。

與圖4A及圖4B中所示之實施例比較，圖5A及圖5B中所示之實施例可為有利的，此係由於其可免除對在任何後續微影圖案化及/或處理之前執行以改良接合基板之剛度的最終硬化步驟之需要。

在經編號條項之以下清單中揭示其他實施例： 1. 一種將第一半導體基板接合至第二半導體基板之方法，該方法包含：將應力消除塗層提供至第一半導體基板及第二半導體基板中之至少一者；及將第一半導體基板接合至第二半導體基板以形成接合基板；其中該應力消除塗層經組態以增強該第一半導體基板與該第二半導體基板之間的接合強度，且減小該接合基板中之接合誘發之應力量。 2. 如條項1之方法，其中第一半導體基板及第二半導體基板藉由熔融接合或混合接合來接合。 3. 如條項1或2之方法，其中接合基板中之接合誘發之應力量包含以下各項中之一或多者內之接合誘發之應力量：沉積至第一半導體基板及第二半導體基板中之至少一者之應力消除塗層、第一半導體基板及第二半導體基板。 4. 如任一前述條項之方法，其中提供步驟包含將應力消除塗層沉積至第一半導體基板及第二半導體基板中之至少一者，各應力消除塗層在室溫下包含以下材料屬性：楊氏模數GPa、複數模數GPa、黏度 Pa·s。 5. 如條項4之方法，其中提供步驟進一步包含在接合步驟之前使沉積至第一半導體基板及第二半導體基板中之至少一者之應力消除塗層硬化。 6. 如條項5之方法，其進一步包含在接合步驟之後使沉積至第一半導體基板及第二半導體基板中之至少一者之應力消除塗層軟化以減小接合基板中之接合誘發之應力量。 7. 如條項4至6中任一項之方法，其中應力消除塗層經由旋塗沉積程序沉積至第一半導體基板及第二半導體基板中之至少一者。 8. 如條項1至3中任一項之方法，其中提供步驟包含將塗層沉積至第一半導體基板及第二半導體基板中之至少一者；及圖案化沉積至第一半導體基板及第二半導體基板中之至少一者之塗層以提供應力消除塗層。 9. 如條項8之方法，其中經沉積塗層在室溫下包含以下材料屬性：楊氏模數GPa、複數模數GPa、黏度Pa·s。 10.   如條項8或9之方法，其中各經圖案化應力消除塗層包含自第一半導體基板及/或第二半導體基板向外突出之複數個空間分離之突出部。 11.   如條項10之方法，其中複數個空間分離之突出部中之各者包含具有矩形橫截面之柱。 12.   如條項10之方法，其中複數個空間分離之突出部中之各者包含具有圓形或多邊形橫截面之柱。 13.   如條項10、11或12之方法，其中複數個空間分離之突出部配置成二維陣列。 14.   如條項8至13中任一項之方法，其中塗層經由化學氣相沉積程序(CVD)或物理氣相沉積程序(PVD)沉積至第一半導體基板及第二半導體基板中之至少一者。 15.   如任一前述條項之方法，其中各應力消除塗層包含介電層。 16.   如條項15之方法，其中介電層為二氧化矽(SiO₂)層。 17.   如條項15之方法，其中介電層為碳氮化矽(SiCN)層。 18.   如任一前述條項之方法，其中各應力消除塗層包含介電層及嵌入於該介電層內之複數個導電襯墊。 19.   如條項18之方法，其中提供步驟包含：將介電層沉積至第一半導體基板及第二半導體基板中之至少一者；蝕刻經沉積介電層；及電鍍經蝕刻介電層之至少部分以形成複數個嵌入式導電襯墊。 20.   如條項18或19之方法，其中導電襯墊包含金屬。 21.   如任一前述條項之方法，其中各應力消除塗層具有在1奈米至1000奈米之間的厚度。 22.   如任一前述條項之方法，其中各應力消除塗層具有在1奈米至100奈米之間的厚度。 23.   如任一前述條項之方法，其中各應力消除塗層具有在10奈米至50奈米之間的厚度。 24.   如任一前述條項之方法，其進一步包含製備第一半導體基板之第一表面及第二半導體基板之第二表面，應力消除塗層被提供至第一接合表面及第二接合表面中之至少一者。 25.   如條項24之方法，其中提供步驟包含將應力消除塗層提供至第一半導體基板之第一表面，且不將應力消除塗層提供至第二半導體基板之第二表面。 26.   如條項25之方法，其中接合步驟包含將提供至第一半導體基板之第一表面的應力消除塗層的外表面與第二半導體基板之第二表面結合以獲得接合基板。 27.   如條項24之方法，其中提供步驟包含將第一應力消除塗層提供至第一半導體基板之第一表面，且將第二應力消除塗層提供至第二半導體基板之第二表面。 28.   如條項27之方法，其中接合步驟包含將第一應力消除塗層之第一外表面與第二應力消除塗層之第二外表面結合以獲得接合基板。 29.   如任一前述條項之方法，其進一步包含對接合基板之背側中之一者或兩者執行微影圖案化及/或處理。 30.   一種接合基板，其使用如任一前述條項之方法來製造。

關於微影設備所使用之術語「輻射」及「光束」涵蓋所有類型之電磁輻射，包括紫外線(UV)輻射(例如，具有為或為約365 nm、355 nm、248 nm、193 nm、157 nm或126 nm之波長)及極紫外線(EUV)輻射(例如，具有在5 nm至20 nm之範圍內之波長)，以及粒子束，諸如，離子束或電子束。

在內容背景允許之情況下，術語「透鏡」可指各種類型之光學組件中之任一者或組合，包括折射、反射、磁性、電磁及靜電光學組件。

對特定實施例之前述描述將因此完全地揭示本發明之一般性質：在不脫離本發明之一般概念的情況下，其他人可藉由應用熟習此項技術者所瞭解之知識針對各種應用而容易地修改及/或調適此等特定實施例，而無需進行不當實驗。因此，基於本文中所呈現之教示及導引，此等調適及修改意欲在所揭示之實施例之等效者的涵義及範圍內。應理解，本文中之片語或術語係出於例如描述而非限制之目的，使得本說明書之術語或片語待由熟習此項技術者鑒於教示及指導進行解譯。

本發明之範圍及範疇不應由上述例示性實施例中之任一者限制，而應僅根據以下申請專利範圍及其等效者進行界定。

11:源 12:透鏡 13:孔徑板 13N:孔徑板 13S:孔徑板 14:透鏡 15:光束分光器 16:物鏡 17:第二光束分光器 18:光學系統 19:第一感測器 20:光學系統 21:第二孔徑光闌 22:光學系統 23:感測器 200:微影工具 202:量測站 204:曝光站 206:控制單元 208:塗佈設備 210:烘烤設備 212:顯影設備 220:圖案化基板 222:設備 224:設備 226:設備 230:傳入基板 232:經處理基板 234:經處理基板 240:度量衡設備 242:度量衡結果 300a:微影處理系統 300b:微影處理系統 310a:第一度量衡系統 310b:第一度量衡系統 320a:軟體應用程式 320b:軟體應用程式 330:接合工具 400:接合方法 400':方法 410:步驟 420:步驟 430:步驟 440:步驟 450:步驟 500:方法 500':方法 510:步驟 520:步驟 530:步驟 530':步驟 540:步驟 540':步驟 BL1:接合界面層 BL2:接合層 BL3:接合界面層 BL4:接合界面層 BS1:接合基板 BS2:接合基板 BS3:接合基板 BS4:接合基板 EXP:曝光站 HC1:第一『硬化』塗層 HC2:第二『硬化』塗層 I:射線 LA:微影裝置 LACU:控制單元 LC:微影單元 LC1:第一製造微影單元 LC2:第二製造微影單元 MA:圖案化裝置/倍縮光罩 MEA:量測站 O:點線/光軸 PHC1:第一經圖案化『硬化』塗層 PHC2:第二經圖案化『硬化』塗層 PU:處理器 R:配方資訊 SC1:第一應力消除塗層 SC1':第一應力消除塗層 SC2:第二應力消除塗層 SC2':第二應力消除塗層 SCS:監督控制系統 T:目標 W:基板 WA1:第一半導體基板 WA2:第二半導體基板 WS1:第一接合表面 WS2:第二接合表面

現將參考隨附圖式藉助於實例來描述本發明之實施例，在圖式中： 圖1描繪微影設備連同形成用於半導體裝置之生產設施的其他設備； 圖2 (包括圖2(a)及圖2(b))包含根據本發明之實施例的用於量測目標之散射計的示意圖； 圖3為描述製造利用晶圓間接合之積體裝置之本發明方法的流程圖； 圖4A示意性地描繪根據實施例之將第一半導體基板接合至第二半導體基板之方法的主要步驟； 圖4B示意性地描繪圖4A中所示之方法之變型的主要步驟； 圖5A示意性地描繪根據不同實施例之將第一半導體基板接合至第二半導體基板之方法的主要步驟；及 圖5B示意性地描繪圖5A中所示之方法之變型的主要步驟。

400:接合方法

410:步驟

420:步驟

430:步驟

BL1:接合界面層

BS1:接合基板

SC1:第一應力消除塗層

SC2:第二應力消除塗層

WA1:第一半導體基板

WA2:第二半導體基板

WS1:第一接合表面

WS2:第二接合表面

Claims (15)

1. 一種將一第一半導體基板接合至一第二半導體基板之方法，該方法包含： 將一應力消除塗層提供至該第一半導體基板及該第二半導體基板中之至少一者；及 將該第一半導體基板接合至該第二半導體基板以形成一接合基板； 其中該應力消除塗層經組態以增強該第一半導體基板與該第二半導體基板之間的一接合強度，且減小該接合基板中之一接合誘發之應力量。
2. 如請求項1之方法，其中提供步驟包含將一應力消除塗層沉積至該第一半導體基板及該第二半導體基板中之至少一者，各應力消除塗層在室溫下包含以下材料屬性： 楊氏模數(Young's modulus)GPa 複數模數GPa 黏度 Pa·s。
3. 如請求項2之方法，其中該提供步驟進一步包含在該接合步驟之前使沉積至該第一半導體基板及該第二半導體基板中之至少一者的該應力消除塗層硬化。
4. 如請求項3之方法，其進一步包含在該接合步驟之後使沉積至該第一半導體基板及該第二半導體基板中之至少一者的該應力消除塗層軟化以減小該接合基板中之一接合誘發之應力量。
5. 如請求項2方法，其中該應力消除塗層經由一旋塗沉積程序沉積至該第一半導體基板及該第二半導體基板中之至少一者。
6. 如請求項1之方法，其中該提供步驟包含將一塗層沉積至該第一半導體基板及該第二半導體基板中之至少一者；及圖案化沉積至該第一半導體基板及該第二半導體基板中之至少一者的該塗層以提供該應力消除塗層。
7. 如請求項6之方法，其中經沉積塗層在室溫下包含以下材料屬性： 楊氏模數GPa 複數模數GPa 黏度Pa·s。
8. 如請求項6之方法，其中各經圖案化應力消除塗層包含自該第一半導體基板及/或該第二半導體基板向外突出之複數個空間分離之突出部。
9. 如請求項8之方法，其中該複數個空間分離之突出部配置成一二維陣列。
10. 如請求項1之方法，其中各應力消除塗層包含一介電層。
11. 如請求項10之方法，其中該介電層為一二氧化矽(SiO₂)或碳氮化矽(SiCN)層。
12. 如請求項1之方法，其中各應力消除塗層包含一介電層及嵌入於該介電層內之複數個導電襯墊。
13. 如請求項12之方法，其中該提供步驟包含： 將該介電層沉積至該第一半導體基板及該第二半導體基板中之至少一者； 蝕刻經沉積介電層；及 電鍍經蝕刻介電層之至少部分以形成該複數個嵌入式導電襯墊。
14. 如請求項1之方法，其進一步包含對該接合基板之背側中之一者或兩者執行微影圖案化及/或處理。
15. 一種接合基板，其使用如請求項1之方法來製造。