TW202546829A - 記憶體裝置及操作記憶體的方法 - Google Patents

Abstract

提供一個記憶體裝置包括一個記憶單元陣列，其中包括與第一字元線耦接的第一記憶單元和與第二字元線耦接的第二記憶單元；以及與記憶單元陣列耦接的字元線驅動器，配置為使用具有脈衝的字元線信號驅動第一字元線和第二字元線。相對於施加在第二字元線之字元線信號，施加在第一字元線之字元線信號之脈衝的前緣被延遲。

Description

記憶體裝置及操作記憶體的方法

本發明是關於記憶體裝置，特別是關於記憶體裝置中操作記憶體的方法。

半導體積體電路(IC)產業已經生產了各種數位裝置，以應對多個不同領域的問題。其中一些數位裝置，如記憶體裝置，被配置用於儲存資料。一個記憶體裝置包括一個與字元線耦接的記憶單元。進行讀取操作以讀取儲存在記憶單元中的資料，需要使用字元線信號驅動字元線。隨著積體電路變得更小更複雜，這些數位裝置內導線的電阻也發生了變化，而影響到線路電壓和整體IC的性能。

本發明實施例提供一種記憶體裝置，包括：記憶單元陣列，包括第一記憶單元耦接到第一字元線及第二記憶單元耦接到第二字元線，字元線驅動器耦接到記憶單元陣列，並配置為使用具有字元線信號之脈衝的字元線信號驅動第一字元線和第二字元線，其中相對於施加在第二字元線之字元線信號，施加在第一字元線之字元線信號之脈衝的前緣被延遲。

本發明實施例提供一種記憶體裝置，包括第一記憶單元，配置為執行第一記憶單元的讀取操作，其中用於讀取第一記憶單元之字元線信號的脈衝具有前緣，前緣的時間取決於第一記憶單元的列位址。

本發明實施例提供一種操作記憶體的方法，包括產生第一字元線信號，並將第一字元線信號施加在記憶單元陣列的第一記憶單元，其中第一字元線信號具有第一字元線信號脈衝，第一字元線信號脈衝具有第一字元線信號脈衝寬度；以及產生第二字元線信號，並將第二字元線信號施加在記憶單元陣列的第二記憶單元，其中第二字元線信號具有第二字元線信號脈衝，第二字元線信號脈衝具有第二字元線信號脈衝寬度；以及產生第一字元線信號的操作包括：相對於第二字元線信號脈衝的前緣，延遲第一字元線信號脈衝的前緣。

以下公開提供了用於實現所述主題特徵的不同實施例或範例。以下描述了特定元件、材料、值、步驟、佈置等的具體範例以簡化本公開。這些當然只是範例，並不具有限制性。可以考慮其他元件、材料、數值、步驟、配置等。例如，在以下的描述中，在第二特徵上形成的第一特徵，可能包括第一特徵和第二特徵直接接觸形成的實施例，也可能包括有額外特徵在第一特徵和第二特徵之間形成的實施例，從而第一特徵和第二特徵可能不是直接接觸。此外，本揭露中的各種範例可能會重複使用參考號碼及/或字母。這種重複使用是為了簡化和概念清楚，且本身並不表示各種討論中實施例及/或配置之間的關係。

此外，在此可能會使用空間相對的術語，如“下方”，“下面”，“較低”，“上方”，“較高”或類似術語，以便描述一個元素或特徵與另一個元素或特徵之間的關係，如圖中所示。除了圖中所描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。該裝置可以以其他方式擺放(旋轉90度或其他方向)，並且本文中使用的空間相對描述詞可以同樣被相應地解釋。

在包括記憶單元陣列和字元線驅動器的記憶體裝置中，字元線驅動器被配置為在對記憶單元進行讀取操作時，使用具有預定寬度(脈衝寬度)之脈衝的字元線信號來驅動記憶單元陣列之一記憶單元所連接的字元線。為了從記憶單元中讀取，字元線信號的脈衝寬度控制字元線信號產生足夠讀取餘裕(read margin)的時間。為了從具有互補位元線對(complementary bit line pair)的記憶單元中讀取，根據字元線信號的脈衝寬度產生了至少能發展讀取餘裕(read margin)的差分電壓(differential voltage)。

位元線上產生的電壓(或差分電壓)在一段時間內會隨著字元線信號的脈衝寬度成比例發展，脈衝寬度越長，所產生的電壓就越大。此外，位元線上電壓(或差分電壓)的發展速率與位元線的長度成正比(這對應於感測放大器與記憶單元之間的距離)，這是由於位元線的長度與電阻和電容(RC)有關，較長的位元線導致電壓(或差分電壓)的發展速率較慢(即發展速率較低)。字元線信號的脈衝寬度可考慮透過位元線的RC特性來控制。

第1A圖是本揭露一個實施例之記憶體裝置100的示意圖。第1B圖是第1A圖之記憶單元陣列110和感測放大器陣列160的示意圖。第2圖顯示了與差分位元線電壓發展和相關讀取餘裕有關之字元線信號和位元線信號的圖表。

根據一個實施例，參照第1A圖，記憶體裝置100包括記憶單元陣列110(包括多個記憶單元MC)、位址產生器120、時脈產生器130、字元線驅動器140、位元線選擇器150和感測放大器(sense amplifier；SA)陣列160。此記憶體裝置100被配置成產生具有可變脈衝寬度的字元線信號。

在某些實施例中，記憶體裝置100可以是或包含一或多個隨機存取記憶體(random-access memory；RAM)裝置(例如靜態RAM(SRAM)或動態RAM(DRAM)裝置)、唯讀記憶體(read only memory；ROM)裝置或類似裝置之一。在某些實施例中，每個記憶單元MC被配置成能夠在其中儲存位元資料，例如 '1' 或 '0'。

為了方便解釋，現在將使用SRAM記憶體的範例來描述一個實施例，其中多個記憶單元與多個位元線對耦接。在某些實施例中，記憶單元MC是一種六電晶體(6-transisor；6T)記憶單元，即包含六個電晶體。在某些實施例中，這些電晶體可以是場效電晶體(field effect transistors；FET)或其他類型的電晶體。在某些實施例中，記憶單元MC可能包含其他數量的電晶體。在某些實施例中，也可能使用其他類型的記憶單元。

記憶單元陣列110包括多個記憶單元MC，每個記憶單元MC連接在第一電源端180和第二電源端190之間。記憶單元MC的第一電源端180耦接到第一供應電壓(例如Vdd)，而第二電源端190則耦接到第二供應電壓(例如Vss)。在一實施例中，第二供應電壓低於第一供應電壓。在某些實施例中，第一供應電壓Vdd可以是0.3V、0.5V或其他適合的電壓，而第二供應電壓Vss可以是0V、-0.3V、-0.5V或其他適合的電壓。

位址產生器120根據輸入位址信號ADDR來確定列位址(用於確定啟動哪些字元線驅動器)。位址產生器120會將列位址信號RAS輸出給字元線驅動器140和時脈產生器130，並將行位址信號CAS輸出給位元線選擇器150。

時脈產生器130接收外部時脈信號CLK作為輸入。在一實施例中，外部時脈信號CLK從記憶體裝置100外部的程序輸入，用於同步使用記憶體裝置100的處理裝置中之各個元件。時脈產生器130根據外部時脈信號CLK和列位址信號RAS產生內部時脈信號CS(本文中也稱為內部時脈信號CKP)，詳細描述如下。

字元線驅動器140產生具有字元線脈衝寬度WPW的字元線信號WLS(參閱如第2圖)。字元線驅動器140根據記憶單元陣列110中之記憶單元MC的列位址(本文中也稱為字元線位址)，來控制字元線脈衝寬度WPW，與使用一致(uniform)的字元線信號脈衝寬度的方法相比，減少記憶體裝置100的功率消耗。

位元線選擇器150被配置為在讀取及/或寫入操作期間選擇位元線。位元線選擇器150包括或被配置作為讀取多工器(read mux)進行操作。為了讀取記憶單元MC(例如，第1B圖的記憶單元MC00)，位元線選擇器150會將位元線對(bit line (BL) pair)(例如，一對位元線與互補位元線(bit line bar)：BL0、BLB0)，該位元線對連接到要讀取的記憶單元MC(記憶單元MC00)，連接到一對讀取位元線(RBL/RBLB)(例如，一對讀取位元線/互補讀取位元線：RBL0、RBLB0)。接著，字元線驅動器140使用字元線信號WLS來驅動連接到記憶單元MC00的字元線(例如，字元線WL0)，字元線信號WLS具有根據記憶單元MC00的列位址所確定的字元線脈衝寬度WPW。

感測放大器陣列160接收感測放大器致能信號(sense amplifier enable；SAE)。感測放大器陣列160包括記憶單元陣列110所耦接的一組感測放大器(sense amplifier；SA)。感測放大器陣列160包括多個感測放大器SA，這些感測放大器SA配置成透過位元線選擇器150耦接至一相應的位元線對。感測放大器SA放大在位元線上所感測到的電壓差異。這個放大後的感測信號代表著每個對應記憶單元MC中儲存的資料(或位元)，並輸出到外部處理電路。

記憶單元陣列110包括按列和行排列成陣列的多個記憶單元MC。每個記憶單元MC具有指示其在陣列中位置的行位址和列位址。位址產生器120被配置為接收輸入位址信號ADDR，並產生與所選的記憶單元MC相對應的行位址信號CAS和列位址信號RAS。

時脈產生器130基於外部時脈信號CLK產生並輸出內部時脈信號CS。在實施例中，外部時脈信號CLK是從外部處理裝置(例如，處理器、系統時脈等)接收的。在實施例中，內部時脈信號CS具有與外部時脈信號CLK的振幅相對應的振幅。時脈產生器130從位址產生器120接收列位址信號RAS，並將內部時脈信號CS輸出到字元線驅動器140。如下面進一步詳細解釋的，時脈產生器130被配置為基於接收到的列位址信號RAS來設定內部時脈信號CS的脈衝寬度CPW。內部時脈信號CS具有根據記憶單元MC的列位址而變化的脈衝寬度CPW。

在記憶單元陣列110中，連接記憶單元MC與感測放大器陣列160中相應感測放大器的線路長度會因列而不同。也就是說，隨著感測放大器與記憶單元MC中特定列之間的距離增加，連接線路的長度也會增加。隨著線路長度的增加，線路的RC特性也會增加。因此，位元線BL上的位元線信號發展所需的時間會因位元線BL的長度而不同。

當使用單一、一致(即不變的)字元線信號脈衝寬度(例如，足夠長的字元線脈衝寬度WPW以確保距離其對應感測放大器最遠之那些記憶體單元MC的有效讀取餘裕)用於驅動具有短位元線BL的記憶單元MC時，記憶體可能會消耗過多的功率。根據實施例，透過基於記憶單元MC的列位址(其與特定字元線WL的相應位元線BL的長度有關)來調整(tailoring)字元線脈衝寬度WPW的長度(持續時間)，與使用一致(uniform)字元線信號之脈衝寬度的方法相比，降低了記憶體裝置100消耗的功率。下文將詳細描述此點。

在第1B圖中，記憶單元MCmn(例如MC01、MC02等)指的是位於(從第0行到第m行的)第m行和(從第0列到第n列的)第n列的記憶單元MC。因此，記憶單元MC01位於記憶單元陣列110的行COL0和列ROW1。在第1B圖中，列數較低的列比列數較高的列更靠近感測放大器陣列160，其中第3列是距離感測放大器陣列160最遠的列。在第1B圖的記憶單元陣列110中，記憶單元MC03比記憶單元MC00距離感測放大器陣列160中相應的感測放大器更遠。

每條字元線(WL0至WL3)連接到對應列(列ROW0至列ROW3)中的記憶單元MC。字元線驅動器140耦接至位址產生器120、時脈產生器130以及字元線(WL0至WL3)。字元線驅動器140接收列位址信號RAS，列位址信號RAS識別或對應於要讀取之記憶單元MC的字元線WL。字元線驅動器140被配置為接收由時脈產生器130產生並輸出的內部時脈信號CS，並使用內部時脈信號CS來產生用於特定字元線的字元線信號WLS。字元線信號WLS具有與內部時脈信號CS的脈衝寬度對應(例如，成比例或相同)的字元線脈衝寬度WPW。因為時脈產生器130從位址產生器120接收列位址信號RAS，所以時脈產生器130能夠產生內部時脈信號CS，且內部時脈信號CS具有由列位址信號RAS定址(addressed)之預定字元線WL的特定(tailored)脈衝寬度。根據列位址信號RAS定址(addressed)的字元線WL，由不同字元線脈衝寬度WPW的字元線信號WLS驅動，這些脈衝寬度根據內部時脈信號CS的不同脈衝寬度而定，而內部時脈信號CS取決於字元線WL的列位址信號RAS(即列位址)。

在第1A圖和第1B圖中，記憶體裝置100包括位元線對BL0、BLB0和位元線對BL1、BLB1，以及讀取位元線對RBL0、RBLB0和讀取位元線對RBL1、RBLB1。每對位元線對(BL0、BLB0；BL1、BLB1)都連接到一相應行(行COL0、行COL1)中的記憶單元MC。

位元線選擇器150耦接到位址產生器120，並進一步耦接在位元線對(BL0、BLB0；BL1、BLB1)和讀取位元線對(RBL0、RBLB0；RBL1、RBLB1)之間。位元線選擇器150被配置為接收行位址信號CAS，並將一讀取位元線對連接到一位元線對，從而透過位元線對將在記憶單元中所儲存的資料位元傳輸至讀取位元線對。

感測放大器陣列160包括一耦接到讀取位元線對(RBL0、RBLB0；RBL1、RBLB1)的感測放大器SA陣列。

在第1B圖中，以示例而言，每個字元線WL有兩個記憶單元MC。在其他實施例中，每個字元線WL可能包含其他數量的記憶單元MC(例如2048個、4096個、8192個等)。在第1B圖中，以示例而言，記憶體裝置100包括四列列ROW0至列ROW3和四條字元線WL0-WL3。在其他實施例中，可以使用其他數量的列及/或字元線(例如128條、256條、512條、1024條等)。在第1B圖中，以示例而言，記憶體裝置100包括兩行COL0、COL1。在其他實施例中，可以使用其他數量的行(例如16行、32行、64行等)。以第1A圖和第1B圖為例，包括兩對位元線對和兩對讀取位元線對。在其他實施例中，可以包括其他數量的位元線及/或讀取位元線對(例如16對、32對、64對等)。在其他實施例中，記憶體裝置100可能包括其他數量的記憶單元MC、列、行或字元線、位元線或位元線對、以及讀取位元線或讀取位元線對。

如上所述，信號線的長度會影響該信號線的RC特性，使得作為信號施加到這些線的電壓上升時間(rise time)和下降時間(fall time)可以根據記憶單元陣列110中記憶單元MC的列位置而不同。距離感測放大器陣列160最近的字元線WL上的記憶單元MC具有最短的上升時間和下降時間，因此可以在最短的時間內達到所需的讀取餘裕；而距離感測放大器陣列160最遠的字元線WL上的記憶單元MC則具有最長的上升時間和下降時間，因此需要最長的時間來達到所需的讀取餘裕。這些為了達到讀取餘裕而不同的電壓發展時間，被關連於記憶單元MC的列位址，並且字元線信號WLS的字元線脈衝寬度WPW根據電壓發展時間的這些差異而變化，使得相較於使用一致字元線信號脈衝寬度的方法記憶體裝置100的功率消耗可降低。

感測放大器陣列160相對於記憶單元陣列110定位，使得感測放大器與其相對應的記憶單元MC之間的距離隨著字元線WL(或字元線組)與感測放大器陣列160之間的距離增加，以已知或可預測的方式增加，例如線性增加。

在第1B圖中，列ROW0(例如，記憶單元MC00)中的記憶單元MC比列ROW1(例如，記憶單元MC01)中的記憶單元MC更靠近感測放大器陣列160。此外，列ROW2中的記憶單元MC(例如，記憶單元MC02)比列ROW3中的記憶單元MC(例如，記憶單元MC03)更靠近感測放大器陣列160，但比列ROW1中的記憶單元MC(例如，記憶單元MC01)距離感測放大器陣列160更遠。因此，在讀取操作中，記憶單元MC03的上升時間比記憶單元MC02的上升時間更長，記憶單元MC02的上升時間又比記憶單元MC01的上升時間更長，而記憶單元MC01的上升時間又長於記憶單元MC00的上升時間。施加於記憶單元MC02(以及記憶單元MC01、MC00)之字元線信號WLS的字元線脈衝寬度WPW比施加於記憶單元MC03之字元線信號WLS的字元線脈衝寬度WPW短，但仍然能達到相同的讀取餘裕。因此，與應用統一脈衝寬度在每條字元線WL的裝置相比，讀取記憶單元MC02(以及記憶單元MC01、MC00)時所消耗的功率有所降低。同樣地，相對於記憶單元MC03，讀取記憶單元MC02(以及記憶單元MC01、MC00)所需的時間縮短，從而降低了從讀取操作開始到有效資料可用時的整體平均時間。

第2圖顯示根據某一實施例，與不同列的記憶單元MC相耦接的位元線對BLs/BLBs所產生電壓差的圖表。

在第2圖中，字元線信號WLS的脈衝寬度隨著單一條字元線或字元線組而變化，同時保持位元線對BLs/BLBs上電壓的充分發展，以便準確讀取記憶單元陣列110中的所有記憶單元MC。

在第2圖中，將具有對應第一字元線脈衝寬度WPW1之第一脈衝202的字元線信號WLS施加於列ROW3中與記憶單元MC03對應的字元線WL。將具有較短持續時間(相對於第一字元線脈衝寬度WPW1)之第二字元線脈衝寬度WPW2中第二脈衝204的字元線信號WLS施加於列ROW0中與記憶單元MC00相對應的字元線WL。記憶單元MC00比記憶單元MC03更靠近感測放大器陣列。

時間a1、a2、b表示如下：時間a1和a2：字元線信號WLS之前緣(上升邊緣)和BLs/BLBs發展時的起始電壓差；時間b：字元線信號WLS之後緣(下降邊緣)和BLs/BLBs發展時的停止電壓差。時間b在時間上緊隨時間a1和a2。透過控制(特別是延遲)字元線信號脈衝的前緣(或上升邊緣)，第二字元線脈衝寬度WPW2相對於第一字元線脈衝寬度WPW1被縮短，使得第二脈衝204的前緣在相對於時間a1有所延遲之時間a2的情況下開始，從而使得第二脈衝204從時間a2到時間b的持續時間(例如第二字元線脈衝寬度WPW2)比第一脈衝202從時間a1到時間b的持續時間(例如第一字元線脈衝寬度WPW1)更短。

在第2圖中，根據時間a1、a2和b，顯示了字元線字元線脈衝寬度WPW的情況，這些時間'a1、a2和b位於脈衝的邊緣。在其他實施例中，定義字元線脈衝寬度WPW之週期的時間可能不同，例如，可能比第2圖中所示的位於前緣或後緣(或上升邊緣或下降邊緣)更早或更晚。

施加於記憶單元MC03的第一字元線脈衝寬度WPW1被控制為足夠大(即第一脈衝202足夠長)，使得位元線對BLs/BLBs上對應記憶單元MC03的發展電壓差212足以準確讀取記憶單元MC03中儲存的值。

另一方面，施加於記憶單元MC00之第二脈衝204的第二字元線脈衝寬度WPW2被控制得比第一字元線脈衝寬度WPW1更短。儘管如此，第二字元線脈衝寬度WPW2仍然足夠大(即第二脈衝204足夠長)，使得記憶單元MC00中位元線對BLs/BLBs上的發展電壓差214足以準確地讀取記憶單元MC00中儲存的值。

透過減少記憶單元MC00的字元線脈衝寬度WPW，意即將具有較短持續時間的第二脈衝204施加於記憶單元MC00，可以避免對記憶單元MC00產生實質上超過電壓差214的電壓差212，並節省了用於記憶單元MC00上將電壓差發展(developing)到電壓差212而消耗的功率216。

換句話說，如果使用第一字元線脈衝寬度WPW1來讀取記憶單元MC00(比記憶單元MC03更靠近感測放大器陣列160)，則電壓差會發展超過讀取記憶單元MC00所需的程度，因為字元線脈衝寬度WPW1比記憶單元MC00發展足以讀取的電壓差214所需的時間更長。

相對於使用對所有列都具有統一脈衝寬度的字元線信號WLS來讀取這些記憶單元MC00、MC01和MC02消耗大量功率，使用相應較短脈衝寬度的字元線信號WLS讀取記憶單元MC00、MC01和MC02，可以節省功率的消耗。

第3圖是根據一實施例顯示使用不同字元線脈衝寬度的被啟動之字元線的讀取餘裕圖表。

第3圖的情境通常對應到第2圖。

在第3圖中，情境(A1)表示與遠離感測放大器陣列的字元線WL3所連接之記憶單元MC的讀取操作。信號(A2)(字元線、感測放大器致能信號SAE和讀取餘裕(read margin；RM))對應於情境(A1)。同樣地，情境(B1)表示與靠近感測放大器陣列的字元線WL0連接之記憶單元MC的讀取操作。信號(B2)對應於情境(B1)。

在第3圖中，相對於用於讀取較遠的字元線WL3的字元線脈衝寬度，用於讀取較近的字元線WL0的字元線脈衝寬度較短。讀取字元線WL0所使用的較短字元線脈衝寬度，其前緣字元線WL0的位址而被延遲。字元線脈衝寬度會根據列位址進行調整，因此在讀取較遠的字元線WL3時(第3圖中的信號(A2))的操作時，字元線脈衝寬度較長，以彌補較長位元線在較遠的字元線WL3的讀取操作中所具有的較大物理性電阻和電容，而在讀取較近的字元線WL0時(第3圖中的信號(B2))的操作時，由於較短位元線具有較小的物理性電阻和電容，因此字元線脈衝寬度較短。

在第3圖中，當字元線脈衝寬度根據字元線的列位址變化時，較遠的字元線WL3的讀取餘裕RM(信號(A2))和較近的字元線WL0的讀取餘裕RM(信號(B2))之間的讀取餘裕RM幾乎沒有明顯差異。也就是說，開啟(activation)字元線WL導致較近的字元線WL0和較遠的字元線WL3具有相同的讀取餘裕RM。因為在讀取較近的字元線WL0的情境(B1)中，相對於讀取較遠的字元線WL3的情境(A1)中使用的字元線脈衝寬度，較近的字元線WL0的字元線脈衝寬度根據列位址而縮短了，因此較遠的字元線WL3和較近的字元線WL0的讀取餘裕RM大小大致相同。

基於情境(A1)中的較遠的字元線WL3和情境(B1)中的較近的字元線WL0的不同列位址而使用不同的字元線脈衝寬度的效果是：相對於用於讀取信號(A2)中之較遠的字元線WL3的功耗，降低了用於讀取信號(B2)中之較近的字元線WL0的功耗，從而降低了記憶體的整體功耗。

第4A圖和第4B圖是依據一實施例使用不同內部時脈信號來改變字元線脈衝寬度的連續塊狀圖及相應信號。

在這些塊狀圖中，將位址及外部時脈信號CLK輸入到時脈產生器中。在某些實施例中，該位址可以是外部位址、預解碼位址或類似的位址。根據位址及外部時脈信號CLK，時脈產生器產生並輸出一個內部時脈信號CKP(在第1圖中也稱為內部時脈信號CS)給字元線驅動器。字元線驅動器驅動記憶單元陣列中的字元線WL。該記憶單元陣列通過位元線對BL/BLB與位元線選擇器(也稱為讀取多工器(MUX)或簡稱為MUX)耦接。位元線選擇器將位元線對BL/BLB連接到讀取位元線對RBL/RBLB。因此，一個記憶單元MC(位於由字元線驅動器驅動的一列中)與感測放大器陣列中的一個感測放大器耦接，該感測放大器之後輸出從記憶單元MC所讀取的資料。

在相應的信號中，基於外部時脈信號CLK產生的內部時脈信號CKP具有根據位址信號所衍生的列位址所控制的脈衝寬度。詳細來說，相對於離感測放大器陣列較遠之列(或列組)的列位址，對於更靠近感測放大器陣列之列(或列組)的列位址，其內部時脈信號CKP的前緣(或上升邊緣)被調整為延遲(從而縮短脈衝寬度)。

接下來，字元線被具有脈衝寬度的信號驅動，該脈衝寬度取決於內部時脈信號CKP的脈衝寬度。因此，內部時脈信號CKP較長的脈衝寬度會導致字元線信號的脈衝寬度較長(用於驅動相對遠離感測放大器陣列的字元線)，而內部時脈信號CKP的脈衝寬度較短會導致字元線信號的脈衝寬度較短(用於驅動相對靠近感測放大器陣列的字元線)。延遲內部時脈信號的前緣(或上升邊緣)會延遲字元線信號的前緣(或上升邊緣)。

接下來，字元線信號相對較短或較長的脈衝寬度會導致位元線對BL/BLB(第4A圖)上的發展時間相對較短或較長，進而導致相比於字元線信號對所有列都具有相同脈衝寬度的情形，讀取位元線對RBL/RBLB(第4B圖)上的讀取餘裕更加一致(即相同或大致相同)。意即，根據字元線位址(或字元線組的位址)，讀取位元線對RBL/RBLB上的讀取餘裕被控制為相同的(或接近相同的值)。因此，對於相對靠近感測放大器陣列的字元線，其讀取餘裕被控制為與(或大致上與)相對遠離感測放大器陣列之字元線的讀取餘裕相同。這樣能在從記憶體讀取資料時節省功率，因為相對於字元線信號對所有列都具有相同脈衝寬度的方法，這樣做不會在讀取靠近感測放大器陣列之字元線上的記憶單元時過度發展電壓。

最後，輸入感測放大器致能信號SAE到感測放大器陣列以讀取記憶單元MC中的值，並從感測放大器陣列輸出該值。

在上述及隨後的描述中，描述了一些實施例，其中用於讀取相對靠近感測放大器SA之字元線WL的讀取餘裕RM與用於讀取相對遠離感測放大器SA之字元線WL的讀取餘裕RM被調整為相同。在其他實施例中，相對於在靠近感測放大器SA之字元線WL上使用較遠的字元線脈衝寬度WPW時獲得的讀取餘裕RM，讀取靠近感測放大器SA之字元線WL的讀取餘裕RM被調整為較小(而非相同)。

此外，在上述及隨後的描述中，描述了一些實施例，其中內部時脈信號CKP(或CS)的脈衝寬度CPW和字元線信號 WLS的字元線脈衝寬度WPW根據列進行變化。在其他實施例中，脈衝寬度CPW和字元線脈衝寬度WPW可能根據列組進行變化，例如，記憶單元陣列可以使用對應於兩個、四個、八個或類似列組的字元線脈衝寬度WPW來驅動。也就是說，在各種實施例中，記憶體中使用之不同字元線脈衝寬度WPW的數量可以是兩個、四個、八個或類似數量。

第5A圖是根據一實施例顯示了第1A圖中時脈產生器130的示意圖。

在第5A圖中，時脈產生器130包括時脈模組310和列位址解碼器330。時脈模組310接收輸入的外部時脈信號CLK。時脈模組310產生並輸出一個內部時脈信號CS，其時間控制取決於待讀取之記憶單元MC的列位址。具體來說，內部時脈信號CS的脈衝前緣的時間控制取決於待讀取的記憶單元MC的列位址。在實施例中，內部時脈信號CS的振幅對應於輸入的外部時脈信號CLK的振幅，例如與輸入的外部時脈信號CLK的振幅相同。時脈模組310設置為根據待讀取之記憶單元MC的列位址來變化或調整內部時脈信號CS的脈衝寬度CPW。

在第5A圖的示例中，列位址解碼器330接收列位址信號RAS，產生基於位址的子位址PCX(本文也稱作信號PCX)，並將這些基於位址的子位址PCX輸出到時脈模組310。

第5B圖是根據一實施例中感測放大器陣列160的示意圖。

感測放大器陣列160包括多個感測放大器SA。舉例來說，在第5B圖中，這兩個感測放大器SA對應於兩個記憶單元行(例如，第1B圖的行COL0、行COL1)。在其他實施例中，可能使用不同數量的感測放大器SA。在一實施例中，每個感測放大器SA被耦接到記憶單元的一行和感測放大器陣列160之間的每個位元線BL(或互補(complementary)的位元線對BL/BLB)，並且每個讀取位元線對(例如RBL0、RBLB0；RBL1、RBLB1)被耦接到感測放大器陣列160中相應的感測放大器SA。

在一實施例中，每個感測放大器SA設置為放大位元線對上的電壓差，以確保該電壓差足以準確表示相應記憶單元MC中資料的邏輯準位(例如0或1)。每個感測放大器SA進一步被配置為接收一個感測放大器致能信號SAE，該SAE定時致能放大作用，同時字元線為有效(asserted)並導致位元線電壓產生。感測放大器SA放大位元線上所感測到的電壓差。在某些實施例中，根據位元線是單一位元線還是互補位元線的不同，感測放大器SA是差動感測放大器；而在其他實施方式中，感測放大器SA可能是單一端感測放大器或其他類型的感測放大器。

第6圖是根據一實施例中記憶單元讀取操作方法 600的流程圖。

方法600參考第1A圖到第5圖以便易於理解。然而，方法600也適用於不同於第1A圖到第5圖的其他實施例。在方法600的讀取操作中，外部電路根據與記憶單元陣列中記憶單元所對應的讀取位址發出一讀取操作的請求。

在操作610中，位址產生器120接收一輸入位址信號ADDR，以產生要讀取之記憶單元的行位址信號和列位址信號(CAS, RAS)。位元線選擇器150接收行位址信號CAS，將讀取位元線對連接到位元線對。

接下來，在操作620中，時脈產生器130接收外部時脈信號CLK的輸入，並產生且輸出一內部時脈信號CS。在一實施例中，外部時脈信號CLK源自第一電源域所供電的外部電路，而內部時脈信號CS由基於記憶體裝置100之電源供應域的時脈產生器130來產生和輸出。在一實施例中，產生具有振幅的內部時脈信號CS，該振幅在第一電源電壓(例如，Vdd)位準和第二電源電壓(例如，Vss)位準之間擺動。

在操作630中，時脈產生器130接收列位址信號RAS，基於列位址信號RAS，時脈產生器130產生一內部時脈信號CS，內部時脈信號CS具有針對待讀取之記憶單元的預期字元線所調整的脈衝寬度CPW。字元線驅動器140接收具有自訂脈衝寬度CPW的內部時脈信號CS，並基於內部時脈信號CS的脈衝寬度CPW產生具有字元線脈衝寬度WPW的字元線信號WLS。此字元線脈衝寬度WPW被設計的足夠長，以便讓正在讀取的記憶單元所對應之讀取位元線上形成適當的讀取餘裕時間。

在操作640中，字元線驅動器140接收列位址信號RAS，以利用具有字元線脈衝寬度WPW的字元線信號WLS來驅動字元線，字元線脈衝寬度WPW會根據內部時脈信號CS的脈衝寬度CPW做調整，且該內部時脈信號CS的脈衝寬度CPW是基於列位址信號RAS調整的。在字元線的字元線信號WLS被致能時，對應的讀取位元線對產生與儲存在正在讀取之記憶單元中的值相對應的電壓差。

在操作650中，在字元線信號的後緣(或下降邊緣)上致能感測放大器致能信號SAE，導致感測出放大器SA放大電壓差，並使得記憶單元的內容在操作660中基於該電壓差而被感測。例如，如果超過閾值電壓，則在位元線上感測到位元值1，表示記憶單元中的位元值為1，並且如果電壓未超過閾值，則在位元線上感測到位元值為0。應理解的是，如果沒有經過適當的時間量，且相關電壓未能在位元線上發展，則讀取位元的準確度將會降低。然而，對於位元線信號的過度施加將導致電壓增長超過對記憶單元進行準確讀取所需的程度，因此在超過發展閾值電壓所需時間後，額外的電力被消耗掉，即浪費了電力。在某些實施例中，字元線信號的脈衝寬度被調整以適應每條字元線。在其他實施例中，字元線信號的脈衝寬度是針對多個字元線組進行調整的。

在操作660中，在讀取位元線對上感測儲存在記憶單元中的資料。隨後在操作670中，輸出從記憶單元所讀取的資料。

第7圖是根據一個實施例的字元線定址方案700的區塊圖。

在定址方案700中，記憶單元陣列包括由256個字元線驅動器702所驅動的256條字元線，如第7圖中標示的字元線WL＜0:255＞。256個字元線驅動器702中的每個字元線驅動器都使用一個八位元位址XA進行個別定址。這些256個字元線驅動器被組織成八組字元線驅動器組704(每組包括32個字元線驅動器702，用於驅動32條字元線)，每組字元線驅動器組704又分成八組字元線驅動器子組706。與特定字元線相關聯的每個記憶單元被認為與相應的感測放大器具有相同距離，因此對於與特定字元線相關聯的每個記憶單元來說，任何給定位元線的長度被認為是相同的。如第7圖所示，與同一字元線驅動器組704相關聯的每個記憶單元都被提供相同的字元線脈衝寬度WPW。

在定址方案700中，應用了一個預解碼規則來處理八位元位址XA(即XA＜0:7＞)，將八位元位址XA解析為三個子位址PAX、PBX和PCX，具體規則如下：XA＜0:1＞ → PAX＜0:3＞；XA＜2:4＞ → PBX＜0:7＞；以及XA＜5:7＞ → PCX＜0:7＞。八位元位址XA中的三個最高有效位元(即XA＜5:7＞)對應於八組字元線驅動器組704中的一組，其中每組由子位址PCX進行定址。每組字元線驅動器組704包括八個字元線驅動器子組706，每個字元線驅動器子組由八位元位址XA的第二組的三個最高有效位元解碼為子位址PBX八位元中的一位元。由子位址PBX定址的每個字元線驅動器子組706包括四個字元線驅動器702，每個字元線驅動器由八位元位址XA的兩個最低有效位元解碼為子位址PAX四位元中的一位元。因此，由子位址PCX定址的八組字元線驅動器組704中之每一者，包括32個字元線驅動器702，用於驅動32條字元線。此外，XA＜5:7＞ → PCX＜0:7＞ 將八位元位址XA的三個位元映射到子位址PCX的八個位元，而子位址PCX的每個位元對應於一個字元線驅動器組704，這些組具有相同的內部時脈之信號脈衝寬度CPW和相應的字元線脈衝寬度WPW。

在某些實施例中，子位址PCX(本文也稱作信號PCX)具有對應於八位元位址XA之三個最高有效位元(XA＜5:7＞)的8位元(PCX＜0:7＞)。例如，當XA＜5:7＞ = ＜000＞時，PCX＜0＞ = ＜00000001＞。在另一實施例中，當XA＜5:7＞ = ＜011＞時，PCX＜3＞ = ＜00001000＞。在另一實施例中，當XA＜5:7＞ = ＜101＞時，PCX＜5＞ = ＜00100000＞。在另一實施例中，當XA＜5:7＞ = ＜111＞時，PCX＜7＞ = ＜10000000＞。

第8圖是根據一個實施例中記憶體裝置的區塊圖。

在第8圖中，描述了一個記憶體裝置的組織方案，該記憶體裝置具有八個字元線驅動器組(例如，字元線驅動器組810、字元線驅動器組811，依此類推直到字元線驅動器組817)，每個字元線驅動器組(類似於字元線驅動器組704)都由子位址位元PCX＜0＞到子位址位元PCX＜7＞中的一位元進行定址。在其他實施例中，一個記憶體裝置被分配的字元線驅動器組數量可以多於或少於八個。每個字元線驅動器組810-817包括由子位址PBX、子位址PAX進行子定址的32條字元線，方式類似於顯示的定址方案700。

在每個字元線驅動器組810-817中，字元線驅動器804根據子位址位元PCX＜0＞到子位址位元PCX＜7＞中的一位元進行定址。與每個對應的子位址位元PCX＜0＞到子位址位元PCX＜7＞相關之每個字元線驅動器組810-817中的字元線組，按照子位址PCX遞增的順序，隨著讀取多工器(MUX)及感測放大器(SA)元件806的距離逐漸增加。也就是說，由子位址位元PCX＜0＞定址之字元線驅動器組810的字元線比由子位址位元PCX＜3＞定址之字元線驅動器組813的字元線更靠近MUX及SA元件806。因此，相比於由子位址位元PCX＜0＞、PCX＜1＞或PCX＜2＞定址之字元線驅動器組810-812的字元線，由子位址位元PCX＜3＞定址(並由子位址PBX和子位址PAX進行子定址)之字元線驅動器組813中的每條字元線，在MUX及SA元件806上需要更長的時間來發展讀取餘裕。

在某些實施例中，控制塊802接收外部輸入信號(例如外部時脈信號CLK或位址信號ADDR)，並產生內部時脈信號(例如內部時脈信號CS或內部時脈信號CKP)和感測放大器致能信號SAE。在這個例子中，控制塊802產生一個內部時脈信號CKP， 內部時脈信號CKP具有八種不同的脈衝寬度其中之一者(每種脈衝寬度與八個可由子位址PCX定址的字元線驅動器組810-817中的一者相關聯)。內部時脈信號CKP從控制塊802輸出到字元線驅動器804。字元線驅動器804根據內部時脈信號CKP的不同脈衝寬度CPW，從而根據正在被定址的不同字元線產生具有不同字元線脈衝寬度WPW的字元線信號WLS。字元線驅動器804將字元線信號WLS輸出到記憶單元陣列808。控制塊802被配置為在八個字元線驅動器組810-817中的每個中致能(assert)感測放大器致能信號SAE(例如，在字元線信號的後緣(下降邊緣)上致能感測放大器致能信號SAE)。感測放大器致能信號SAE從控制塊802輸出到MUX及SA元件806。MUX及SA元件806從記憶單元陣列808讀取資料。

第9圖顯示了根據一個實施例在記憶體裝置中驅動字元線所使用信號的圖表，而第10A圖和第10B圖是根據一個實施例的列位址衍生信號與內部時脈信號之間對應的區塊圖。為了簡單清晰地說明，第9圖僅舉例顯示了第10A圖和第10B圖中八種內部時脈信號及字元線脈衝寬度中的兩種。在其他實施例中，可能會使用其他數量的脈衝寬度(例如兩種、四種、八種等)。

在一個實施例中，外部時脈信號CLK是一個由外部衍生的時脈信號。內部時脈信號CKP是用於記憶體裝置操作控制的時脈信號，通常由合適的電路產生，例如由控制塊802、時脈產生器130或者字元線驅動器140內的電路產生。在一個實施例中，內部時脈信號CKP被用作上文描述的內部時脈信號CS。

在第9圖中，內部時脈信號CKP的前緣(或上升邊緣)是參照外部時脈信號CLK的前緣(或上升邊緣)產生的。內部時脈信號CKP的脈衝寬度CPW是透過列位址衍生的子位址PCX(例如，PCX＜0:7＞)來控制的(即，內部時脈信號的脈衝寬度CPW因此變短或變長)，相對於外部時脈信號CLK的時間(timing)，改變內部時脈信號CKP的前緣(或上升邊緣)。這些細節在第10A圖和第10B圖中會有更詳細的顯示。

字元線信號WLS的產生使得字元線信號WLS的前緣(或上升邊緣)是參照內部時脈信號CKP的前緣(或上升邊緣)產生的。因此，字元線信號WLS的字元線脈衝寬度WPW是透過列位址衍生的子位址PCX(例如，PCX＜0:7＞)來控制的(即，字元線脈衝寬度WPW因此變短或變長)。字元線信號WLS的後緣(或下降邊緣)對應於感測放大器致能信號SAE。

在一個實施例中，字元線信號WLS是根據內部時脈信號CKP產生的，因此字元線信號WLS的字元線脈衝寬度WPW是基於內部時脈信號CKP的脈衝寬度CPW來產生的。因此，除了由於傳播而可能產生的小變化外，在某些實施例中，字元線信號WLS的字元線脈衝寬度WPW與內部時脈信號CKP的脈衝寬度CPW是相同的。在其他實施例中，根據設計考量，相對於內部時脈信號CKP的脈衝寬度CPW可以添加延遲以改變字元線信號WLS的字元線脈衝寬度WPW。

參考第10A圖和第10B圖，內部時脈信號CKP的前緣根據子位址位元PCX＜0:7＞被控制相對於外部時脈信號CLK的前緣而延遲。在第10A圖和第10B圖中，子位址位元PCX＜7＞對應於內部時脈信號CKP的最長脈衝寬度(用於與感測放大器陣列最遠的字元線位址相對應)，而子位址位元PCX＜0＞則對應於內部時脈信號CKP的最短脈衝寬度(用於與感測放大器陣列最近的字元線位址相對應)。

在某些實施例中，子位址位元PCX＜0:7＞中的每個遞增/遞減(例如，PCX＜0＞ ＜–＞ PCX＜1＞，PCX＜1＞ ＜–＞ PCX＜2＞等)對應於統一(uniform)的內部時脈信號CKP的前緣時間遞增/遞減。在另一個實施例中，字元線驅動器組不具有統一數量的字元線驅動器，且時間的遞增/遞減也不是統一的。

在第10A圖中，為了清楚且易於說明，子位址位元PCX＜0:7＞中的每個位元都被提供給單獨的時脈電路。在某些實施例中，可能會使用單一時脈電路。

第11圖是根據一實施例之內部時脈信號產生器電路1100的示意圖，該內部時脈信號產生器電路1100產生具有可變脈衝寬度CPW的內部時脈信號CKP。

參考第11圖，內部時脈信號產生器電路1100產生內部時脈信號CKP，以具有根據記憶單元列位址所控制的脈衝寬度CPW，該記憶單元列位址被解碼為多個子位址PCX。可變內部時脈信號脈衝寬度產生器1110接收列位址衍生的子位址PCX，並輸出內部時脈信號CKP。可變內部時脈信號脈衝寬度產生器1110改變內部時脈信號CKP的前緣(或上升邊緣)的時間，從而控制內部時脈信號CKP的脈衝寬度CPW，其進而用於改變字元線信號WLS的前緣(或上升邊緣)的時間，從而控制字元線信號WLS的字元線脈衝寬度WPW，正如上文在第9圖中所述。

在一實施例中，內部時脈信號CKP被用作在第1圖中描述的內部時脈信號CS。在一實施例中，第1圖的時脈產生器130中包括內部時脈信號產生器電路1100。在一實施例中，第5A圖的時脈模組310中包括內部時脈信號產生器電路1100。在其他實施例中，字元線驅動器140或記憶體裝置100的其他元件中包括內部時脈信號產生器電路1100或類似的電路。

在內部時脈信號產生器電路1100中，可變內部時脈信號脈衝寬度產生器1110與信號GCKPB之鎖存區塊1130、第一電晶體1172和第二電晶體1174(串聯連接)之間的節點、以及第三電晶體1150的閘極耦接。內部時脈信號產生器電路1100還包括一個延遲元件1140，以及一個外部時脈信號CLK之控制模塊1120，延遲元件1140耦接在第三電晶體1150的一端與第四電晶體1160的閘極之間，外部時脈信號CLK之控制模塊1120耦接在第四電晶體1160的一端與第五電晶體1176的閘極之間，第五電晶體1176與第二電晶體1174以串聯連接。第二電晶體1174在其閘極接收外部時脈信號CLK。延遲元件1140被配置為延長信號GCKPB的脈衝寬度，進而也延長字元線信號WLS的字元線脈衝寬度WPW，以提供基本的字元線信號WLS脈衝寬度。

當外部時脈信號CLK的位準升高時，信號GCKPB的位準透過第二電晶體1174被拉低，第二電晶體1174透過第三電晶體1150和延遲元件1140使信號delay_out的位準升高，延遲元件1140關閉第四電晶體1160，從而使信號PCHB的位準升高。同時，當信號GCKPB的位準被拉低時，內部時脈信號CKP的位準經由內部時脈信號脈衝寬度產生器1110被拉高，產生內部時脈信號CKP的上升邊緣。當外部時脈信號CLK的位準拉低並且經由第一電晶體1172再次將信號GCKPB的位準拉高時，信號GCKPB透過內部時脈信號脈衝寬度產生器1110將內部時脈信號CKP的位準拉低，也就是產生了內部時脈信號CKP的下降邊緣。

現在將透過第12圖至第31圖來描述可變內部時脈信號脈衝寬度產生器1110的示例。

第12圖是根據一個實施例之可變內部時脈信號脈衝寬度產生器1110a的原理圖。

在第12圖中，可變內部時脈信號脈衝寬度產生器1110a接收來自列位址衍生的子位址位元PCX＜0:7＞以及內部信號GCKPB(見第11圖)，並輸出具有根據列位址衍生的子位址位元PCX＜0:7＞變化之脈衝寬度CPW的內部時脈信號CKP。

具體而言，在可變內部時脈信號脈衝寬度產生器1110a中，反相器1112、反相器1114和反相器1116分級耦接，其中反相器1112的輸出耦接至反相器1114的輸入，而反相器1114的輸出耦接至反相器1116的輸入。內部信號GCKPB輸入到反相器1112中，而內部時脈信號CKP從反相器1116輸出。在第12圖中，從反相器1114輸出到反相器1116的信號PRE_CKP，會根據列位址衍生的子位址位元PCX＜0:7＞而變化，子位址位元PCX＜0:7＞使用八個電晶體Ta0、Ta1、...、Ta7來控制反相器1114的一端與第二供應電壓Vss之間的連接。電晶體Ta0、Ta1、...、Ta7的閘極透過列位址衍生的子位址位元PCX＜0:7＞來控制。

在第12圖的實施例中，子位址位元PCX＜7＞對應內部時脈信號CKP具有最長的脈衝寬度CPW，而子位址位元PCX＜0＞對應內部時脈信號CKP具有最短的脈衝寬度CPW，如第10A圖和第10B圖所示。

在第12圖中，八組子位址位元PCX＜0:7＞(每組包括逐漸減少的子位址位元PCX＜0:7＞)被輸入到八個對應的邏輯反或閘(NOR)中。這八個NOR閘的輸出信號被輸入到對應的反相器中，這些反相器耦接至八個對應的電晶體Ta0、Ta1、...、Ta7的閘極。因此，第一組八個子位址位元PCX＜0:7＞被輸入到第一個NOR閘，第二組七個子位址位元PCX＜1:7＞被輸入到第二個NOR閘，第三組六個子位址位元PCX＜2:7＞被輸入到第三個NOR閘，依此類推，直到第八組只有一個子位址位元PCX＜7＞被輸入到第八個NOR閘。

對於子位址位元PCX＜0＞ = ＜00000001＞，第一個NOR閘(接收子位址位元PCX＜0:7＞的所有位元)輸出邏輯 '0'，該邏輯被反相器反相以導通電晶體Ta0。以相同的方式，對於子位址位元PCX＜0:7＞中的任何一個位元，電晶體Ta0都將被導通。

對於子位址位元PCX＜3＞ = ＜00001000＞，第一至第四個NOR閘(皆接收子位址位元PCX＜3＞)輸出邏輯 '0'，該邏輯'0'被相應的反相器反相以導通電晶體Ta0、Ta1、Ta2和Ta3。第五至第八個NOR閘不接收子位址位元PCX＜3＞。

對於子位址位元PCX＜5＞ = ＜00100000＞，第一至第六個NOR閘(皆接收子位址位元PCX＜5＞)輸出邏輯 '0'，該邏輯'0'被相應的反相器反相以導通電晶體Ta0、Ta1、Ta2、Ta3、Ta4和Ta5。

第八個NOR閘僅接收PCX＜7＞(＜10000000＞)，因此電晶體Ta7只會因為子位址位元PCX＜7＞而被導通。

因此，根據表1中的子位址位元PCX＜0:7＞來控制電晶體的導通：

	表 1
PCX＜0:7＞	On
PCX＜0＞ = ＜00000001＞	Ta0
PCX＜1＞ = ＜00000010＞	Ta0, Ta1
PCX＜2＞ = ＜00000100＞	Ta0, Ta1, Ta2
PCX＜3＞ = ＜00001000＞	Ta0, Ta1, Ta2, Ta3
PCX＜4＞ = ＜00010000＞	Ta0, Ta1, Ta2, Ta3, Ta4
PCX＜5＞ = ＜00100000＞	Ta0, Ta1, Ta2, Ta3, Ta4, Ta5
PCX＜6＞ = ＜01000000＞	Ta0, Ta1, Ta2, Ta3, Ta4, Ta5, Ta6
PCX＜7＞ = ＜10000000＞	Ta0, Ta1, Ta2, Ta3, Ta4, Ta5, Ta6, Ta7

在第12圖中，導通更多的電晶體Ta0、Ta1、...、Ta7會使信號PRE_CKP的斜率相對較陡峭，而導通較少的電晶體Ta0、Ta1、...、Ta7則使信號PRE_CKP的斜率相對較平緩(或不陡峭)。信號PRE_CKP的斜率更陡峭，會導致內部時脈信號CKP的前緣提前，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW會變得更長。反之，信號PRE_CKP的斜率較平緩(或較不陡峭)，導致內部時脈信號CKP的前緣較晚，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW會變得較短。

第13圖是根據一個實施例的可變內部時脈信號脈衝寬度產生器1110b的示意圖。

在第13圖中，與第12圖類似，可變內部時脈信號脈衝寬度產生器1110b接收來自列位址衍生的子位址位元PCX＜0:7＞和內部信號GCKPB，並輸出具有根據列位址衍生的子位址位元PCX＜0:7＞變化之脈衝寬度CPW的內部時脈信號CKP。同樣在第13圖中，與第12圖類似，八個電晶體Tb0、Tb1、...、Tb7控制反相器1114的一端與第二供應電壓Vss之間的連接。

另一方面，不同於第12圖，在第13圖沒有包含NOR閘和相應的反相器。相反的，子位址位元PCX＜0:7＞的每個位元都提供給相對應的電晶體Tb0、Tb1、...、Tb7。電晶體Tb0、Tb1、...、Tb7各自的尺寸不同，且尺寸逐漸增大(即電晶體Tb0最小，電晶體Tb7最大)。尺寸較大的電晶體使信號PRE_CKP的斜率相對較陡(或更陡)，而尺寸較小的電晶體使信號PRE_CKP的斜率相對較緩(或不那麼陡)。

在第13圖中，導通一個尺寸較大的電晶體使得信號PRE_CKP的斜率相對較陡(或更陡)，而導通一個尺寸較小的電晶體使得信號PRE_CKP的斜率相對較緩(或不那麼陡)。信號PRE_CKP的斜率更陡(或更陡)會導致內部時脈信號CKP的前緣提前，進而導致內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW變長。相反地，信號PRE_CKP的斜率較緩(或不那麼陡)會導致內部時脈信號CKP的前緣延遲，進而導致內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW變短。

在某些實施例中，電晶體的不同尺寸指的是電晶體不同的寬度與長度(W/L)比例。在某些實施例中，電晶體的不同尺寸指的是電晶體不同的通道電阻及/或閘極電容。在某些實施例中，電晶體的不同尺寸指的是當啟動時電晶體不同的電流(current flow)。

第14圖是可變內部時脈信號脈衝寬度產生器1110a和1110b(見第12圖和第13圖)相應的信號GCKPB、PRE_CKP及CKP的圖表。

在第14圖中，子位址位元PCX＜7＞對應內部時脈信號CKP時具有最長脈衝寬度，而子位址位元PCX＜0＞對應內部時脈信號CKP時具有最短脈衝寬度，如第10A圖和第10B圖所示。內部時脈信號CKP的前緣(或上升邊緣)的時間點，取決於信號PRE_CKP的斜率是較陡峭或較平緩，該斜率由第12圖中的電晶體Ta0、Ta1、...、Ta7控制，或者由第13圖中的電晶體Tb0、Tb1、...、Tb7控制。例如，子位址位元PCX＜7＞對應於信號PRE_CKP中最陡的斜率，這是因為在第12圖中所有電晶體Ta0、Ta1、...、Ta7都被導通，且在第13圖中最大的電晶體Tb7也被導通的緣故。

在某些實施例中，利用可變內部時脈信號脈衝寬度產生器1110，透過信號PRE_CKP之前緣斜率的陡峭程度(或控制信號POST_GCKPB之前緣斜率的陡峭程度，如下所示)來控制內部時脈信號CKP的脈衝寬度CPW變長或變短。在其他實施例中，內部時脈信號產生器電路1100的另一個元件或其他元件(可以是代替或加上可變內部時脈信號脈衝寬度產生器1110)是根據列位址或從列位址衍生的子位址來進行控制。

第15圖顯示了根據某一實施例的可變內部時脈信號脈衝寬度產生器1110c的原理圖。

在第15圖中，可變內部時脈信號脈衝寬度產生器1110c接收來自列位址衍生的子位址位元PCX＜0:7＞和內部信號GCKPB，並輸出具有根據列位址衍生的子位址位元PCX＜0:7＞而變化之脈衝寬度CPW的內部時脈信號CKP。

具體來說，在可變內部時脈信號脈衝寬度產生器1110c中，反相器1112、1114和1116被分級耦接，其中反相器1112的輸出與反相器1114的輸入耦接，反相器1114的輸出與反相器1116的輸入耦接。內部信號GCKPB輸入到反相器1112，而內部時脈信號CKP從反相器1116輸出。

在第15圖中，從反相器1112輸出到反相器1114的信號POST_GCKPB，會根據列位址衍生的子位址位元PCX＜0:7＞而變化，列位址衍生的子位址位元PCX＜0:7＞使用控制反相器1112一端與第一供電電壓Vdd之間連接的八個電晶體Tc0、Tc1、...、Tc7。電晶體Tc0、Tc1、...、Tc7的閘極使用來自列位址衍生的子位址位元PCX＜0:7＞來控制，因此子位址位元PCX＜7＞對應到具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應到具有最短脈衝寬度的內部時脈信號CKP。

在第15圖中，導通較多數量的電晶體Tc0、Tc1、...、Tc7會使信號POST_GCKPB的斜率相對較陡(或更陡)，而導通較少數量的電晶體Tc0、Tc1、...、Tc7會使信號POST_GCKPB的斜率相對較緩(或不那麼陡)。信號POST_GCKPB的斜率更陡(或更陡)會導致內部時脈信號CKP的前緣提前，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW都會變長。相反地，信號POST_GCKPB的斜率較緩(或不那麼陡)會導致內部時脈信號CKP的前緣較晚，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW都會變短。

第16圖顯示了根據某一實施例的可變內部時脈信號脈衝寬度產生器1110d的原理圖。

在第16圖中，可變內部時脈信號脈衝寬度產生器1110d接收來自列位址衍生的子位址位元PCX＜0:7＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:7＞而變化之內部時脈信號CKP的脈衝寬度。在第16圖中，與第15圖相同，八個電晶體Td0、Td1、...、Td7控制著反相器1112一端與第一供應電壓Vdd之間的連接。

在第16圖中，不包括NOR閘和相應的反相器。相反地，子位址位元PCX＜0:7＞中的每個位元被提供給相對應電晶體Td0、Td1、...、Td7中的一個。電晶體Td0、Td1、...、Td7各自大小不同，且尺寸逐漸增大(即電晶體Td0最小，電晶體Td7最大)，尺寸較大的電晶體使得信號POST_GCKPB的斜率相對較陡(或更陡)，而尺寸較小的電晶體使得信號POST_GCKPB的斜率相對較緩(或不那麼陡)。信號POST_GCKPB的斜率更陡(或更陡)會導致內部時脈信號CKP的前緣提早，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW都會變長。相反地，信號POST_GCKPB的斜率較緩(或不那麼陡)會導致內部時脈信號CKP的前緣較晚，因此內部時脈信號的脈衝寬度CPW和字元線信號WLS的字元線脈衝寬度WPW都會變短。

第17圖顯示了與第15圖和第16圖中的可變內部時脈信號脈衝寬度產生器1110c和1110d相對應的信號GCKPB、POST_GCKPB和CKP的圖表。

在第17圖中，子位址位元PCX＜7＞對應具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應具有最短脈衝寬度的內部時脈信號CKP。內部時脈信號CKP的前緣(或上升邊緣)的時間取決於信號POST_GCKPB的斜率是較陡或較緩，這由第15圖中的電晶體Tc0、Tc1、...、Tc7或第16圖中的電晶體Tc0、Tc1、...、Tc7所控制。例如，子位址位元PCX＜7＞對應於信號POST_GCKPB中最陡的斜率。

第18圖是根據某一實施例中記憶體裝置的區塊圖。

在第18圖中，描述了一種記憶體裝置的組織方案，該記憶體裝置具有四個字元線驅動器組1810-1813，每個驅動器組由子位址位元PCX＜0＞到子位址位元PCX＜3＞的一位元所定址。與子位址位元PCX＜0＞到子位址位元PCX＜3＞中每個位址位元相關聯之字元線驅動器組1810-1813的每組字元線，以子位址PCX的遞增順序與多工器(MUX)及感測放大器(SA)元件1806的距離越來越遠。也就是說，由子位址位元PCX＜0＞控制的字元線驅動器組1810的字元線比由子位址位元PCX＜3＞控制的字元線驅動器組1813的字元線更靠近MUX及SA元件1806。因此，被子位址位元PCX＜3＞控制的字元線驅動器組1813中的各字元線，在MUX及SA元件1806處發展讀取餘裕的時間比被子位址位元PCX＜0＞、子位址位元PCX＜1＞或子位址位元PCX＜2＞控制的字元線驅動器組1810-1812的字元線要長。

在某些實施例中，控制塊1802接收外部輸入信號(例如外部時脈信號CLK或位址信號ADDR)，並產生內部時脈信號(例如內部時脈信號CS或內部時脈信號CKP)和感測放大器致能信號SAE。在這個例子中，控制塊1802產生具有四種不同脈衝寬度之一的內部時脈信號CKP(每種脈衝寬度與子位址PCX可定址組1810-1813中的一組相關聯)。內部時脈信號CKP從控制塊1802輸出到字元線驅動器1804。字元線驅動器1804根據內部時脈信號CKP的不同脈衝寬度，從而根據所定址的不同字元線WL，產生不同脈衝寬度的字元線信號WLS。字元線驅動器1804將字元線信號WLS輸出到記憶單元陣列1808。控制塊1802配置為在每組1810-1813相關聯字元線信號的後緣(或下降邊緣)上有效(assert)感測放大器致能信號SAE(例如通過在字元線信號的後緣(或下降邊緣)有效(assert)感測放大器致能信號SAE)。感測放大器致能信號SAE從控制塊1802輸出到MUX及SA元件1806，MUX及SA元件1806從記憶單元陣列1808中讀取資料。

第19圖是根據某一實施例的可變內部時脈信號脈衝寬度產生器1110e的原理圖。

在第19圖中，可變內部時脈信號脈衝寬度產生器1110e接收來自列位址衍生的子位址位元PCX＜0:3＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:3＞而變化之內部時脈信號CKP的脈衝寬度。

詳細來說，在可變內部時脈信號脈衝寬度產生器1110e中，反相器1112、1114和1116被分級耦接，其中反相器1112的輸出與反相器1114的輸入耦接，反相器1114的輸出與反相器1116的輸入耦接。內部信號GCKPB輸入到反相器1112，而內部時脈信號CKP從反相器1116輸出。

在第19圖中，從反相器1114輸出到反相器1116的信號PRE_CKP，會根據列位址衍生的子位址位元PCX＜0:3＞而變化，而列位址衍生的子位址位元PCX＜0:3＞使用四個電晶體Te0、Te1、Te2、Te3來控制反相器1114的一端與第二供應電壓Vss之間的連接。電晶體Te0、Te1、Te2、Te3的閘極使用類似於上文描述的方式，根據列位址衍生的子位址位元PCX＜0:3＞來控制，類似於與第12圖相關的方式。因此，子位址位元PCX＜3＞對應具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應具有最短脈衝寬度的內部時脈信號CKP。

第20圖是根據某一實施例的可變內部時脈信號脈衝寬度產生器1110f的原理圖。

在第20圖中，可變內部時脈信號脈衝寬度產生器1110f接收來自列位址衍生的子位址位元PCX＜0:3＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:3＞而變化之內部時脈信號CKP的脈衝寬度。同樣在第20圖中，與第19圖類似，四個電晶體Tf0、Tf1、Tf2、Tf3控制著反相器1114的一端與第二供應電壓Vss之間的連接。

在第20圖中，不包括NOR閘和相應的反相器。相反地，子位址位元PCX＜0:3＞中的每個位元被提供給相對應的電晶體Tf0、Tf1、Tf2、Tf3中的一個。電晶體Tf0、Tf1、Tf2、Tf3各自大小不同，尺寸逐漸增大。也就是說，電晶體Tf0最小，而電晶體Tf3最大。

第21圖顯示了與第19圖和第20圖中可變內部時脈信號脈衝寬度產生器1110e和1110f相對應的信號GCKPB、PRE_CKP和CKP的圖表。

在第21圖中，子位址位元PCX＜3＞對應具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應具有最短脈衝寬度的內部時脈信號CKP。內部時脈信號CKP的前緣(或上升邊緣)的時間取決於信號PRE_CKP的斜率是較陡或較緩，這由第19圖中的電晶體Te0、Te1、Te2、Te3或第20圖中的電晶體Tf0、Tf1、Tf2、Tf3來控制。例如，子位址位元PCX＜3＞對應於信號PRE_CKP的最陡斜率。

第22圖是根據某一實施例之可變內部時脈信號脈衝寬度產生器1110g的原理圖。

在第22圖中，可變內部時脈信號脈衝寬度產生器1110g接收來自列位址衍生的子位址位元PCX＜0:3＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:3＞而變化之內部時脈信號CKP的脈衝寬度。

詳細來說，在可變內部時脈信號脈衝寬度產生器1110g中，反相器1112、1114和1116被分級耦接，其中反相器1112的輸出與反相器1114的輸入耦接，而反相器1114的輸出與反相器1116的輸入耦接。內部信號GCKPB輸入到反相器1112，而內部時脈信號CKP從反相器1116輸出。

在第22圖中，從反相器1112輸出到反相器1114的信號POST_GCKPB，會根據列位址衍生的子位址位元PCX＜0:3＞而變化，列位址衍生的子位址位元PCX＜0:3＞使用四個電晶體Tg0、Tg1、Tg2、Tg3來控制反相器1112的一端與第一供應電壓Vdd之間的連接。電晶體Tg0、Tg1、Tg2、Tg3的閘極使用類似於上文描述的方式，根據列位址衍生的子位址位元PCX＜0:3＞來控制，類似於第12圖的方式。因此，子位址位元PCX＜3＞對應具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應具有最短脈衝寬度的內部時脈信號CKP。

第23圖是根據某一實施例之可變內部時脈信號脈衝寬度產生器1110h的原理圖。

在第23圖中，可變內部時脈信號脈衝寬度產生器1110h接收來自列位址衍生的子位址位元PCX＜0:3＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:3＞而變化之內部時脈信號CKP的脈衝寬度。同樣在第23圖中，與第22圖類似，四個電晶體Th0、Th1、Th2、Th3控制反相器1112的一端與第一供應電壓Vdd之間的連接。

在第23圖中，不包含NOR閘和相應的反相器。相反地，子位址位元PCX＜0:3＞中的每個位元被提供給相對應的電晶體Th0、Th1、Th2、Th3中的一個。這些電晶體Th0、Th1、Th2、Th3各自大小不同，尺寸逐漸增大。也就是說，電晶體Th0最小，而電晶體Th3最大。

第24圖是信號GCKPB、POST_GCKPB和CKP 的圖表，對應於第22圖和第23圖中可變內部時脈信號脈衝寬度產生器1110g和1110h。

在第24圖中，子位址位元PCX＜3＞對應內部時脈信號CKP具有最長的脈衝寬度，而子位址位元PCX＜0＞對應內部時脈信號CKP具有最短的脈衝寬度。內部時脈信號CKP的前緣(或上升邊緣)的時間取決於信號POST_GCKPB的陡峭斜率或平緩斜率，這由第22圖中的電晶體Tg0、Tg1、Tg2、Tg3或第23圖中的電晶體Th0、Th1、Th2、Th3來控制。例如，子位址位元PCX＜3＞對應於POST_GCKPB信號的最陡峭斜率。

第25圖是根據某一實施例之記憶體裝置的區塊圖。

在第25圖中，描述了一種記憶體裝置的組織方案，該記憶體裝置具有兩個字元線驅動器組2510-2511，例如，每個字元線驅動器組根據子位址位元PCX＜0＞到子位址位元PCX＜1＞的一位元所定址。與每個子位址位元PCX＜0＞到PCX＜1＞相關聯之字元線驅動器組2510-2511中的每組字元線，以子位址PCX的遞增順序與多工器(MUX)和感測放大器(SA)元件2506的距離越來越遠。也就是說，由子位址位元PCX＜0＞進行定址之字元線驅動器組2510中的字元線，與MUX及SA元件2506距離較近，相比之下，由子位址位元PCX＜1＞進行定址之字元線驅動器組2511中的字元線則與MUX及SA元件2506的距離較遠。因此，每個由子位址位元PCX＜1＞定址之字元線驅動器組2511中的各字元線，比由子位址位元PCX＜0＞定址之字元線驅動器組2510中的字元線，在MUX及SA元件2506上發展讀取餘裕所需的時間更長。

在一個實施例中，控制塊2502接收外部輸入信號(例如外部時脈信號CLK或位址信號ADDR)，並產生內部時脈信號(例如內部時脈信號CS或內部時脈信號CKP)和感測放大器致能信號SAE。在這個例子中，控制塊2502產生一個內部時脈信號CKP，內部時脈信號CKP具有兩種不同的脈衝寬度之中的一個(每種不同的脈衝寬度與兩個可定址的子位址PCX位址組2510-2511中的每個相關聯)。內部時脈信號CKP從控制塊2502輸出到字元線驅動器2504。字元線驅動器2504根據內部時脈信號CKP的不同脈衝寬度，從而根據所定址的不同字元線WL，產生具有不同字元線脈衝寬度WPW的字元線信號WLS。字元線驅動器2504將字元線信號WLS輸出到記憶單元陣列2508。控制塊2502被配置為在每組相關聯的位址組2510-2511中致能感測放大器致能信號SAE(例如，透過致能感測放大器啟致能信號SAE在字元線信號WLS的後緣(或下降邊緣))。感測放大器致能信號SAE從控制塊2502輸出到MUX及SA元件2506。MUX及SA元件2506從記憶單元陣列2508中讀取資料。

根據一個實施例，第26圖是可變內部時脈信號脈衝寬度產生器1110i的示意圖。

在第26圖中，可變內部時脈信號脈衝寬度產生器1110i接收來自列位址衍生的子位址位元PCX＜0:1＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:1＞而變化之內部時脈信號CKP的脈衝寬度。

具體而言，在可變內部時脈信號脈衝寬度產生器1110i中，反相器1112、1114和1116被分級耦接，其中反相器1112的輸出與反相器1114的輸入耦接，而反相器1114的輸出與反相器1116的輸入耦接。內部信號GCKPB輸入到反相器1112，內部時脈信號CKP從反相器1116輸出。

在第26圖中，從反相器1114輸出到反相器1116的信號PRE_CKP，會根據列位址衍生的子位址位元PCX＜0:1＞變化，而列位址衍生子位址位元PCX＜0:1＞透過兩個電晶體Ti0和Ti1來控制反相器1114的一端和第二供應電壓Vss之間的連接。電晶體Ti0和Ti1的閘極使用根據列位址衍生的子位址位元PCX＜0:3＞來控制，類似於第12圖的方式。因此，子位址位元PCX＜1＞對應於具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞則對應於具有最短脈衝寬度的內部時脈信號CKP。

根據一個實施例，第27圖是可變內部時脈信號脈衝寬度產生器1110j的示意圖。

在第27圖中，可變內部時脈信號脈衝寬度產生器1110j接收來自列位址衍生的子位址位元PCX＜0:1＞和內部信號GCKPB，並輸出具有根據列位址衍生的子位址位元PCX＜0:1＞而變化之內部時脈信號CKP的脈衝寬度。同樣在第27圖中，與第26圖中的方式相同，兩個電晶體Tj0、Tj1控制反相器1114的一端與第二供應電壓Vss之間的連接。

在第27圖中，沒有包含NOR閘及其相應的反相器。相反地，子位址位元PCX＜0:1＞中的每個位元都提供給相對應電晶體Tj0、Tj1中的一個。電晶體Tj0、Tj1的大小各不相同，且尺寸逐漸增大。也就是說，電晶體Tj0最小，而電晶體Tj1最大。

第28圖顯示了與第26圖和第27圖中的可變內部時脈信號脈衝寬度產生器1110i和1110j相對應之信號GCKPB、信號PRE_CKP和信號CKP的圖表。

在第28圖中，子位址位元PCX＜1＞對應於具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞對應於具有最短脈衝寬度的內部時脈信號CKP。內部時脈信號CKP的前緣(或上升邊緣)的時間取決於信號PRE_CKP的斜率是更陡峭或更平緩，而這由第26圖中的電晶體Ti0、Ti1或第27圖中的電晶體Tj0、Tj1所控制。例如，子位址位元PCX＜1＞對應於信號PRE_CKP最陡的斜率。

根據一個實施例，第29圖是可變內部時脈信號脈衝寬度產生器1110k的示意圖。

在第29圖中，可變內部時脈信號脈衝寬度產生器1110k接收來自列位址衍生的子位址位元PCX＜0:1＞和內部信號GCKPB，並輸出具有根據列位址衍生的子位址位元PCX＜0:1＞而變化之內部時脈信號CKP的脈衝寬度。

具體而言，在可變內部時脈信號脈衝寬度產生器1110k中，反相器1112、1114和1116被分級耦接，其中反相器1112的輸出與反相器1114的輸入耦接，反相器1114的輸出與反相器1116的輸入耦接。內部信號GCKPB輸入到反相器1112，內部時脈信號CKP從反相器1116輸出。

在第29圖中，從反相器1112輸出到反相器1114的信號POST_GCKPB，會根據列位址衍生的子位址位元PCX＜0:1＞變化，而列位址衍生子位址位元PCX＜0:1＞透過兩個電晶體Tk0和Tk1來控制反相器1112的一端和第一供應電壓Vdd之間的連接。電晶體Tk0和Tk1的閘極使用根據列位址衍生的子位址位元PCX＜0:1＞來控制，類似於第12圖的方式。因此，子位址位元PCX＜1＞對應於具有最長脈衝寬度的內部時脈信號CKP，而子位址位元PCX＜0＞則對應於具有最短脈衝寬度的內部時脈信號CKP。

第30圖是根據一個實施例的可變內部時脈信號脈衝寬度產生器1110l的示意圖。

在第30圖中，可變內部時脈信號脈衝寬度產生器1110l接收來自列位址衍生的子位址位元PCX＜0:1＞和內部信號GCKPB，並輸出具有根據列位址衍生子位址位元PCX＜0:1＞變化之內部時脈信號CKP的脈衝寬度。同樣在第30圖中，與第29圖中的方式相同，兩個電晶體Tl0、Tl1控制反相器1112的一端與第一供應電壓Vdd之間的連接。

在第30圖中，不包括NOR閘及其相應的反相器。相反地，子位址位元PCX＜0:1＞中的每個位元被提供給相對應的電晶體Tl0、Tl1中的一個。電晶體Tl0、Tl1的大小各不相同，且尺寸逐漸增大。也就是說，電晶體Tl0是最小的，而電晶體Tl1是最大的。

第31圖是第29圖和第30圖中可變內部時脈信號脈衝寬度產生器1110k和1110l對應之信號GCKPB、信號POST_GCKPB和信號CKP的圖表。

在第31圖中，子位址位元PCX＜1＞對應於脈衝寬度最長的內部時脈信號CKP，而子位址位元PCX＜0＞對應於脈衝寬度最短的內部時脈信號CKP。內部時脈信號CKP的前緣(或上升邊緣)的時間取決於信號POST_GCKPB的斜率較陡峭或較平緩，而這由第29圖中的電晶體Tk0、Tk1或第30圖中的電晶體Tl0、Tl1所控制。例如，子位址位元PCX＜1＞對應於信號POST_GCKPB的最陡峭斜率。

在這裡描述的某些實施例中，信號(或信號脈衝)的前緣被稱為上升邊緣。在其他實施例中，信號的前緣是下降邊緣。同樣地，在這裡描述的某些實施例中，信號(或信號脈衝)的後緣被稱為下降邊緣。在其他實施例中，信號的後緣是上升邊緣。

根據某些實施例，驅動記憶單元的字元線被具有脈衝寬度或週期(period)的字元線所驅動，該脈衝寬度或週期是根據記憶單元的列位址所控制或調整的，以在較長或較短的時間內形成位元線電壓或讀取餘裕。透過對靠近感測放大器的字元線，使用具有相對較窄的脈衝寬度來驅動記憶單元的字元線，相對於不論距離，對所有字元線使用固定、較長的脈衝寬度，可以節省功率。

在一實施例中，一記憶體裝置包括一個記憶單元陣列，其中包括與第一字元線耦接的第一記憶單元和與第二字元線耦接的第二記憶單元；以及與記憶單元陣列耦接的字元線驅動器，該字元線驅動器被配置為使用具有脈衝的字元線信號驅動第一字元線和第二字元線。相對於施加在該第二字元線之該字元線信號，施加在該第一字元線之該字元線信號之該脈衝的一前緣被延遲。

在某些實施例中，字元線信號的脈衝具有脈衝寬度，並且相對於施加於第二字元線的字元線信號，施加於第一字元線之字元線信號的脈衝寬度較短。

在某些實施例中，記憶體裝置更包括感測放大器陣列，感測放大器陣列被配置為從第一記憶單元和第二記憶單元讀取資料，其中從第一字元線到感測放大器陣列的距離為第一距離；從第二字元線到感測放大器陣列的距離為第二距離；第一距離小於第二距離。

在某些實施例中，記憶體裝置更包括第一感測放大器及第一位元線，第一位元線將第一感測放大器耦接至第一記憶單元；以及第二感測放大器及第二位元線，第二位元線將第二感測放大器耦接至第二記憶單元，其中第一位元線從第一感測放大器到第一記憶單元的長度為第一距離；第二位元線從第二感測放大器到第二記憶單元的長度為第二距離；第一距離小於第二距離。

在某些實施例中，記憶體裝置更包括時脈產生器，時脈產生器被配置為產生具有可變脈衝寬度的內部時脈信號，該內部時脈信號的可變脈衝寬度藉由根據列位址改變內部時脈信號之前緣的時間而變化。

在某些實施例中，施加於第一字元線之字元線信號的脈衝比施加於第二字元線之字元線信號的脈衝短。在某些實施例中，第一記憶單元的第一讀取餘裕與第二記憶單元的第二讀取餘裕大致相同。

在一實施例中，一記憶體裝置被配置為執行記憶單元的讀取操作，其中用於讀取記憶單元之字元線信號脈衝的前緣時間取決於該記憶單元的列位址。

在某些實施例中，記憶體裝置更包括第二記憶單元，以及感測放大器陣列，感測放大器陣列被配置為從第一記憶單元與第二記憶單元中讀取資料，其中第一記憶單元耦接至第一字元線，第二記憶單元耦接至第二字元線，第一字元線到感測放大器陣列的距離為第一距離，第二字元線到感測放大器陣列的距離為第二距離，且第二距離大於第一距離，字元線信號之脈衝具有寬度，以及相對於施加在第一字元線之字元線信號，施加在第二字元線之字元線信號的脈衝的寬度較大。在某些實施例中，施加在第二字元線之字元線信號的脈衝的前緣並無延遲。

在某些實施例中，記憶體裝置更包括時脈產生器，時脈產生器被配置為產生內部時脈信號，時脈產生器被配置為接收代表第一記憶單元之列位址的位址信號與第二記憶單元之列位址的位址信號，並產生具有脈衝的內部時脈信號，相對於第二記憶單元所對應的列位址，內部時脈信號的脈衝之前緣根據第一記憶單元所對應的列位址而延遲。在某些實施例中，時脈產生器接收具有脈衝的外部時脈信號，以及相對於第二記憶單元所對應的列位址，第一記憶單元所對應的列位址的內部時脈信號之脈衝的前緣會相對於外部時脈信號之脈衝的前緣被延遲。

在某些實施例中，記憶體裝置更包括記憶單元陣列，包括第一記憶單元與第二記憶單元，以及字元線驅動器耦接至記憶單元陣列，其中第一記憶單元耦接至第一字元線；第二記憶單元耦接至第二字元線；字元線驅動器被配置為利用字元線信號驅動第一字元線與第二字元線，以及相對於施加在第二字元線之字元線信號，施加在第一字元線之字元線信號之脈衝的前緣被延遲。在某些實施例中，第一記憶單元的第一讀取餘裕與第二記憶單元的第二讀取餘裕大致相同。

在一實施例中，操作記憶體的方法包括產生具有第一字元線信號脈衝的第一字元線信號，該第一字元線信號脈衝具有第一字元線信號脈衝寬度，並將第一字元線信號施加於記憶單元陣列中的第一記憶單元；並產生具有第二字元線信號脈衝的第二字元線信號，該第二字元線信號脈衝具有第二字元線信號脈衝寬度，並將第二字元線信號施加於記憶單元陣列中的第二記憶單元，其中第一字元線信號的產生包括將第一字元線信號脈衝的前緣相對於第二字元線信號脈衝的前緣延遲。

在某些實施例中，第一字元線信號脈衝寬度短於第二字元線信號脈衝寬度。

在某些實施例中，操作記憶體的方法更包括使用感測放大器陣列從第一記憶單元與第二記憶單元讀取資料，其中：第一字元線到感測放大器陣列的距離為第一距離，第二字元線到感測放大器陣列的距離為第二距離，第一距離小於第二距離；從第一記憶單元與第二記憶單元讀取資料的操作包括：在第一經過時間結束後結束對第一記憶單元的讀取操作，以及在第二經過時間結束後結束對第二記憶單元的讀取操作，其中第一經過時間短於第二經過時間。在某些實施例中，操作記憶體的方法更包括使用具有第一感測放大器致能信號脈衝的第一感測放大器致能信號驅動感測放大器陣列，以讀取第一記憶單元；以及使用具有第二感測放大器致能信號脈衝的第二感測放大器致能信號驅動感測放大器陣列，以讀取第二記憶單元，其中第一經過時間是從第一字元線信號脈衝的前緣到第一感測放大器致能信號脈衝的前緣的時間，第二經過時間是從第二字元線信號脈衝的前緣到第二感測放大器致能信號脈衝的前緣的時間。

在某些實施例中，產生第一字元線信號與第二字元線信號的操作，包括控制第一字元線信號脈衝寬度短於第二字元線信號脈衝寬度。

在某些實施例中，操作記憶體的方法更包括產生具有內部時脈信號脈衝的內部時脈信號，產生內部時脈信號的操作包括：根據第一記憶單元的列位址與第二記憶單元的列位址，改變內部時脈信號脈衝之前緣的時間，其中改變內部時脈信號脈衝的前緣的操作包括：相對於與第二記憶單元相對應的列位址，對於第一記憶單元相對應的列位址，延遲內部時脈信號脈衝的前緣。

上文概述了幾個實施例的特點，以便熟悉本技術的人士更好地理解本說明書的各方面。熟悉本技術的人士應該理解，他們可以方便地將本說明書作為設計或修改其他過程和結構的基礎，以達到本文所介紹實施例的相同目的及/或獲得相同的優點。熟悉本技術的人士還應該意識到，這樣的等效結構並不偏離本公開的精神和範圍，並且他們可以在不偏離本公開的精神和範圍的情況下，在此進行各種改變、替代和修改。

100:記憶體裝置 110,808,1808,2508:記憶單元陣列 120:位址產生器 130:時脈產生器 140,702,804,1804,2504:字元線驅動器 150:位元線選擇器 160:感測放大器陣列 180:第一電源端 190:第二電源端 202:第一脈衝 204:第二脈衝 212,214:電壓差 216:功率 310:時脈模組 330:列位址解碼器 600:方法 610,620,630,640,650,660,670:操作 700:定址方案 704,810,811,812,813,814,815,816,817,1810,1811,1812, 1813,2510,2511:字元線驅動器組 706:字元線驅動器子組 802,1802,2502:控制塊 806,1806,2506:MUX及SA元件 1100:內部時脈信號產生器電路 1110:內部時脈信號脈衝寬度產生器 1110a,1110b,1110c,1110d,1110e,1110f,1110g,1110h,1110i,1110j,1110k,1110l:可變內部時脈信號脈衝寬度產生器 1112,1114,1116:反相器 1120:控制模塊 1130:鎖存區塊 1140:延遲元件 1150:第三電晶體 1160:第四電晶體 1172:第一電晶體 1174:第二電晶體 1176:第五電晶體 CLK:外部時脈信號 RAS:列位址信號 CAS:行位址信號 ADDR:位址信號 CS,CKP:內部時脈信號 WLS:字元線信號 WL:字元線 Vdd:第一電源電壓 Vss:第二電源電壓 MC:記憶單元 BL:位元線 BLB:互補位元線 BL、BLB:位元線對 RBL:讀取位元線 RBLB:互補讀取位元線 RBL、RBLB:讀取位元線對 SA:感測放大器 SAE:感測放大器致能信號 ROW:列 COL:行 WPW:字元線脈衝寬度 a1,a2,b:時間 (A1),(B1):情境 (A2),(B2):信號 RM:讀取餘裕 XA:八位元位址 PAX,PBX,PCX:子位址 CPW:脈衝寬度 delay_out,GCKPB,PCHB,PRE_CKP,POST_GCKPB:信號 Ta,Tb,Tc,Td,Te,Tf,Tg,Th,Ti,Tj,Tk,Tl:電晶體

當結合附圖閱讀時，可以從以下詳細描述中最好地理解本說明書的各方面。需注意的是，依據產業中的標準慣例，各種特徵未必按比例繪製。實際上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減少。 第1A圖是根據一個實施例的記憶體裝置的示意圖。 第1B圖是根據第1A圖中的記憶單元陣列和感測放大器陣列的示意圖。 第2圖是與差分位元線電壓發展和相關讀取餘裕有關之字元線信號和位元線信號的圖表。 第3圖是根據一實施例顯示使用不同字元線脈衝寬度的活性字元線讀取餘裕圖表。 第4A圖和第4B圖是依據一實施例使用不同內部時脈信號來改變字元線脈衝寬度的連續塊狀圖及相應信號。 第5A圖是根據一實施例顯示了第1A圖中時脈產生器的示意圖。 第5B圖是根據一實施例中感測放大器陣列的示意圖。 第6圖是根據一實施例中記憶單元讀取操作方法的流程圖。 第7圖是根據一個實施例的字元線定址方案的區塊圖。 第8圖是根據一個實施例中記憶體裝置的區塊圖。 第9圖是根據一個實施例顯示用於驅動記憶體中字元線信號的圖表。 第10A圖和第10B圖是根據一個實施例的列位址衍生信號與內部時脈信號之間對應的區塊圖。 第11圖是根據一實施例產生可變內部時脈信號脈衝寬度電路的示意圖。 第12圖和第13圖是根據實施例，產生第8圖中可變內部時脈信號脈衝寬度的示意圖，而第14圖是根據一個實施例，顯示使用第12圖和第13圖中的電路來驅動記憶體裝置中字元線信號的圖表。 第15圖和第16圖是根據實施例，產生第8圖中可變內部時脈信號脈衝寬度的示意圖，而第17圖是根據一個實施例，顯示使用第15圖和第16圖中的電路來驅動記憶體裝置中字元線信號的圖表。 第18圖是根據某一實施例中記憶體裝置的區塊圖。 第19圖和第20圖是根據實施例，產生第18圖中可變內部時脈信號脈衝寬度電路的示意圖，而第21圖是根據一個實施例，顯示使用第19圖和第20圖中的電路來驅動記憶體裝置中字元線信號的圖表。 第22圖和第23圖是根據實施例，產生第18圖中可變內部時脈信號脈衝寬度的示意圖，而第24圖是根據一個實施例，顯示使用第22圖和第23圖中的電路來驅動記憶體裝置中字元線信號的圖表。 第25圖是根據一個實施例之記憶體裝置的區塊圖。 第26圖和第27圖是根據實施例，產生第25圖中可變內部時脈信號脈衝寬度電路的示意圖，而第28圖是根據一個實施例，顯示使用第26圖和第27圖中的電路來驅動記憶體裝置中字元線信號的圖表。 第29圖和第30圖是根據實施例，產生第25圖中可變內部時脈信號脈衝寬度電路的示意圖，而第31圖是根據一個實施例，顯示使用第29圖和第30圖中的電路來驅動記憶體裝置中字元線信號的圖表。

110:記憶單元陣列

160:感測放大器陣列

MC:記憶單元

WL:字元線

BL:位元線

BLB:互補位元線

RBL:讀取位元線

RBLB:互補讀取位元線

ROW:列

COL:行

SAE:感測放大器致能信號

Claims (20)

1. 一種記憶體裝置，包括： 一記憶單元陣列，包括一第一記憶單元耦接到一第一字元線及一第二記憶單元耦接到一第二字元線；以及 一字元線驅動器，耦接到該記憶單元陣列，並配置為使用具有一字元線信號之一脈衝的一字元線信號驅動該第一字元線和該第二字元線，其中相對於施加在該第二字元線之該字元線信號，施加在該第一字元線之該字元線信號之該脈衝的一前緣被延遲。
2. 如請求項1所述之記憶體裝置，其中該字元線信號的該脈衝具有一寬度，並且相對於施加於該第二字元線的該字元線信號，施加於該第一字元線之該字元線信號的該脈衝的該寬度較短。
3. 如請求項1所述之記憶體裝置，更包括一感測放大器陣列，配置為從該第一記憶單元和該第二記憶單元讀取資料，其中： 從該第一字元線到該感測放大器陣列的距離為一第一距離； 從該第二字元線到該感測放大器陣列的距離為一第二距離； 該第一距離小於該第二距離。
4. 如請求項1所述之記憶體裝置，更包括： 一第一感測放大器及一第一位元線，該第一位元線將該第一感測放大器耦接至該第一記憶單元；以及 一第二感測放大器及一第二位元線，該第二位元線將該第二感測放大器耦接至該第二記憶單元，其中： 該第一位元線從該第一感測放大器到該第一記憶單元的長度為一第一距離； 該第二位元線從該第二感測放大器到該第二記憶單元的長度為一第二距離； 該第一距離小於該第二距離。
5. 如請求項1所述之記憶體裝置，更包括一時脈產生器，配置為產生具有一可變脈衝寬度的一內部時脈信號，該內部時脈信號的該可變脈衝寬度藉由根據一列位址改變該內部時脈信號之一前緣的時間而變化。
6. 如請求項1所述之記憶體裝置，其中施加於該第一字元線之該字元線信號的該脈衝比施加於該第二字元線之該字元線信號的該脈衝短。
7. 如請求項1所述之記憶體裝置，其中該第一記憶單元的一第一讀取餘裕與該第二記憶單元的一第二讀取餘裕大致相同。
8. 一種記憶體裝置，包括一第一記憶單元，配置為執行該第一記憶單元的一讀取操作，其中用於讀取該第一記憶單元之一字元線信號的一脈衝具有一前緣，該前緣的時間取決於該第一記憶單元的一列位址。
9. 如請求項8所述之記憶體裝置，更包括： 一第二記憶單元；以及 一感測放大器陣列，配置為從該第一記憶單元與該第二記憶單元中讀取資料，其中： 該第一記憶單元耦接至一第一字元線； 該第二記憶單元耦接至一第二字元線； 該第一字元線到該感測放大器陣列的距離為一第一距離； 該第二字元線到該感測放大器陣列的距離為一第二距離，且該第二距離大於該第一距離； 該字元線信號之該脈衝具有一寬度，以及 相對於施加在該第一字元線之該字元線信號，施加在該第二字元線之該字元線信號的該脈衝的該寬度較大。
10. 如請求項9所述之記憶體裝置，其中施加在該第二字元線之該字元線信號的該脈衝的該前緣並無延遲。
11. 如請求項8所述之記憶體裝置，更包括一時脈產生器，配置為產生一內部時脈信號，該時脈產生器被配置為接收代表該第一記憶單元之一列位址的一位址信號與該第二記憶單元之一列位址的一位址信號，並產生具有一脈衝的該內部時脈信號，相對於該第二記憶單元所對應的該列位址，該內部時脈信號的該脈衝之一前緣根據該第一記憶單元所對應的該列位址而延遲。
12. 如請求項11所述之記憶體裝置，其中： 該時脈產生器接收具有一脈衝的一外部時脈信號，以及 相對於該第二記憶單元所對應的該列位址，該第一記憶單元所對應的該列位址的該內部時脈信號之該脈衝的該前緣會相對於該外部時脈信號之該脈衝的一前緣被延遲。
13. 如請求項8所述之記憶體裝置，更包括： 一記憶單元陣列，包括該第一記憶單元與一第二記憶單元，以及 一字元線驅動器，耦接至該記憶單元陣列，其中： 該第一記憶單元耦接至一第一字元線； 該第二記憶單元耦接至一第二字元線； 該字元線驅動器被配置為利用該字元線信號驅動該第一字元線與該第二字元線，以及 相對於施加在該第二字元線之該字元線信號，施加在該第一字元線之該字元線信號之一脈衝的一前緣被延遲。
14. 如請求項13所述之記憶體裝置，其中該第一記憶單元的一第一讀取餘裕與該第二記憶單元的一第二讀取餘裕大致相同。
15. 一種操作記憶體的方法，包括： 產生一第一字元線信號，並將該第一字元線信號施加在一記憶單元陣列的一第一記憶單元，其中該第一字元線信號具有一第一字元線信號脈衝，該第一字元線信號脈衝具有一第一字元線信號脈衝寬度；以及 產生一第二字元線信號，並將該第二字元線信號施加在該記憶單元陣列的一第二記憶單元，其中該第二字元線信號具有一第二字元線信號脈衝，該第二字元線信號脈衝具有一第二字元線信號脈衝寬度； 產生該第一字元線信號的操作包括：相對於該第二字元線信號脈衝的一前緣，延遲該第一字元線信號脈衝的一前緣。
16. 如請求項15所述之方法，其中該第一字元線信號脈衝寬度短於該第二字元線信號脈衝寬度。
17. 如請求項15所述之方法，更包括使用一感測放大器陣列從該第一記憶單元與該第二記憶單元讀取資料，其中： 該第一字元線到該感測放大器陣列的距離為一第一距離； 該第二字元線到該感測放大器陣列的距離為一第二距離； 該第一距離小於該第二距離； 從該第一記憶單元與該第二記憶單元讀取資料的操作包括：在一第一經過時間結束後結束對該第一記憶單元的一讀取操作，以及在一第二經過時間結束後結束對該第二記憶單元的一讀取操作，其中該第一經過時間短於該第二經過時間。
18. 如請求項17所述之方法，更包括： 使用具有一第一感測放大器致能信號脈衝的一第一感測放大器致能信號驅動該感測放大器陣列，以讀取該第一記憶單元；以及 使用具有一第二感測放大器致能信號脈衝的一第二感測放大器致能信號驅動該感測放大器陣列，以讀取該第二記憶單元，其中 該第一經過時間是從該第一字元線信號脈衝的該前緣到該第一感測放大器致能信號脈衝的一前緣的時間， 該第二經過時間是從該第二字元線信號脈衝的該前緣到該第二感測放大器致能信號脈衝的一前緣的時間。
19. 如請求項15所述之方法，其中產生該第一字元線信號與該第二字元線信號的操作，包括控制該第一字元線信號脈衝寬度短於該第二字元線信號脈衝寬度。
20. 如請求項15所述之方法，更包括產生具有一內部時脈信號脈衝的一內部時脈信號，產生該內部時脈信號的操作包括：根據該第一記憶單元的一列位址與該第二記憶單元的一列位址，改變該內部時脈信號脈衝之一前緣的時間； 其中改變該內部時脈信號脈衝的該前緣的操作包括：相對於與該第二記憶單元相對應的該列位址，對於該第一記憶單元相對應的該列位址，延遲該內部時脈信號脈衝的該前緣。