TW202531901A - 半導體裝置及其形成方法 - Google Patents

Abstract

一種半導體裝置，包括：高壓接面邊界(high voltage junction termination, HVJT)元件、位於高壓接面邊界元件的環狀內的高壓(high side)區、位於高壓接面邊界元件的環狀外的低壓(low side)區、以及沿著高壓接面邊界元件的環狀的內側延伸的保護環(guard ring)。保護環橫向地環繞高壓區。

Description

半導體裝置及其形成方法

本發明是關於半導體裝置，特別是關於使用保護環(guard ring)來提升靜電放電(electrostatic discharge, ESD)效率。

積體電路係可因各種不同的靜電放電事件而導致嚴重的損毀。一種主要的靜電放電機制係來自於人體，稱為人體放電模式(human-body model, HBM)。人體可在100毫微秒(nano-second)左右的時間內產生數安培的尖端電流至積體電路而將其燒毀。第二種靜電放電機制係來自於金屬物體，稱為機器放電模式(machine model, MM)，其相較人體放電模式產生更高的上升時間和電流位準。第三種靜電放電機制係來自於積體電路本身，稱為元件充電模式(charged-device model, CDM)，其累積電荷在上升時間不到0.5毫微秒的時間內放電至接地端。因此，需要有效的靜電保護裝置來保護積體電路免於靜電放電的危害。

一種半導體裝置，包括：高壓接面邊界元件；高壓區，位於高壓接面邊界元件的環狀內；低壓區，位於高壓接面邊界元件的環狀外；以及保護環，沿著高壓接面邊界元件的環狀的內側延伸。保護環橫向地環繞高壓區。

一種半導體裝置的形成方法，包括：提供基底；在基底上形成磊晶層；在磊晶層中形成第一高壓井區；在磊晶層中形成第一深井區；以及在磊晶層中形成第二高壓井區。第一深井區橫向地環繞第一高壓井區。第二高壓井區鄰接第一深井區，且橫向地環繞第一高壓井區。第二高壓井區位於第一高壓井區與第一深井區之間。

以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明可在各種範例中重複元件符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及∕或配置之間的關係。

此外，在本發明的一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。

再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」、和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。

此處所使用的「約」、「大約」、「大抵」之用語通常表示在一給定值的±20%之內，較佳是±10%之內，且更佳是±5%之內、或±3%之內、或±2%之內、或±1%之內、或0.5%之內。在此給定的數值為大約的數值，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，此給定的數值仍可隱含「約」、「大約」、「大抵」之含義。

以下敘述一些本發明實施例，在這些實施例中所述的多個階段之前、期間及∕或之後，可提供額外的步驟。半導體裝置結構可增加額外部件。一些所述部件在不同實施例中可被替換或省略。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與本發明所屬技術領域中具有通常知識者所通常理解的相同涵義。能理解的是，這些用語，例如在通用字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明實施例有特別定義。

隨著元件的微縮化以提升操作效率，半導體裝置的靜電崩潰容忍度也跟著降低。在現有的技術中，通常使用金屬氧化物半導體(metal-oxide semiconductor, MOS)電晶體搭配寄生二極體接面作為靜電放電(electrostatic discharge, ESD)元件。在業界實務中，可使用傳輸線脈衝(transmission line pulse, TLP)的機台進行靜電放電量測，且設定為人體放電模式。

本發明包括針對具有高壓接面邊界(high voltage junction termination, HVJT)元件的半導體裝置進行靜電放電的實施例。靜電放電可由高壓接面邊界元件的高壓(high side)區流至低壓(low side)區。舉例來說，當高壓接面邊界元件發生崩潰後，電位將從高壓區至低壓區逐漸減少，使得電流由高壓區流至低壓區。結果是，可利用二極體的崩潰機制獲得靜電放電。由於靜電放電的偏壓一般會達到1000V至2000V，因此二極體的崩潰必然會發生。舉例來說，當施加的電壓超過500V時，會發生崩潰，造成二極體的界面導通，靜電放電的電流因而流通。在半導體裝置的操作期間，電流可由高壓區經過高壓接面邊界元件流至低壓區(作為第一路徑)，且也可由高壓區經過位準移位器(level shifter)流至低壓區(作為第二路徑)。換言之，可透過不同部件由高壓區至低壓區進行靜電放電。

除了上述兩個預期的靜電放電路徑之外，有可能產生額外不想要的寄生雙載子接面(bipolar junction)路徑。儘管第一路徑的導通電壓低於不想要的寄生雙載子接面路徑的導通電壓(表示第一路徑較早導通)，兩者的導通電壓其實很接近。然而，第一路徑與不想要的寄生雙載子接面路徑具有不同的靜電電流承受能力。當所施加的電壓過高而導致靜電放電的電流超過0.5A時，寄生雙載子接面路徑的部件可能會燒毀，造成半導體裝置失效。發明人發現，可納入保護環(guard ring)以吸引流往寄生雙載子接面路徑的電流。應理解的是，保護環也可被稱為犧牲保護環(victim guard ring, VGR)。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置的靜電放電保護。

第1和2圖是根據本發明的一些實施例，半導體裝置10的上視圖和剖面示意圖。應注意的是，第2圖為第1圖的線段A-A’所獲得的剖面示意圖。在一些實施例中，半導體裝置一般可包括任何數量的主動組件和被動組件。主動組件包括金屬氧化物半導體(metal-oxide semiconductor, MOS)電晶體、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、橫向擴散金屬氧化物半導體(laterally diffused metal-oxide semiconductor, LDMOS)電晶體、雙載子-互補式金屬氧化物半導體-雙擴散式金屬氧化物半導體(bipolar complementary metal oxide semiconductor - double diffused metal oxide semiconductor, BCD)電晶體、雙極性接面電晶體(bipolar junction transistor, BJT)、平坦(planar)電晶體、鰭式場效電晶體(fin field-effect transistor, FinFET)、全繞式閘極場效電晶體(gate-all-around field-effect transistor, GAA FET)、其他類似裝置、或其組合。被動組件包括金屬走線、電容、電感、電阻、二極體、接合墊、或其他類似結構。

參照第1和2圖，半導體裝置10可包括高壓接面邊界元件10A、保護環10B、以及多個位準移位器10C。為了簡化起見，第1圖僅繪示高壓接面邊界元件10A、保護環10B、以及多個位準移位器10C中所有主動區(例如摻雜區)的佈局。線段A-A’橫越高壓接面邊界元件10A和保護環10B。在一些實施例中，高壓接面邊界元件10A可被設計成環狀。可在高壓接面邊界元件10A的環狀之內定義高壓區10A-1，而可在高壓接面邊界元件10A的環狀之外定義低壓區10A-2。再者，保護環10B可沿著該高壓接面邊界元件10A的環狀的內側延伸。多個位準移位器10C可被整合於高壓接面邊界元件10A的環狀中，因而可有效地節省半導體裝置10的整體面積。此外，整合的配置使得高壓接面邊界元件10A、保護環10B、以及多個位準移位器10C相互電性耦合，因而省略打線接合、以及開口形成，導致可靠度提升。

繼續參照第1和2圖，儘管繪示高壓接面邊界元件10A為矩形環狀，但本發明實施例並不以此為限。舉例來說，高壓接面邊界元件10A可為圓形環狀、橢圓形環狀、正方形環狀、三角形環狀、或任何合適的封閉幾何環狀。環狀的配置使得高壓接面邊界元件10A與保護環10B和多個位準移位器10C的整合變得更有效率，且不會佔據額外的晶片面積。應理解的是，靜電放電的大小與高壓接面邊界元件10A的尺寸具有正相關。可設計高壓接面邊界元件10A具有相對大的尺寸，以降低半導體裝置10的導通電阻，進而誘使靜電放電流經高壓接面邊界元件10A。高壓接面邊界元件10A物理上和電性上隔開高壓區10A-1和低壓區10A-2。高壓區10A-1可容納在高壓水平操作的組件，而低壓區10A-2可容納在低壓水平操作的組件。一般來說，「高壓」泛指電壓於100V以上，例如100V和1200V之間、100V和750V之間、或750V和1200V之間。「低壓」泛指電壓於20V以下，例如1V和20V之間、1V和10V之間、或10V和20V之間。在本發明的一特定實施例中，高壓區10A-1和低壓區10A-2分別在600V和5V的電壓下操作。

在一些實施例中，高壓區10A-1可包括高壓浮接供應絕對電壓(VB)的電位和高壓浮接供應偏移電壓(VS)的電位，而低壓區10A-2可包括低壓固定供應電壓(VCC)的電位。高壓浮接供應絕對電壓(VB)與高壓浮接供應偏移電壓(VS)的電壓差可介於0V和20V之間。可透過電容的放置使得高壓浮接供應絕對電壓(VB)的電位與高壓浮接供應偏移電壓(VS)的電位維持穩定的電壓差距。根據本發明的一些實施例，高壓浮接供應偏移電壓可用於提升高壓區10A-1的整體操作電壓。

為了提升靜電放電的保護，可在高壓區10A-1的高壓浮接供應絕對電壓端與高壓浮接供應偏移電壓端之間設置靜電放電鉗位(electrostatic discharge clamp)，且也可在低壓區10A-2的低壓固定供應電壓端與電性接地端之間(例如控制邏輯電路)設置靜電放電鉗位。根據本發明的一些實施例，可由高壓區10A-1通過高壓接面邊界元件10A的環狀至低壓區10A-2進行靜電放電。更具體而言，以高壓區10A-1的高壓浮接供應絕對電壓端(VB)進行靜電放電至低壓區10A-2的電性接地端可作為所欲的路徑，而以高壓區10A-1的高壓浮接供應偏移電壓端(VS)進行靜電放電至低壓區10A-2的電性接地端則可作為不想要的路徑。這是因為高壓浮接供應絕對電壓端可構成二極體(PN)接面路徑，而高壓浮接供應偏移電壓端可構成寄生的雙載子(PNP)接面路徑，其細節將於下詳述。當靜電放電使得高壓浮接供應絕對電壓端(VB)的電位升高時，高壓浮接供應偏移電壓端(VS)也會跟著一起升高。在高壓接面邊界元件10A發生崩潰後，二極體(PN)接面路徑會導通，而寄生的雙載子(PNP)接面路徑也可能會接續導通。

參照第1和2圖，可於高壓區10A-1中設置保護環10B。在一些實施例中，保護環10B可為完整的迴圈，且鄰接高壓接面邊界元件10A。如先前所提及，可納入保護環10B以避免寄生雙載子接面路徑的導通。應理解的是，由於寄生雙載子接面路徑容易發生在高壓區10A-1中最靠近高壓接面邊界元件10A的主動區，因此需將保護環10B設置緊靠著高壓接面邊界元件10A的環狀。換言之，保護環10B需比高壓區10A-1中任何的主動區更靠近高壓接面邊界元件10A，從而取代任何以潛在的寄生雙載子接面路徑進行靜電放電。

繼續參照第1和2圖，多個位準移位器10C可被整合於高壓接面邊界元件10A的環狀中。從另一個觀點來看，多個位準移位器10C可位於高壓接面邊界元件10A的環狀上。值得注意的是，多個位準移位器10C彼此間隔開。儘管第1圖繪示兩個位準移位器10C，但本發明實施例並不以此為限。舉例來說，可配置任何數量的位準移位器10C，取決於應用和設計需求。根據本發明的一些實施例，位準移位器10C可在高壓區10A-1與低壓區10A-2之間轉換訊號。舉例來說，位準移位器10C可接收來自控制邏輯(未繪示)的訊號，以進行高壓區10A-1至低壓區10A-2、或低壓區10A-2至高壓區10A-1的電壓切換。如先前所提及，電流可由高壓區經過位位準移位器10C流至低壓區，其為靜電放電的第二路徑。然而，現有的半導體設計已可有效地避免透過第二路徑進行靜電放電。因此，電流主要是由高壓區經過高壓接面邊界元件(包括二極體(PN)接面)流至低壓區，其為靜電放電的第一路徑。

根據本發明的一些實施例，保護環10B可具有導第一電類型，而高壓接面邊界元件10A與位準移位器10C可具有相同的第二導電類型，其中第一導電類型與第二導電類型不同。在下述實施例中，第一導電類型和第二導電類型可分別代表P型和N型。第一導電類型(P型)和第二導電類型(N型)可個別以合適的摻質(或雜質)摻雜。P型摻質可包括硼(boron, B)、銦(indium, In)、鋁(aluminum, Al)、或鎵(gallium, Ga)，而N型摻質可包括磷(phosphorus, P)或砷(arsenic, As)。

參照第1和2圖，半導體裝置10的結構可包括基底100、埋層200、磊晶層300、隔離結構500a、隔離結構500b、層間介電(interlayer dielectric, ILD)層600、導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、導孔680、金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780。

在一些實施例中，磊晶層300可包括井區302、井區304、高壓井區320、高壓井區340、以及深井區360。高壓井區320可包括井區322、井區324、以及井區326。高壓井區340可包括井區342。深井區360可包括井區362。井區322可包括摻雜區410。井區324可包括摻雜區420。井區326可包括摻雜區430。井區302可包括摻雜區440。井區304可包括摻雜區450。井區342可包括摻雜區460。井區362可包括摻雜區480。值得注意的是，可設置基底100、埋層200、磊晶層300、以及層間介電層600橫越高壓接面邊界元件10A、保護環10B、以及多個位準移位器10C。

在一些實施例中，基底100可為例如晶圓或晶粒，但本發明實施例並不以此為限。在一些實施例中，基底100可為半導體基底，例如矽(silicon, Si)基底。此外，在一些實施例中，半導體基底亦可為：元素半導體(elemental semiconductor)，包括鍺(germanium, Ge)；化合物半導體(compound semiconductor)，包含氮化鎵(gallium nitride, GaN)、碳化矽(silicon carbide, SiC)、砷化鎵(gallium arsenide, GaAs)、磷化鎵(gallium phosphide, GaP)、磷化銦(indium phosphide, InP)、砷化銦(indium arsenide, InAs)、及∕或銻化銦(indium antimonide, InSb)；合金半導體(alloy semiconductor)，包含矽鍺(silicon germanium, SiGe)合金、磷砷鎵(gallium arsenide phosphide, GaAsP)合金、砷鋁銦(aluminum indium arsenide, AlInAs)合金、砷鋁鎵(aluminum gallium arsenide, AlGaAs)合金、砷鎵銦(gallium indium arsenide, GaInAs)合金、磷鎵銦(gallium indium phosphide, GaInP)合金、及∕或砷磷鎵銦(gallium indium arsenide phosphide, GaInAsP)合金、或其組合。

在其他實施例中，基底100也可以是絕緣層上半導體(semiconductor on insulator, SOI)基底。絕緣層上半導體基底可包含底板、設置於底板上之埋入式氧化物(buried oxide, BOX)層、以及設置於埋入式氧化物層上之半導體層。在本發明的特定實施例中，基底100可為第一導電類型(P型)，其摻雜濃度介於1×10 ¹⁴cm ^-3和3×10 ¹⁴cm ^-3之間。

在其他實施例中，基底100可包括隔離結構(未繪示)以定義主動區並電性隔離基底100之內或之上的主動區部件，但本發明實施例並不以此為限。隔離結構可包括深溝槽隔離(deep trench isolation, DTI)結構、淺溝槽隔離(shallow trench isolation, STI)結構、或局部矽氧化(local oxidation of silicon, LOCOS)結構。在一些實施例中，形成隔離結構可包括例如在基底100上形成絕緣層，選擇性地蝕刻絕緣層和基底100以形成由基底100頂面延伸至基底100內一位置的溝槽，其中溝槽位於相鄰的主動區之間。接著，形成隔離結構可包括沿著溝槽成長富含氮(如氧氮化矽(silicon oxynitride, SiON)或其他類似材料)的襯層，再以沉積製程將絕緣材料(如二氧化矽(silicon dioxide, SiO ₂)、氮化矽(silicon nitride, SiN)、氧氮化矽、或其他類似材料)填入溝槽中。之後，對溝槽中的絕緣材料進行退火製程，並對基底100進行平坦化製程(如化學機械研磨(chemical mechanical polish, CMP))以移除多餘的絕緣材料，使溝槽中的絕緣材料與基底100的頂面齊平。

繼續參照第1和2圖，在基底100上形成磊晶層300。根據本發明的一些實施例，磊晶層300可具有第二導電類型(N型)，其摻雜濃度介於5×10 ¹⁴cm ^-3和 5×10 ¹⁵cm ^-3之間。在本發明的一特定實施例中，基底100與磊晶層300可具有不同的導電類型，而基底100的摻雜濃度小於磊晶層300的摻雜濃度。磊晶層300的材料可包括矽、矽鍺、碳化矽、其他類似材料、或其組合。磊晶層300的厚度可介於3μm和7μm之間。可藉由磊晶製程形成磊晶層300，其磊晶製程可包括金屬有機化學氣相沉積(metal organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy, HVPE)、分子束磊晶(molecular beam epitaxy, MBE)、其他合適的方法、或其組合。

參照第1和2圖，半導體裝置10包括設置在基底100內的埋層200。埋層200可直接接觸磊晶層300的高壓井區320、高壓井區340、以及深井區360。根據本發明的一些實施例，埋層200可與基底100構成二極體接面，從而提供有效的靜電放電路徑。埋層200具有第二導電類型(N型)。值得注意的是，基底100與埋層200具有相反的導電類型，因而可構成二極體(PN)接面路徑。二極體接面路徑無可避免地存在。埋層200的摻雜濃度可介於6×10 ¹⁵cm ^-3和6×10 ¹⁶cm ^-3之間。埋層200的垂直尺寸可介於1μm和2μm之間。埋層200的橫向尺寸可橫越整個高壓區10A-1，且與高壓接面邊界元件10A的環狀重疊。應理解的是，由於埋層200可與基底100構成二極體(PN)接面路徑，因此埋層200的面積和周長直接影響到靜電放電的大小。埋層200應覆蓋整個靜電放電的區域。

埋層200的形成方法可包括在形成磊晶層300之前，在基底100中離子佈植N型摻質(例如磷或砷)，進行熱處理將佈植的離子驅入(drive in)基底100內，然後才在基底100上形成磊晶層300。在一些實施例中，由於磊晶層300係在高溫的條件下形成，故被植入的離子會擴散進入磊晶層300內。如第1和2圖所示，埋層200位於基底100與磊晶層300之間的界面(以虛線標示)附近，且具有一部分在基底100內、以及另一部分在磊晶層300內。換言之，埋層200可由基底100與磊晶層300之間的界面往上延伸。

繼續參照第1和2圖，可在磊晶層300中形成高壓井區320、高壓井區340、以及深井區360。在一些實施例中，高壓井區320可位於高壓接面邊界元件10A的高壓區10A-1中，高壓井區340可位於保護環10B中，而深井區360可位於高壓接面邊界元件10A的環狀中。從另一個觀點來看，高壓井區340和深井區360可分別定義保護環10B和高壓接面邊界元件10A。應理解的是，從上視圖來看，高壓井區340環繞高壓井區320，因此剖面示意圖的高壓井區340設置於高壓井區320的兩側。類似地，從上視圖來看，深井區360環繞且鄰接高壓井區340，因此剖面示意圖的深井區360設置於高壓井區340的外圍兩側。從上視圖來看，高壓井區340位於該高壓井區320與深井區360之間。高壓井區320、高壓井區340、以及深井區360可由磊晶層300的上表面垂直地延伸至磊晶層300與埋層200之間的界面。根據本發明的一些實施例，高壓井區320和高壓井區340可為第一導電類型(P型)，而深井區360可為第二導電類型(N型)。

由於高壓井區320(P型)、埋層200(N型)、以及基底100(P型)構成寄生的雙載子(PNP)接面，因而高壓井區320中的主動區可導致不想要的寄生雙載子接面的靜電放電路徑。高壓區10A-1的高壓井區320連接於高壓浮接供應偏移電壓(VS)。當設置高壓井區320接近高壓接面邊界元件10A時，可產生靜電放電路徑。此外，埋層200和深井區360可一起被視為設置高壓區10A-1的「容器」，而低壓區10A-2則位於「容器」之外。埋層200和深井區360的配置可驅動高壓區10A-1的整體電路的應用達到100V以上。

可藉由例如離子佈植(ion implantation)及∕或擴散製程(diffusion process)形成高壓井區320、高壓井區340、以及深井區360。在替代實施例中，不使用離子佈植及∕或擴散製程，而是可在磊晶層300的成長期間原位(in situ)摻雜高壓井區320、高壓井區340、以及深井區360。在其他實施例中，可一起使用原位和佈植摻雜。

在一些實施例中，高壓井區320可位於埋層200上方。更具體而言，高壓井區320可在垂直方向上與埋層200直接接觸。高壓井區320的摻雜濃度可介於5×10 ¹⁵cm ^-3和5×10 ¹⁶cm ^-3之間。如先前所提及，高壓井區320可包括井區322、井區324、以及井區326。井區322位於井區324與井區326之間。

在一些實施例中，高壓井區340可橫向地環繞高壓井區320，且可位於埋層200上方。更具體而言，高壓井區340可在垂直方向上與埋層200直接接觸，且高壓井區340可在水平方向上介於高壓井區320與深井區360之間。高壓井區340的摻雜濃度可介於5×10 ¹⁵cm ^-3和5×10 ¹⁶cm ^-3之間。如先前所提及，高壓井區340可包括井區342。應理解的是，從上視圖來看，井區342環繞井區322、井區324、以及井區326，因此剖面示意圖的井區342分別設置於井區324和井區326的外圍兩側。

在一些實施例中，深井區360可橫向地環繞高壓井區340(以及高壓井區320)，且可位於埋層200上方。更具體而言，深井區360可在垂直方向上與埋層200直接接觸。再者，深井區360可作為高壓接面邊界元件10A的環狀。深井區360的摻雜濃度可介於5×10 ¹⁵cm ^-3和5×10 ¹⁶cm ^-3之間。如先前所提及，深井區360可包括井區362。應理解的是，從上視圖來看，井區362環繞井區342，因此剖面示意圖的井區362設置於井區342的外圍兩側。

參照第1和2圖，可在磊晶層300中形成井區302和井區304。在一些實施例中，井區302和井區304可由磊晶層300的上表面垂直地延伸至磊晶層300中，且可與埋層200重疊。井區302和井區304可位於高壓區10A-1中，且位於高壓井區320之外。根據本發明的一些實施例，井區302和井區304可為第二導電類型(N型)。井區302和井區304的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

在一些實施例中，井區302可橫向地位於高壓井區320與高壓井區340之間。根據本發明的一些實施例，井區302可作為由高壓區10A-1流至低壓區10A-2所欲的靜電放電路徑。井區302的摻雜濃度可介於5×10 ¹⁶cm ^-3和5×10 ¹⁷cm ^-3之間。井區302的厚度可介於0.2μm和0.6μm之間。井區302的橫向尺寸可介於18μm和22μm之間。

在一些實施例中，井區304可橫向地位於高壓井區320與高壓井區340之間。根據本發明的一些實施例，井區304可作為由高壓區10A-1流至低壓區10A-2所欲的靜電放電路徑。井區304的摻雜濃度可介於5×10 ¹⁶cm ^-3和5×10 ¹⁷cm ^-3之間。井區304的厚度可介於0.2μm和0.6μm之間。井區304的橫向尺寸可介於18μm和22μm之間。

繼續參照第1和2圖，可在高壓井區320中設置井區322、井區324、以及井區326。在一些實施例中，井區322、井區324、以及井區326可由磊晶層300的上表面垂直地延伸至磊晶層300中。井區322可橫向地位於井區324與井區326之間。井區324和井區326可鄰接井區322。根據本發明的一些實施例，井區322可為第二導電類型(N型)，而井區324和井區326可為第一導電類型(P型)。井區322、井區324、以及井區326的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

參照第1和2圖，可在高壓井區340中設置井區342。井區342可由磊晶層300的上表面垂直地延伸至磊晶層300中，且可與埋層200重疊。井區342可為第一導電類型(P型)。根據本發明的一些實施例，井區342可降低放電路徑的阻抗。井區342的摻雜濃度可介於5×10 ¹⁶cm ^-3和5×10 ¹⁷cm ^-3之間。井區342的厚度可介於0.2μm和0.6μm之間。井區342的橫向尺寸可介於1μm和2μm之間。井區342的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

繼續參照第1和2圖，可在深井區360中設置井區362。井區362可由磊晶層300的上表面垂直地延伸至磊晶層300中，且可與埋層200重疊。井區362可為第二導電類型(N型)。根據本發明的一些實施例，井區362可降低放電路徑的阻抗。井區362的摻雜濃度可介於5×10 ¹⁶cm ^-3和5×10 ¹⁷cm ^-3之間。井區362的厚度可介於0.2μm和0.6μm之間。井區362的橫向尺寸可介於1μm和2μm之間。井區362的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

參照第1和2圖，可在井區322中設置摻雜區410。摻雜區410可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區410可為第二導電類型(N型)。根據本發明的一些實施例，摻雜區410可降低接觸阻抗。摻雜區410的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區410的厚度可介於0.09μm和0.11μm之間。摻雜區410的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

繼續參照第1和2圖，可在井區324中設置摻雜區420。摻雜區420可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區420可為第一導電類型(P型)。根據本發明的一些實施例，摻雜區420可降低接觸阻抗。摻雜區420的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區420的厚度可介於0.18μm和0.22μm之間。摻雜區420的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

參照第1和2圖，可在井區326中設置摻雜區430。摻雜區430可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區430可為第一導電類型(P型)。根據本發明的一些實施例，摻雜區430可降低接觸阻抗。摻雜區430的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區430的厚度可介於0.18μm和0.22μm之間。摻雜區430的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

在一些實施例中，摻雜區420和摻雜區430可作為高壓浮接供應偏移電壓端(VS)。摻雜區420和摻雜區430、井區324和井區326、以及高壓井區320為第一導電類型(P型)，埋層200為第二導電類型(N型)，而基底100為第一導電類型(P型)。摻雜區420或摻雜區430、埋層200、以及基底100構成寄生的雙載子(PNP)接面。當摻雜區420及∕或摻雜區430與高壓接面邊界元件10A之間的間距太小時，不想要的寄生雙載子接面的靜電放電路徑可因而導通。當靜電放電所施加的電壓過高時，寄生雙載子接面路徑的高壓井區320可能會被燒毀，造成半導體裝置10失效。

根據本發明的一些實施例，保護環10B可吸引流往寄生雙載子接面路徑的電流。由高壓區10A-1中的保護環10B至低壓區10A-2的靜電放電路徑比由高壓區10A-1中的摻雜區420或摻雜區430至低壓區10A-2的靜電放電路徑更短。保護環10B的摻雜區460與高壓井區320的摻雜區420及∕或摻雜區430可具有相同的電位，因而摻雜區460可取代摻雜區420及∕或摻雜區430作為替代的靜電放電路徑。換言之，保護環10B的摻雜區460可比高壓井區320的摻雜區420及∕或摻雜區430更早導通。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置10的靜電放電保護。

繼續參照第1和2圖，可在井區302中設置摻雜區440。摻雜區440可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區440可為第二導電類型(N型)。根據本發明的一些實施例，摻雜區440可降低接觸阻抗。摻雜區440的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區440的厚度可介於0.09μm和0.11μm之間。摻雜區440的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

參照第1和2圖，可在井區304中設置摻雜區450。摻雜區450可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區450可為第二導電類型(N型)。根據本發明的一些實施例，摻雜區450可降低接觸阻抗。摻雜區450的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區450的厚度可介於0.09μm和0.11μm之間。摻雜區450的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

在一些實施例中，摻雜區440和摻雜區450可作為高壓浮接供應絕對電壓端(VB)。摻雜區440和摻雜區450、井區302和井區304、磊晶層300、以及埋層200皆為第二導電類型(N型)，而基底100為第一導電類型(P型)。摻雜區440或摻雜區450、埋層200、以及基底100構成二極體接面。在半導體裝置10的操作期間，摻雜區440或摻雜區450可作為由高壓區10A-1至低壓區10A-2理想的靜電放電路徑。

繼續參照第1和2圖，可在井區342中設置摻雜區460。摻雜區460可形成於高壓井區340中。在一些實施例中，摻雜區460橫向地環繞摻雜區410、摻雜區420、摻雜區430、摻雜區440、以及摻雜區450。摻雜區460可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區460可為第一導電類型(P型)。根據本發明的一些實施例，摻雜區460可降低接觸阻抗。摻雜區460的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區460的厚度可介於0.18μm和0.22μm之間。摻雜區460的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

參照第1和2圖，可在井區362中設置摻雜區480。摻雜區480可形成於深井區360中。在一些實施例中，摻雜區480橫向地環繞摻雜區460(以及摻雜區410、摻雜區420、摻雜區430、摻雜區440、以及摻雜區450)。摻雜區480可由磊晶層300的上表面垂直地延伸至磊晶層300中。摻雜區480可為第二導電類型(N型)。根據本發明的一些實施例，摻雜區480可降低接觸阻抗。值得注意的是，深井區360、井區362、以及摻雜區480可一起構成高壓接面邊界元件10A的環狀。摻雜區480的摻雜濃度可介於5.0×10 ¹⁹cm ^-3和1.0×10 ²¹cm ^-3之間。摻雜區480的厚度可介於0.09μm和0.11μm之間。摻雜區480的形成方法可與高壓井區320、高壓井區340、以及深井區360的形成方法類似，其細節將不於此重複贅述。

繼續參照第1和2圖，可在磊晶層300上形成隔離結構500a和隔離結構500b。具體而言，由於其製作過程涉及高溫處理，隔離結構500a和隔離結構500b部分嵌入於磊晶層300內。根據本發明的一些實施例，隔離結構500a和隔離結構500b可為漂移氧化物(drift oxide, DOX)，用來將各種具有導電性的部件隔絕開，以避免高壓裝置10在操作時發生電性短路。如第2圖所示，摻雜區480可橫向地位於隔離結構500a與隔離結構500b之間。隔離結構500a可將摻雜區480與摻雜區460橫向地隔絕開。可以氧化矽(silicon oxide, SiO)形成隔離結構500a和隔離結構500b，其可為藉由熱氧化法所形成的矽局部氧化隔離結構。在其他實施例中，隔離結構500a和隔離結構500b可為藉由蝕刻、氧化、和沉積製程所形成的淺溝槽隔離結構。

參照第1和2圖，在形成隔離結構500a和隔離結構500b之後，可在磊晶層300上形成層間介電層600。在一些實施例中，層間介電層600可覆蓋磊晶層300、隔離結構500a、以及隔離結構500b。層間介電層600除了可對下方的部件提供機械保護和絕緣，也可將不同水平的導電材料隔絕開。層間介電層600的材料可包括氧化矽、氮化矽、碳化矽、氧氮化矽、氧氮碳化矽(silicon oxynitrocarbide, SiO _xN _yC _1-x-y，其中x和y係在0至1的範圍)、四乙氧基矽烷(tetra ethyl ortho silicate, TEOS)、未摻雜矽酸玻璃、摻雜氧化矽(如硼摻雜磷矽酸玻璃(boron-doped phospho-silicate glass, BPSG)、熔矽石玻璃(fused silica glass, FSG)、磷矽酸玻璃(phospho-silicate glass, PSG)、硼摻雜矽酸玻璃(boron-doped silicate glass, BSG)、或其他類似材料)、低介電常數(low-k)介電材料、或其他合適的介電材料。

層間介電層600的厚度可介於1000μm和1200μm之間。可藉由旋轉塗佈(spin-on coating)、化學氣相沉積(chemical vapor deposition, CVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition, HDP-CVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)、流動性化學氣相沉積(flowable chemical vapor deposition, FCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition, SACVD)、其他類似方法、或其組合形成層間介電層600。接著，可對層間介電層600進行平坦化製程(如化學機械研磨)，使層間介電層600具有平坦的頂面。

繼續參照第1和2圖，可形成導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、以及導孔680穿過層間介電層600。導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、以及導孔680可分別物理接觸摻雜區410、摻雜區420、摻雜區430、摻雜區440、摻雜區450、摻雜區460、以及摻雜區480。此外，可在層間介電層600上形成金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780。在一些實施例中，金屬層710可透過導孔610與摻雜區410電性耦合，金屬層720可透過導孔620與摻雜區420電性耦合，金屬層730可透過導孔630與摻雜區430電性耦合，金屬層740可透過導孔640與摻雜區440電性耦合，金屬層750可透過導孔650與摻雜區450電性耦合，金屬層760可透過導孔660與摻雜區460電性耦合，而金屬層780可透過導孔680與摻雜區480電性耦合。根據本發明的一些實施例，金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780的可連接高壓浮接供應絕對電壓(VB)與高壓浮接供應偏移電壓(VS)。更具體而言，金屬層720和金屬層760連接高壓浮接供應偏移電壓(VS)，而金屬層740和金屬層780連接高壓浮接供應絕對電壓(VB)。導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、導孔680、金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780可為一體成形，因而包括相同的材料。

導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、導孔680、金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780的材料可包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物(如氮化鈦(titanium nitride, TiN)、氮化鉭(tantalum nitride, TaN)、氮化鎢(tungsten nitride, WN)、氮化鈦鋁(titanium aluminum nitride, TiAlN)、或其他類似材料)、金屬矽化物(如矽化鎳(nickel silicide, NiSi)、矽化鈷(cobalt silicide, CoSi)、矽氮化鉭(tantalum silicon nitride, TaSiN)、或其他類似材料)、金屬碳化物(如碳化鉭(tantalum carbide, TaC)、碳氮化鉭(tantalum carbonitride, TaCN)、或其他類似材料)、金屬氧化物、和金屬。金屬可包括鈷(cobalt, Co)、釕(ruthenium, Ru)、鋁、鈀(palladium, Pd)、鉑(platinum, Pt)、鎢(tungsten, W)、銅(copper, Cu)、鈦(titanium, Ti)、鉭(tantalum, Ta)、銀(silver, Ag)、金(gold, Au)、鎳(nickel, Ni)、錳(manganese, Mn)、鋯(zirconium, Zr)、其他類似材料、其組合、或其多膜層。可藉由物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)、電鍍法(plating)、其他合適的製程、或其組合形成導孔610、導孔620、導孔630、導孔640、導孔650、導孔660、導孔680、金屬層710、金屬層720、金屬層730、金屬層740、金屬層750、金屬層760、以及金屬層780。

第3圖是根據本發明的一些實施例，半導體裝置20的上視圖。半導體裝置20包括高壓接面邊界元件20A、保護環20B、以及多個位準移位器20C。相較於第1圖的半導體裝置10，半導體裝置20的保護環20B包括彼此分離的多個線段。為簡化起見，摻雜區410、摻雜區420、摻雜區430、摻雜區440、摻雜區450、摻雜區460、以及摻雜區480的特徵與第1圖所示的特徵類似，其細節將不於此重複贅述。

參照第3圖，半導體裝置20可由高壓區20A-1至低壓區20A-2進行靜電放電。在一些實施例中，可將保護環20B的高壓井區340、井區342、以及摻雜區460圖案化成彼此分離的多個線段，且每個線段的長度大於50μm。舉例來說，可在進行離子佈植及∕或擴散製程之前在磊晶層300上形成圖案化的光阻或硬遮罩，接著透過圖案化的光阻或硬遮罩形成分離的保護環20B的線段。取決於應用和設計需求，可在需要的位置設置保護環20B的線段，例如鄰近高壓區20A-1中較多主動區聚集的區域、或靠近離高壓接面邊界元件20A的環狀較近的主動區。在其他遠離主動區的區域，可選擇性地不設置保護環20B的線段。換言之，半導體裝置20的保護環20B不需要被配置成完整的迴圈(如半導體裝置10的保護環10B)。根據本發明的一些實施例，保護環20B可吸引流往寄生雙載子接面路徑的電流。保護環20B的摻雜區460與高壓井區320的摻雜區420及∕或摻雜區430可具有相同的電位，因而摻雜區460可取代摻雜區420及∕或摻雜區430作為替代的靜電放電路徑。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置20的靜電放電保護。

第4圖是根據本發明的其他實施例，半導體裝置30的上視圖。半導體裝置30包括高壓接面邊界元件30A、保護環30B、以及多個位準移位器30C。相較於第1圖的半導體裝置10，半導體裝置30可進一步包括多個電阻器30D。為簡化起見，摻雜區410、摻雜區420、摻雜區430、摻雜區440、摻雜區450、摻雜區460、以及摻雜區480的特徵與第1圖所示的特徵類似，其細節將不於此重複贅述。

參照第4圖，半導體裝置30可由高壓區30A-1至低壓區30A-2進行靜電放電。為了提高以摻雜區440及∕或摻雜區450作為由高壓區30A-1至低壓區30A-2所欲的路徑進行靜電放電的機率，可在摻雜區420與保護環30B的摻雜區460之間、及∕或在摻雜區430與保護環30B的摻雜區460之間配置電阻器30D。每個電阻器30D的電阻可具有15ohm。也就是說，可藉由電阻器30D電性耦合保護環30B與高壓井區320的摻雜區420及∕或摻雜區430，以在不想要的寄生雙載子接面路徑中增加阻抗來限制電流，進而迫使靜電放電的電流朝向摻雜區440及∕或摻雜區450的路徑。應理解的是，電阻器30D與保護環30B為相互依存的。也就是說，只能在具有保護環30B的半導體裝置30中納入電阻器30D。根據本發明的一些實施例，保護環30B可吸引流往寄生雙載子接面路徑的電流。保護環30B的摻雜區460與高壓井區320的摻雜區420及∕或摻雜區430可具有相同的電位，因而摻雜區460可取代摻雜區420及∕或摻雜區430作為替代的靜電放電路徑。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置30的靜電放電保護。

第5和6圖是根據本發明的其他實施例，半導體裝置40的上視圖和剖面示意圖。應注意的是，第6圖為第5圖的線段B-B’所獲得的剖面示意圖。半導體裝置40包括高壓接面邊界元件40A、保護環40B、以及多個位準移位器40C。相較於第1圖的半導體裝置10，半導體裝置40可進一步包括在保護環40B中的摻雜區470。為簡化起見，摻雜區410、摻雜區420、摻雜區430、摻雜區440、摻雜區450、摻雜區460、以及摻雜區480的特徵與第1圖所示的特徵類似，其細節將不於此重複贅述。

參照第5和6圖，半導體裝置40可由高壓區40A-1至低壓區40A-2進行靜電放電。可在井區342中同時設置摻雜區460和摻雜區470。如先前所提及，摻雜區460具有第一導電類型(P型)。可將摻雜區470配置以具有第二導電類型(N型)。如先前所提及，摻雜區460、埋層200、以及基底100可構成寄生的雙載子(PNP)接面。在加入摻雜區470的情況下，保護環40B的摻雜區470(N型)、摻雜區460(P型)、埋層200(N型)、以及基底100(P型)可構成新的寄生的雙載子(NPNP)接面。當靜電放電的電流朝向保護環40B的路徑時，新的寄生的雙載子(NPNP)接面可進一步提升導通能力。根據本發明的一些實施例，保護環40B可吸引流往寄生雙載子接面路徑的電流。保護環40B的摻雜區460與高壓井區320的摻雜區420及∕或摻雜區430可具有相同的電位，因而摻雜區460可取代摻雜區420及∕或摻雜區430作為替代的靜電放電路徑。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置40的靜電放電保護。

繼續參照第5和6圖，摻雜區460與摻雜區470可橫向地彼此鄰接。在本實施例中，金屬層760可透過導孔660與摻雜區460和摻雜區470電性耦合。應理解的是，當保護環40B被圖案化成多個彼此分離的線段時(例如套用第3圖的設計)，摻雜區470也應順應性地被圖案化成多個彼此分離的線段。如先前所提及，保護環40B的每個線段的長度大於50μm。值得注意的是，保護環40B、以及保護環40B的摻雜區470皆可透過現有的遮罩製作，因而不會顯著地增加製造成本或週期。

在其他實施例中，可以摻雜區470取代摻雜區460。換言之，僅在井區342中設置摻雜區470，而未設置摻雜區460。保護環40B的摻雜區470(N型)、高壓井區340(P型)、埋層200(N型)、以及基底100(P型)仍可構成寄生的雙載子(NPNP)接面。當靜電放電流往保護環40B的路徑時，寄生的雙載子(NPNP)接面可進一步提升放電能力。

本發明的半導體裝置納入保護環緊靠著高壓接面邊界元件的環狀的內側。在半導體裝置的操作期間，可能會產生不想要的寄生雙載子接面路徑。當靜電放電所施加的電壓過高時，寄生雙載子接面路徑的高壓井區可能會被燒毀，造成半導體裝置失效。保護環可吸引流往寄生雙載子接面路徑的電流，從而取代不想要的寄生雙載子接面作為替代的靜電放電路徑。當寄生雙載子接面路徑不被導通時，可提升整體半導體裝置的靜電放電保護。

以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

10:半導體裝置 10A:高壓接面邊界元件 10A-1:高壓區 10A-2:低壓區 10B:保護環 10C:位準移位器 20:半導體裝置 20A:高壓接面邊界元件 20A-1:高壓區 20A-2:低壓區 20B:保護環 20C:位準移位器 30:半導體裝置 30A:高壓接面邊界元件 30A-1:高壓區 30A-2:低壓區 30B:保護環 30C:位準移位器 30D:電阻器 40:半導體裝置 40A:高壓接面邊界元件 40A-1:高壓區 40A-2:低壓區 40B:保護環 40C:位準移位器 100:基底 200:埋層 300:磊晶層 302:井區 304:井區 320:高壓井區 322:井區 324:井區 326:井區 340:高壓井區 342:井區 360:深井區 362:井區 410:摻雜區 420:摻雜區 430:摻雜區 440:摻雜區 450:摻雜區 460:摻雜區 470:摻雜區 480:摻雜區 500a:隔離結構 500b:隔離結構 600:層間介電層 610:導孔 620:導孔 630:導孔 640:導孔 650:導孔 660:導孔 680:導孔 710:金屬層 720:金屬層 730:金屬層 740:金屬層 750:金屬層 760:金屬層 780:金屬層 A-A’:線段 B-B’:線段

以下將配合所附圖式詳述本發明實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1和2圖是根據本發明的一些實施例，半導體裝置的上視圖和剖面示意圖。 第3圖是根據本發明的一些實施例，半導體裝置的上視圖。 第4圖是根據本發明的其他實施例，半導體裝置的上視圖。 第5和6圖是根據本發明的其他實施例，半導體裝置的上視圖和剖面示意圖。

10:半導體裝置

10A:高壓接面邊界元件

10A-1:高壓區

10A-2:低壓區

10B:保護環

10C:位準移位器

410:摻雜區

420:摻雜區

430:摻雜區

440:摻雜區

450:摻雜區

460:摻雜區

480:摻雜區

A-A’:線段

Claims (20)

1. 一種半導體裝置，包括： 一高壓接面邊界(high voltage junction termination, HVJT)元件； 一高壓(high side)區，位於該高壓接面邊界元件的一環狀內； 一低壓(low side)區，位於該高壓接面邊界元件的該環狀外；以及 一保護環(guard ring)，沿著該高壓接面邊界元件的該環狀的內側延伸，其中該保護環橫向地環繞該高壓區。
2. 如請求項1之半導體裝置，更包括多個位準移位器(level shifter)，位於該高壓接面邊界元件的該環狀上。
3. 如請求項2之半導體裝置，其中該些位準移位器彼此間隔開。
4. 如請求項1之半導體裝置，其中該保護環為一完整迴圈。
5. 如請求項1之半導體裝置，其中該保護環包括彼此分離的多個線段，其中每個線段的長度大於50μm。
6. 如請求項1之半導體裝置，更包括： 一基底，設置橫越該高壓接面邊界元件，且具有一第一導電類型；以及 一磊晶層，設置橫越該高壓接面邊界元件，且於該基底上，其中該磊晶層具有與該第一導電類型不同的一第二導電類型。
7. 如請求項6之半導體裝置，其中該高壓區包括一第一高壓井區，設置於該磊晶層中，且具有該第一導電類型。
8. 如請求項7之半導體裝置，其中該第一高壓井區包括一第一摻雜區，具有該第一導電類型。
9. 如請求項8之半導體裝置，更包括一電阻器，電性耦合該保護環與該第一摻雜區。
10. 如請求項6之半導體裝置，其中該保護環包括一第二高壓井區，設置於該磊晶層中，且具有該第一導電類型。
11. 如請求項10之半導體裝置，其中該第二高壓井區包括一第二摻雜區，具有該第一導電類型。
12. 如請求項10之半導體裝置，其中該第二高壓井區包括一第二摻雜區和一第三摻雜區，分別具有該第一導電類型和該第二導電類型。
13. 一種半導體裝置的形成方法，包括： 提供一基底； 在該基底上形成一磊晶層； 在該磊晶層中形成一第一高壓井區； 在該磊晶層中形成一第一深井區，其中該第一深井區橫向地環繞該第一高壓井區；以及 在該磊晶層中形成一第二高壓井區，其中該第二高壓井區鄰接該第一深井區，且橫向地環繞該第一高壓井區，其中該第二高壓井區位於該第一高壓井區與該第一深井區之間。
14. 如請求項13之半導體裝置的形成方法，其中該第二高壓井區和該第一深井區分別定義一保護環和一高壓接面邊界元件。
15. 如請求項13之半導體裝置的形成方法，更包括在該基底中形成一埋層，該埋層直接接觸該第一高壓井區、該第二高壓井區、以及該第一深井區。
16. 如請求項13之半導體裝置的形成方法，其中該第一高壓井區和該第二高壓井區具有一第一導電類型，而該第一深井區具有與該第一導電類型不同的一第二導電類型。
17. 如請求項16之半導體裝置的形成方法，其中在該第一高壓井區、該第二高壓井區、以及該第一深井區中分別形成一第一摻雜區、一第二摻雜區、以及一第三摻雜區。
18. 如請求項17之半導體裝置的形成方法，其中該第一摻雜區和該第二摻雜區具有該第一導電類型，而該第三摻雜區具有該第二導電類型。
19. 如請求項18之半導體裝置的形成方法，更包括在該第二高壓井區中形成一第四摻雜區，鄰接該第二摻雜區，其中該第四摻雜區具有該第二導電類型。
20. 如請求項18之半導體裝置的形成方法，其中將該第二高壓井區和該第二摻雜區圖案化成彼此分離的多個線段，其中每個線段的長度大於50μm。