TW202531854A - 半導體元件及其製造方法 - Google Patents

Abstract

本發明提出了一種半導體元件，包含一記憶體元件位於一半導體基底上、一第一接觸件蝕刻停止層以及一第二接觸件蝕刻停止層依序共形地位於該記憶體元件的表面上、一層間介電層覆蓋該第二接觸件蝕刻停止層、以及一位元線接觸件垂直延伸穿過該層間介電層、該第二接觸件蝕刻停止層以及該第一接觸件蝕刻停止層至該半導體基底，其中該位元線接觸件的底部具有突出部往外側水平延伸。

Description

半導體元件及其製造方法

本發明大體上與一種半導體元件及其製造方法有關，更具體言之，其係關於一種具有快閃記憶體以及較大位元線接觸面積的半導體元件及其製造方法有關。

快閃記憶體(FLASH)由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，故成為了個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。

然而，在快閃記憶體元件的積集度不斷提升的情況下，寄生電容容易影響記憶體元件的臨界電壓(V _T)。例如在NOR FLASH元件中，浮閘(floating gate, FG至位元線(bit line, BL)之間的串擾現象(cross talk)會嚴重干擾FN(Fowler- Nordheim)隧的抹除運作，造成臨界電壓的分佈範圍變廣。

另一方面，在沉積層間介電層(interlayer dielectric, ILD)時，相鄰的位元線之間會有氣隙產生，如此導致後續在沉積導電材料形成位元線時容易形成連通管道(piping)，進而造成位元線與位元線之間短路。此外，位元線與基底之間的接觸電阻也容易因為尺寸的微縮而大幅增加，影響到後續所形成的半導體元件的效能。

故此，本領域的一般技術人士須對現有相關的半導體元件結構與製程進行改良，以期解決上述習知問題。

為了解決前述的習知問題，本發明於此提出了一種新穎的半導體元件及其製造方法，其特點在於透過雙層的接觸件蝕刻停止層(contact etch stop layer, CESL)之設計使得位元線接觸件的底部具有水平延伸的突出部，以此降低接觸電阻。再者，位元線接觸件在形成時周圍有襯層，如此可避免位元線接觸件形成後產生連通管道(piping)。此外，位元線接觸件與記憶體元件之間形成有氣隙，可避免其間的串擾現象，是為本發明結構的功效性與優點所在。

本發明的其一面向在於提出一種半導體元件，其結構包含一半導體基底、一記憶體元件位於該半導體基底上、一第一接觸件蝕刻停止層共形地位於該記憶體元件的表面上、一第二接觸件蝕刻停止層共形地位於該第一接觸件蝕刻停止層的表面上、一層間介電層覆蓋該第二接觸件蝕刻停止層、以及一位元線接觸件垂直延伸穿過該層間介電層、該第二接觸件蝕刻停止層以及該第一接觸件蝕刻停止層而與該半導體基底中的源/汲極電性連接，其中該位元線接觸件的底部具有突出部往外側水平延伸，該突出部在垂直方向上介於該第二接觸件蝕刻停止層與該半導體基底之間。

本發明的另一面向在於提出一種半導體元件的製造方法，其步驟包含提供一半導體基底，並在該半導體基底上形成一半導體元件、在該半導體元件以及該半導體基底的表面上依序形成共形的一第一接觸件蝕刻停止層以及一第二接觸件蝕刻停止層、在該第二接觸件蝕刻停止層上覆蓋一犧牲性多晶矽層、進行一光刻製程形成垂直延伸穿過該犧牲性多晶矽層、該第二接觸件蝕刻停止層以及該第一接觸件蝕刻停止層至該半導體基底的一接觸孔、進行一溼蝕刻製程從該接觸孔內移除該接觸孔底部的部分裸露的該第一接觸件蝕刻停止層，如此形成往該接觸孔外側水平延伸的突出空間、以及在該接觸孔內填入導電金屬，如此形成具有突出部的接觸件。

本發明的又一面向在於提出一種半導體元件的製造方法，其步驟包含提供一半導體基底，並在該半導體基底上形成一半導體元件、在該半導體元件以及該半導體基底的表面上依序形成共形的一第一接觸件蝕刻停止層以及一第二接觸件蝕刻停止層、在該第二接觸件蝕刻停止層上覆蓋一犧牲性多晶矽層、進行一光刻製程圖案化該犧牲性多晶矽層，形成垂直的犧牲性多晶矽柱、在該犧牲性多晶矽柱以及該第二接觸件蝕刻停止層的表面形成一共形的襯層、形成一層間介電層覆蓋該襯層，該犧牲性多晶矽柱的頂面從該層間介電層露出、移除露出的該犧牲性多晶矽柱，如此形成垂直延伸穿過該層間介電層以及該第二接觸件蝕刻停止層的一接觸孔、進行一溼蝕刻製程從該接觸孔內移除該接觸孔底部的部分裸露的該第一接觸件蝕刻停止層，如此使該接觸孔穿過該第一接觸件蝕刻停止層至該半導體基底並形成往該接觸孔外側水平延伸的突出空間、以及在該接觸孔內填入導電金屬，如此形成具有突出部的接觸件。

本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。

現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可了解文中之描述說明僅係透過例示之方式來進行，其非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以各種方式來加以組合或重新排列設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。

閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層（即，直接在某物上）的含義。此外，為了描述方便，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關的術語在本文中可以用於描述一個元件或特徵與另一個或多個元件或特徵之間的關係，如在附圖中示出的。

如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成觸點、互連線和/或通孔）和一個或多個介電層。

閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。

現在下述的實施例將參照第1圖以及第2-8圖來分別說明本發明的半導體元件以及其製造流程。須注意儘管本發明實施例是以NOR快閃記憶體元件為例，然而本發明的概念並不僅限於此。在其他實施例中，本發明的結構與製造方法也可用於NAND快閃記憶體或是其他具有同樣欲解決問題的半導體元件。

現在請參照第1圖，其為根據本發明實施例中具有快閃記憶體以及較大位元線接觸面積的半導體元件的截面示意圖。如圖所示，本發明的半導體元件包含一半導體基底100作為整個結構的設置基礎。半導體基底100可包含任何合適的基材，如塊材半導體基底或是覆矽絕緣體(SOI)基底。半導體基底100可含有矽質材料，如矽(Si)、矽鍺(SiGe)、矽鍺碳(SiGeC)、矽碳(SiC)或是其多層結構。儘管在晶圓製造中絕大多數都是使用矽作為半導體材料，發明中也可採用其他的半導體材料作為額外的層結構，其包含但不限定是鍺(Ge)、砷化鎵(GaAs)、氮化鎵(GaN)、矽鍺(SiGe)、碲化鎘(CdTe)、硒化鋅(ZnSe)等，不以此為限。

復參照第1圖。半導體基底100上形成有記憶體元件102。在本發明實施例中，記憶體元件102以NOR FLASH為例，其可包含浮閘FG、控制閘CG以及輔助閘AG等部位，其中浮閘FG係形成在半導體基底100上，其與半導體基底100之間具有一穿隧氧化層104。控制閘CG復形成在浮閘FG上，其與浮閘FG之間具有一閘間介電層106。另一方面，一輔助閘AG可形成在鄰近浮閘FG的半導體基底100上。輔助閘AG並不與浮閘FG接觸，且其上同樣可設置一控制閘CG。輔助閘AG與半導體基底100之間可同樣具有一穿隧氧化層104，輔助閘AG與其上的控制閘CG之間可同樣具有一閘間介電層106。在實施例中，浮閘FG與輔助閘AG可具有相同的高度，兩控制閘CG也可具有相同的高度。在本發明實施例中，浮閘FG、控制閘CG以及輔助閘AG的材質可為摻雜多晶矽，穿隧氧化層104的材質可為氧化矽，閘間介電層106的材質則可為由氧化矽/氮化矽(ON)或是氧化矽/氮化矽/氧化矽(ONO)構成的複層結構。在實施例中，一浮閘FG、一輔助閘AG以及兩控制閘CG構成了一個記憶體元件102，本發明圖中以兩個記憶體元件102為例，其具有相同且呈鏡像對稱的結構配置，但不以此為限。

復參照第1圖。浮閘FG、控制閘CG以及輔助閘AG的側壁上可形成有間隙壁110，其可分隔上述閘極與周圍部件並用於界定半導體基底100中的源/汲極範圍。再者，在本發明實施例中，記憶體元件102上依序形成有一第一接觸件蝕刻停止層(contact etch stop layer, CESL)112以及一第二接觸件蝕刻停止層114。第一接觸件蝕刻停止層112與第二接觸件蝕刻停止層114係共形地形成在記憶體元件102的表面上，其在後續形成接觸件的製程中可作為蝕刻停止層之用。第二接觸件蝕刻停止層114上復形成有一層間介電層(interlayer dielectric, ILD)122，如一金屬沉積前介電層(pre-metal dielectric, PMD)，其毯覆整個記憶體元件102以及半導體基底100。在實施例中，間隙壁110的材質可為氧化矽，第一接觸件蝕刻停止層112的材質可為氧化矽，第二接觸件蝕刻停止層114的材質可為氮化矽，層間介電層122的材質則可為氧化矽或是低介電係數(low-k)材料。

復參照第1圖。在本發明實施例中，一位元線接觸件120垂直延伸穿過層間介電層122、第二接觸件蝕刻停止層114以及第一接觸件蝕刻停止層112而與半導體基底100中的源/汲極（未示出）電性連接。須注意的是，在本發明中，位元線接觸件120的底部具有突出部120a往外側水平延伸。該突出部120a在垂直方向上會介於第二接觸件蝕刻停止層114與半導體基底100之間，其頂面並可與鄰接的第一接觸件蝕刻停止層112齊平。位元線接觸件120的材質可為鎢(W)。由於本發明的位元線接觸件120具有水平突出部120a來與半導體基底100接觸之故，其可因接觸面積的增加而降低接觸電阻，解決習知技術中位元線與基底之間的接觸電阻因尺寸微縮的關係而大幅增加的問題。另一方面，在本發明實施例中，位元線接觸件120與鄰近的浮閘FG或輔助閘AG之間可具有氣隙124。氣隙124係介於位元線接觸件120與第二接觸件蝕刻停止層114、第一接觸件蝕刻停止層112以及浮閘FG/輔助閘AG之間，其超低介電係數的性質可有效解決習知技術中浮閘至位元線之間的串擾(cross talk)問題，避免臨界電壓(V _T)的分佈範圍變廣。

在記憶體元件102的資料寫入/抹除(Write/Erase)運作中，偏壓會從控制閘CG以及與位元線接觸件120相連的源/汲極施加，使得電子穿隧注入浮閘FG或是使得電子從浮閘FG釋出。而在讀取快閃記憶體的運作中，一操作電壓會從控制閘CG施加，此時浮閘FG的帶電狀態會影響其下方通道的開/關，此通道之開/關即可作為判讀資料值「0」或「1」之依據。在未施加電壓於輔助閘AG的情況下，輔助閘AG下方的半導體基底100中不會形成源極區，因此可以避免記憶體元件102產生從源極區至汲極區的漏電流。另一方面，記憶體元件102的運作期間會從輔助閘AG施加一電壓，如此於其下方的半導體基底100中形成反轉層來作為源極區。

在說明了本發明的半導體元件後，接下來請依序參照第2圖至第8圖，其為根據本發明實施例具有快閃記憶體以及較大位元線接觸面積的半導體元件的製作流程的截面示意圖。

首先請參照第2圖。在製程一開始，提供一半導體基底100，如一矽基底，作為整個結構的設置基礎。之後在半導體基底100上形成記憶體元件102。本發明以NOR FLASH為例，其步驟可包含在半導體基底100上依序形成穿隧氧化層、第一摻雜多晶矽層、閘間介電層以及第二摻雜多晶矽層等層結構。上述層結構可透過合適的沉積製程來形成，如化學氣相沉積製程(CVD)或是原子層沉積製程(ALD)。穿隧氧化層也可透過熱氧化法形成。之後，進行光刻製程圖案化上述層結構，如此形成如圖所示包含穿隧氧化層104、浮閘FG、閘間介電層106、控制閘CG的閘極堆疊結構以及包含穿隧氧化層104、輔助閘AG、閘間介電層106、控制閘CG的閘極堆疊結構。兩種閘極堆疊結構相鄰但不直接接觸。閘極堆疊結構形成後，再於閘極堆疊結構的側壁上形成間隔壁110，其可透過沉積製程以及回蝕刻製程形成。間隔壁110形成後可再於半導體基底100上形成源/汲極以及自對準矽化物（如CoSi ₂）等結構。由於上述源/汲極以及自對準矽化物並非本發明之重點，為了圖示簡明之故不予示出。

請參照第3圖。記憶體元件102形成後，接著在記憶體元件102上依序形成一第一接觸件蝕刻停止層112以及一第二接觸件蝕刻停止層114。第一接觸件蝕刻停止層112以及一第二接觸件蝕刻停止層114可透過原子層沉積製程共形地形成在記憶體元件102與半導體基底100的表面上。須注意在本發明實施例中，第一接觸件蝕刻停止層112以及第二接觸件蝕刻停止層114係由具有不同蝕刻選擇比的材料所構成，如氧化矽與氮化矽，以在後續製程中提供蝕刻選擇效果。

請參照第4圖。第一接觸件蝕刻停止層112與第二接觸件蝕刻停止層114形成後，接著在第二接觸件蝕刻停止層114上形成一犧牲性多晶矽層116。犧牲性多晶矽層116可透過CVD製程形成，其會毯覆記憶體元件102並填滿其間的空間與空隙。在其他實施例中，犧牲性多晶矽層116也可與其他材質來替代，例如使用與第一接觸件蝕刻停止層112以及第二接觸件蝕刻停止層114的材料具有不同蝕刻選擇比的材料來替代。

請參照第5圖。犧牲性多晶矽層116形成後，接著進行一光刻製程形成垂直延伸穿過犧牲性多晶矽層116、第二接觸件蝕刻停止層114以及第一接觸件蝕刻停止層112的一接觸孔118。接觸孔118會連通半導體基底100表面的源/汲極或金屬矽化物，並使得部分的第二接觸件蝕刻停止層114以及第一接觸件蝕刻停止層112從接觸孔118的側壁露出。

請參照第6圖。接觸孔118形成後，接著進行一溼蝕刻製程從接觸孔118內移除接觸孔118底部部分裸露的第一接觸件蝕刻停止層112，如此形成往接觸孔118外側水平延伸的突出空間118a。在本發明實施例中，該溼蝕刻製程可為一浸蝕製程，其可使用緩衝氫氟酸(BHF)為蝕刻液來針對氧化矽材質的第一接觸件蝕刻停止層112進行選擇性蝕刻，不會移除氮化矽材質的第二接觸件蝕刻停止層114以及多晶矽材質的犧牲性多晶矽層116，如此形成往接觸孔118外側水平延伸的突出空間118a。該突出空間118a介於在垂直方向上會介於第二接觸件蝕刻停止層114與半導體基底100之間。本發明雙層接觸件蝕刻停止層設計的優點即在於可透過上述製程形成此特殊的接觸孔118突出空間118a。

請參照第7圖。突出空間118a形成後，接著在接觸孔118內填入導電金屬，如透過CVD製程填入鎢(W)，如此形成如圖所示具有突出部120a的位元線接觸件120。該突出部120a係在垂直方向上介於第二接觸件蝕刻停止層114與半導體基底100之間，且其頂面可與鄰接的第一接觸件蝕刻停止層112齊平。犧牲性多晶矽層116並在位元線接觸件120形成後加以移除，例如使用混有氫氟酸、硝酸以及醋酸的蝕刻液針對犧牲性多晶矽層116進行選擇性的溼蝕刻，或是使用以氯為主體蝕刻氣體的乾蝕刻製程。在本發明中，由於位元線接觸件120具有水平突出部120a與半導體基底100接觸之故，其可因接觸面積的增加而降低接觸電阻，解決習知技術中位元線與基底之間的接觸電阻因尺寸微縮而大幅增加的問題。

請參照第8圖。犧牲性多晶矽層116移除後，接著在第二接觸件蝕刻停止層114上覆蓋一層間介電層122，如金屬沉積前介電層(PMD)。層間介電層122可透過LPCVD或是PECVD製程形成，其材質可為以氧化矽為主的磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)或是low-k材料。層間介電層122會填入記憶體元件102之間的空隙中並毯覆記憶體元件102，並透過化學機械平坦化(CMP)製程使先前形成的位元線接觸件120從層間介電層122中露出並被其所圍繞。須注意在本發明實施例中，在層間介電層122形成後，位元線接觸件120與鄰近的浮閘FG或輔助閘AG之間較狹窄的空間中會因填充不均而形成氣隙124。氣隙124的超低介電係數性質可有效解決習知技術中浮閘至位元線之間的串擾問題，避免臨界電壓(V _T)的分佈範圍變廣。

接下來請依序參照第9圖至第16圖，其為根據本發明另一實施例具有快閃記憶體以及較大位元線接觸面積的半導體元件的製作流程的截面示意圖。此實施例與前述實施例的差別在於，此實施例中會先形成犧牲性的多晶矽柱而非犧牲性的多晶矽層，如此可在位元線接觸件形成前在整個結構上形成額外的保護性襯層，避免習知的連通管道(piping)問題。

首先請參照第9圖。此圖接續前述實施例中第4圖的步驟，在犧牲性多晶矽層116形成後，接著進行一光刻製程圖案化犧牲性多晶矽層116，形成如圖所示垂直的犧牲性多晶矽柱126。在本發明實施例中，犧牲性多晶矽柱126會位於記憶體元件102之間並與下方半導體基底100中的源/汲極（未示出）對齊，且其頂面高於第二接觸件蝕刻停止層114的頂面。該光刻製程可包含先形成圖案化光阻，之後以該光阻為遮罩進行以氯為主體蝕刻氣體的乾蝕刻製程來蝕刻犧牲性多晶矽層116，如此形成犧牲性多晶矽柱126。此蝕刻製程會在氮化矽材質的第二接觸件蝕刻停止層114露出後停止。

請參照第10圖。犧牲性多晶矽柱126形成後，接著在整個基底表面形成一共形的襯層128。在本發明實施例中，襯層128會位於犧牲性多晶矽柱126以及第二接觸件蝕刻停止層114的表面上，其厚度較佳小於犧牲性多晶矽柱126與記憶體元件102之間的間隙。襯層128的材料可為氮化矽，其可採用原子層沉積製程形成。

請參照第11圖。襯層128形成後，接著在襯層128上毯覆一層間介電層122。層間介電層122可透過LPCVD或是PECVD製程形成，其材質可為以氧化矽為主的磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)或是low-k材料。層間介電層122會填入記憶體元件102之間的空隙中並覆蓋記憶體元件102以及犧牲性多晶矽柱126。須注意在本發明實施例中，在層間介電層122形成後，犧牲性多晶矽柱126與鄰近的浮閘FG或輔助閘AG之間較狹窄的空間中會因為填充不均的關係而形成氣隙124。氣隙124的超低介電係數性質可有效解決習知技術中浮閘至位元線之間的串擾問題，避免臨界電壓(V _T)的分佈範圍變廣。

請參照第12圖。層間介電層122形成後，接著進行一CMP製程移除一定高度以上的層間介電層122、襯層128以及犧牲性多晶矽柱126，使得犧牲性多晶矽柱126從襯層128中露出。之後再以層間介電層122為遮罩針對犧牲性多晶矽柱126進行一乾蝕刻製程，如以氯為主體蝕刻氣體的非等向性乾蝕刻製程，如此移除犧牲性多晶矽柱126而在層間介電層122中形成接觸孔118。在本發明實施例中，此乾蝕刻製程也會移除從接觸孔118露出的第二接觸件蝕刻停止層114並在第一接觸件蝕刻停止層112露出後停止。如此，所形成的接觸孔118係垂直延伸穿過層間介電層122，其周圍會為襯層128所圍繞，底面則為第一接觸件蝕刻停止層112。

請參照第13圖。接觸孔118形成後，接著進行一溼蝕刻製程從接觸孔118內移除接觸孔118底部部分裸露的第一接觸件蝕刻停止層112，如此使接觸孔118穿過第一接觸件蝕刻停止層112至半導體基底100，並形成往接觸孔118外側水平延伸的突出空間118a。在本發明實施例中，該溼蝕刻製程可為一浸蝕製程，其可使用緩衝氫氟酸為蝕刻液針對氧化矽材質的第一接觸件蝕刻停止層112進行選擇性的蝕刻，不會移除氮化矽材質的第二接觸件蝕刻停止層114以及襯層128，如此形成往接觸孔118外側水平延伸的突出空間118a。該突出空間118a介於在垂直方向上會介於第二接觸件蝕刻停止層114與半導體基底100之間。本發明雙層接觸件蝕刻停止層設計的優點即在於可透過上述製程形成此特殊的接觸孔118突出空間118a。

請參照第14圖。接觸孔118的突出空間118a形成後，接著在接觸孔118內填入導電金屬130，如透過CVD製程填入鎢(W)。導電金屬130也會填入先前所形成的突出空間118a中。部份的導電金屬130會位於接觸孔118外的層間介電層122上。

請參照第15圖。填入導電金屬130後，接著進行一化學機械平坦化(CMP)製程移除一定高度以上的導電金屬130、層間介電層122以及襯層128，如此形成如圖中所示為襯層128所圍繞、具有突出部120a的位元線接觸件120。在此實施例中，CMP後的位元線接觸件120高度較佳會高於層間介電層122，如此部份的位元線接觸件120會從層間介電層122的表面凸出，方便後續與電路的連接。位元線接觸件120的突出部120a係在垂直方向上介於第二接觸件蝕刻停止層114與半導體基底100之間，且其頂面可與鄰接的第一接觸件蝕刻停止層112齊平。在本發明中，由於位元線接觸件120具有水平突出部120a與半導體基底100接觸之故，其可因接觸面積的增加而降低接觸電阻，解決習知技術中位元線與基底之間的接觸電阻因尺寸微縮的緣故而大幅增加的問題。

請參照第16圖。位元線接觸件120形成後，之後可進行半導體後段製程(back-end-of-line, BEOL)，在層間介電層122上形成金屬線路132。金屬線路132會與凸出於層間介電層122表面的位元線接觸件120電性連接。金屬線路132的材質可為鎢(W)或銅(Cu)，其可採用CVD製程形成。

綜合上述實施例說明可以了解到，本發明的特點在於透過雙層的接觸件蝕刻停止層之設計使得位元線接觸件的底部具有水平延伸的突出部，以此降低接觸電阻。再者，位元線接觸件在形成時周圍有襯層，如此可避免位元線接觸件形成後產生連通管道。此外，位元線接觸件與記憶體元件之間形成有氣隙，可避免其間的串擾現象，是為本發明結構的功效性與優點所在。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:半導體基底 102:記憶體元件 104:穿隧氧化層 106:閘間介電層 110:間隙壁 112:第一接觸件蝕刻停止層 114:第二接觸件蝕刻停止層 116:犧牲性多晶矽層 118:接觸孔 118a:突出空間 120:位元線接觸件 120a:突出部 122:層間介電層 124:氣隙 126:犧牲性多晶矽柱 128:襯層 130:導電金屬 132:金屬線路

第1圖為根據本發明實施例具有快閃記憶體以及較大位元線接觸面積的半導體元件的截面示意圖； 第2圖至第8圖為根據本發明實施例具有快閃記憶體以及較大位元線接觸面積的半導體元件的製作流程的截面示意圖；以及 第9圖至第16圖為根據本發明另一實施例具有快閃記憶體以及較大位元線接觸面積的半導體元件的製作流程的截面示意圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

100:半導體基底

102:記憶體元件

104:穿隧氧化層

106:閘間介電層

110:間隙壁

112:第一接觸件蝕刻停止層

114:第二接觸件蝕刻停止層

120:位元線接觸件

120a:突出部

122:層間介電層

124:氣隙

Claims (18)

1. 一種半導體元件，包含： 一半導體基底； 一記憶體元件，位於該半導體基底上； 一第一接觸件蝕刻停止層，共形地位於該記憶體元件的表面上； 一第二接觸件蝕刻停止層，共形地位於該第一接觸件蝕刻停止層的表面上； 一層間介電層，覆蓋該第二接觸件蝕刻停止層；以及 一位元線接觸件，垂直延伸穿過該層間介電層、該第二接觸件蝕刻停止層以及該第一接觸件蝕刻停止層而與該半導體基底中的源/汲極電性連接，其中該位元線接觸件的底部具有突出部往外側水平延伸，該突出部在垂直方向上介於該第二接觸件蝕刻停止層與該半導體基底之間。
2. 如申請專利範圍第1項所述之半導體元件，其中該記憶體元件包含一浮閘以及一控制閘位於該浮閘上。
3. 如申請專利範圍第2項所述之半導體元件，其中該記憶體元件更包含一輔助閘鄰近該浮閘。
4. 如申請專利範圍第2項所述之半導體元件，更包含一氣隙介於該位元線接觸件與該第二接觸件蝕刻停止層、該第一接觸件蝕刻停止層以及該浮閘之間。
5. 如申請專利範圍第1項所述之半導體元件，更包含一襯層共形地位於該位元線接觸件以及該第二接觸件蝕刻停止層的表面上，該層間介電層位於該襯層上。
6. 如申請專利範圍第5項所述之半導體元件，其中該襯層的材料為氮化矽。
7. 如申請專利範圍第1項所述之半導體元件，其中該第一接觸件蝕刻停止層的材料為氧化矽。
8. 如申請專利範圍第1項所述之半導體元件，其中該第二接觸件蝕刻停止層的材料為氮化矽。
9. 一種半導體元件的製造方法，包含： 提供一半導體基底，並在該半導體基底上形成一半導體元件； 在該半導體元件以及該半導體基底的表面上依序形成共形的一第一接觸件蝕刻停止層以及一第二接觸件蝕刻停止層； 在該第二接觸件蝕刻停止層上覆蓋一犧牲性多晶矽層； 進行一光刻製程形成垂直延伸穿過該犧牲性多晶矽層、該第二接觸件蝕刻停止層以及該第一接觸件蝕刻停止層至該半導體基底的一接觸孔； 進行一溼蝕刻製程從該接觸孔內移除該接觸孔底部的部分裸露的該第一接觸件蝕刻停止層，如此形成往該接觸孔外側水平延伸的突出空間；以及 在該接觸孔內填入導電金屬，如此形成具有突出部的接觸件。
10. 如申請專利範圍第9項所述之半導體元件的製造方法，更包含： 在該接觸件形成後移除該犧牲性多晶矽層；以及 在該第二接觸件蝕刻停止層上覆蓋一層間介電層。
11. 如申請專利範圍第10項所述之半導體元件的製造方法，其中在該第二接觸件蝕刻停止層上覆蓋一層間介電層的步驟更包含： 在該位元線接觸件與該第二接觸件蝕刻停止層、該第一接觸件蝕刻停止層以及該浮閘之間形成一氣隙。
12. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一接觸件蝕刻停止層的材料為氧化矽，該第二接觸件蝕刻停止層的材料為氮化矽，該溼蝕刻製程使用氫氟酸對該第一接觸件蝕刻停止層進行選擇性蝕刻。
13. 一種半導體元件的製造方法，包含： 提供一半導體基底，並在該半導體基底上形成一半導體元件； 在該半導體元件以及該半導體基底的表面上依序形成共形的一第一接觸件蝕刻停止層以及一第二接觸件蝕刻停止層； 在該第二接觸件蝕刻停止層上覆蓋一犧牲性多晶矽層； 進行一光刻製程圖案化該犧牲性多晶矽層，形成垂直的犧牲性多晶矽柱； 在該犧牲性多晶矽柱以及該第二接觸件蝕刻停止層的表面形成一共形的襯層； 形成一層間介電層覆蓋該襯層，該犧牲性多晶矽柱的頂面從該層間介電層露出； 移除露出的該犧牲性多晶矽柱，如此形成垂直延伸穿過該層間介電層以及該第二接觸件蝕刻停止層的一接觸孔； 進行一溼蝕刻製程從該接觸孔內移除該接觸孔底部的部分裸露的該第一接觸件蝕刻停止層，如此使該接觸孔穿過該第一接觸件蝕刻停止層至該半導體基底並形成往該接觸孔外側水平延伸的突出空間；以及 在該接觸孔內填入導電金屬，如此形成具有突出部的接觸件。
14. 如申請專利範圍第13項所述之半導體元件的製造方法，其中形成一層間介電層覆蓋該襯層的步驟更包含： 在該犧牲性多晶矽柱與該第二接觸件蝕刻停止層、該第一接觸件蝕刻停止層以及該浮閘之間形成一氣隙。
15. 如申請專利範圍第13項所述之半導體元件的製造方法，其中該第一接觸件蝕刻停止層的材料為氧化矽，該第二接觸件蝕刻停止層的材料為氮化矽，該襯層的材料為氮化矽，該溼蝕刻製程使用氫氟酸對該第一接觸件蝕刻停止層進行選擇性蝕刻。
16. 如申請專利範圍第13項所述之半導體元件的製造方法，更包含： 在該層間介電層形成後進行一化學機械平坦化製程移除一定高度以上的該層間介電層以及該犧牲性多晶矽柱，使得該犧牲性多晶矽柱從該層間介電層中露出。
17. 如申請專利範圍第13項所述之半導體元件的製造方法，其中移除露出的該犧牲性多晶矽柱的步驟更包含： 以該層間介電層為硬遮罩進行一非等向性乾蝕刻製程來移除該犧牲性多晶矽柱以及該犧牲性多晶矽柱正下方的該第一接觸件蝕刻停止層，如此露出該第二接觸件蝕刻停止層。
18. 如申請專利範圍第13項所述之半導體元件的製造方法，其中形成具有突出部的接觸件的步驟更包含： 在填入該導電金屬後進行一化學機械平坦化製程移除該層間介電層上的該導電金屬，如此形成該具有突出部的接觸件，且該接觸件從該層間介電層的表面凸出。