TW202531847A - 半導體記憶體裝置 - Google Patents

Abstract

一種半導體記憶體裝置包括：一位元線；一字線；第一及第二模具介電圖案，其與該位元線重疊且平行於該字線延伸，該等第一及第二模具介電圖案垂直堆疊於彼此上；一第一金屬氧化物圖案，其安置在該字線與該位元線之一頂部表面之間及該字線與該第一模具介電圖案之一側向表面之間；一第二金屬氧化物圖案，其接觸該第二模具介電圖案之一側向表面；以及一通道圖案，其安置在該第一金屬氧化物圖案與該字線之間且接觸該第二模具介電圖案及該第二金屬氧化物圖案中之每一者之一底部表面。

Description

半導體記憶體裝置

參考相關申請案

本申請案主張於2024年1月15日在韓國智慧財產局提出申請之韓國專利申請案第10-2024-0006241號之優先權，該韓國專利申請案之揭露內容之全文特此以引用方式併入。 發明領域

本發明概念係關於一種半導體記憶體裝置，且更特定而言係關於一種包括垂直通道電晶體之半導體記憶體裝置以及一種製造該半導體記憶體裝置之方法。

發明背景

隨著減少半導體記憶體裝置中之設計規則的趨勢，製造技術被改良以提高半導體記憶體裝置之一集積度、一操作速度及一製造產率。據此，具有垂直通道之電晶體已被提議來提高其集積度、電晶體之電流驅動能力及諸如此類。

發明概要

本發明概念之一些實施例提供一種具有改良之電氣性質及提高之集積度的半導體記憶體裝置。

本發明概念之目的不限於上文提及的，且熟習此項技藝者將從以下描述中清楚地理解上文未提及之其他目的。

根據本揭露內容之一態樣，一種半導體記憶體裝置包括：一位元線，其安置在一半導體基體上且在與該半導體基體之一頂部表面平行之一第一方向上延伸；一字線，其安置在該半導體基體上且在與該半導體基體之該頂部表面平行且與該第一方向正交之一第二方向上延伸；一第一模具介電圖案及一第二模具介電圖案，其與該位元線重疊且平行於該字線延伸，該等第一及第二模具介電圖案在垂直於該等第一及第二方向之一第三方向上被序列堆疊；一第一金屬氧化物圖案，其包括安置在該字線與該位元線之一頂部表面之間的一第一部分及安置在該字線與該第一模具介電圖案之一側向表面之間的一第二部分；一第二金屬氧化物圖案，其接觸該第二模具介電圖案之一側向表面；以及一通道圖案，其安置在該第一金屬氧化物圖案與該字線之間且接觸該第二模具介電圖案之一底部表面及該第二金屬氧化物圖案之一底部表面。

根據本揭露內容之一態樣，一種半導體記憶體裝置包括：一位元線，其安置在一半導體基體上且在與該半導體基體之一頂部表面平行之一第一方向上延伸；一字線，其安置在該半導體基體上且在與該半導體基體之該頂部表面平行且與該第一方向正交之一第二方向上延伸；一第一模具介電圖案及一第二模具介電圖案，其與該位元線重疊且平行於該字線延伸，該等第一及第二模具介電圖案在垂直於該等第一及第二方向之一第三方向上被序列堆疊；一第一金屬氧化物圖案，其覆蓋該位元線之一頂部表面之一部分且接觸該第一模具介電圖案之一側向表面；一第二金屬氧化物圖案，其接觸該第二模具介電圖案之一側向表面；一通道圖案，其安置在該字線與該第一金屬氧化物圖案之間且接觸該第二模具介電圖案之一底部表面及該第二金屬氧化物圖案之一底部表面；以及一焊著墊，其連接至該通道圖案。該焊著墊接觸該第二金屬氧化物圖案之一側向表面及該通道圖案之一側向表面。

根據本揭露內容之一態樣，一種半導體記憶體裝置包括：一位元線，其安置在一半導體基體上且在與該半導體基體之一頂部表面平行之一第一方向上延伸；一字線，其在與該半導體基體之該頂部表面平行且與該第一方向正交之一第二方向上延伸；一第一模具介電圖案及一第二模具介電圖案，其與該位元線重疊且平行於該字線延伸，該等第一及第二模具介電圖案在垂直於該等第一及第二方向之一第三方向上被序列堆疊在彼此之上；一第一金屬氧化物圖案，其包括安置在該字線與該位元線之一頂部表面之間的一第一部分及安置在該字線與該第一模具介電圖案之一側向表面之間的一第二部分；一第二金屬氧化物圖案，其與該第一金屬氧化物圖案分開且接觸該第二模具介電圖案之一側向表面；一通道圖案，其安置在該第一金屬氧化物圖案與該字線之間且接觸該第二模具介電圖案之一底部表面及該第二金屬氧化物圖案之一底部表面；一閘極介電層，其安置在該通道圖案與該字線之間；一焊著墊，其連接至該通道圖案；以及一資料儲存圖案，其透過該焊著墊連接至該通道圖案。該第二模具介電圖案在該第一方向上之一寬度比該第一模具介電圖案在該第一方向上之一寬度更大。該焊著墊接觸該第二金屬氧化物圖案之一側向表面及該通道圖案之一側向表面。

詳細說明

下文現在將參看附圖來描述本發明概念之一些實施例。貫穿本說明書，類似元件符號可指示類似組件。

圖1例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一方塊圖。

參看圖1，一半導體記憶體裝置可包括一記憶體胞元陣列1、一列解碼器2、一感測放大器3、一行解碼器4及一控制邏輯5。

記憶體胞元陣列1可包括被二維或三維配置之複數個記憶體胞元MC。記憶體胞元MC中之每一者可連接至彼此交叉的字線WL中之一對應字線及位元線BL中之一對應位元線。在一些實施例中，記憶體胞元MC中之每一者可位於對應字線及對應位元線彼此交叉之一區處。

記憶體胞元MC中之每一者可包括一選擇元件TR及一資料儲存元件DS，且選擇元件TR及資料儲存元件DS可彼此串聯電氣連接。選擇元件TR可連接在資料儲存元件DS與字線WL之間，且資料儲存元件DS可透過選擇元件TR連接至位元線BL。選擇元件TR可係一場效電晶體(FET)，且資料儲存元件DS可係一電容器、一磁性隧道接面圖案或一可變電阻器。舉例而言，選擇元件TR可包括一電晶體，該電晶體之一閘極電極可連接至字線WL，且電晶體之源極/汲極端子可連接至位元線BL及資料儲存元件DS。

列解碼器2可對外部輸入之一位址進行解碼，且可選擇記憶體胞元陣列1之字線WL中之一者。在列解碼器2中解碼之位址可被提供至一列驅動器(未示出)，且回應於控制電路之一控制操作，列驅動器可將一特定電壓提供至一選定字線WL及未選定字線WL中之每一者。

回應於從行解碼器4解碼之一位址，感測放大器3可偵測且放大一選定位元線BL與一參考位元線之間的一電壓差，且然後可輸出經放大的電壓差。

行解碼器4可在感測放大器3與一外部裝置(例如，一記憶體控制器)之間提供一資料輸送路徑。行解碼器4可對外部輸入之一位址進行解碼且可選擇位元線BL中之一者。

控制邏輯5可生成控制信號，該等控制信號控制對記憶體胞元陣列1寫入資料及/或自記憶體胞元陣列1讀取資料之操作。

圖2例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一透視圖。

參看圖2，一半導體記憶體裝置可包括一半導體基體100上之一周邊電路結構PS及周邊電路結構PS上之一胞元陣列結構CS。舉例而言，周邊電路結構PS在與半導體基體100之一頂部表面垂直之一第三方向D3上可位設在半導體基體100與胞元陣列結構CS之間。

周邊電路結構PS可包括形成於半導體基體100上之核心/周邊電路。核心/周邊電路可包括圖1之列解碼器、行解碼器、感測放大器及控制邏輯。

胞元陣列結構CS可包括位元線BL、字線WL、以及在位元線BL與字線WL之間的圖1之記憶體胞元MC。圖1之記憶體胞元MC可被二維或三維配置在由一第一方向D1及一第二方向D2界定之一平面上。圖1之記憶體胞元MC中之每一者可包括一選擇元件TR及一資料儲存元件DS。

舉例而言，選擇元件TR可包括一垂直通道電晶體(VCT)。垂直通道電晶體之一通道可具有在與半導體基體100之頂部表面垂直之一方向(例如，第三方向D3)上延伸之一形狀。資料儲存元件DS可係一電容器。

然而，本發明概念不限於此。半導體記憶體裝置可包括半導體基體100上之胞元陣列結構CS，且亦可包括胞元陣列結構CS上之周邊電路結構PS。舉例而言，胞元陣列結構CS可位設在半導體基體100與周邊電路結構PS之間。

半導體記憶體裝置可具有一晶片對晶片(C2C)結構。在此描述中，C2C結構可指其中包括胞元陣列結構CS之一上晶片與包括周邊電路結構PS之一下晶片以一接合方式彼此連接的一結構。舉例而言，上晶片與下晶片可以一混合接合方式連接。用語「混合接合」可表示包括相同材料之兩個組件在其之間的一界面處被合併。

圖3例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一平面圖。圖4A及4B例示沿著圖3之線A-A'、B-B、C-C'及D-D'截取之截面圖，示出根據本發明概念之一些實施例的一半導體記憶體裝置。圖5例示示出圖4A之區段P之一放大圖。

參看圖3、4A及4B，根據本發明概念之一些實施例的一半導體記憶體裝置可包括一周邊電路結構PS及周邊電路結構PS上之一胞元陣列結構CS。

周邊電路結構PS可包括整合在一半導體基體100上之核心電路SA、下接點插塞LCP、電路線PCL及覆蓋核心電路SA之一下介電層ILD。

半導體基體100可係一單晶矽基體，但本發明概念不限於此。半導體基體100之一頂部表面可平行於一第一方向D1及一第二方向D2。半導體基體100之頂部表面可垂直於一第三方向D3。

核心電路SA可包括整合在半導體基體100上之N型金屬氧化物半導體(NMOS)及P型金屬氧化物半導體(PMOS)電晶體。核心電路SA可透過電路線PCL電氣連接至位元線BL及字線WL。

在半導體基體100上，下介電層ILD可覆蓋核心電路SA、電路線PCL及下接點插塞LCP。下接點插塞LCP可電氣連接至核心電路SA及電路線PCL。下介電層ILD可具有一實質上平坦之頂部表面。下介電層ILD可包括例如氧化矽、氮化矽、氮氧化矽及一低k介電材料中之一或多者或可由其形成。在一些實施例中，下介電層ILD可由包括彼此不同之材料的多層形成。

胞元陣列結構CS可位設在下介電層ILD上。胞元陣列結構CS可包括位元線BL、通道圖案CP、包括第一及第二字線WL1及WL2之字線WL、一閘極介電層GI、焊著墊LP以及資料儲存圖案DSP。

在下介電層ILD上，位元線BL可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。

舉例而言，位元線BL可包括下列或可由下列形成：摻雜之多晶矽、金屬、傳導金屬氮化物、傳導金屬矽化物、傳導金屬氧化物或其任何組合。位元線BL可由一單層或多層形成。位元線BL可包括下列或可由下列形成：諸如石墨烯之碳基二維材料、諸如碳奈米管之碳基三維材料或其任何組合。

一層間介電圖案111可設置在下介電層ILD上。層間介電圖案111可覆蓋下介電層ILD之頂部表面。層間介電圖案111可位設在位元線BL與電路線PCL之間。層間介電圖案111可在其中設置有將位元線BL連接至電路線PCL之上接點插塞UCP。舉例而言，層間介電圖案111可包括氧化矽、氮化矽、氮氧化矽及一低k介電材料中之一或多者或可由其形成。

層間介電圖案111可在其中設置有屏蔽結構SS。屏蔽結構SS中之每一者可位設在相鄰位元線BL之間。屏蔽結構SS中之每一者可在第一方向D1上延伸。屏蔽結構SS可在第二方向D2上彼此間隔開。屏蔽結構SS可使其頂部表面位於比位元線BL之頂部表面之層級更低之一層級(高度)處。舉例而言，屏蔽結構SS可包括諸如金屬之一傳導材料或可由其形成，且該傳導材料可在其中包括一空氣間隙或一空隙。如本文中討論之用語「空氣」可指大氣或在製造程序期間可存在之其他氣體。

第一及第二模具介電圖案113及115可被序列堆疊在層間介電圖案111及位元線BL上。第一及第二模具介電圖案113及115中之每一者可在第二方向D2上延伸，同時跨位元線BL延伸。舉例而言，第一及第二模具介電圖案113及115中之每一者可與位元線BL重疊且平行於字線WL延伸。

第二模具介電圖案115中之每一者可與第一模具介電圖案113中之一對應者之一頂部表面接觸。第二模具介電圖案115在第一方向D1上之一寬度可比第一模具介電圖案113在第一方向D1上之一寬度更大。舉例而言，第一模具介電圖案113可包括氧化矽或可由其形成，且第二模具介電圖案115可包括氮化矽或可由其形成。於本文中使用時，用語「接觸」或「與……接觸」係指一直接連接(即，實體觸碰)，除非上下文另外指示。

參看圖4A及5，一第一金屬氧化物圖案MOP1可位設在位元線BL上，且可與第一模具介電圖案113之一側向表面113_S接觸。舉例而言，第一金屬氧化物圖案MOP1可包括安置在字線WL與位元線BL之頂部表面之間的一第一部分MOP1a，以及安置在字線WL與模具介電圖案113之側向表面113_S之間的一第二部分MOP1b。第一部分MOP1a可覆蓋位元線BL之一頂部表面BL_U且接觸第一模具介電圖案113之側向表面113_S。第一金屬氧化物圖案MOP1之第二部分MOP1b可具有自第一部分MOP1a之相對端沿著第三方向D3延伸之一形狀。第一金屬氧化物圖案MOP1之第二部分MOP1b可覆蓋第一模具介電圖案113之側向表面113_S之一部分。在一些實施例中，第一金屬氧化物圖案MOP1可與第二模具介電圖案115間隔開而不接觸。舉例而言，第一金屬氧化物圖案MOP1之第二部分MOP1b可位於比第一模具介電圖案113之頂部表面之層級更低之一層級處。第一金屬氧化物圖案MOP1之第二部分MOP1b可沿著第三方向D3且隨著與第二模具介電圖案115之距離減小而漸縮。舉例而言，第一金屬氧化物圖案MOP1之第二部分MOP1b可具有在第一方向D1上之一寬度，其隨著與第二模具介電圖案115之距離減小而減小(即，第二部分MOP1b在第一方向D1上之一寬度可朝向第二模具介電圖案115減小)。

一通道圖案CP可安置在第一金屬氧化物圖案MOP1與字線WL之間。通道圖案CP可安置在第一金屬氧化物圖案MOP1上且可與字線WL間隔開。通道圖案CP可包括覆蓋第一金屬氧化物圖案MOP1之第一部分MOP1a之一頂部表面的一水平通道部分HCP，以及覆蓋第一金屬氧化物圖案MOP1之第二部分MOP1b之一側向表面的一垂直通道部分VCP。通道圖案CP之水平通道部分HCP可位設在第一部分MOP1a與字線WL之間及第二部分MOP1b與字線WL之間。通道圖案CP之垂直通道部分VCP可延伸至第二部分MOP1b上以接觸第一模具介電圖案113之側向表面113_S、第二模具介電圖案115之一底部表面及下文將討論之一第二金屬氧化物圖案MOP2之一底部表面。

第一金屬氧化物圖案MOP1可在第二方向D2上在第一模具介電圖案113之間彼此間隔開。同樣地，通道圖案CP亦可在第二方向D2上在第一模具介電圖案113之間彼此間隔開。第一金屬氧化物圖案MOP1及通道圖案CP可各具有一U形截面。舉例而言，通道圖案CP可包括銦鎵鋅氧化物(IGZO)。在一些實施例中，通道圖案CP可包括氧化物半導體或可由其形成。氧化物半導體可包括In _xGa _yZn _zO、In _xGa _ySi _zO、In _xSn _yZn _zO、In _xZn _yO、Zn _xO、Zn _xSn _yO、Zn _xO _yN、Zr _xZn _ySn _zO、Sn _xO、Hf _xIn _yZn _zO、Ga _xZn _ySn _zO、Al _xZn _ySn _zO、Yb _xGa _yZn _zO、In _xGa _yO或其任何組合。通道圖案CP可各由包括一個氧化物半導體之一單層或包括不同氧化物半導體之多層形成。通道圖案CP可包括一非晶質、結晶或多晶氧化物半導體或可由其形成。通道圖案CP可各具有比矽之帶隙能量更大之一帶隙能量。舉例而言，通道圖案CP可各具有約1.5 eV至約5.6 eV之一帶隙能量，且當帶隙能量在約2.0 eV至約4.0 eV之一範圍內時可展現出期望之通道效能。

第一及第二字線WL1及WL2可位設在通道圖案CP上。第一及第二字線WL1及WL2可在第二方向D2上延伸，同時跨位元線BL及通道圖案CP延伸。第一及第二字線WL1及WL2可沿著第一方向D1交替配置。舉例而言，一對第一及第二字線WL1及WL2可位設在通道圖案CP中之一對應通道圖案處。

第一及第二字線WL1及WL2可包括下列或可由下列形成：例如摻雜之多晶矽、金屬、傳導金屬氮化物、傳導金屬矽化物、傳導金屬氧化物或其任何組合。第一及第二字線WL1及WL2可各由一單層或包括彼此不同之材料的多層形成。第一及第二字線WL1及WL2可包括下列或可由下列形成：諸如石墨烯之碳基二維材料、諸如碳奈米管之碳基三維材料或其任何組合。

上介電圖案119可設置在第一字線WL1與第二字線WL2之間。上介電圖案119中之每一者可位設在一對應對第一字線WL1與第二字線WL2之間。上介電圖案119中之每一者可在第二方向D2上延伸。上介電圖案119可在第一方向D1上彼此間隔開。上介電圖案119及第一模具介電圖案113可在第一方向D1上交替配置。上介電圖案119可具有與閘極介電層GI之一頂部表面及焊著墊LP之頂部表面共面的其頂部表面。舉例而言，上介電圖案119可包括氧化矽或可由其形成。

閘極介電層GI可設置在通道圖案CP與第一及第二字線WL1及WL2之間及通道圖案CP與上介電圖案119之間。閘極介電層GI可與第一及第二字線WL1及WL2接觸，且亦可與通道圖案CP或上介電圖案119接觸。通道圖案CP上之閘極介電層GI可沿著通道圖案CP之內側壁延伸。

閘極介電層GI可包括下列或可由下列形成：例如氧化矽、氮氧化矽、其一介電常數比氧化矽之介電常數更大的一高k介電材料或其任何組合。高k介電材料可包括HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO ₂、Al ₂O ₃或其任何組合，但本發明概念不限於此。

通道圖案CP可在其上設置有與第二模具介電圖案115之一側向表面115_S接觸之第二金屬氧化物圖案MOP2。第二金屬氧化物圖案MOP2可沿著第二方向D2在第二模具介電圖案115之間彼此間隔開。第二金屬氧化物圖案MOP2可形成於通道圖案CP上以接觸焊著墊LP。

第二金屬氧化物圖案MOP2可與第一金屬氧化物圖案MOP1間隔開且可不連接至第一金屬氧化物圖案MOP1。舉例而言，第一金屬氧化物圖案MOP1中之每一者可與兩個相鄰第二金屬氧化物圖案MOP2垂直重疊，且可與兩個相鄰第二金屬氧化物圖案MOP2分開。在一些實施例中，第一金屬氧化物圖案MOP中之每一者可具有一U形圖案，且U形第一金屬氧化物圖案之上端之間在第一方向上的一距離可係比與U形第一金屬氧化物圖案垂直重疊之兩個相鄰第二金屬氧化物圖案之間在第一方向上的一距離更大。由於第一及第二金屬氧化物圖案MOP1及MOP2彼此不連接，因此第一及第二金屬氧化物圖案MOP1及MOP2可不充當通道，諸如通道圖案CP。第一及第二金屬氧化物圖案MOP1及MOP2可包括選自InAlZnO (IAZO)、InZnO (IZO)、InSnO (ITO)及金屬氧化物中之至少一者或可由其形成。舉例而言，通道圖案CP可包括InGaZnO (IGZO)或可由其形成，且第一及第二金屬氧化物圖案MOP1及MOP2可包括與通道圖案CP之材料(或InGaZnO (IGZO))不同之一材料或可由其形成。當第一及第二金屬氧化物圖案MOP1及MOP2包括InAlZnO (IAZO)或InZnO (IZO)或由其形成時，被包括在第一及第二金屬氧化物圖案MOP1及MOP2中之氧原子可具有比被包括在通道圖案CP之InGaZnO (IGZO)中之氧原子之鍵解離能相對更大的一鍵解離能。因此，彼此接觸且反應之第二金屬氧化物圖案MOP2與焊著墊LP之間的氧化量比起彼此接觸且反應之通道圖案CP與焊著墊LP之間的氧化量可係相對更小。根據本發明概念之一些實施例，可能減少與第二金屬氧化物圖案MOP2之一側向表面接觸之焊著墊LP的一部分的氧化量，藉此減少焊著墊LP與通道圖案CP之間的一接觸電阻。

焊著墊LP各可位設在第一及第二字線WL1及WL2中之一對應者上。焊著墊LP可與通道圖案CP、第二模具介電圖案115及第二金屬氧化物圖案MOP2接觸。當在一平面圖中觀看時，焊著墊LP中之每一者可具有一圓形形狀，但本發明概念不限於此。舉例而言，當在一平面圖中觀看時，焊著墊LP中之每一者可具有一卵形形狀、一矩形形狀、一正方形形狀、一菱形形狀、一六邊形形狀或任何其他合適之形狀。在第一方向D1及第二方向D2上焊著墊LP可係彼此間隔開。焊著墊LP可包括下列或可由下列形成：例如摻雜之多晶矽、金屬、傳導金屬氮化物、傳導金屬矽化物、傳導金屬氧化物或其任何組合。

焊著墊LP可包括位於資料儲存圖案DSP下方且用於支撐資料儲存圖案DSP之一支撐部分LP1及自支撐部分LP1垂直(例如，在第三方向D3上)突出之一突出部分LP2。焊著墊LP之支撐部分LP1可位設在第二金屬氧化物圖案MOP2及閘極介電層GI上。焊著墊LP之突出部分LP2可朝向位元線BL垂直突出以安置在閘極介電層GI與第二金屬氧化物圖案MOP2之間及閘極介電層GI與通道圖案CP之間。舉例而言，資料儲存圖案DSP可安置在支撐部分LP1之一頂部表面上，且突出部分LP2可安置在支撐部分LP1之一底部表面上且可自支撐部分LP1之底部表面朝向位元線BL延伸。舉例而言，焊著墊LP之突出部分LP2可具有與第二金屬氧化物圖案MOP2之一側向表面MOP2_S及垂直通道部分VCP之一側向表面VCP_S接觸的一側向表面。根據本發明概念之一些實施例，焊著墊LP中之每一者可與通道圖案CP之一側向表面及第二金屬氧化物圖案MOP2之側向表面MOP2_S接觸，藉此增加焊著墊LP與通道圖案CP之間及焊著墊LP與第二金屬氧化物圖案MOP2之間的一接觸面積。另外，如上文所討論，第二金屬氧化物圖案MOP2可減少焊著墊LP之氧化量，且一減少的接觸電阻可被設置在通道圖案CP與焊著墊LP之間及第二金屬氧化物圖案MOP2與焊著墊LP之間。據此，半導體記憶體裝置可在電氣性質方面改良。

資料儲存圖案DSP可位設在焊著墊LP上。資料儲存圖案DSP可透過焊著墊LP電氣連接至通道圖案CP。當在一平面圖中觀看時，資料儲存圖案DSP中之每一者可與焊著墊LP中之一對應者重疊。舉例而言，在第一方向D1及第二方向D2上資料儲存圖案DSP可係彼此間隔開。

舉例而言，資料儲存圖案DSP可各係一電容器。在此情形下，資料儲存圖案DSP可包括一底部電極、一頂部電極及在底部電極與頂部電極之間的一介電層。底部電極可與焊著墊LP接觸。在一些實施例中，資料儲存圖案DSP可各係一可變電阻圖案，其之一電阻狀態可由於施加至一記憶體元件之一電氣脈衝而切換成具有兩種電阻狀態中之一者。在此情形下，資料儲存圖案DSP可包括其一結晶狀態基於一電流量而改變的一相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料。

圖6至21例示示出根據本發明概念之一些實施例的製造一半導體記憶體裝置之一方法的圖。圖6、8、11、16及20例示示出一半導體記憶體裝置之平面圖。圖7A及7B例示沿著圖6之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖9A及9B例示沿著圖8之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖10A及10B例示沿著圖8之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖12A及12B例示沿著圖11之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖13A、13B、14A、14B、15A及15B例示沿著圖11之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖17A及17B例示沿著圖16之線A-A'、B-B'、C-C及D-D'截取之截面圖。圖18A、18B及19例示沿著圖16之線A-A'、B-B'、C-C'及D-D'截取之截面圖。圖21例示沿著圖20之線A-A'、B-B'截取之一截面圖。

參看圖6、7A及7B，包括核心電路SA之一周邊電路結構PS可形成於一半導體基體100上。

舉例而言，核心電路SA可形成於半導體基體100上，且一下介電層ILD可被形成為覆蓋核心電路SA。下介電層ILD可包括氧化矽、氮化矽、氮氧化矽及一低k介電材料中之一或多者，且可由一單層或包括彼此不同之材料的多層形成。

電路線PCL可形成於下介電層ILD中，且下接點插塞LCP可被形成為連接至電路線PCL。電路線PCL可透過下接點插塞LCP電氣連接至核心電路SA。

位元線BL可形成於下介電層ILD上。位元線BL之形成可包括在下介電層ILD上形成一第一層間介電層、形成穿透第一層間介電層的上接點插塞UCP、在第一層間介電層上沉積一下傳導層、以及圖案化下傳導層及第一層間介電層。位元線BL、第一層間介電層及上接點插塞UCP可被形成為在一第二方向上D2上彼此間隔開。

一第二層間介電層可形成於下介電層ILD上。第二層間介電層可具有覆蓋位元線BL及下介電層ILD之一暴露頂部表面的一均勻厚度。第二層間介電層可界定位設在相鄰位元線BL之間的間隙。間隙中之每一者可在平行於位元線BL之一第一方向D1上延伸。

屏蔽結構SS可被形成為填充第二層間介電層之間隙。屏蔽結構SS中之每一者可位設在相鄰位元線BL之間。屏蔽結構SS之形成可包括在第二層間介電層上形成填充間隙之一屏蔽層及使屏蔽層之一頂部表面凹陷。舉例而言，屏蔽結構SS可包括下列或可由下列形成：一金屬材料，諸如W、Ti、Ni及Co；或一傳導二維(2D)材料，諸如石墨烯。

屏蔽結構SS之形成可被省略。在此情形下，相鄰位元線BL之間的空間可用第二層間介電層而非屏蔽結構SS填充，但本發明概念不限於此。

後來，一層間介電圖案111可被形成。層間介電圖案111之形成可包括在第二層間介電層及屏蔽結構SS上沉積一介電材料及在介電材料及第二層間介電層上執行一平坦化程序。平坦化程序可暴露位元線BL之頂部表面。平坦化程序可不暴露屏蔽結構SS之頂部表面。

參看圖8、9A及9B，初步第一模具介電圖案113'及第二模具介電圖案115可形成於層間介電圖案111及位元線BL上。初步第一模具介電圖案113'及第二模具介電圖案115可藉由在層間介電圖案111及位元線BL上序列堆疊一第一模具介電層及一第二模具介電層且然後圖案化第一及第二模具介電層來形成。初步第一模具介電圖案113'及第二模具介電圖案115可各在第二方向D2上延伸，且可在第一方向D1上彼此間隔開。初步第一模具介電圖案113'及第二模具介電圖案115可暴露位元線BL之部分。初步第一模具介電圖案113在第一方向D1上之一寬度可與第二模具介電圖案115在第一方向D1上之一寬度實質上相同。於本文中使用時，諸如「相同」、「等同」、「平面」或「共面」之用語涵蓋近乎完全相同，包括例如由於製造程序而可能發生之變化。用語「實質上」可在本文中用於強調此含義，除非上下文或其他說明另有指示。

初步第一模具介電圖案113'及第二模具介電圖案115可包括彼此不同之材料。舉例而言，初步第一模具介電圖案113'可包括氧化矽或可由其形成，且第二模具介電圖案115可包括氮化矽或可由其形成。

參看圖8、10A及10B，初步第一模具介電圖案113'可被濕式蝕刻以形成第一模具介電圖案113。舉例而言，第一模具介電圖案113可藉由對在初步第一模具介電圖案113'之間的溝槽提供相對於初步第一模具介電圖案113'具有蝕刻選擇性的一蝕刻劑來形成。第一模具介電圖案113在第一方向D1上之一寬度可比第二模具介電圖案115在第一方向D1上之一寬度更小。

在濕式蝕刻程序之後，一第一金屬氧化物層MOL1可被形成為覆蓋第一模具介電圖案113之側向表面及位元線BL之頂部表面，且一第二金屬氧化物層MOL2可被形成為覆蓋第二模具介電圖案115之頂部及側向表面。第一金屬氧化物層MOL1及第二金屬氧化物層MOL2可藉由在第二模具介電圖案115上沉積金屬氧化物來形成。第一金屬氧化物層MOL1及第二金屬氧化物層MOL2可藉由使用其步階覆蓋不良之一薄膜沉積方法來形成。舉例而言，第一金屬氧化物層MOL1及第二金屬氧化物層MOL2可透過物理氣相沉積(PVD)或電漿增強化學氣相沉積(PECVD)來形成。然而，由於第二模具介電圖案115在第一方向D1上之寬度比第一模具介電圖案113在第一方向D1上之寬度更大，因此被塗覆在第二模具介電圖案115上之金屬氧化物可不完全覆蓋任何第一及第二模具介電圖案113及115。舉例而言，沒有金屬氧化物可被塗覆在第二模具介電圖案115之底部表面及第一模具介電圖案113之側向表面之部分上(例如，在第一模具介電圖案113之頂端附近)。在此一組態中，覆蓋第一模具介電圖案113之側向表面及位元線BL之頂部表面的第一金屬氧化物層MOL1可與覆蓋第二模具介電圖案115之頂部及側向表面的第二金屬氧化物層MOL2間隔開。第一金屬氧化物層MOL1可位於比第一模具介電圖案113之頂部表面之層級更低之一層級處，且可不與第二模具介電圖案115之底部表面接觸。

第一金屬氧化物層MOL1及第二金屬氧化物層MOL2可各包括選自InAlZnO (IAZO)、InZnO (IZO)、InSnO (ITO)及金屬氧化物中之至少一者或可由其形成，且第一及第二金屬氧化物層MOL1及MOL2之材料可不同於下文將討論之一通道圖案之材料(例如，InGaZnO (IGZO))。舉例而言，由於氧氣(O2)及電漿基本上用於在位元線BL之頂部表面上沉積InGaZnO (IGZO)，因此位元線BL之頂部表面可被氧化，且在此程序中，可產生大量的熱。對比之下，根據本發明概念之一些實施例，第一及第二金屬氧化物層MOL1及MOL2可藉由使用物理氣相沉積(PVD)或電漿增強化學氣相沉積(PECVD)來形成，且因此可能減少位元線BL之頂部表面之氧化。此外，與InGaZnO (IGZO)相比，第一及第二金屬氧化物層MOL1及MOL2在高溫下可係更穩定的，且因此可能在製造程序期間安全地獲得熱穩定性。

參看圖11、12A及12B，一通道層CL可被形成為覆蓋第一模具介電圖案113以及第一及第二金屬氧化物層MOL1及MOL2。通道層CL可被形成為具有一均勻厚度。通道層CL可保形地覆蓋第一及第二金屬氧化物層MOL1及MOL2，且亦可覆蓋第一模具介電圖案113之側向表面之暴露部分。通道層CL可藉由使用熱化學氣相沉積(熱CVD)或原子層沉積(ALD)來形成。舉例而言，通道層CL可包括銦鎵鋅氧化物(IGZO)。舉例而言，通道層CL可包括一半導體材料、氧化物半導體材料或一二維半導體材料，或可包括矽、鍺或矽鍺。

一犧牲層117可形成於通道層CL上。犧牲層117可具有一實質上平坦之頂部表面。舉例而言，犧牲層117可包括藉由使用旋塗玻璃(SOG)技術所形成之絕緣材料以及氧化矽中之一者。

此後，一第一遮罩圖案MP1可形成於犧牲層117上。第一遮罩圖案MP1可具有第一開口。第一遮罩圖案MP1之第一開口可在第二方向D2上彼此間隔開。

參看圖11、13A及13B，一蝕刻程序可使用第一遮罩圖案MP1作為一蝕刻遮罩來執行。蝕刻程序可部分地移除犧牲層117、通道層CL、第一金屬氧化物層MOL1及第二金屬氧化物層MOL2，且可部分地暴露第一及第二模具介電圖案113及115以及層間介電圖案111。蝕刻程序可將第一金屬氧化物層MOL1、第二金屬氧化物層MOL2及通道層CL在第二方向D2上彼此分開。在蝕刻程序中，第一金屬氧化物層MOL1之一部分可被移除以形成一第一金屬氧化物圖案MOP1。第一遮罩圖案MP1可藉由一後續程序被分開移除。

參看圖11、14A及14B，第二金屬氧化物層MOL2及犧牲層117可被平坦化以暴露第二模具介電圖案115之頂部表面。第二金屬氧化物層MOL2之一上部分可被部分地移除以形成一第二金屬氧化物圖案MOP2。

此後，犧牲層117可被移除。犧牲層117可藉由使用相對於第一及第二模具介電圖案115以及通道層CL具有蝕刻選擇性的一蝕刻程序來移除。因此，通道層CL可被暴露。

參看圖11、15A及15B，一初步閘極介電層GIL及一閘極傳導層GCL可序列形成於通道層CL上。初步閘極介電層GIL可具有覆蓋通道層CL、第一及第二模具介電圖案113及115以及第二金屬氧化物圖案MOP2之一頂部表面的一均勻厚度。閘極傳導層GCL可具有覆蓋初步閘極介電層GIL的一均勻厚度。閘極傳導層GCL之厚度可比初步閘極介電層GIL之厚度實質上更大。初步閘極介電層GIL及閘極傳導層GCL可藉由使用選自下列中之至少一者來形成：物理氣相沉積(PVD)、熱化學沉積程序(熱CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)及原子層沉積(ALD)。

參看圖16、17A及17B，第一及第二字線WL1及WL2可被形成。閘極傳導層GCL可經歷一非等向性蝕刻程序以形成第一及第二字線WL1及WL2。非等向性蝕刻程序可允許第一及第二字線WL1及WL2具有比通道層CL之頂部表面更低的其頂部表面。

然後，上介電圖案119可在一對第一字線WL1與第二字線WL2之間形成。上介電圖案119中之每一者可填充該對第一字線WL1與第二字線WL2之間的一空間。上介電圖案119可具有與初步閘極介電層GIL之頂部表面共面的其頂部表面。

參看圖16、18A及18B，一第二遮罩圖案MP2可形成於初步閘極介電層GIL及上介電圖案119上。第二遮罩圖案MP2可具有第二開口。在第一方向D1及第二方向D2上第二開口可係彼此間隔開。當在一平面圖中觀看時，第二開口中之每一者可具有一圓形形狀，但本發明概念不限於此。第二開口可暴露初步閘極介電層GIL之頂部表面之一部分。

參看圖16及19，在第二遮罩圖案MP2之形成之後，一蝕刻程序可使用第二遮罩圖案MP2作為一蝕刻遮罩來執行。蝕刻程序可移除初步閘極介電層GIL之一上部分，且可暴露通道層CL之一頂部表面及第二金屬氧化物圖案MOP2之頂部表面之部分。初步閘極介電層GIL之上部分可被移除以形成一閘極介電層GI。

後來，通道層CL之一部分可被蝕刻以形成通道圖案CP。舉例而言，通道圖案CP可藉由在通道層CL之暴露頂部表面上執行一非等向性蝕刻程序來形成。非等向性蝕刻程序可在閘極介電層GI與第二金屬氧化物圖案MOP2之側向表面之間形成溝槽。溝槽可暴露第二金屬氧化物圖案MOP2之側向表面及通道圖案CP之側向表面。通道圖案CP可位於比第二金屬氧化物圖案MOP2之層級更低之一層級處。舉例而言，通道圖案CP可比第二金屬氧化物圖案MOP2之底部表面更低。在一些實施例中，第二金屬氧化物圖案MOP2中之每一者可具有接觸通道圖案CP中之一對應者之一頂部表面的一底部表面。

參看圖20及21，焊著墊LP可對應地形成於溝槽中。舉例而言，焊著墊LP中之每一者可形成於該等溝槽中之一對應溝槽中。焊著墊LP之形成可包括形成一上傳導層以填充溝槽，且平坦化上傳導層以暴露閘極介電層GI之一頂部表面及上介電圖案119之頂部表面。上傳導層可覆蓋第二金屬氧化物圖案MOP2之側壁及通道圖案CP之側壁。舉例而言，上傳導層可包括下列或可由下列形成：Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任何組合。在第一方向D1及第二方向D2上焊著墊LP可係彼此間隔開。

參看圖3、4A及4B，資料儲存圖案DSP可對應地形成於焊著墊LP上。舉例而言，資料儲存圖案DSP中之每一資料儲存圖案可安置於焊著墊LP中之一對應焊著墊上。當資料儲存圖案DSP包括電容器時，底部電極、一電容器介電層及一頂部電極可被序列形成。底部電極可分別連接至焊著墊LP。

在根據本發明概念之一些實施例之一半導體記憶體裝置中，一焊著墊可與一第二金屬氧化物圖案之一側向表面及一通道圖案之一側向表面接觸。因此，一增加的接觸面積在焊著墊與第二金屬氧化物圖案之間及焊著墊與通道圖案之間，藉此減少通道圖案與焊著墊之間及第二金屬氧化物與焊著墊之間的接觸電阻。據此，半導體記憶體裝置可在電氣性質方面改良。

在根據本發明概念之一些實施例之一半導體記憶體裝置中，一第一金屬氧化物圖案可形成於一位元線上。第一金屬氧化物圖案在位元線上之形成可比一通道圖案在位元線上之形成更熱穩定。因此，熱穩定性在製造半導體記憶體裝置時可被獲得。

儘管本發明已結合在附圖中例示之本發明之實施例進行描述，但熟習此項技藝者將理解，可在不脫離本發明之技術精神及基本特徵之情況下進行各種改變及修改。因此將理解，上文描述之實施例在所有方面僅係例示性但並非限制性。

1:記憶體胞元陣列 2:列解碼器 3:感測放大器 4:行解碼器 5:控制邏輯 100:半導體基體 111:層間介電圖案 113:第一模具介電圖案 113_S,115_S,MOP2_S,VCP_S:側向表面 113’:初步第一模具介電圖案 115:第二模具介電圖案 117:犧牲層 119:上介電圖案 A-A’,B-B’,C-C’,D-D’:線 BL:位元線 BL_U:頂部表面 CL:通道層 CP:通道圖案 CS:胞元陣列結構 D1:第一方向 D2:第二方向 D3:第三方向 DS:資料儲存元件 DSP:資料儲存圖案 GCL:閘極傳導層 GI:閘極介電層 GIL:初步閘極介電層 HCP:水平通道部分 ILD:下介電層 LCP:下接點插塞 LP:焊著墊 LP1:支撐部分 LP2:突出部分 MC:記憶體胞元 MOL1:第一金屬氧化物層 MOL2:第二金屬氧化物層 MOP1:第一金屬氧化物圖案 MOP1a:第一部分 MOP1b:第二部分 MOP2:第二金屬氧化物圖案 MP1:第一遮罩圖案 MP2:第二遮罩圖案 P:區段 PS:周邊電路結構 SA:核心電路 SS:屏蔽結構 TR:選擇元件 UCP:上接點插塞 VCP:垂直通道部分 WL:字線 WL1:第一字線 WL2:第二字線

圖1例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一方塊圖。

圖2例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一透視圖。

圖3例示示出根據本發明概念之一些實施例的一半導體記憶體裝置之一平面圖。

圖4A及4B例示沿著圖3之線A-A'、B-B、C-C'及D-D'截取之截面圖，示出根據本發明概念之一些實施例的一半導體記憶體裝置。

圖5例示示出圖4A之區段P之一放大圖。

圖6至21例示示出根據本發明概念之一些實施例的製造一半導體記憶體裝置之一方法的圖。

113:第一模具介電圖案

113_S,115_S,MOP2_S,VCP_S:側向表面

115:第二模具介電圖案

119:上介電圖案

BL:位元線

BL_U,MOP2_U:頂部表面

CP:通道圖案

GI:閘極介電層

HCP:水平通道部分

LP:焊著墊

LP1:支撐部分

LP2:突出部分

MOP1:第一金屬氧化物圖案

MOP1a:第一部分

MOP1b:第二部分

MOP2:第二金屬氧化物圖案

P:區段

VCP:垂直通道部分

WL:字線

WL1:第一字線

WL2:第二字線

Claims (10)

1. 一種半導體記憶體裝置，其包含： 一位元線，其在與一半導體基體之一頂部表面平行之一第一方向上延伸； 一字線，其在與該半導體基體之該頂部表面平行且與該第一方向正交之一第二方向上延伸； 一第一模具介電圖案及一第二模具介電圖案，其與該位元線重疊且平行於該字線延伸，該第一模具介電圖案及該第二模具介電圖案在垂直於該第一方向及該第二方向之一第三方向上序列堆疊； 一第一金屬氧化物圖案，其包括安置在該字線與該位元線之一頂部表面之間的一第一部分及安置在該字線與該第一模具介電圖案之一側向表面之間的一第二部分； 一第二金屬氧化物圖案，其接觸該第二模具介電圖案之一側向表面；以及 一通道圖案，其安置在該第一金屬氧化物圖案與該字線之間且接觸該第二模具介電圖案之一底部表面及該第二金屬氧化物圖案之一底部表面。
2. 如請求項1之裝置， 其中該第二模具介電圖案在該第一方向上之一寬度係比該第一模具介電圖案在該第一方向上之一寬度更大。
3. 如請求項1之裝置， 其中該第一金屬氧化物圖案及該第二金屬氧化物圖案係彼此分開。
4. 如請求項1之裝置， 其中該第一金屬氧化物圖案之該第一部分接觸該位元線之該頂部表面， 其中該第一金屬氧化物圖案之該第二部分自該第一金屬氧化物圖案之該第一部分之相對端中之一者沿著該第一模具介電圖案之該側向表面延伸，且 其中該第一金屬氧化物圖案之該第二部分接觸該第一模具介電圖案之該側向表面。
5. 如請求項4之裝置， 其中該第一金屬氧化物圖案之該第二部分係比該第一模具介電圖案之一頂部表面更低。
6. 如請求項4之裝置， 其中該第一金屬氧化物圖案之該第二部分在該第一方向上之一寬度朝著該第二模具介電圖案減小。
7. 如請求項4之裝置， 其中該通道圖案包括： 一水平通道部分，其覆蓋該第一金屬氧化物圖案之該第一部分之一頂部表面；及 一垂直通道部分，其覆蓋該第一金屬氧化物圖案之該第二部分之一側向表面，且 其中該垂直通道部分之一頂部表面接觸該第二模具介電圖案之該底部表面。
8. 如請求項1之裝置， 其中該通道圖案包括InGaZnO (IGZO)，且 其中該第一金屬氧化物圖案及該第二金屬氧化物圖案中之每一者包括選自InAlZnO (IAZO)、InZnO (IZO)、InSnO (ITO)及金屬氧化物中之至少一者。
9. 如請求項8之裝置， 其中該第一金屬氧化物圖案及該第二金屬氧化物圖案包括選自InAlZnO (IAZO)、InZnO (IZO)、InSnO (ITO)及金屬氧化物中之一相同材料。
10. 如請求項1之裝置， 其中該第一模具介電圖案包括氧化矽，且 其中該第二模具介電圖案包括氮化矽。