TW202538505A - 亂數產生器 - Google Patents

Abstract

一種亂數產生器，包括：振盪器、訊號產生器、工作週期整流器、與取樣器。振盪器被配置成產生第一振盪訊號。訊號產生器被配置成基於第一振盪訊號和暫停訊號產生第一時鐘訊號，並基於暫停訊號產生第二時鐘訊號。工作週期整流器被配置成基於第一時鐘訊號產生第二振盪訊號。第二振盪訊號的脈衝寬度大於第一時鐘訊號的脈衝寬度。取樣器被配置成基於第二時鐘訊號對第二振盪訊號進行取樣。

Description

亂數產生器

[相關申請案的交叉參考]

本申請案主張於2024年3月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2024-0043501號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

本揭露是關於一種亂數產生器。

一般而言，亂數可用於在安全系統內產生私密密鑰。因此，安全系統可配備有亂數產生器。這些亂數產生器可產生具有不可預測值的亂數。安全系統可能需要產生完全隨機、不可預測且無週期性的亂數。真實亂數可從物理雜訊源產生，可能不可預測，且可能無週期性。一些真實亂數產生器可使用熱雜訊、散粒雜訊(shot noise) 來產生亂數或使用具有不規則週期的時脈訊號(環形振盪器的時脈訊號)來產生亂數。

本揭露提供一種亂數產生器，可產生無偏差(without bias)的亂數。

另外的態樣將在以下闡述中部分地陳述且部分地將因所述闡述而變得顯而易見，或可藉由實踐所呈現的實施例來獲悉。

根據本揭露的一個態樣，亂數產生器包括：振盪器，被配置為產生第一振盪訊號；訊號產生器，被配置為基於第一振盪訊號和暫停訊號產生第一時脈訊號，並基於暫停訊號產生第二時脈訊號；工作週期整流器，被配置為基於第一時脈訊號產生第二振盪訊號，其中第二振盪訊號的脈衝寬度大於第一時脈訊號的脈衝寬度；以及取樣器，被配置為基於第二時脈訊號對第二振盪訊號進行取樣。

根據本揭露的一個態樣，亂數產生器包括：振盪器，被配置為產生第一振盪訊號；同步器，被配置為基於暫停訊號和第一振盪訊號產生同步訊號；工作週期整流器，被配置為基於第一振盪訊號產生第二振盪訊號，其中第二振盪訊號的脈衝寬度大於第一振盪訊號的脈衝寬度；以及取樣器，被配置為基於同步訊號對第二振盪訊號進行取樣。

根據本揭露的一個態樣，亂數產生器包括：第一振盪器，被配置為產生具有第一脈衝寬度的第一振盪訊號；第一反相器，被配置為藉由反相第一振盪訊號來產生第一反相訊號；第二振盪器，被配置為產生具有第二脈衝寬度的第二振盪訊號；第一同步器，被配置為基於暫停訊號和第二振盪訊號產生第一同步訊號；第二反相器，被配置為藉由反相第一同步訊號來產生第二反相訊號；第二同步器，被配置為基於第一反相訊號和第二反相訊號產生第二同步訊號；工作週期整流器，被配置為基於第一振盪訊號產生第二振盪訊號，其中第二振盪訊號具有大於第一振盪訊號的脈衝寬度；以及取樣器，被配置為基於第二同步訊號對第二振盪訊號進行取樣。

以下詳細描述中，僅藉由說明方式示出及描述本揭露的某些實施例。如所屬技術領域中具有通常知識者所了解的，所描述的實施例可採用各種不同方式修改，全部不背離本揭露的精神或範圍。

因此，圖式及描述本質上被視為例示性而非限制性的。在本揭露全文中，相同的參考編號標示相同的元件。在參照圖式描述的流程圖中，可改變操作順序，可合併若干操作，可劃分某些操作，且可不執行特定操作。

此外，除非使用「一個」、「單一」等表達方式，否則以單數形式表述的表達可以解釋為單數或複數。包括諸如第一、第二等的序數的術語將僅用於描述各種元件，而不應被解釋為限制這些元件。這些術語可用於將一個元件與其他元件區分開來的目的，而不限制元件於任何特定順序。

由於在技術領域中為傳統的，因此可就進行所描述的一或多個功能的區塊而言描述及示出實施例。本文中可稱作單元或模組或類似者的此等區塊藉由以下各者實體地實施，且視情況可由韌體及/或軟體來驅動：諸如邏輯閘的類比及/或數位電路、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、固線式電路以及類似者。電路可例如在一或多個半導體晶片中體現，或體現於諸如印刷電路板以及類似者的基底支撐件上。構成區塊的電路可藉由專用硬體或藉由處理器（例如，一或多個程式化微處理器及相關聯的電路系統）或藉由專用硬體的組合來實施以進行區塊的一些功能；且由處理器實施以進行區塊的其他功能。在不脫離本揭露內容的範圍的情況下，實施例的每一區塊可實體地分離成兩個或大於兩個互動及離散區塊。同樣，在不脫離本揭露內容的範圍的情況下，實施例的區塊可實體地組合成更複雜區塊。例如，本文中使用的「控制邏輯」表達可指控制邏輯電路，但實施例不限於此。

圖1是根據一實施例的半導體裝置的示意方塊圖。

參照圖1，根據一實施例的半導體裝置10可配置或以其他方式包含在電子裝置中。例如，電子裝置可為以下一或多個：個人電腦(PC)、膝上型電腦、行動電話、智慧型手機、平板PC、個人數位助理(PDA)、企業數位助理(EDA)、數位靜態相機、數位視訊相機、可攜式多媒體播放器(PMP)、個人導航裝置或可攜式導航裝置(PND)、手持型遊戲控制台、行動網際網路裝置(MID)、可佩戴電腦、物聯網(IoT)裝置、萬物聯網(IoE)裝置和無人機。

半導體裝置10可包括控制器100和真實亂數產生器(TRNG) 200。控制器100可實現為各種處理單元中的至少一個，例如中央處理器(CPU)、圖形處理器(GPU)或應用處理器(AP)等。

在一實施例中，半導體裝置10可實現為半導體晶片。半導體晶片可進一步包括記憶體裝置、鎖相迴路(PLL)電路等。然而，實施例不限於此，控制器100和TRNG 200也可實現為個別的半導體晶片。

控制器100可傳輸請求訊號REQ到TRNG 200。請求訊號REQ可為請求產生亂數的訊號。TRNG 200可響應控制器100的請求訊號REQ產生亂數RN。在一些實施例中，TRNG 200可將亂數RN傳輸到控制器100或其他元件。根據實施例，"響應"一詞可意味著，例如，"基於"，但實施例不限於此。

TRNG 200可為基於抖動的亂數產生器。TRNG 200可在預定時間內累積抖動，基於累積的抖動，振盪訊號的相位變化可能很大。TRNG 200可基於相位變化產生亂數RN。

TRNG 200可包括環形振盪器，該環形振盪器可響應請求訊號REQ輸出振盪訊號。例如，請求訊號REQ可作為環形振盪器的致能信號。根據實施例，諸如請求訊號REQ等訊號可在一或多個電壓位準輸出，例如高位準，可為對應於邏輯高值如"1"的電壓位準，以及低位準，可為對應於邏輯低值如"0"的電壓位準。請求訊號REQ可維持高位準直到TRNG 200產生亂數RN。TRNG 200可基於環形振盪器的振盪訊號輸出隨機位元。例如，TRNG 200可使用預定取樣間隔輸出隨機位元，TRNG 200可累積在預定時間內輸出的隨機位元並將其作為亂數RN輸出。

TRNG 200可在執行取樣之前保持環形振盪器的振盪訊號。TRNG 200可通過在取樣之前保持振盪訊號來穩定地產生隨機位元。保持振盪訊號可理解為輸出不振盪的訊號。例如，TRNG 200可包括及閘，並可通過將振盪訊號輸入到及閘的一個輸入端，並將值"0"輸入到另一個輸入端來保持振盪訊號。及閘輸出的訊號可能響應值"0"而不振盪。

在一實施例中，TRNG 200可非同步地對振盪訊號執行保持操作。例如，TRNG 200可在取樣時間點之前執行保持操作，而不考慮振盪訊號的邊緣。

在一實施例中，TRNG 200可同步地對振盪訊號執行保持操作。TRNG 200可在振盪訊號的邊緣執行保持操作。例如，TRNG 200可在振盪訊號的下降邊緣執行保持操作，並可基於振盪訊號的上升邊緣輸出隨機位元。

在一些實施例中，TRNG 200還可包括多個環形振盪器。例如，TRNG 200可包括對應於第一頻率的第一環形振盪器和對應於第二頻率的第二環形振盪器。因為第一環形振盪器的所有抖動成分和第二環形振盪器的抖動成分可能影響隨機位元的產生，TRNG 200可產生無偏差(unbiased)的隨機位元，並可穩定地產生亂數RN。在一些實施例中，TRNG 200可進一步包括對應於不同頻率的環形振盪器。

圖2是根據一實施例的TRNG的方塊圖。圖3是根據一實施例的環形振盪器的電路圖。圖4是根據一實施例的訊號產生器的電路圖。圖5是用於解釋根據一實施例的TRNG操作的時序圖。

參照圖2，根據一實施例的TRNG 200可通過非同步執行暫停操作（可被稱為保持操作）來產生訊號DOUT。TRNG 200可包括振盪器210（圖示為"OSCL"）、訊號產生器220（圖示為"PGEN"）、工作週期整流器230（圖示為"DCRT"）和取樣器240（圖示為"SMPL"）。

振盪器210可產生振盪訊號RO。振盪器210可為環形振盪器。TRNG 200可基於振盪訊號RO產生訊號DOUT。振盪器210可將振盪訊號RO傳輸到訊號產生器220。

參照圖3，根據一實施例的振盪器270可包括反及閘271、反相器272和反相器273。反及閘271可接收第一訊號作為第一輸入，並可接收第二訊號作為第二輸入。反及閘271可對第一訊號和第二訊號執行反及（NAND）操作。反及閘271可將操作結果傳輸到反相器272。

在一實施例中，振盪訊號RO可作為第一訊號輸入到反及閘271。致能信號EN和初始化信號RSTn的邏輯乘積操作結果EN&RSTn可作為第二訊號輸入到反及閘271。例如，振盪器270可進一步包括接收致能信號EN和初始化信號RSTn並執行邏輯乘積操作的及閘。及閘可將操作結果傳輸到反及閘271。

初始化信號RSTn可為用於初始化振盪器270的訊號，並可由TRNG 200的控制邏輯產生。當TRNG 200輸出訊號DOUT時，控制邏輯可產生具有第一位準的初始化信號RSTn，且振盪器270可被初始化。例如，第一位準可為低位準，第二位準可為高位準。控制邏輯還可將初始化信號RSTn輸入到工作週期整流器230。在一些實施例中，可與TRNG 200分離的外部控制邏輯（例如圖1的控制器100）也可產生初始化信號RSTn。

反相器272和273可被配置為反相輸入訊號。反相器272和273可通過反相反及閘271的操作結果來產生振盪訊號RO。反相器273可將振盪訊號RO傳輸到訊號產生器220和反及閘271。

圖3說明振盪器270包括兩個反相器272和273的例子，但實施例不限於此，在一些實施例中振盪器270也可實現為包括不同數量的反相器。振盪訊號RO的頻率可根據振盪器270中包含的反相器272和273的數量來決定。例如，具有不同頻率的振盪器可有不同數量的反相器。

訊號產生器220可接收振盪訊號RO。訊號產生器220可基於振盪訊號RO產生訊號PSE。訊號PSE可為振盪訊號RO在特定時間期間不振盪的訊號。例如，訊號產生器220可包括及閘。訊號產生器220可將振盪訊號RO輸入到及閘的一個輸入，並將零（"0"）值輸入到另一個輸入，使得產生的訊號PSE可在特定時間點之前振盪，然後在特定時間點之後可不振盪。訊號產生器220可將訊號PSE傳輸到工作週期整流器230。

此外，訊號產生器220可產生時脈訊號SCK。時脈訊號SCK可用於取樣器240的取樣。TRNG 200只有在抖動累積足夠時間後才能穩定產生亂數。因此，訊號產生器220可產生週期大於足夠時間的時脈訊號SCK。訊號產生器220可將時脈訊號SCK傳輸到取樣器240。

參照圖4，根據一實施例的訊號產生器300可包括控制邏輯310（圖示為"SGN"）、及閘320和延遲反相電路330。控制邏輯310可產生暫停訊號PAUSEn。暫停訊號PAUSEn可為用於保持振盪訊號RO的訊號。暫停訊號PAUSEn可在取樣器240執行取樣之前保持振盪訊號RO的振盪。在一些實施例中，暫停訊號PAUSEn的頻率可與圖2的初始化訊號RSTn的頻率相同。

例如，控制邏輯310可在抖動累積於振盪訊號RO中時產生具有第二位準的暫停訊號PAUSEn，並可在抖動充分累積且在訊號DOUT產生之前產生具有第一位準的暫停訊號PAUSEn。當從致能信號EN的上升邊緣經過預定時間後，控制邏輯310可週期性地產生具有第一位準的暫停訊號PAUSEn。具有第一位準的訊號PSE可響應於具有第一位準的暫停訊號PAUSEn而輸出。因此，工作週期整流器230的訊號DIV可被保持，使得取樣器240可穩定地產生訊號DOUT。控制邏輯310可將暫停訊號PAUSEn傳輸到及閘320和延遲反相電路330。

及閘320可對振盪訊號RO和暫停訊號PAUSEn執行邏輯乘積運算以產生訊號PSE。例如，及閘320可響應於具有第二位準的暫停訊號PAUSEn而將振盪訊號RO輸出為訊號PSE。及閘320可將訊號PSE傳輸到工作週期整流器230。訊號PSE可作為工作週期整流器230的時脈訊號運作。及閘320可響應於具有第一位準的暫停訊號PAUSEn而輸出具有第一位準的訊號。工作週期整流器230可接收不振盪的訊號。

延遲反相電路330可基於暫停訊號PAUSEn產生時脈訊號SCK。例如，延遲反相電路330可藉由延遲和反相暫停訊號PAUSEn來產生時脈訊號SCK。然而，這只是一個例子，執行延遲和反相的順序並不限於此。延遲反相電路330可將時脈訊號SCK傳輸到取樣器240。

在一實施例中，延遲反相電路330可包括奇數個反相器。包含在奇數個反相器中的偶數個反相器可作為延遲電路運作。然而，實施例並不限於此，延遲反相電路330也可被實現為用於延遲和反相暫停訊號PAUSEn的邏輯電路。在一些實施例中，包含在延遲反相電路330中的反相器數量可被實現為不同的。

再次參照圖2，工作週期整流器230可被實現為一個正反器。工作週期整流器230可基於訊號PSE運作。工作週期整流器230可基於訊號PSE產生具有均勻工作週期的訊號DIV。例如，即使振盪器210的振盪訊號RO不均勻，工作週期整流器230仍可產生具有均勻工作週期的訊號DIV。例如，振盪器210可產生上升邊緣和下降邊緣斜率不同的振盪訊號RO。因此，振盪訊號RO的第一位準和第二位準的比例可能不是1:1。工作週期整流器230可產生第一位準和第二位準的比例為1:1的訊號DIV。

工作週期整流器230可為一個計數器。工作週期整流器230可計數訊號PSE從第一位準轉換到第二位準的次數。例如，如上所述，第一位準可為低位準，第二位準可為高位準。工作週期整流器230可基於訊號PSE產生訊號DIV。工作週期整流器230可產生訊號DIV，使其響應於訊號PSE的上升邊緣（例如，基於訊號PSE從第一位準轉換到第二位準）而狀態轉換。工作週期整流器230可通過QN引腳輸出訊號DIV。工作週期整流器230可將訊號DIV傳輸到取樣器240。此外，工作週期整流器230可將訊號DIV輸入到工作週期整流器230的D引腳。

在一實施例中，工作週期整流器230可計數訊號PSE的上升邊緣發生奇數次或偶數次。例如，工作週期整流器230可為計數最低有效位元(least significant bit,LSB)的計數器。當上升邊緣發生奇數次時，工作週期整流器230可產生上升邊緣並輸出值為一("1")作為訊號DIV。當上升邊緣發生偶數次時，工作週期整流器230可產生下降邊緣並輸出值為零("0")作為訊號DIV。在另一實施例中，工作週期整流器230也可被實現為計數訊號PSE的下降邊緣。

工作週期整流器230可基於初始化信號RSTn進行初始化。初始化信號RSTn可由真實亂數產生器200的控制邏輯產生。當取樣器240輸出訊號DOUT時，控制邏輯可將初始化信號RSTn輸入到工作週期整流器230。在一些實施例中，初始化信號RSTn的週期和時脈訊號SCK的週期可實質上相同。例如，初始化信號RSTn從第二位準轉換到第一位準的週期和時脈訊號SCK從第一位準轉換到第二位準的週期可實質上相同。

取樣器240可被實現為一個正反器。在一些實施例中，取樣器240可包括與工作週期整流器230實質上相同的結構。取樣器240可響應於致能信號EN啟動取樣操作。例如，當致能信號EN從第一位準轉換到第二位準時，取樣器240可啟動操作。取樣器240可使用時脈訊號SCK對訊號DIV進行取樣。取樣器240可在時脈訊號SCK從第一位準轉換到第二位準時對訊號DIV進行取樣。取樣器240可執行取樣並將取樣結果作為訊號DOUT輸出。

由於暫停信號PAUSEn，訊號PSE可維持第一位準，且因為訊號DIV可維持對應於暫停信號PAUSEn輸入時間點的值，當取樣器240執行取樣時訊號DIV可不進行轉換。例如，這可允許取樣器240穩定地執行取樣。

參照圖2到圖5，在時間點ta1，致能信號EN可從低位準變為高位準。響應於具有高位準的致能信號EN，振盪器210和取樣器240可啟動操作。在一些實施例中，工作週期整流器230也可被實現為響應於致能信號EN啟動操作，而不是基於致能信號EN進行初始化。

在時間點ta2，振盪器210可將振盪訊號RO從低位準轉換到高位準。因為暫停信號PAUSEn處於高位準，訊號PSE可與振盪訊號RO實質上相同。響應於在時間點ta2訊號PSE從低位準轉換到高位準，工作週期整流器230可產生具有高位準的訊號DIV。

當到達時間點ta3經過預定時間後，抖動JIT可在振盪器210的振盪訊號RO中充分累積。累積的抖動JIT也可影響訊號PSE和訊號DIV，使取樣器240能夠穩定地輸出亂數位元。響應於在時間點ta3訊號PSE從低位準轉換到高位準，工作週期整流器230可產生具有低位準的訊號DIV。

在時間點ta4，控制邏輯310可產生具有低位準的暫停信號PAUSEn。及閘320可基於低位準的暫停信號PAUSEn產生具有低位準的訊號PSE。工作週期整流器230可基於具有低位準的訊號PSE維持具有低位準的訊號DIV。

在時間點ta5，即使振盪訊號RO從低位準轉換到高位準，由於暫停信號PAUSEn具有低位準，訊號PSE可不振盪。

在時間點ta6，時脈訊號SCK可轉換到高位準。時脈訊號SCK可為將暫停信號PAUSEn延遲和反相所得到的訊號。例如，延遲反相電路330可通過延遲和反相暫停信號PAUSEn來產生時脈訊號SCK。取樣器240可響應於時脈訊號SCK的上升邊緣對訊號DIV進行取樣。因為訊號DIV是靜止的，即使工作週期整流器230可能有工作週期問題或前一個值的依賴性，也可被忽略。此外，取樣器240可能需要取樣的設定時間和保持時間，且因為訊號DIV是靜止的，取樣器240的時間限制也可被確保。例如，取樣器240可穩定地執行取樣，並作為取樣結果，輸出具有低位準的訊號DOUT。

當暫停信號PAUSEn在時間點ta7達到高位準時，基於具有高位準的振盪訊號RO，訊號PSE也可變為高位準，且訊號DIV中也可發生位準轉換。

在取樣器240執行取樣之後，初始化信號RSTn可轉換到低位準。響應於具有低位準的初始化信號RSTn，振盪器210和工作週期整流器230可被初始化。

在一些實施例中，振盪器210、工作週期整流器230和取樣器240也可被實現為基於相同的致能信號EN和初始化信號RSTn操作。例如，振盪器210、工作週期整流器230和取樣器240可基於致能信號EN被開啟或啟動，並可基於初始化信號RSTn被初始化。

在一些實施例中，振盪器210、工作週期整流器230和取樣器240可基於致能信號EN操作，且致能信號EN的位準可以與取樣週期相同的週期轉換。例如，振盪器210、工作週期整流器230和取樣器240可被週期性地初始化。

圖6是根據一實施例的TRNG的方塊圖。圖7是根據一實施例的訊號產生器的電路圖。圖8是用於解釋根據一實施例的TRNG的操作的時序圖。

參照圖6，根據一實施例的TRNG 500可通過非同步執行暫停操作來產生訊號DOUT。TRNG 500可包括訊號產生器510（圖示為"PGEN"）、振盪器520（圖示為"OSCL"）、反相器525、工作週期整流器530（圖示為"DCRT"）和取樣器540（圖示為"SMPL"）。訊號產生器510可產生訊號PST以使振盪器520開始振盪。訊號產生器510可將訊號PST傳輸到振盪器520。此外，訊號產生器510還可產生時脈訊號SCK以使取樣器540執行取樣。訊號產生器510可將時脈訊號SCK傳輸到取樣器540。

參照圖7，根據一實施例的訊號產生器570可包括及閘571和延遲反相電路573。及閘571可對致能信號EN和暫停信號PAUSEn執行邏輯乘法運算以產生訊號PST。暫停信號PAUSEn可為用於保持由振盪器520產生的振盪訊號RO的訊號。暫停信號PAUSEn可在取樣器540執行取樣之前保持振盪訊號RO的振盪。當致能信號EN具有高位準時，及閘571可輸出暫停信號PAUSEn作為訊號PST。在此情況下，暫停信號PAUSEn可實質上與訊號PST相同。

在一些實施例中，訊號產生器570可進一步包括用於產生暫停信號PAUSEn的控制邏輯，或可被實現為從外部控制邏輯接收暫停信號PAUSEn。例如，控制邏輯可在抖動累積於振盪訊號RO中時產生具有第二位準的暫停信號PAUSEn，並可在抖動充分累積之後且在訊號DOUT產生之前產生具有第一位準的暫停信號PAUSEn。第一位準可為低位準，第二位準可為高位準。響應於具有第一位準的暫停信號PAUSEn，可輸出具有第一位準的訊號PST。因此，振盪器520的振盪訊號RO可不振盪，工作週期整流器530的訊號DIV可被保持，且取樣器540可穩定地產生訊號DOUT。

延遲反相電路573可基於暫停信號PAUSEn產生時脈訊號SCK。例如，延遲反相電路573可通過延遲和反相暫停信號PAUSEn來產生時脈訊號SCK。延遲反相電路573可將時脈訊號SCK傳輸到取樣器540。

在一實施例中，延遲反相電路573可包括奇數個反相器。然而，實施例不限於此，延遲反相電路573也可被實現為用於延遲和反相暫停信號PAUSEn的邏輯電路。在一些實施例中，延遲反相電路573中包含的反相器數量可被實現為不同。

再次參照圖6，振盪器520可響應於具有第二位準的訊號PST產生振盪訊號RO。振盪器520可將振盪訊號RO傳輸到反相器525。振盪器520可響應於具有第一位準的訊號PST停止產生振盪訊號RO。振盪器520可輸出具有第一位準的訊號。

反相器525可通過反相振盪訊號RO來產生訊號ROn。反相器525可將訊號ROn傳輸到工作週期整流器530。

工作週期整流器530可基於訊號ROn產生具有均勻工作週期的訊號DIV。當訊號ROn從第一位準轉換到第二位準時，工作週期整流器530可轉換訊號DIV的狀態。例如，工作週期整流器530可在訊號ROn的上升邊緣改變訊號DIV的狀態。工作週期整流器530可響應於具有第一位準的初始化信號RSTn而初始化。

取樣器540可在時脈訊號SCK的上升邊緣對訊號DIV進行取樣。取樣器540可將取樣結果輸出為訊號DOUT。圖2中工作週期整流器230和取樣器240的描述可分別同樣適用於工作週期整流器530和取樣器540。因此，此處可不包括重複的描述。

參照圖6和圖8，在時間點tb1，致能信號EN可從低位準改變為高位準。響應於具有高位準的暫停信號PAUSEn和具有高位準的致能信號EN，訊號產生器510可產生具有高位準的訊號PST。振盪器520可響應於具有高位準的訊號PST產生振盪訊號RO。

在時間點tb2，振盪器520可將振盪訊號RO從高位準轉換為低位準。振盪器520可將振盪訊號RO傳輸到反相器525。反相器525可通過反相振盪訊號RO來產生訊號ROn。反相器525可將訊號ROn傳輸到工作週期整流器530。工作週期整流器530可在時間點tb3響應於訊號ROn的上升邊緣產生具有高位準的訊號DIV。

在時間點tb4，暫停信號PAUSEn可轉換為低位準。及閘571可基於具有低位準的暫停信號PAUSEn產生具有低位準的訊號PST。振盪器520可基於具有低位準的訊號PST停止振盪。例如，在時間點tb5，振盪器520可在產生具有高位準的振盪訊號RO後停止振盪。在時間點tb5，抖動JIT可在振盪訊號RO中充分累積。從時間點tb5到時間點tb9，振盪訊號RO可維持高位準，且訊號ROn可維持低位準。

在時間點tb6，時脈訊號SCK可轉換為高位準。時脈訊號SCK可為通過延遲和反相暫停信號PAUSEn而獲得的訊號。訊號產生器510可通過延遲和反相暫停信號PAUSEn來產生時脈訊號SCK。例如，在時間點tb4和tb8的暫停信號PAUSEn的邊緣可對應於時間點tb6和tb10的時脈訊號SCK的邊緣。

在時間點tb6，取樣器540可響應於時脈訊號SCK的上升邊緣對訊號DIV進行取樣。因為訊號ROn維持低位準，訊號DIV可保持在高位準並維持到時間點tb9。因為訊號DIV是靜止的，即使工作週期整流器530可能有工作週期問題或前一值依賴性，也可被忽略。此外，取樣器540可能需要設定時間和保持時間來進行取樣，且因為訊號DIV是靜止的，取樣器540的時間限制也可得到保證。例如，取樣器540可穩定地執行取樣，並作為取樣結果，可在時間點tb7輸出具有高位準的訊號DOUT。

當暫停信號PAUSEn在時間點tb8達到高位準時，振盪訊號RO和訊號ROn可重新開始振盪。例如，在時間點tb9，振盪訊號RO可出現下降邊緣，且訊號ROn可出現上升邊緣。響應於訊號ROn，工作週期整流器530可輸出訊號DIV。

在取樣器540執行取樣之後，初始化信號RSTn可轉換為低位準。響應於具有低位準的初始化信號RSTn，工作週期整流器530可被初始化。

在一些實施例中，振盪器520、工作週期整流器530和取樣器540也可被實現為基於相同的致能信號EN和初始化信號RSTn操作。例如，振盪器520、工作週期整流器530和取樣器540可基於致能信號EN被開啟或啟動，且可基於初始化信號RSTn被初始化。

在一些實施例中，振盪器520、工作週期整流器530和取樣器540可基於致能信號EN操作，且致能信號EN的位準可以與取樣週期相同的週期轉換。例如，振盪器520、工作週期整流器530和取樣器540可被週期性地初始化。

圖9是根據一實施例的TRNG的方塊圖。圖10是根據一實施例的訊號產生器的電路圖。圖11是用於解釋根據一實施例的TRNG的操作的時序圖。

參照圖9，根據一實施例的TRNG 700可通過同步執行暫停操作來產生訊號DOUT。例如，TRNG 700可與振盪訊號RO同步產生時脈訊號SCK，並可使用時脈訊號SCK產生訊號DOUT。

根據一實施例的TRNG 700可包括振盪器710（圖示為"OSCL"）、反相器715、同步器720（圖示為"SYNC"）、訊號產生器（PGEN）730（圖示為"PGEN"）、工作週期整流器740（圖示為"DCRT"）和取樣器750（圖示為"SMPL"）。圖2的振盪器210、工作週期整流器230和取樣器240的描述可同樣適用於振盪器710、工作週期整流器740和取樣器750。因此，本文可能不包括重複的描述。

振盪器710可產生振盪訊號RO。振盪器710可為環形振盪器。TRNG 700可基於振盪訊號RO產生訊號DOUT。振盪器710可將振盪訊號RO傳輸到反相器715和訊號產生器730。

反相器715可通過反相振盪訊號RO來產生訊號ROn。反相器715可將訊號ROn傳輸到同步器720。同步器720可基於致能信號EN啟動操作。同步器720可接收暫停訊號i_PAUSEn。同步器720可基於訊號ROn對暫停訊號i_PAUSEn進行取樣以產生訊號PAUSEn_sync。

暫停訊號i_PAUSEn可由控制邏輯產生。在一些實施例中，控制邏輯可配置在TRNG 700內部或外部。例如，控制邏輯可在抖動在振盪訊號RO中累積時產生具有第二位準的暫停訊號i_PAUSEn，並可在抖動充分累積之後且在訊號DOUT產生之前產生具有第一位準的暫停訊號i_PAUSEn。如上所述，第一位準可為低位準，第二位準可為高位準。同步器720可響應訊號ROn的上升邊緣對暫停訊號i_PAUSEn進行取樣。例如，同步器720可在振盪訊號RO的下降邊緣對暫停訊號i_PAUSEn進行取樣。同步器720可將訊號PAUSEn_sync傳輸到訊號產生器730。

訊號產生器730可接收振盪訊號RO和訊號PAUSEn_sync。訊號產生器730可基於振盪訊號RO和訊號PAUSEn_sync產生訊號PSE和時脈訊號SCK。訊號產生器730可將訊號PSE傳輸到工作週期整流器740，並將時脈訊號SCK傳輸到取樣器750。

參照圖10，根據一實施例的訊號產生器800可從振盪器710接收振盪訊號RO，並從同步器720接收訊號PAUSEn_sync。訊號產生器800可包括及閘810和延遲反相電路820。及閘810可通過對振盪訊號RO和訊號PAUSEn_sync執行邏輯乘法運算來產生訊號PSE。

訊號PAUSEn_sync可為保持振盪訊號RO的訊號。訊號PAUSEn_sync可在取樣器750執行取樣之前保持振盪訊號RO的振盪。當訊號PAUSEn_sync為高位準時，及閘810可將振盪訊號RO作為訊號PSE輸出。在此情況下，振盪訊號RO可與訊號PSE實質上相同。

延遲反相電路820可基於訊號PAUSEn_sync產生時脈訊號SCK。例如，延遲反相電路820可通過延遲和反相訊號PAUSEn_sync來產生時脈訊號SCK。延遲反相電路820可將時脈訊號SCK傳輸到取樣器750。

在一實施例中，延遲反相電路820可包括奇數個反相器。然而，實施例不限於此，延遲反相電路820也可實現為用於延遲和反相訊號PAUSEn_sync的邏輯電路。在一些實施例中，延遲反相電路820中包含的反相器數量可實現為不同的。

再次參照圖9，工作週期整流器740可基於訊號PSE產生具有均勻工作週期的訊號DIV。當訊號PSE從第一位準轉換到第二位準時，工作週期整流器740可轉換訊號DIV的狀態。例如，工作週期整流器740可在訊號PSE的上升邊緣改變訊號DIV的狀態。工作週期整流器740可響應具有第一位準的初始化訊號RSTn而初始化。

取樣器750可在時脈訊號SCK的上升邊緣對訊號DIV進行取樣。取樣器750可將取樣結果作為訊號DOUT輸出。圖2中工作週期整流器230和取樣器240的描述可同樣適用於工作週期整流器740和取樣器750。因此，此處可能不包括重複的描述。

參照圖9和圖11，在時間點tc1，致能信號EN可從低位準變為高位準。振盪器710和取樣器750可響應具有高位準的致能信號EN而開始操作。

在時間點tc2，振盪器710可將振盪訊號RO從高位準轉換到低位準。振盪器710可將振盪訊號RO傳輸到反相器715。反相器715可通過反相振盪訊號RO來產生訊號ROn。反相器715可將訊號ROn傳輸到同步器720。暫停訊號i_PAUSEn可在高位準直到時間點tc4。暫停訊號i_PAUSEn可從時間點tc4到時間點tc8處於低位準。響應於暫停訊號i_PAUSEn，訊號PAUSEn_sync可從時間點tc6到時間點tc10處於低位準。

同步器720可基於具有高位準的暫停訊號i_PAUSEn而輸出具有高位準的訊號PAUSEn_sync直到時間點tc6。在時間點tc6，同步器720可通過響應振盪訊號RO的下降邊緣對暫停訊號i_PAUSEn進行取樣來輸出具有低位準的訊號PAUSEn_sync。由於訊號PAUSEn_sync具有低位準，在時間點tc9，即使振盪訊號RO變為高位準，訊號PSE可維持低位準。抖動JIT可在振盪訊號RO中充分累積。此外，在時間點tc10，同步器720可通過響應振盪訊號RO的下降邊緣對暫停訊號i_PAUSEn進行取樣來輸出具有高位準的訊號PAUSEn_sync。響應於具有高位準的訊號PAUSEn_sync，時間點tc12的振盪訊號RO的上升邊緣可引起訊號PSE和訊號DIV的上升邊緣。

在時間點tc3，響應於訊號PSE的上升邊緣，工作週期整流器740可輸出具有高位準的訊號DIV。此外，在時間點tc5，響應於訊號PSE的上升邊緣，工作週期整流器740可輸出具有低位準的訊號DIV。

訊號產生器730可基於訊號PAUSEn_sync產生時脈訊號SCK。訊號PAUSEn_sync在時間點tc6的下降邊緣可引起時脈訊號SCK在時間點tc7的上升邊緣。時脈訊號SCK可從時間點tc7到時間點tc11維持高位準。取樣器750可響應於時脈訊號SCK的上升邊緣對訊號DIV進行取樣。取樣器750可將具有值零("0")的取樣結果作為訊號DOUT輸出。

在取樣器750執行取樣之後，初始化訊號RSTn可轉換到低位準。響應於具有低位準的初始化訊號RSTn，工作週期整流器740可被初始化。

在一些實施例中，振盪器710、工作週期整流器740和取樣器750也可被實現為基於相同的致能信號EN和初始化訊號RSTn操作。例如，振盪器710、工作週期整流器740和取樣器750可基於致能信號EN被開啟或啟動，並可基於初始化訊號RSTn被初始化。

在一些實施例中，振盪器710、工作週期整流器740和取樣器750可基於致能信號EN操作，且致能信號EN的位準可以與取樣週期相同的週期轉換。例如，振盪器710、工作週期整流器740和取樣器750可被週期性地初始化。

因此，真實亂數產生器700可在振盪訊號RO的上升邊緣改變訊號DIV的狀態，並可在振盪訊號RO的下降邊緣通過保持和取樣訊號DIV來輸出訊號DOUT。由於工作週期整流器740，振盪器710的工作週期問題可被解決。因為訊號DIV可能由於同步器720和訊號PAUSEn_sync而保持靜止，即使工作週期整流器740可能有工作週期問題或前一值相依性，也可被忽略。此外，因為訊號DIV是靜止的，取樣器750的時間限制可被確保，且取樣器750可穩定地執行取樣。

圖12是根據一實施例的真實亂數產生器的方塊圖。圖13是用於解釋根據一實施例的真實亂數產生器的操作的時序圖。

參照圖12和圖13，根據一實施例的真實亂數產生器900可通過同步執行暫停操作來產生訊號DOUT。例如，真實亂數產生器900可同步於振盪訊號RO產生時脈訊號SCK，並可使用時脈訊號SCK產生訊號DOUT。

根據一實施例的真實亂數產生器900可包括振盪器910（圖示為"OSCL"）、第一反相器915、第一同步器（SYN1）921、第二同步器（SYN2）923、第二反相器925、工作週期整流器930（圖示為"DCRT"）和取樣器940（圖示為"SMPL"）。圖2中振盪器210、工作週期整流器230和取樣器240的描述可同樣適用於振盪器910、工作週期整流器930和取樣器940。因此，可能不包括重複的描述。

當致能信號EN在時間點td1從低位準變為高位準時，振盪器910可產生振盪訊號RO。振盪器910可為環形振盪器。真實亂數產生器900可基於振盪訊號RO產生訊號DOUT。振盪器910可將振盪訊號RO傳輸到第一反相器915和工作週期整流器930。

第一反相器915可通過反相振盪訊號RO來產生反相訊號。第一反相器915可將反相訊號傳輸到第一同步器921和第二同步器923。第一同步器921和第二同步器923可基於致能信號EN開始操作。第一同步器921可接收暫停訊號i_PAUSEn。暫停訊號i_PAUSEn可由控制邏輯產生。在一些實施例中，控制邏輯可配置在真實亂數產生器900內部或外部。例如，控制邏輯可在抖動JIT在振盪訊號RO中累積時產生具有第二位準的暫停訊號i_PAUSEn，並可在抖動JIT充分累積之後且在產生訊號DOUT之前產生具有第一位準的暫停訊號i_PAUSEn。如上所述，第一位準可為低位準，第二位準可為高位準。

第一同步器921可通過響應反相訊號的上升邊緣對暫停訊號i_PAUSEn進行取樣來產生同步訊號。例如，第一同步器921可在振盪訊號RO的下降邊緣對暫停訊號i_PAUSEn進行取樣。第一同步器921可將同步訊號傳輸到第二同步器923。第二同步器923可基於反相訊號對同步訊號進行取樣來產生訊號PAUSEn_sync。

在時間點td3，暫停訊號i_PAUSEn可具有下降邊緣。響應於暫停訊號i_PAUSEn具有低位準，在時間點td5，第一同步器921和第二同步器923可產生具有低位準的訊號PAUSEn_sync。從時間點td3到時間點td7具有低位準的暫停訊號i_PAUSEn可對應於從時間點td5到時間點td9具有低位準的訊號PAUSEn_sync。

反相器925可通過反相訊號PAUSEn_sync來產生時脈訊號SCK。反相器925可延遲和反相訊號PAUSEn_sync。在一些實施例中，反相器925也可實現為多個。在時間點td5，訊號PAUSEn_sync的下降邊緣可對應於時間點td6的時脈訊號SCK的上升邊緣。從時間點td5到時間點td9具有低位準的訊號PAUSEn_sync可對應於從時間點td6到時間點td10具有高位準的時脈訊號SCK。

工作週期整流器930可基於振盪訊號RO產生具有均勻工作週期的訊號DIV。當振盪訊號RO從第一位準轉換到第二位準時，工作週期整流器930可轉換訊號DIV的狀態。例如，工作週期整流器930可在振盪訊號RO的上升邊緣改變訊號DIV的狀態。在時間點td2和時間點td4，響應於振盪訊號RO的上升邊緣，訊號DIV可各有一個上升邊緣和下降邊緣。在時間點td8，響應於振盪訊號RO的上升邊緣，訊號DIV可具有上升邊緣。抖動JIT可在振盪訊號RO中充分累積。工作週期整流器930可響應於具有第一位準的初始化訊號RSTn而初始化。

在時間點td6，取樣器940可響應於時脈訊號SCK的上升邊緣對訊號DIV進行取樣。因為訊號DIV保持在低位準，取樣器940可輸出具有低位準的訊號DOUT作為取樣結果。圖2中工作週期整流器230和取樣器240的描述可同樣適用於工作週期整流器930和取樣器940。因此，此處可能不包括重複的描述。

圖14為根據實施例的TRNG的方塊圖。圖15為用於解釋根據實施例的TRNG操作的時序圖。

參照圖14，根據實施例的TRNG 1100可通過同步執行暫停操作來產生訊號DOUT。例如，TRNG 1100可產生與振盪訊號ro1和ro2同步的時脈訊號sampling_sync，並可使用時脈訊號sampling_sync產生訊號DIV_samp。

根據實施例的TRNG 1100可包括振盪器1110（圖示為"OSC1"）、振盪器1120（圖示為"OSC2"）、反相器1123、反相器1125、反相器1127、同步器1131（圖示為"SYN1"）、同步器1132（圖示為"SYN2"）、同步器1133（圖示為"SYN3"）、及閘1140、工作週期整流器1150（圖示為"DCRT"）、取樣器1161（圖示為"SMP1"）和取樣器1163（圖示為"SMP2"）。

參照圖14和圖15，當致能信號EN在時間點te1從低位準變為高位準時，振盪器1110和1120可產生振盪訊號ro1和ro2。振盪器1110和1120可為環形振盪器。TRNG 1100可基於振盪訊號ro1和ro2產生訊號DOUT。此外，響應於具有高位準的致能信號EN，同步器1131至1133、工作週期整流器1150和取樣器1161及1163可啟動操作。

第一振盪器1110可產生第一振盪訊號ro1並將其傳輸到第一反相器1123和及閘1140。第二振盪器1120可產生第二振盪訊號ro2並將其傳輸到第一同步器1131。例如，第一振盪器1110可從時間點te2產生具有高位準的振盪訊號ro1。

第一振盪器1110的第一振盪訊號ro1和第二振盪器1120的第二振盪訊號ro2在脈衝寬度和頻率中的至少一個方面不同。例如，第一振盪訊號ro1可具有PW1的脈衝寬度，第二振盪訊號ro2可具有PW2的脈衝寬度。第二振盪器1120可從時間點te3到時間點te6產生具有高位準的振盪訊號ro2。在實施例中，包含在第一振盪器1110中的反相器數量和包含在第二振盪器1120中的反相器數量可能不同。

第一反相器1123可通過反相第一振盪訊號ro1來產生第一反相訊號。第一反相器1123可將第一反相訊號傳輸到第二同步器1132和第三同步器1133。第一反相訊號可具有與第一振盪訊號ro1相反的相位。例如，第一反相訊號可在第一振盪訊號ro1的上升邊緣具有下降邊緣，且第一反相訊號可在第一振盪訊號ro1的下降邊緣具有上升邊緣。

第一同步器1131可接收暫停訊號i_PAUSEn。暫停訊號i_PAUSEn可由控制邏輯產生。在一些實施例中，控制邏輯可配置在TRNG 1100內部或外部。例如，控制邏輯可在抖動累積在振盪訊號ro1和ro2中時產生具有第二位準的暫停訊號i_PAUSEn，並可在抖動充分累積且在訊號DOUT產生之前產生具有第一位準的暫停訊號i_PAUSEn。如上所述，第一位準可為低位準，第二位準可為高位準。

第一同步器1131可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生訊號PAUSEn_int。第一同步器1131可將訊號PAUSEn_int傳輸到第二反相器1125。第二反相器1125可通過反相訊號PAUSEn_int來產生第二反相訊號。第二反相器1125可將第二反相訊號傳輸到第二同步器1132。

在時間點te7，暫停訊號i_PAUSEn可維持低位準直到時間點te9，並可從時間點te9處於高位準。在時間點te8，第一同步器1131可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生具有低位準的訊號PAUSEn_int。在時間點te12，第一同步器1131可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生具有高位準的訊號PAUSEn_int。

第二同步器1132可基於第一反相訊號對第二反相訊號進行取樣。第二同步器1132可在第一反相訊號的上升邊緣對第二反相訊號取樣來產生同步訊號。第二同步器1132可將同步訊號傳輸到第三同步器1133。

第三同步器1133可基於第一反相訊號對同步訊號進行取樣。第三同步器1133可在第一反相訊號的上升邊緣對同步訊號取樣來產生訊號sampling_sync。第三同步器1133可將訊號sampling_sync傳輸到第三反相器1127和第一取樣器1161。

在一些實施例中，第二同步器1132和第三同步器1133也可實現為一個同步器。一個同步器可基於第一反相訊號對第二反相訊號取樣來產生訊號sampling_sync。

第三反相器1127可通過反相訊號sampling_sync來產生第三反相訊號。第三反相器1127可將第三反相訊號傳輸到及閘1140。

及閘1140可通過對第一振盪訊號ro1和第三反相訊號執行邏輯乘積運算來產生訊號RO_P。例如，及閘1140可響應具有第二位準的第三反相訊號，將第一振盪訊號ro1作為訊號RO_P輸出。及閘1140可將訊號RO_P傳輸到工作週期整流器1150。及閘1140可響應具有低位準的第三反相訊號，輸出具有低位準的訊號。在此情況下，工作週期整流器1150可接收不振盪的訊號。

在時間點te10，響應具有低位準的第三反相訊號，訊號RO_P可不振盪。例如，訊號RO_P可響應具有高位準的訊號sampling_sync而不振盪。訊號sampling_sync可從時間點te10到時間點te15維持高位準，且訊號RO_P可從時間點te10到時間點te16維持低位準。訊號DIV可維持低位準直到訊號RO_P變為高位準的時間點te16。在時間點te16，訊號DIV可響應具有高位準的訊號RO_P而具有上升邊緣。

工作週期整流器1150可基於訊號RO_P產生訊號DIV。例如，工作週期整流器1150可響應訊號RO_P的上升邊緣而改變訊號DIV的狀態。工作週期整流器1150可將訊號DIV傳輸到第一取樣器1161。在時間點te2和te5，工作週期整流器1150可響應訊號RO_P的上升邊緣而產生具有高位準的訊號DIV。在時間點te4和te7，工作週期整流器1150可響應訊號RO_P的上升邊緣而產生具有低位準的訊號DIV。

第一取樣器1161可基於訊號sampling_sync對訊號DIV進行取樣並產生訊號DIV_samp。在時間點te10，第一取樣器1161可響應訊號sampling_sync的上升邊緣對訊號DIV進行取樣，並在時間點te11產生具有低位準的訊號DIV_samp。第一取樣器1161可將訊號DIV_samp傳輸到第二取樣器1163。在一些實施例中，真實亂數產生器1100可使用訊號DIV_samp作為亂數位元。在此情況下，真實亂數產生器1100可不包括第二取樣器1163。

第二取樣器1163可基於時脈訊號SCK對訊號DIV_samp進行取樣，並產生訊號DOUT。在時間點te13，第二取樣器1163可響應時脈訊號SCK的上升邊緣對訊號DIV_samp進行取樣，並在時間點te14產生具有低位準的訊號DOUT。在一實施例中，時脈訊號SCK可由控制邏輯產生。例如，控制邏輯可基於暫停訊號i_PAUSEn產生時脈訊號SCK。控制邏輯可通過延遲和反相暫停訊號i_PAUSEn來產生時脈訊號SCK。

根據一實施例的真實亂數產生器1100可通過結合第一振盪器1110的抖動和第二振盪器1120的抖動來操作，因此，累積足夠抖動的時間可被縮短。相應地，真實亂數產生器1100用於產生訊號DOUT的時間可被縮短。此外，振盪器1110和1120以及工作週期整流器1150的工作週期問題可被解決，且取樣器1161和1163的時間限制可被確保。

圖16是根據一實施例的真實亂數產生器的方塊圖。圖17是用於解釋根據一實施例的真實亂數產生器的操作的時序圖。

參照圖16，根據一實施例的真實亂數產生器1300可通過同步執行暫停操作來產生訊號DOUT。例如，真實亂數產生器1300可與振盪訊號ro1和ro2同步產生時脈訊號sampling_sync，並可使用時脈訊號sampling_sync產生訊號DIV_samp。

根據一實施例的真實亂數產生器1300可包括振盪器1310（圖示為"OSC1"）、振盪器1320（圖示為"OSC2"）、反相器1323、反相器1325、同步器1331（圖示為"SYN1"）、同步器1332（圖示為"SYN2"）、同步器1333（圖示為"SYN3"）、工作週期整流器1350（圖示為"DCRT"）、取樣器1361（圖示為"SMP1"）和取樣器1363（圖示為"SMP2"）。

參照圖16和圖17，當致能信號EN在時間點tf1從低位準變為高位準時，振盪器1310和1320可產生振盪訊號ro1和ro2。振盪器1310和1320可為環形振盪器。真實亂數產生器1300可基於振盪訊號ro1和ro2產生訊號DOUT。此外，響應於具有高位準的致能信號EN，同步器1331至1333、工作週期整流器1350和取樣器1361和1363可啟動操作。

第一振盪器1310可產生第一振盪訊號ro1並將其傳輸到第一反相器1323和工作週期整流器1350。第二振盪器1320可產生第二振盪訊號ro2並將其傳輸到第一同步器1331。例如，第一振盪器1310可從時間點tf2產生具有高位準的振盪訊號ro1。

第一振盪器1310的第一振盪訊號ro1和第二振盪器1320的第二振盪訊號ro2在脈衝寬度和頻率中的至少一個方面彼此不同。例如，第一振盪訊號ro1可具有脈衝寬度PW1，第二振盪訊號ro2可具有脈衝寬度PW2。第二振盪器1320可從時間點tf3到時間點tf6產生具有高位準的振盪訊號ro2。在一實施例中，包含在第一振盪器1310中的反相器數量和包含在第二振盪器1320中的反相器數量可能不同。

第一反相器1323可通過反相第一振盪訊號ro1來產生第一反相訊號。第一反相器1323可將第一反相訊號傳輸到第二同步器1332和第三同步器1333。第一反相訊號可具有與第一振盪訊號ro1相反的相位。例如，第一反相訊號可在第一振盪訊號ro1的上升邊緣具有下降邊緣，第一反相訊號可在第一振盪訊號ro1的下降邊緣具有上升邊緣。

第一同步器1331可接收暫停訊號i_PAUSEn。暫停訊號i_PAUSEn可由控制邏輯產生。在一些實施例中，控制邏輯可配置在真實亂數產生器1300內部或外部。例如，控制邏輯可在抖動累積在振盪訊號ro1和ro2中時產生具有第二位準的暫停訊號i_PAUSEn，並可在抖動充分累積且在訊號DOUT產生之前產生具有第一位準的暫停訊號i_PAUSEn。如上所述，第一位準可為低位準，第二位準可為高位準。

第一同步器1331可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生訊號PAUSEn_int。第一同步器1331可將訊號PAUSEn_int傳輸到第二反相器1325。第二反相器1325可通過反相訊號PAUSEn_int來產生第二反相訊號。第二反相器1325可將第二反相訊號傳輸到第二同步器1332。

在時間點tf7，暫停訊號i_PAUSEn可維持低位準直到時間點tf9，並可從時間點tf9處於高位準。在時間點tf8，第一同步器1331可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生具有低位準的訊號PAUSEn_int。在時間點tf12，第一同步器1331可響應第二振盪訊號ro2的上升邊緣，通過對暫停訊號i_PAUSEn取樣來產生具有高位準的訊號PAUSEn_int。

第二同步器1332可基於第一反相訊號對第二反相訊號進行取樣。第二同步器1332可在第一反相訊號的上升邊緣對第二反相訊號取樣來產生同步訊號。第二同步器1332可將同步訊號傳輸到第三同步器1333。

第三同步器1333可基於第一反相訊號對同步訊號進行取樣。第三同步器1333可在第一反相訊號的上升邊緣對同步訊號取樣來產生訊號sampling_sync。第三同步器1333可將訊號sampling_sync傳輸到第一取樣器1361。訊號sampling_sync可從時間點tf10到時間點tf15維持高位準。訊號sampling_sync可從時間點tf15處於低位準。

在一些實施例中，第二同步器1332和第三同步器1333也可實現為一個同步器。一個同步器可基於第一反相訊號對第二反相訊號取樣來產生訊號sampling_sync。

工作週期整流器1350可基於第一振盪訊號ro1產生訊號DIV。例如，工作週期整流器1350可響應第一振盪訊號ro1的上升邊緣改變訊號DIV的狀態。工作週期整流器1350可將訊號DIV傳輸到第一取樣器1361。在時間點tf2和tf5，工作週期整流器1350可響應第一振盪訊號ro1的上升邊緣產生具有高位準的訊號DIV。在時間點tf4和tf7，工作週期整流器1350可響應第一振盪訊號ro1的上升邊緣產生具有低位準的訊號DIV。

第一取樣器1361可基於訊號sampling_sync對訊號DIV進行取樣並產生訊號DIV_samp。在時間點tf10，第一取樣器1361可響應訊號sampling_sync的上升邊緣對訊號DIV取樣，並可在時間點tf11產生具有低位準的訊號DIV_samp。第一取樣器1361可將訊號DIV_samp傳輸到第二取樣器1363。在一些實施例中，真實亂數產生器1300可使用訊號DIV_samp作為亂數位元。在此情況下，真實亂數產生器1300可不包括第二取樣器1363。

第二取樣器1363可基於時脈訊號SCK對訊號DIV_samp進行取樣，並產生訊號DOUT。在時間點tf13，第二取樣器1363可響應時脈訊號SCK的上升邊緣對訊號DIV_samp取樣，並可在時間點tf14產生具有低位準的訊號DOUT。在一實施例中，時脈訊號SCK可由控制邏輯產生。例如，控制邏輯可基於暫停訊號i_PAUSEn產生時脈訊號SCK。控制邏輯可通過延遲和反相暫停訊號i_PAUSEn來產生時脈訊號SCK。

根據一實施例的真實亂數產生器1300可通過結合第一振盪器1310的抖動和第二振盪器1320的抖動來操作，因此，充分累積抖動的時間可被縮短。相應地，真實亂數產生器1300用於產生訊號DOUT的時間可被縮短。此外，振盪器1310和1320以及工作週期整流器1350的工作週期問題可被解決，且取樣器1361和1363的時間限制可被確保。

圖18是根據一實施例的真實亂數產生器的方塊圖。

參照圖18，根據一實施例的真實亂數產生器1500可通過同步執行暫停操作來產生訊號DOUT。例如，真實亂數產生器1500可與振盪訊號ro1、ro2和ro3同步產生時脈訊號sampling_sync，並可使用時脈訊號sampling_sync產生訊號DIV_samp。

根據一實施例的真實亂數產生器1500可包括振盪器1510（圖示為"OSC1"）、振盪器1520（圖示為"OSC2"）、振盪器1530（圖示為"OSC3"）、反相器1523、反相器1525、同步器1531（圖示為"SYN1"）、同步器1532（圖示為"SYN2"）、同步器1533（圖示為"SYN3"）和同步器1534（圖示為"SYN4"）、工作週期整流器（DCRT）1540、取樣器1551（圖示為"SMP1"）和取樣器1553（圖示為"SMP2"）。圖16中工作週期整流器1350和取樣器1361和1363的描述可同樣適用於工作週期整流器1540和取樣器1551和1553。因此，此處可不包括重複的描述。

當致能信號EN從低位準變為高位準時，振盪器1510至1530可產生振盪訊號ro1、ro2和ro3。振盪器1510至1530可為環形振盪器。真實亂數產生器1500可基於振盪訊號ro1、ro2和ro3產生訊號DOUT。此外，響應於具有高位準的致能信號EN，同步器1531至1534、工作週期整流器1540和取樣器1551和1553可啟動操作。

第一振盪器1510可產生第一振盪訊號ro1並將其傳輸到第一反相器1523和工作週期整流器1540。第二振盪器1520可產生第二振盪訊號ro2並將其傳輸到第二同步器1532。第三振盪器1530可產生第三振盪訊號ro3並將其傳輸到第一同步器1531。

振盪訊號ro1、ro2和ro3在脈衝寬度和頻率中的至少一者上彼此不同。例如，第一振盪訊號ro1可具有第一脈衝寬度，第二振盪訊號ro2可具有第二脈衝寬度，且第三振盪訊號ro3可具有第三脈衝寬度。在一實施例中，包含在振盪器1510至1530中的反相器數量可全部不同。

第一反相器1523可通過反相第一振盪訊號ro1來產生第一反相訊號。第一反相器1523可將第一反相訊號傳輸到第三同步器1533和第四同步器1534。第一反相訊號可具有與第一振盪訊號ro1相反的相位。例如，第一反相訊號可在第一振盪訊號ro1的上升邊緣具有下降邊緣，且第一反相訊號可在第一振盪訊號ro1的下降邊緣具有上升邊緣。

第一同步器1531可接收暫停訊號i_PAUSEn。暫停訊號i_PAUSEn可由控制邏輯產生。在一些實施例中，控制邏輯可配置在真實亂數產生器1500內部或外部。例如，控制邏輯可在抖動累積在振盪訊號ro1、ro2和ro3中時產生具有第二位準的暫停訊號i_PAUSEn，並可在抖動充分累積之後且在訊號DOUT產生之前產生具有第一位準的暫停訊號i_PAUSEn。如上所述，第一位準可為低位準，且第二位準可為高位準。

第一同步器1531可通過響應於第三振盪訊號ro3的上升邊緣對暫停訊號i_PAUSEn進行取樣來產生第一同步訊號。第一同步器1531可將第一同步訊號傳輸到第二反相器1525。第二反相器1525可通過反相第一同步訊號來產生第二反相訊號。第二反相器1525可將第二反相訊號傳輸到第二同步器1532。

第二同步器1532可基於第二振盪訊號ro2對第二反相訊號進行取樣。第二同步器1532可通過在第二振盪訊號ro2的上升邊緣對第二反相訊號進行取樣來產生第二同步訊號。第二同步器1532可將第二同步訊號傳輸到第三同步器1533。

第三同步器1533可基於第一反相訊號對第二同步訊號進行取樣。第三同步器1533可通過在第一反相訊號的上升邊緣對第二同步訊號進行取樣來產生第三同步訊號。第三同步器1533可將第三同步訊號傳輸到第四同步器1534。

第四同步器1534可基於第一反相訊號對第三同步訊號進行取樣。第四同步器1534可通過在第一反相訊號的上升邊緣對第三同步訊號進行取樣來產生訊號sampling_sync。第四同步器1534可將訊號sampling_sync傳輸到第一取樣器1551。

在一些實施例中，第三同步器1533和第四同步器1534也可實現為一個同步器。一個同步器可通過基於第一反相訊號對第二同步訊號進行取樣來產生訊號sampling_sync。

工作週期整流器1540可基於第一振盪訊號ro1產生訊號DIV。例如，工作週期整流器1540可響應於第一振盪訊號ro1的上升邊緣改變訊號DIV的狀態。工作週期整流器1540可將訊號DIV傳輸到第一取樣器1551。

第一取樣器1551可基於訊號sampling_sync對訊號DIV進行取樣並產生訊號DIV_samp。第一取樣器1551可將訊號DIV_samp傳輸到第二取樣器1553。在一些實施例中，真實亂數產生器1500可使用訊號DIV_samp作為亂數位元。在這種情況下，真實亂數產生器1500可不包括第二取樣器1553。

第二取樣器1553可基於時脈訊號SCK對訊號DIV_samp進行取樣，並產生訊號DOUT。在一實施例中，時脈訊號SCK可由控制邏輯產生。例如，控制邏輯可基於暫停訊號i_PAUSEn產生時脈訊號SCK。控制邏輯可通過延遲和反相暫停訊號i_PAUSEn來產生時脈訊號SCK。

根據一實施例的真實亂數產生器1500通過結合振盪器1510到1530的抖動來操作，因此，用於充分累積抖動的時間可被縮短。相應地，真實亂數產生器1500用於產生訊號DOUT的時間可被縮短。此外，振盪器1510到1530和工作週期整流器1540的工作週期問題可被解決，且取樣器1551和1553的時間限制可被確保。

圖19是根據一實施例的計算系統的方塊圖。

參照圖19，根據一實施例的計算系統1900可包括處理器1910、記憶體1920、記憶體控制器1930、儲存裝置1940、通訊介面1950、周邊裝置1960和匯流排1970。計算系統1900可進一步包括其他通用元件。

處理器1910可控制計算系統1900的各個元件的整體操作。處理器1910可被實現為各種處理單元中的至少一個，例如中央處理器、應用處理器、圖形處理器或類似的處理單元。

處理器1910可包括參照圖1到圖18描述的真實亂數產生器。在一些實施例中，真實亂數產生器也可配置在處理器1910的外部。

真實亂數產生器可包括振盪器、訊號產生器、工作週期整流器和取樣器以產生亂數。訊號產生器可產生用於停止由振盪器產生的振盪訊號的振盪的暫停訊號和用於取樣器取樣的時脈訊號。訊號產生器可同步或非同步地與振盪訊號產生暫停訊號。相應地，振盪器和工作週期整流器的工作週期問題可被解決，且取樣器的時間限制可被確保。在一些實施例中，真實亂數產生器也可包括多個振盪器。

由真實亂數產生器輸出的亂數可被傳輸到並被記憶體1920、記憶體控制器1930、儲存裝置1940、通訊介面1950、周邊裝置1960和匯流排1970中的至少一個使用。

記憶體1920可儲存資料和指令。記憶體控制器1930可控制去往及來自記憶體1920的資料或指令的傳送。在一些實施例中，記憶體控制器1930可被提供為與處理器1910分離的晶片。在一些實施例中，記憶體控制器1930可被提供為處理器1910的內部元件。

儲存裝置1940可非暫時性地儲存程式及資料。在一實施例中，儲存裝置1940可被實施為非揮發性記憶體。通訊介面1950可支援計算系統1900的有線/無線網際網路通訊。另外，通訊介面1950也可支援除網際網路通訊之外的各種通訊方法。

根據一實施例的周邊裝置1960可為被配置為將動態影像、靜態影像或類似影像轉換為電氣訊號的裝置，例如攝影機、掃描器、網路攝影機或類似裝置，或顯示裝置。在一實施例中，透過周邊裝置1960獲得的影像資料可被儲存在記憶體1920中。在此情況下，記憶體1920可儲存自周邊裝置1960獲得的影像資料或儲存由處理器1910處理的視訊訊號。在一實施例中，周邊裝置1960可透過顯示面板即時顯示影像。

匯流排1970可提供計算系統1900的元件之間的通訊功能。匯流排1970可根據元件之間的通訊協定包括至少一種類型的匯流排。

在一些實施例中，參照圖1至圖19闡述的每一元件或二或更多個元件的組合可被實施為數位電路、可程式化或不可程式化邏輯裝置或陣列、特殊應用積體電路(application-particular integrated circuit,ASIC)或類似裝置。

雖然上述描述了一些實施例，但應理解本揭露並不限於特別描述的實施例，相反地，本揭露的範圍涵蓋包含在所附申請專利範圍的精神和範圍內的各種修改和等效配置。

10:半導體裝置 100:控制器 210、270、520、710、910:振盪器 220、300、510、570、730、800、PGEN:訊號產生器 230、530、740、930、1150、1350、1540:工作週期整流器 240、540、750、940:取樣器 271:反及閘 272、273、525、715:反相器 310:控制邏輯 320、571、810、1140:及閘 330、573、820:延遲反相電路 915、1123、1323、1523:第一反相器/反相器 921、1131、1331、1531:第一同步器/同步器 923、1132、1332、1532:第二同步器/同步器 925、1125、1325、1525:第二反相器/反相器 1100、1300、1500、200、500、700、900:真實亂數產生器 1110、1310、1510:第一振盪器/振盪器 1120、1320、1520:第二振盪器/振盪器 1127:第三反相器/反相器 1133、1333、1533:第三同步器/同步器 1161、1361、1551:第一取樣器/取樣器 1163、1363、1553:第二取樣器/取樣器 1530:第三振盪器/振盪器 1534:第四同步器/同步器 1900:計算系統 1910:處理器 1920:記憶體 1930:記憶體控制器 1940:儲存裝置 1950:通訊介面 1960:周邊裝置 1970:匯流排 DIV、DOUT、PSE、PST、RO_P:訊號 DCRT:工作週期整流器 EN:致能信號 OSCL:振盪器 PGEN:訊號產生器 REQ:請求訊號 RN:亂數 RO:振盪訊號 sampling_sync、SCK:時脈訊號 SMPL:取樣器 TRNG:真實亂數產生器 ro1:第一振盪訊號/振盪訊號 ro2:第二振盪訊號/振盪訊號 ro3:第三振盪訊號/振盪訊號 ta1、ta2、ta3、ta4、ta5、ta6、ta7、tb1、tb2、tb3、tb4、tb5、tb6、tb7、tb8、tb9、tc1、tc10、tc11、tc12、tc2、tc3、tc4、tc5、tc6、tc7、tc8、tc9、td1、td10、td2、td3、td4、td5、td6、td7、td8、td9、te1、te10、te11、te12、te13、te14、te15、te16、te2、te3、te6、te7、te8、te9、tf1、tf10、tf11、tf12、tf13、tf14、tf15、tf2、tf3、tf6、tf7、tf8、tf9:時間點

本揭露的上述及其他特徵可通過參照隨附圖式詳細描述其實施例而變得明確。 圖1是根據一實施例的半導體裝置的示意方塊圖。 圖2是根據一實施例的真實亂數產生器(TRNG)的方塊圖。 圖3是根據一實施例的環形振盪器的電路圖。 圖4是根據一實施例的訊號產生器的電路圖。 圖5是說明根據一實施例的TRNG操作的時序圖。 圖6是根據一實施例的TRNG的方塊圖。 圖7是根據一實施例的訊號產生器的電路圖。 圖8是說明根據一實施例的TRNG操作的時序圖。 圖9是根據一實施例的TRNG的方塊圖。 圖10是根據一實施例的訊號產生器的電路圖。 圖11是說明根據一實施例的TRNG操作的時序圖。 圖12是根據一實施例的TRNG的方塊圖。 圖13是說明根據一實施例的TRNG操作的時序圖。 圖14是根據一實施例的TRNG的方塊圖。 圖15是說明根據一實施例的TRNG操作的時序圖。 圖16是根據一實施例的TRNG的方塊圖。 圖17是說明根據一實施例的TRNG操作的時序圖。 圖18是根據一實施例的TRNG的方塊圖。 圖19是根據一實施例的計算系統的方塊圖。

10:半導體裝置

100:控制器

200:真實亂數產生器

REQ:請求訊號

RN:亂數

Claims (20)

1. 一種亂數產生器，包括： 一振盪器，被配置為產生一第一振盪訊號； 一訊號產生器，被配置為基於所述第一振盪訊號與一暫停訊號來產生一第一時脈訊號，並基於所述暫停訊號產生一第二時脈訊號； 一工作週期整流器，被配置為基於所述第一時脈訊號來產生一第二振盪訊號，其中所述第二振盪訊號的一脈衝寬度大於所述第一時脈訊號的一脈衝寬度；以及 一取樣器，被配置為基於所述第二時脈訊號對所述第二振盪訊號進行取樣。
2. 如請求項1所述的亂數產生器，其中所述工作週期整流器還被配置為對所述第一時脈訊號的上升邊緣的數量進行計數，並基於所述計數值產生所述第二振盪訊號。
3. 如請求項2所述的亂數產生器，其中所述工作週期整流器還被配置為： 基於所述計數值為奇數而輸出具有高位準的所述第二振盪訊號；以及 基於所述計數值為偶數而輸出具有低位準的所述第二振盪訊號。
4. 如請求項2所述的亂數產生器，其中所述工作週期整流器包括一計數器，被配置為基於所述第一時脈訊號計數一最低有效位元（LSB）。
5. 如請求項1所述的亂數產生器，其中所述工作週期整流器還被配置為基於所述第一時脈訊號的位準被維持而維持所述第二振盪訊號的位準。
6. 如請求項1所述的亂數產生器，更包括一控制邏輯電路，被配置為產生一致能信號，並基於所述致能信號週期性地產生所述暫停訊號，其中所述振盪器還被配置為基於接收所述致能信號而產生所述第一振盪訊號。
7. 如請求項6所述的亂數產生器，其中所述控制邏輯電路還被配置為基於從所述致能信號的上升邊緣經過預定時間而產生具有低位準的所述暫停訊號。
8. 如請求項7所述的亂數產生器，其中所述控制邏輯電路還被配置為產生一初始化訊號， 其中所述初始化訊號的頻率等於所述暫停訊號的頻率，且 其中所述工作週期整流器基於所述初始化訊號被初始化。
9. 如請求項1所述的亂數產生器，其中所述訊號產生器包括： 一及閘，被配置為藉由對所述第一振盪訊號和所述暫停訊號執行邏輯乘積運算來產生所述第一時脈訊號；以及 一反相器，被配置為藉由反相所述暫停訊號來產生所述第二時脈訊號。
10. 如請求項9所述的亂數產生器，其中所述訊號產生器還包括一延遲電路，被配置為延遲所述暫停訊號和所述第二時脈訊號中的至少一個。
11. 如請求項10所述的亂數產生器，其中所述延遲電路包括偶數個反相器。
12. 如請求項1所述的亂數產生器，其中所述取樣器還被配置為在所述第二時脈訊號的上升邊緣取樣所述第二振盪訊號。
13. 如請求項1所述的亂數產生器，更包括： 一同步器，被配置為基於所述第一振盪訊號和所述暫停訊號產生同步訊號， 其中所述訊號產生器還被配置為基於所述第一振盪訊號和所述同步訊號產生所述第一時脈訊號。
14. 如請求項13所述的亂數產生器，其中所述同步器還被配置為藉由在所述第一振盪訊號的下降邊緣取樣所述暫停訊號來產生所述同步訊號。
15. 如請求項13所述的亂數產生器，其中所述訊號產生器包括： 一及閘，被配置為藉由對所述第一振盪訊號和所述同步訊號執行邏輯乘積運算來產生所述第一時脈訊號；以及 一反相器，被配置為藉由反相所述同步訊號來產生所述第二時脈訊號。
16. 一種亂數產生器，包括： 一振盪器，被配置為產生一第一振盪訊號； 一同步器，被配置為基於一暫停訊號與所述第一振盪訊號來產生一同步訊號； 一工作週期整流器，被配置為基於所述第一振盪訊號產生一第二振盪訊號，其中所述第二振盪訊號的一脈衝寬度大於所述第一振盪訊號的一脈衝寬度；以及 一取樣器，被配置為基於所述同步訊號對所述第二振盪訊號進行取樣。
17. 如請求項16所述的亂數產生器，其中所述工作週期整流器還被配置為在所述第一振盪訊號的上升邊緣轉換所述第二振盪訊號；以及 其中所述同步器還被配置為藉由在所述第一振盪訊號的下降邊緣取樣所述暫停訊號來產生所述同步訊號。
18. 如請求項16所述的亂數產生器，更包括一反相器，被配置為藉由反相所述同步訊號來產生一時脈訊號， 其中所述取樣器還被配置為在所述時脈訊號的上升邊緣取樣所述第二振盪訊號。
19. 一種亂數產生器，包括： 一第一振盪器，被配置為產生具有一第一脈衝寬度的一第一振盪訊號； 一第一反相器，被配置為藉由反相所述第一振盪訊號來產生一第一反相訊號； 一第二振盪器，被配置為產生具有一第二脈衝寬度一的第二振盪訊號； 一第一同步器，被配置為基於一暫停訊號與所述第二振盪訊號產生一第一同步訊號； 一第二反相器，被配置為藉由反相所述第一同步訊號來產生一第二反相訊號； 一第二同步器，被配置為基於所述第一反相訊號和所述第二反相訊號產生一第二同步訊號； 一工作週期整流器，被配置為基於所述第一振盪訊號產生所述第二振盪訊號，其中所述第二振盪訊號的一脈衝寬度大於所述第一振盪訊號的一脈衝寬度；以及 一取樣器，被配置為基於所述第二同步訊號對所述第二振盪訊號進行取樣。
20. 如請求項19所述的亂數產生器，更包括： 一第三振盪器，被配置為產生具有一第三脈衝寬度的一第三振盪訊號；以及 一第三同步器，被配置為基於所述第三振盪訊號與所述第二反相訊號產生一第三同步訊號， 其中所述第二同步器還被配置為藉由基於所述第一反相訊號來取樣所述第三同步訊號，以產生所述第二同步訊號。