TW202520256A

TW202520256A - 半導體記憶裝置、半導體記憶裝置之製造方法、寫入方法、讀出方法、記憶系統

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Publication number: TW202520256A
Application number: TW113135374A
Authority: TW
Inventors: 大石司
Original assignee: 日商拓樸論理股份有限公司
Priority date: 2023-09-19
Filing date: 2024-09-19
Publication date: 2025-05-16
Also published as: WO2025063191A1

Abstract

本發明提供一種能夠減少電路面積並實現高密度化之SOT-MRAM(自旋軌道轉矩-磁性隨機存取記憶體)。半導體記憶裝置1000之記憶胞陣列10包含矩陣狀配置、各自具有磁性穿隧接面元件之記憶胞100。半導體記憶裝置1000包含：共有讀出源極線SRSL，其沿行方向配置，供連接沿列方向相鄰之記憶胞之讀出電晶體各者之端子；及位元線BL0、BL1，其等沿行方向配置，與磁性穿隧接面元件之另一電極連接。將讀出字元線RWL0、RWL1活化，使位元線或共有讀出源極線之任一者活化，基於位元線或共有讀出源極線中未活化之線之電流值之變化，由感測放大器讀出記憶資料。

Description

半導體記憶裝置、半導體記憶裝置之製造方法、寫入方法、讀出方法、記憶系統

本發明係關於一種使用磁性穿隧接面元件之半導體記憶裝置、半導體記憶裝置之製造方法、寫入方法、讀出方法、記憶系統。

(磁性隨機存取記憶體之背景)

利用磁阻效應元件之非揮發性之記憶裝置(MRAM：(Magnetic Random Access Memory 或 Magnetoresistive Random Access Memory，磁性隨機存取記憶體或磁阻隨機存取記憶體)作為次世代之邏輯積體電路而受到關注。

作為如此之MRAM之構成，例如，已知一種自旋轉移矩(STT：Spin Transfer Torque)MRAM。然而，在STT-MRAM中，因在寫入時對器件之穿隧氧化物施加大的電壓，故在資料保持或寫入之耐久性、與寫入速度之間持續產生折衷。即，儘管STT-MRAM之技術已經成熟，但為了滿足高速性與無限之耐久性、充分之資料保持之組合成為需要之高速RAM應用之要求，依然存在制約。

作為能夠解決如此之問題之MRAM之構成，已知3端子型SOT(Spin Orbit Torque)-MRAM(自旋軌道轉矩-磁性隨機存取記憶體)適合於對寫入要求高速性之非揮發性記憶體。例如，在專利文獻1或專利文獻2中，揭示由通道層、記錄層、障壁層及參考層之積層體構成之3端子型之SOT-MRAM。

例如，專利文獻1揭示之SOT-MRAM之記憶胞由自下層側起通道層、記錄層、障壁層、及參考層之積層體構成，具備3個端子。

通道層係由重金屬等構成之導電層，且為在該層內流動寫入電流時，產生自旋軌道轉矩之區域。記錄層係由磁性體構成、其磁化M藉由利用在通道層中流動之寫入電流產生之自旋軌道轉矩而在+軸方向與-軸方向之間可變之磁性層。障壁層係由穿隧絕緣層構成之非磁性層。

參考層由磁性體構成，其磁化M之方向被固定。

在對SOT-MRAM寫入資料時，對第2端子與第3端子之間施加與寫入之資料對應之電壓，於通道層流過寫入電流。藉此，自旋軌道轉矩作用，記錄層之磁化M之方向相應於寫入電流之方向而變化。此時，於穿隧絕緣層不流通電流。

在記錄層之磁化M與參考層之磁化之方向相同之情形下(平行狀態)，參考層與記錄層之間之電阻變小。另一方面，在記錄層之磁化與參考層之磁化之方向相反之情形下(反平行狀態)，參考層與記錄層之間之電阻相對變大。對變化之電阻值分配資料。

而且，在自SOT-MRAM讀出資料時，對第1端子與第2端子或第3端子之間施加讀出電壓，輸出與在由記錄層、障壁層及參考層構成之磁性穿隧接面元件(Magnetic Tunnel Junction：MTJ)中流動之讀出電流之大小對應之資料。

因SOT-MRAM為如上述之構成，故能夠排除在寫入中施加於器件之穿隧氧化膜之高電壓。

在專利文獻2揭示之構成中，揭示一種即便在提高積體度之情形下，亦抑制寫入電流，且抑制讀出速度之降低之構成。

另一方面，SOT-MRAM係使用如上述之自旋霍爾效應之純自旋流，高速進行寫入之非揮發記憶體技術。作為用於此之1個構成，為了降低寫入電流與電力，而研究使用自旋霍爾效應強之拓撲絕緣體。

此處，「拓撲絕緣體」意指雖然在內部為如絕緣體之狀態，但在其表面具有金屬性之傳導狀態之物質群。

作為利用如此之拓撲物質之SOT-MRAM之記憶胞構成，提案將藉由分子線磊晶結晶生長法形成之(Bi、Sb) ₂Te ₃拓撲絕緣體配置於下部電極，進而將具有與拓撲絕緣體近似之結晶構造之Ru(5 nm)配置於中間層，在其上產生CoFeB(2.5 nm)/MgO(2 nm)/CoFeB(5 nm)之MTJ之構造。此處，為了使磁性層之CoFeB結晶化，而以250℃～300℃之溫度進行熱處理。報告稱藉由如此之製程，製作3端子之SOT-MRAM元件(例如，非專利文獻1)。

另一方面，基於對於器件之進一步高功能化之期待，關注反鐵磁性體對鐵磁性體之代替。在反鐵磁性體中，可舉出(i)不產生漏磁場，能夠實現器件之高密度・單純構造化；(ii)自旋共振頻率(THz)與鐵磁性體(GHz)相比為高，能夠實現高速化；(iii)材料選擇之自由度高。

惟，因反鐵磁性體不具有自發磁化，一般而言，難以進行來自自旋構造之自發性之應答之檢測或其控制。

相對於此，對於作為拓撲反鐵磁性金屬之Mn ₃Sn，作為與兆赫電子器件之實現相關聯之非揮發性記憶體之候選物質，而大力進行研究。

Mn ₃Sn係被稱為反120度構造之非共線自旋構造自430 K之高溫顯現之反鐵磁性體。該反鐵磁性自旋構造即便在磁化零之狀態下亦與鐵磁性秩序之情形相同地宏觀上實現時間反轉對稱性被破壞之狀態。此係緣於在2層之籠紋晶格中配置6個由3個子晶格構成之自旋之自旋構造(團簇磁八極子)強而有序。

此處，「拓撲反鐵磁性體」係內部為半金屬狀態、表面狀態顯示成為金屬狀態之拓撲半金屬狀態之導線半金屬(wire half-metal)。

且，例如，有報告稱：將電流變換為自旋流之自旋霍爾效應，主要在自旋軌道相互作用注大之過渡金屬中展開研究，對於作為反鐵磁性體之Mn ₃Sn，觀測有異常霍爾效應，進而藉由「磁性自旋霍爾效應」此一效果，在與鐵磁性體積層之Mn ₃Sn之表面產生表面自旋蓄積，相鄰之鐵磁性體之磁化中產生自旋轉矩(例如，非專利文獻2、非專利文獻3)。 [先前技術文獻] [專利文獻]

[專利文獻1]日本特開2018-157108號公報 [專利文獻2]日本特開2023-35644號公報 [非專利文獻]

[非專利文獻1]　https://www.titech.ac.jp/news/2021/062339 [非專利文獻2]　https://www.jst.go.jp/pr/announce/20190117-2/index.html [非專利文獻3]　https://www.jst.go.jp/pr/announce/20151029-2/index.html

[發明所欲解決之課題] MRAM如上述般係隨機存取記憶體，除了非揮發性以外，具有高速動作、高耐久性等非常優異之特性。因此，被認為係適合於非揮發性記憶體與積體電路之融合之技術之最有力候選。

且，雖然藉由SOT-MRAM，能夠謀求寫入時之能量之抑制，但為了提高記憶容量，而需要更高密度地形成記憶胞。

惟，現狀為對於用於以高密度實現高容量之記憶體之電路構成，目前為止尚未進行充分之研究。

本發明係為了解決如上述之課題而完成者，其目的在於提供一種在SOT-MRAM中，能夠減少電路面積並實現高密度化之半導體記憶裝置。

又，本發明之目的在於提供一種能夠實現電路面積之減小之半導體記憶裝置即SOT-MRAM之資料之寫入方法或讀出方法。

又，本發明之目的在於提供一種能夠實現電路面積之減小之半導體記憶裝置即SOT-MRAM之製造方法。 [解決課題之技術手段]

(項目1)

根據本發明之一態樣，為一種半導體記憶裝置，其包含將複數個記憶胞矩陣狀配置之記憶胞陣列，各前述記憶胞包含：磁性穿隧接面元件，其具有第1節點及內部節點；及第1電極，其以連接於前述內部節點之方式設置；並且該半導體記憶裝置包含：複數條第1配線，其等沿前述記憶胞陣列之行方向設置，用於將寫入電流供給至前述第1電極；複數條第2配線，其等沿前述記憶胞陣列之行方向設置，用於檢測前述第1節點與前述第1電極間之電阻值；及複數條第3配線，其等沿前述記憶胞陣列之行方向設置，用於向前述記憶胞供給基準電位；前述記憶胞陣列之在列方向相鄰之前述記憶胞之對，將前述第1配線或前述第3配線中任一者之配線作為共有配線而共有。 (項目2)

較佳的是，半導體記憶裝置在項目1之構成中，前述第1電極具有第2節點及第3節點，且該半導體記憶裝置進一步包含：寫入選擇機構，其用於使前述寫入電流於被選擇之前述記憶胞之前述第2節點及前述第3節點間選擇性地導通，能夠藉由自旋軌道轉矩進行資料寫入；及讀出選擇機構，其用於使能檢測被選擇之前述記憶胞之前述第1節點及前述第2節點間之前述電阻值。 (項目3)

較佳的是，半導體記憶裝置在項目1或項目2之構成中，前述共有配線係用於對前述記憶胞供給前述基準電位之前述第3配線即共有源極線，前述讀出選擇機構包含：前述第1配線中共通地連接於前述記憶胞之前述第2節點之位元線；複數條讀出字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及1對讀出電晶體，其等分別設置於前述記憶胞之對之一者之前述第1節點與前述共有配線之間及前述對之另一者之前述第1節點之間，相應於前述讀出字元線之列選擇而成為導通狀態。 (項目4)

較佳的是，半導體記憶裝置在項目2至項目3中任一者之構成中，前述寫入選擇機構包含：前述第1配線中共通地連接於行方向之複數個前述記憶胞之前述第2節點之位元線；複數條寫入字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及寫入電晶體，其設置於前述第2配線與前述第3節點之間，相應於前述寫入字元線之列選擇而成為導通狀態。 (項目5)

較佳的是，半導體記憶裝置在項目2至項目4中任一者之構成中，前述共有配線係用於對前述記憶胞供給前述寫入電流之前述第1配線即共通位元線，且前述寫入選擇機構包含：複數條第1字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；複數條第2字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；第1電晶體，其設置於前述第2配線與前述第3節點之間，相應於前述第1字元線之列選擇而成為導通狀態；及第2電晶體，其設置於前述共通位元線與前述第2節點之間，相應於前述第2字元線之列選擇而成為導通狀態。 (項目6)

較佳的是，半導體記憶裝置在項目5之構成中，前述讀出選擇機構包含：前述第3配線中共通地連接於行方向之複數個前述記憶胞之前述第1節點之讀出位元線，且前述第2電晶體在讀出動作中，相應於前述第2字元線之列選擇而成為導通狀態。 (項目7)

較佳的是，半導體記憶裝置在項目1至項目6中任一者之構成中，前述第1電極設置為其中一面共通地連接於沿行方向相鄰之複數個記憶胞之前述內部節點各者，前述第1電極之與前述一面對向之另一面，具有用於使能與前述第1配線電性連接之第1接觸部、及用於使能與前述第2配線電性連接之第2接觸部；前述一面之與前述內部節點之連接部，配置於前述另一面之前述第1接觸部與前述第2接觸部之間之電流路徑上。 (項目8)

較佳的是，半導體記憶裝置在項目1至項目6中任一者之構成中，前述第1電極設置為其中一面共通地連接於沿行方向彼此相鄰之記憶胞之對之前述內部節點各者，且前述第1電極之與前述一面對向之另一面具有用於使能與前述第1配線或前述第2配線之任一者電性連接之第1接觸部、及用於使能與前述第1配線或前述第2配線之另一者電性連接之第2接觸部；前述第1接觸部及前述第2接觸部之任一者由前述記憶胞之對共有。 (項目9)

較佳的是，半導體記憶裝置在項目8之構成中，前述記憶胞之對各者之供設置前述磁性穿隧接面元件之前述內部節點之底面具有長軸方向及短軸方向，且前述磁性穿隧接面元件配置為前述長軸方向沿著自共有之前述第1接觸部及前述第2接觸部之一者通往前述第1接觸部及前述第2接觸部之另一者之電流路徑。 (項目10)

根據本發明之又一態樣，為一種半導體記憶裝置，其包含在半導體基板上將複數個記憶胞矩陣狀配置之記憶胞陣列，且各前述記憶胞包含：磁性穿隧接面元件，其具有第1節點及內部節點；及第1電極，其設置於前述內部節點下，具有第2節點及第3節點；且該半導體記憶裝置包含：寫入選擇機構，其用於使寫入電流於被選擇之前述記憶胞之前述第2節點及前述第3節點間選擇性地導通，能夠藉由自旋軌道轉矩進行資料寫入；及讀出選擇機構，其用於使能檢測被選擇之前述記憶胞之前述第1節點及前述第2節點間之電阻值；且前述讀出選擇機構包含：複數條讀出字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；讀出配線，其沿著前述記憶胞陣列之行方向設置於前述記憶胞之上側，用於進行前述電阻值之檢測；及讀出電晶體，其設置於前述第1節點與前述讀出配線之間，在讀出動作時，相應於前述讀出字元線之列選擇而成為導通狀態。 (項目11)

較佳的是，半導體記憶裝置在項目10之構成中，前述讀出電晶體係形成於前述第1節點之上方之縱型MOS電晶體。 (項目12)

較佳的是，半導體記憶裝置在項目10之構成中，前述記憶胞陣列及前述讀出電晶體形成於第2半導體基板上，且前述寫入配線及在寫入時用於選擇前述記憶胞之寫入電晶體，形成於與前述第2半導體基板不同之第1半導體基板上，前述半導體記憶裝置係將前述第1半導體基板與前述第2半導體基板貼合而形成。 (項目13)

根據本發明之又一態樣，為一種記憶系統，其包含至少1個如項目1至12中任一項目之半導體裝置，且進一步包含基於半導體記憶裝置之記憶資料而執行處理之電路。 (項目14)

根據本發明之再一態樣，為一種半導體記憶裝置之製造方法，其包含：下層製造工序，其在半導體基板上藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在前述寫入動作中用於供給電流之第1配線層之形成及經平坦化之第1層間絕緣膜層之形成；記憶元件形成工序，其在前述第1層間絕緣膜層上，以將一端子與前述寫入電晶體連接之方式形成磁性穿隧接面元件，進行經平坦化之第2層間絕緣膜層之形成；及上層製造工序，其在前述第2層間絕緣膜層上，以在讀出動作時能夠對通往前述磁性穿隧接面元件之另一端子之電流路徑進行開閉之方式，形成作為縱型電晶體之讀出電晶體，且形成經由前述電流路徑用於進行讀出動作之讀出配線。 (項目15)

根據本發明之再一態樣，為一種半導體記憶裝置之製造方法，其包含：第1半導體製造工序，其在第1半導體基板上，藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在前述寫入動作中用於供給電流之第1配線層之形成及形成經平坦化之第1層間絕緣膜層，且進行對前述第1配線層連接之第1接觸部之形成；第2半導體製造工序，其在第2半導體基板上，藉由互補型MOS電晶體製造方法形成讀出電晶體，進行經平坦化之第2層間絕緣膜層之形成，在前述第2層間絕緣膜層上，以連接前述讀出電晶體與第1節點、在讀出動作時能夠藉由前述讀出電晶體對通往前述第1節點之電流路徑進行開閉之方式形成磁性穿隧接面元件，形成經平坦化之第三層間絕緣膜層，且進行對前述磁性穿隧接面元件之第1電極之第2節點及第3節點連接之第2接觸部之形成；及貼合工序，其以將前述第1接觸部與前述第2接觸部接合之方式，將前述第1半導體基板之上表面與前述第2半導體基板之上表面貼合而形成記憶胞。 (項目16)

根據本發明之再一態樣，為一種半導體記憶裝置之記憶資料之讀出方法，前述半導體記憶裝置包含記憶胞陣列，前述記憶胞陣列包含矩陣狀配置、各自具有磁性穿隧接面元件之記憶胞；且該半導體記憶裝置進一步包含：讀出電晶體，其與前述磁性穿隧接面元件之一電極連接，能夠藉由沿列方向設置之讀出字元線而開關；共有讀出源極線，其沿行方向配置，供連接沿列方向相鄰之前述記憶胞之前述讀出電晶體各者之端子；及位元線，其沿行方向配置，與前述磁性穿隧接面元件之另一電極連接；且該讀出方法包含如下步驟：將前述讀出字元線活化，使前述位元線或前述共有讀出源極線之任一者活化；及基於前述位元線或前述共有讀出源極線中未活化之線之電流值之變化，讀出記憶資料。 (項目17)

根據本發明之再一態樣，為一種半導體記憶裝置之記憶資料之寫入方法，前述半導體記憶裝置包含記憶胞陣列，前述記憶胞陣列包含記憶胞，該記憶胞矩陣狀配置，各自具有磁性穿隧接面元件及用於對前述磁性穿隧接面元件藉由自旋軌道轉矩進行資料寫入之第1電極；且半導體記憶裝置包含：寫入電晶體，其與前述第1電極之一端子連接，能夠藉由沿列方向設置之寫入字元線而開關；讀出電晶體，其與前述第1電極之另一端子連接，能夠藉由沿列方向設置之讀出字元線而開關；共有位元線，其沿行方向配置，藉由沿列方向相鄰之前述記憶胞之前述讀出電晶體能夠形成電流路徑地連接；源極線，其沿行方向配置，藉由前述寫入電晶體與前述記憶胞各者之前述第1電極之另一端子能夠形成電流路徑地連接，而選擇性地被設為活性電位；及讀出位元線，其沿行方向配置，與前述磁性穿隧接面元件之上部電極分別連接；且該寫入方法包含如下步驟：將與進行寫入之記憶胞對應之前述寫入字元線及前述讀出字元線設為活性電位；及將前述讀出位元線之電壓值設為活性電位與非活性電位之中間值，於前述第1電極流通與寫入資料對應之方向之電流。 [發明之效果]

根據本發明之半導體記憶裝置之構成，在SOT-MRAM中，能夠減少電路面積並實現高密度化。

又，根據本發明之半導體記憶裝置之製造方法，能夠製造能夠減少電路面積並實現高密度化之SOT-MRAM。

更特定而言，在能夠減少電路面積並實現高密度化之SOT-MRAM中，能夠進行有效率之資料之讀出或寫入。

以下，說明本發明之實施形態之半導體記憶裝置之構成。再者，在以下之實施形態中，賦予相同符號之構成要素及處理工序係同一或相當者，在無必要時不重複其說明。 [實施形態1] (MRAM之電路構成之比較例)

以下，一面參照附圖，一面對於本揭示之較佳之實施形態詳細地進行說明。再者，在本說明書及圖式中，對於實質上具有同一功能構成之構成要件，藉由賦予同一符號，原則上不重複其說明。

圖1係顯示構成記憶胞之磁性穿隧接面元件(以下稱為「MTJ元件」)之構成之概念圖。

在本實施形態中，圖1所示之MTJ元件之概略圖中節點T2與節點T3之間之矩形表示下部電極LEL，節點T1為上部電極、節點T2為下部電極之一端側、節點T3係下部電極之另一端側。再者，此處，「下部電極」係在SOT-MRAM(自旋軌道轉矩-磁性隨機存取記憶體)之寫入動作時沿著該電極流通寫入電流之「第1電極」之一例，在使如以下說明之MTJ元件之上下構造反轉之情形下，設置於內部節點之上之上部電極相當於「第1電極」。

且，在下部電極LEL上，介隔內部節點Tint形成MTJ元件。

在圖1中，MTJ元件作為可變電阻而單純化地表現。

圖2係用於說明MRAM之電路構成之比較例之電路圖。

在圖2中，顯示記憶胞陣列90之記憶胞900之示意圖之一例。僅為記憶胞之一部分，實際上於列(row)方向、及行(Column)方向皆配置更多之與記憶胞對應之信號線，但在圖2中省略圖示。

如圖2所示般，因SOT型之MRAM係3端子元件，故在各節點原則上需要作為選擇閘極而分別配置電晶體。該情形下，每1記憶胞需要3個電晶體。

以下，作為例，對於包含MTJ元件MTJ00之記憶胞900，說明其構成。

相對於此，例如，如圖2所示般，藉由利用被選擇性地設為活性電位之選擇線來控制節點之一個(CTN002)之電位，而能夠將每1記憶胞之選擇電晶體設為2個。即，與節點CTN001及節點CTN003分別對應，設置選擇電晶體TR001及TR003。選擇電晶體TR001之閘極電位由讀出字元線RWL0控制，電晶體TR003之閘極電位由寫入字元線WWL0控制。藉由設為如此之構成，就每一記憶胞900，可設為1個MTJ元件、2個選擇電晶體、3個記憶胞節點。

然而，在圖2之構成中，元件數依然較多。又，因需要將讀出用之電晶體TR001設置於半導體基板上，故如後述般，需要用於將MTJ元件之上部電極連接於最下層之矽層之向縱方向之接點連接。

又，圖3係顯示圖2所示之SOT-MRAM構造中之與表示為符號2CH之區域之MTJ元件MTJ00、MTJ10對應之下部電極LEL之平面形狀、用於自下部電極LEL之下表面側向下部電極LEL之連接之通孔(將經由通孔與下部電極之第2節點及第3節點連接之部分分別稱為「接觸部」)之位置、及下部電極LEL之上表面側之MTJ元件之下表面之位置之例之圖。因此，在圖3中，假想地示出透視下部電極LEL，自下部電極LEL之下表面側觀察MTJ元件MTJ00、MTJ10之下表面之狀態。

如圖3所示般，以在MTJ元件MTJ00、MTJ10之正下方流動電流之方式，通孔位於下部電極LEL之兩端。

再者，以下，在本說明書中，「MTJ元件(磁性穿隧接面元件)」意指具有兩個鐵磁性層夾著穿隧絕緣膜之構造之元件。相對於貫通該鐵磁性層/穿隧絕緣膜/鐵磁性層而流動之電流之電阻，藉由穿隧磁阻效應，若兩個鐵磁性層之磁場方向為平行則電阻變小，若為反平行則電阻變大。

在MTJ元件中，夾著穿隧絕緣膜之兩個磁性層中，一個磁場層之方向被固定地使用。將該磁性層稱為「釘扎層」。將另一磁性層之方向以相對於釘扎層之磁性層之磁場方向成為平行、或反平行之方式改變方向，而選擇性地設定MTJ元件之電阻小之情形與大之情形。將該磁性層成為「自由層」。

雖然圖1～圖3所示之MTJ元件之積層構造並無特別限定，但在後述之各實施形態中，例如，設為如下構成：作為先前之鐵磁性層/穿隧絕緣膜/鐵磁性層而形成由CoFeB/MgO/CoFeB構成之積層構造，進而，在自由層側之CoFeB之下部設置Mn ₃Sn。設置於自由層側之CoFeB之下部者，為如Mn ₃Sn般非共線型(non-collinear)之反鐵磁性體，較佳為具有手性自旋構造之合金。

如上述般，藉由「磁性自旋霍爾效應」，在與鐵磁性體積層之Mn ₃Sn之表面產生表面自旋蓄積，因在相鄰之鐵磁性體之磁化中產生自旋轉矩，故Mn ₃Sn成為具有輔助自由層之CoFeB之自旋反轉之構造。其結果，可降低自旋反轉所需之電流密度。藉此，可進一步活用各實施形態之記憶胞、記憶胞陣列之構造之優點。

MTJ元件之下部電極例如可使用鎢(W)。惟，作為電極之金屬並不限定於此。又，作為反鐵磁性體，若為產生異常霍爾效應之(非)共線性之反鐵磁性體，則不限定於Mn ₃Sn。鐵磁性體層並不限定於CoFeB，例如可為CoFe。又，穿隧絕緣膜(障壁層)除了MgO以外，亦可為AlO _x、TiO _x等。

進而，MTJ元件之構造並不特別限定於上述之構成，例如，亦可為將非共線性之反鐵磁性體(例如，Mn ₃Sn)設為自由層及/或固定層之MTJ元件之構造。

圖4係顯示將圖2所示之MRAM之電路構成形成於矽基板上之情形之剖面構造之一例之圖。

參照圖4，在矽基板上形成電晶體TR003與電晶體TR001。

此處，將電晶體之形成工序稱為「前段製程」。將前段製程後之多層配線工序稱為「後段製程」。

電晶體TR003之源極側經由接點CL與行源極線CSL0連接。此處，行源極線CSL0例如藉由第一層配線ML1形成。且，如後述般，行源極線CSL0之電位藉由源極線驅動器電路選擇性地驅動。

電晶體TR001之源極側經由接點CL與讀出源極線RSL0連接。此處，讀出源極線RSL0例如由矽基板上之第一層配線ML1形成。如後述般，其電位經由源極線驅動器電路被供給至感測放大器SA0，進行資料讀出。

在矽基板上形成由n層構成之多層配線，例如藉由最上層之第n層配線形成位元線BL0，其圖示省略。於位元線BL0上，形成用於與下部電極LEL之一節點CTN002連接之導通孔VH。

又，電晶體TR003之汲極側經由接點CL及複數個導通孔VH與直至第n層為止之配線連接，於第n層之配線上，形成用於與下部電極LEL之又一節點CTN003連接之導通孔VH。

再者，藉由第二層配線至第(n-1)配線MLn-1，例如形成讀出字元線、寫入字元線等。

以上之構成係以矽半導體之前段・下層配線製程形成。

即，將在矽半導體基板上形成電晶體、直至進行MTJ元件之形成之前之配線工序為止，稱為「前段・下層配線製程」。

在前段・下層配線製程中，較佳的是，將下部絕緣層之表面藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法之研磨工序等而平坦化。

再者，在前段・下層配線製程之多層配線中，與電晶體之源極或汲極之連接，乃利用鎢等之接點埋入技術而形成插塞，例如，對於第一層配線，可在將鋁合金(AlSiCu，AlCu等)利用PVD(Physical Vapor Deposition，物理氣相沈積)法等成膜之後，藉由乾式蝕刻進行加工而形成配線。

又，作為多層配線技術，可利用所謂之「鑲嵌技術」。即，可藉由在絕緣膜上形成配線槽之後利用鍍覆法等沈積配線金屬(例如，Cu)，藉由CMP(Chemical. Mechanical Planarization，化學機械研磨)技術等之研磨而僅於槽內殘留配線金屬，利用形成多層配線之工序而形成多層配線。

作為鑲嵌法，可使用單鑲嵌與雙鑲嵌之任一者。藉由鑲嵌法形成多層配線時，因對配線金屬進行研磨，故即便不進行層間之平坦化，亦可獲得平坦之配線構造，因此容易進行細微配線之多層化。

對於經過前段・下層配線製程之矽半導體基板，在上層配線製程中形成MTJ元件。

具體而言，在與下部電極LEL之一節點之連接用之導通孔VH和與下部電極LEL之另一節點之連接用之導通孔VH之上層，形成下部電極LEL。

進而，在下部電極上，作為MTJ元件，自下部電極側起依序形成Mn ₃Sn層、自由層之CoFeB層、障壁層之MgO層、釘扎層之CoFeB層、Ta層、接觸層，並蝕刻為MTJ元件之形狀之後，形成上部電極UEL，經由上層配線製程中之接點與前段・下層配線製程中之多層配線層，與電晶體TR001之汲極側連接。

雖無特別限定，但關於Mn ₃Sn層之形成方法，在以下之周知文獻等中，有關於濺鍍法之揭示。周知文獻：https://www.issp.u-tokyo.ac.jp/maincontents/docs/tayori59-1_Part4.pdf

又，由自由層之CoFeB層、障壁層之MgO層、釘扎層之CoFeB層構成之MTJ元件，係自先前以來可採用作MRAM之MTJ元件者。

因成為如此之構成，故如上述般，需要不僅將寫入用之電晶體TR003、而且將讀出用之電晶體TR001亦設置於半導體基板上，進行用於將MTJ元件之上部電極連接於最下層之電晶體TR001之汲極之向縱方向之接點連接。因此，若就每一記憶胞設置讀出用之電晶體TR001，則電路面積增大。

圖5係顯示比較例之讀出動作及寫入動作中之各信號線之電位控制之圖。

圖6係用於說明在比較例之半導體記憶裝置9000中，記憶胞陣列90及用於控制讀出及寫入之電路之構成之概念圖。

首先，參照圖6，半導體記憶裝置9000包含：記憶胞陣列90、用於控制來自記憶胞陣列90中之各個記憶胞900之資料之讀出與寫入之寫入解碼器9030、讀出解碼器9040、源極線驅動器9010、位元線驅動器9020、感測放大器SA0～SA1。

寫入解碼器9030在對記憶胞900之寫入動作中，選擇成為寫入之對象之記憶胞之寫入字元線WWL並活化。

讀出解碼器9040在對記憶胞900之讀出動作中，選擇成為讀出之對象之記憶胞之讀出字元線RWL並活化。

位元線驅動器9020及源極線驅動器9010在對選擇之記憶胞進行資料寫入時，選擇(行選擇)對應之行之位元線及行源極線，為了於下部電極LEL流通與寫入資料對應之方向之電流，而分別將位元線BL0及行源極線CSL0之電位切換為高電位(例如，電源電位(Vdd)位準)與低電位(例如，接地電位(Gnd)位準)之任一者。源極線驅動器9010在讀出時，亦將選擇之源極線CSL0之電位控制為低電位。感測放大器SA0～SA1將自選擇之記憶胞之讀出源極線RSL0～RSL1流動而來之電流放大，作為讀出資料而輸出。

參照圖5及圖6，對於寫入及讀出時之字元線及行源極線、讀出源極線、位元線之電位控制進行說明。

以下，設為選擇與MTJ元件MTJ00對應之記憶胞之情形進行說明。 (資料“0”之寫入)

首先，在對選擇之記憶胞寫入資料“0”時(圖5中為寫入-0(Write-0))，寫入解碼器9030將寫入字元線WWL0設為活性電位(高電位，例如電源電位Vdd)。此時，讀出解碼器9040將讀出字元線RWL0設為非活性電位(低電位，例如接地電位GND)。

該狀態下，位元線驅動器9020將位元線BL0設為活性電位(高電位)，源極線驅動器9010將行源極線CSL0設為非活性電位(低電位)。在位元線BL0與行源極線CSL0之間形成電流路徑，藉由自位元線BL0向行源極線CSL0流動電流，而向MTJ元件MTJ00注入自旋。 (資料“1”之寫入)

在對選擇之記憶胞寫入資料“1”時(圖5中為寫入-1(Write-1))，與資料“0”之情形相反地控制位元線BL0之電位與行源極線CSL0之電位。

再者，在資料之寫入動作中，在非選擇之記憶胞(不進行資料寫入之記憶胞。在圖5中記載為待機狀態(St-by))中，位元線抑或行選擇線皆保持為非活性電位。 (資料之讀出)

在自選擇之記憶胞讀出資料時，讀出解碼器9040將讀出字元線RWL0設為活性電位。

在位元線驅動器9020將選擇之行之位元線BL之電位設為活性電位時，電流流過MTJ元件MTJ00，向選擇之行之讀出源極線RSL0，流動與MTJ元件MTJ00之電阻值對應之電流。此時，相應於寫入於記憶胞之資料為“1”或“0”而電阻值變化。因此，藉由感測放大器SA0檢測讀出源極線RSL0之電流值而讀出資料。 (實施形態之半導體記憶裝置)

在如以上所說明之比較例之半導體記憶裝置9000中，如上述般，能夠將每1記憶胞之選擇電晶體之個數設為2個。惟，選擇電晶體在前段工序中形成於矽基板上，在下層配線製程中被連接，而電路面積之抑制不充分。

為此，以下，說明在具備將複數個記憶胞矩陣狀配置之記憶胞陣列之半導體記憶裝置中，藉由在記憶胞間共有使用於寫入或讀出之信號線，而能夠進行電路面積之減小之電路構成。

以下，作為選擇之記憶胞，舉出記憶胞陣列內之具有MTJ元件MTJ00之記憶胞為例而說明。

即，如上述般，MTJ元件具有第1節點CTN001及與下部電極LEL00連接之內部節點。又，下部電極具有與用於向下部電極流通電流之信號線結合之第2節點CTN002及第3節點CTN003。

而且，用於對記憶胞之下部電極供給寫入電流之複數條第1配線沿記憶胞陣列之行方向設置。又，在讀出動作中，用於檢測第1節點CTN001與下部電極間之電阻值之複數條第2配線沿記憶胞陣列之行方向設置。

且，在寫入動作及/或讀出動作中，用於對記憶胞供給基準電位之複數條第3配線沿記憶胞陣列之行方向設置。

此處，基準電位係在寫入動作及讀出動作中，成為供給寫入電流時、或檢測讀出電流時之基準之電位，雖無特別限定，但如後述般，例如可設為電源電位Vdd或電源電位之中間值(Vdd/2)。惟，基準電位之值可根據電路構成而變更，於該等之值並無限制。

且，在以後說明之半導體記憶裝置中，記憶胞陣列之在列方向相鄰之記憶胞之對，將第1配線或第3配線中任一者之配線作為共有配線而共有。

且，於記憶胞設置選擇電晶體，在寫入動作中，藉由利用驅動器電路(寫入解碼器及根據需要讀出解碼器)，以對應之字元線來控制被選擇之記憶胞之選擇電晶體之閘極電位，而選擇性地使寫入電流導通至下部電極之第2節點CTN002及第3節點CTN003間，藉由自旋軌道轉矩而執行資料之寫入。字元線沿記憶胞陣列之列方向設置。

又，在讀出動作中，藉由利用驅動器電路(讀出解碼器及根據需要寫入解碼器)，以對應之字元線來控制被選擇之記憶胞之選擇電晶體之閘極電位，而能夠檢測被選擇之記憶胞之第1節點CTN001及第2節點CTN002間之電阻值。經由對應於選擇之記憶胞而設置之第2配線，藉由感測放大器進行記憶胞之電阻值之檢測，讀出資料。 (實施形態1)

圖7係用於說明實施形態1之半導體記憶裝置1000之記憶胞陣列10及記憶胞100之電路構成之電路圖。

與圖2同樣地，圖7所示者僅為記憶胞之一部分，實際上於列(row)方向、及行(Column)方向皆配置更多之與記憶胞對應之信號線，但在圖7中省略圖示。

圖8係顯示實施形態1之讀出動作及寫入動作中之各信號線之電位控制之圖。

圖9係用於說明在實施形態1之半導體記憶裝置1000中，記憶胞陣列10及用於控制讀出及寫入之電路之構成之概念圖。

此處亦然，作為選擇之記憶胞，舉出記憶胞陣列10內之具有MTJ元件MTJ00之記憶胞100為例而說明。

首先，如圖7所示般，具有實施形態1之MTJ元件MTJ00之記憶胞100經由讀出電晶體TR001與沿列方向相鄰之具有MTJ元件MTJ01之記憶胞共有讀出源極線SRSL。藉此，可削減電路面積。

即，在記憶胞陣列10中，共有配線係用於對記憶胞供給基準電位之共有讀出源極線SRSL。

且，參照圖7及圖9，半導體記憶裝置1000作為用於選擇進行讀出之記憶胞之構成，而包含：位元線BL0～BL1，其等沿記憶胞陣列10之行方向設置，共通地連接於記憶胞之第2節點；及位元線驅動器1020，其用於選擇性地驅動位元線電位。半導體記憶裝置1000作為用於選擇進行讀出之記憶胞之構成，而包含：複數條讀出字元線RWL0～RWL1，其等沿記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及讀出解碼器1040，其相應於列選擇而選擇性地驅動對應之讀出字元線RWL0～RWL1之電位。進而，半導體記憶裝置1000包含1對讀出電晶體TR001～TR011、TR101～TR111，其等分別設置於沿列方向相鄰之記憶胞之對之一個第1節點與讀出源極線SRSL之間及該記憶胞之對之另一第1節點與讀出源極線SRSL之間，相應於讀出字元線之列選擇而成為導通狀態。

半導體記憶裝置1000作為用於選擇進行寫入之記憶胞之構成，共通地連接於記憶胞之第2節點之位元線BL0～BL1沿記憶胞陣列10之行方向設置。且，半導體記憶裝置1000包含用於選擇性地驅動該等之位元線電位之位元線驅動器1020。半導體記憶裝置1000作為用於選擇進行寫入之記憶胞之構成，而包含：複數條寫入字元線WWL0～WWL1，其等沿記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；寫入電晶體TR003、TR013、TR103、TR113，其等之閘極電位由寫入字元線WWL0～WWL1控制；及寫入解碼器1030，其相應於列選擇而選擇性地驅動對應之寫入字元線WWL0～WWL1之電位。

因其他構成與利用圖2所說明者相同，故不重複說明。

參照圖8及圖9，對於寫入及讀出時之字元線及行源極線、共有讀出源極線、位元線之電位控制進行說明。

首先，在對選擇之記憶胞寫入資料“0”時(圖8中為寫入-0(Write-0))，寫入解碼器1030將寫入字元線WWL0設為活性電位(高電位，例如電源電位Vdd)。此時，讀出解碼器1040將讀出字元線RWL0設為非活性電位(低電位，例如接地電位GND)。

在該狀態下，位元線驅動器1020將位元線BL0設為活性電位(高電位)，源極線驅動器1010將行源極線CSL0設為非活性電位(低電位)。在位元線BL0與行源極線CSL0之間形成電流路徑，藉由自位元線BL0向行源極線CSL0流動電流，而向MTJ元件MTJ00注入自旋。 (資料“1”之寫入)

在對選擇之記憶胞寫入資料“1”時(圖8中為寫入-1(Write-1))，與資料“0”之情形相反地控制位元線BL0之電位與行源極線CSL0之電位。

再者，在資料之寫入動作中，在非選擇之記憶胞(不進行資料寫入之記憶胞。在圖8中記載為待機狀態(St-by))中，位元線抑或行選擇線皆保持為非活性電位(低電位，例如接地電位GND)。 (資料之讀出)

在自選擇之記憶胞讀出資料時，讀出解碼器1040將讀出字元線RWL0設為活性電位。

在位元線驅動器1020將選擇之行之位元線BL0之電位設為活性電位時，電流流過MTJ元件MTJ00，向選擇之行之共有讀出源極線SRSL，流動與MTJ元件MTJ00之電阻值對應之電流。此時，相應於寫入於記憶胞之資料為“1”或“0”而電阻值變化。因此，藉由感測放大器SA檢測共有讀出源極線SRSL之電流值而進行資料讀出。

因此，在圖9之構成中，在MTJ元件MTJ00所屬之記憶胞列與MTJ元件MTJ01所屬之記憶胞列中，不僅共有讀出源極線SRSL、而且感測放大器SA亦共有。因此，可減小感測放大器份額之電路面積。 (實施形態1之資料讀出程序)

如以上所說明般，彙總實施形態1之資料讀出程序而如以下所述般。

在半導體記憶裝置1000之構成中，讀出解碼器1040將與選擇之記憶胞對應之讀出字元線活化，將位元線設為活性電位，將共有讀出源極線設為非活性電位。

基於非活性電位之共有讀出源極線之電流值之變化，感測放大器SA讀出記憶資料。

再者，亦可設為如下構成：於位元線驅動器側配置感測放大器SA，在讀出動作中，將位元線設為非活性電位，將共有讀出源極線設為活性電位，基於位元線之電流值之變化，感測放大器SA讀出記憶資料。 (實施形態2)

圖10係用於說明實施形態2之半導體記憶裝置2000之記憶胞陣列20及記憶胞200之電路構成之電路圖。

與圖7同樣地，圖10所示者僅為記憶胞之一部分，實際上於列(row)方向、及行(Column)方向皆配置更多之與記憶胞對應之信號線，但在圖10中省略圖示。

圖11係顯示實施形態2之讀出動作及寫入動作中之各信號線之電位控制之圖。

圖12係用於說明在半導體記憶裝置2000中，記憶胞陣列20及用於控制讀出及寫入之電路之構成之概念圖。

此處亦然，作為選擇之記憶胞，舉出記憶胞陣列20內之具有MTJ元件MTJ00之記憶胞200為例而說明。

首先，如圖10所示般，具有實施形態2之MTJ元件MTJ00之記憶胞200經由讀出電晶體TR002與TR012，與沿列方向相鄰之具有MTJ元件MTJ01之記憶胞共有共有位元線SBL。藉此，可削減電路面積。

即，在記憶胞陣列20中，共有配線係在寫入動作時用於對記憶胞供給寫入電流之共有位元線SBL。再者，如後述般，共有位元線SBL在讀出動作時被位元線驅動器設為活性電位。

且，參照圖10及圖12，半導體記憶裝置2000作為用於選擇進行讀出之記憶胞之構成，包含讀出位元線RBL0～RBL1，其沿記憶胞陣列20之行方向設置，共通地連接於記憶胞之第1節點。半導體記憶裝置2000進一步包含：感測放大器SA0～SA1，其用於在讀出動作時檢測流過位元線RBL0～RBL1之電流；及位元線驅動器2020，其用於將位元線電位驅動為接地電位與電源電位之中間電位(Vdd/2，以下稱為「中間電位」)，將共有位元線SBL之電位選擇性地驅動為活性電位Vdd。半導體記憶裝置2000作為用於選擇進行讀出之記憶胞之構成，而包含：複數條讀出字元線RWL0～RWL1，其等沿記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及讀出解碼器2040，其相應於列選擇，選擇性地驅動對應之讀出字元線RWL0～RWL1之電位。進而，半導體記憶裝置2000包含1對讀出電晶體TR002～TR012、TR102～TR112，其等分別設置於沿列方向相鄰之記憶胞之對之一個第2節點與位元線SBL之間及該記憶胞之對之另一第2節點與共有位元線SBL之間，相應於讀出字元線之列選擇而成為導通狀態。

半導體記憶裝置2000作為用於選擇進行寫入之記憶胞之構成而包含：複數條寫入字元線WWL0～WWL1，其等沿記憶胞陣列20之列方向設置，相應於列選擇而成為活性電位；行源極線CSL0～CSL1，其沿記憶胞陣列20之行方向設置；源極線驅動器2010，其用於選擇性地驅動行源極線CSL0～CSL1之電位；及寫入電晶體TR003～TR013、TR103～TR113，其設置於與記憶胞200之第3節點對應之行源極線之間，相應於寫入字元線WWL0～WWL1之列選擇而成為導通狀態。再者，在記憶胞陣列20中，在進行寫入動作時，相應於讀出解碼器2040列選擇而讀出字元線RWL0～RWL1之電位亦成為活性電位，讀出電晶體TR002～TR012、TR102～TR112亦選擇性地成為導通狀態。

因其他構成與利用圖2所說明者相同，故不重複說明。

參照圖11及圖12，對於寫入及讀出時之字元線及行源極線、共有讀出源極線、位元線之電位控制進行說明。

首先，在對選擇之記憶胞寫入資料“0”時(圖11中為寫入-0(Write-0))，寫入解碼器2030將寫入字元線WWL0設為活性電位(高電位，例如電源電位Vdd)。此時，讀出解碼器2040將讀出字元線RWL0設為活性電位(高電位，例如電源電位Vdd)。

在該狀態下，位元線驅動器2020將共有位元線SBL設為活性電位(高電位)，源極線驅動器2010將行源極線CSL0設為非活性電位(低電位)，源極線驅動器2010將行源極線CSL0之電位驅動為中間電位(Vdd/2)。在共有位元線SBL0與行源極線CSL0之間形成電流路徑，藉由自位元線BL0向行源極線CSL0流動電流，而向MTJ元件MTJ00注入自旋。 (資料“1”之寫入)

在對選擇之記憶胞寫入資料“1”時(圖11中為寫入-1(Write-1))，與資料“0”之情形相反地控制共有位元線SBL之電位與行源極線CSL0之電位。

再者，在資料之寫入動作中，在非選擇之記憶胞(不進行資料寫入之記憶胞。在圖11中為待機狀態(St-by))中，共有位元線抑或行選擇線皆保持為非活性電位(低電位，例如接地電位GND)。 (資料之讀出)

在自選擇之記憶胞讀出資料時，讀出解碼器2040將讀出字元線RWL0設為活性電位。

在位元線驅動器2020將選擇之行之共有位元線SBL之電位設為活性電位，將讀出位元線RBL0之電位設為中間電位時，電流流過MTJ元件MTJ00，向選擇之行之共有位元線SBL，流動與MTJ元件MTJ00之電阻值對應之電流。此時，相應於寫入於記憶胞之資料為“1”或“0”而電阻值變化。因此，藉由感測放大器SA0檢測共有位元線SBL之電流值而讀出資料。 (實施形態2之資料讀出程序)

如以上所說明般，彙總實施形態2之資料讀出程序而如以下所述般。

在半導體記憶裝置2000之構成中，於位元線驅動器側配置感測放大器SA。

讀出解碼器2040將與選擇之記憶胞對應之讀出字元線活化，將共有位元線SBL設為活性電位，將讀出源極線RBL0設為中間電位。

基於中間電位之讀出源極線RBL0之電流值之變化，感測放大器SA0讀出記憶資料。 (實施形態2之資料寫入程序)

又，如以上所說明般，彙總實施形態2之資料寫入程序而如以下所述般。

半導體記憶裝置2000包含：寫入電晶體，其與MTJ元件之下部電極之一端子連接，能夠藉由沿列方向設置之寫入字元線而開關；讀出電晶體，其與下部電極之另一端子連接，能夠藉由沿列方向設置之讀出字元線而開關；共有位元線，其沿行方向配置，藉由沿列方向相鄰之前述記憶胞之前述讀出電晶體能夠形成電流路徑地連接；源極線，其沿行方向配置，藉由前述寫入電晶體與前述記憶胞各者之前述下部電極之另一端子能夠形成電流路徑地連接，而選擇性地被設為活性電位；及讀出位元線，其沿行方向配置，與MTJ元件之上部電極分別連接。

寫入解碼器2030及讀出解碼器2040將與進行寫入之記憶胞對應之寫入字元線及讀出字元線設為活性電位。

接下來，將讀出位元線之電壓值作為中間電位(活性電位與非活性電位之中間值)，於下部電極流通與寫入資料對應之方向之電流。 (實施形態3)

接下來，在實施形態3中，對於在實施形態1或實施形態2中說明之記憶胞陣列中，沿行方向相鄰之記憶胞之下部電極之圖案之例進行說明。

圖13係用於說明實施形態3之下部電極圖案之概念圖，且為與圖3對比之圖。

再者，為了就實施形態1與實施形態2設為共通之說明，而將沿記憶胞陣列之行方向設置、用於將寫入電流供給至下部電極之複數條配線稱為「第1配線」，將沿記憶胞陣列之行方向設置、用於檢測第1節點與下部電極間之電阻值之複數條配線稱為「第2配線」。

與圖3同樣地，圖13成為在自下部電極LEL之與MTJ元件為相反側之面觀察MTJ元件之情形下，透視(假定下部電極LEL為透明)下部電極LEL本身而觀察MTJ元件之內部節點側之概念圖。

參照圖13，下部電極LEL之其中一面共通地連接於沿行方向相鄰之記憶胞MTJ00之內部節點與記憶胞MTJ10之內部節點各者。再者，其他沿行方向相鄰之記憶胞之下部電極亦具有相同之圖案。

在下部電極LEL之與上述一面對向之另一面，具有用於能夠實現第1配線或第2配線之任一者與第3節點CTN003、CTN103電性連接之第1通孔部、及用於能夠實現第1配線或第2配線之另一者與下部電極電性連接之共有通孔部(將第2節點CTN002及CTN102共有。稱為共有節點SCN)。

一面之與內部節點之連接部，配置於另一面之第1通孔部與共有通孔部之間之電流路徑上。

更特定而言，下部電極LEL之其中一面共通地連接於沿行方向彼此相鄰之記憶胞之對之內部節點各者。且，在下部電極之另一面，成為用於與第2節點連接之通孔部由記憶胞之對共有之構成。

具體而言，在實施形態1之圖7之記憶胞陣列之構成中，在採用圖13之下部電極之形狀之情形下，下部電極LEL00與下部電極LEL10形成為一體之圖案。與下部電極LEL00之第2節點CTN002之通孔部及與下部電極LEL10之第2節點CTN102之通孔部，作為由MTJ元件之MTJ00與MTJ10共有之同一導通孔，連接下部電極與位元線BL0。

另一方面，在實施形態2之圖10之記憶胞陣列之構成中，在採用圖13之下部電極之形狀之情形下，下部電極LEL00與下部電極LEL10亦形成為一體之圖案。藉由與下部電極LEL00之第2節點CTN002之通孔部及與下部電極LEL10之第2節點CTN102之通孔部為由MTJ元件之MTJ00與MTJ10共有之同一導通孔，而連接下部電極與選擇電晶體TR002及選擇電晶體TR102。

如圖13所示般，於在上述之各實施形態中形成用於與下部電極之第2及第3節點接觸之導通孔之情形下，可在相鄰之2個MTJ元件之間共有用於接觸之導通孔。藉此，可就每1個MTJ元件將導通孔之個數設為0.5個。因此，可將下部電極之節點更小型化。

在與圖3不同之圖13中，下部電極LEL之形狀非為方形，而成為大致U字形狀。此時，在節點SCN與節點CTN003(或103)之間流動之電流之流動彎曲，而電流密度根據場所而不均一。該不均一性成為MTJ元件中之自旋之方向產生偏差之要因，亦有將寫入時之自旋之移動容易化之作用。

圖14係顯示實施形態3之第1變化例之下部電極圖案之概念圖。

在圖12中，下部電極LEL具有如其中一面共通地連接於沿行方向彼此相鄰之記憶胞之對之內部節點各者之圖案。相對於此，圖14顯示如下部電極LEL之其中一面共通地連接於沿行方向彼此相鄰之4個記憶胞之內部節點CTN001、CTN101、CTN201、CTN301各者之圖案之例。亦可設為與4個記憶胞之第2節點之通孔部具有同一導通孔之構成。

如圖14所示般，於在上述之各實施形態中形成用於與下部電極之第2及第3節點接觸之導通孔之情形下，可在相鄰之4個MTJ元件MTJ00~MTJ30之間共有用於接觸之導通孔。藉此，可就每1個MTJ元件將導通孔之個數設為0.25個。因此，可將下部電極之節點進一步小型化。再者，節點共有之MTJ元件之個數並不限制為4個，可設為由更多之MTJ元件共有之構成。

在與圖3不同之圖14中，下部電極LEL之形狀非為方形，為大致U字形狀相連之形狀。此時，在下部電極LEL中與節點CTN之間流動之電流之流動彎曲，而電流密度根據場所而不均一。該不均一性成為MTJ元件中之自旋之方向產生偏差之要因，亦有將寫入時之自旋之移動容易化之作用。

圖15係顯示實施形態3之下部電極圖案之形狀之第2變化例之圖。

與圖13所示之形狀不同之處為：在下部電極之角之部分，設為進行倒角之構成，MTJ元件MTJ00之內部節點具有大致橢圓形狀，以長軸方向沿著自與下部電極LEL之第3節點CTN003之通孔部向共有節點SCN之通孔部之方向之方式設置。同樣地，MTJ元件MTJ10之內部節點具有大致橢圓形狀，以長軸方向沿著自與下部電極LEL之第3節點CTN103之通孔部向共有節點SCN之通孔部之方向設置。

即，記憶胞之對各者之供設置磁性穿隧接面元件之內部節點之底面具有長軸方向及短軸方向，磁性穿隧接面元件以長軸方向沿著自共有之第1通孔部及第2通孔部之任一者通往第1通孔部及第2通孔部之另一者之電流路徑之方式配置。

藉由設為如此之構成，在資料寫入時流過下部電極LEL之電流之方向成為沿著MTJ元件之內部節點流動，而能夠提高資料之寫入之效率。

即，如圖15所示般，於在上述之各實施形態中形成用於與下部電極之第2及第3節點接觸之導通孔之情形下，在相鄰之2個MTJ之間共有導通孔，進而，將下部電極之一部分倒角，將MTJ元件以沿著藉由導通孔對下部電極連接之接點間之方向之方式設置。藉由如此設置，可將電流設為沿著MTJ元件之下部之形狀(大致橢圓形場之長軸方向)通過。藉此，可更提高自旋軌道轉矩之效率。

再者，共有導通孔之MTJ元件之個數並不限定於2個，可為更多之個數。 (實施形態4)

圖16係用於說明實施形態4之半導體記憶裝置3000之記憶胞陣列30與記憶胞300之構成之電路圖。

與實施形態1或實施形態2同樣地，圖16所示者僅為記憶胞之一部分，實際上於列(row)方向、及行(Column)方向皆配置更多之與記憶胞對應之信號線，但在圖16中省略圖示。

圖16所示之半導體記憶裝置3000之構成與圖7所示之實施形態1之半導體記憶裝置1000之構成在以下之點不同。

首先，在進行來自記憶胞之MTJ元件之資料之讀出時，用於相應於該記憶胞被選擇而進行MTJ元件之電阻值之檢測之讀出配線RSL0、RSL1作為較記憶胞之MTJ元件靠上層之配線而設置。

又，成為如下構成之點：相應於讀出字元線之列選擇而成為導通狀態之讀出電晶體在MTJ元件之上層側設置於MTJ元件之第1節點與讀出配線RSL0之間，將MTJ元件之第1節點與讀出配線RSL0在讀出動作時電性連接。更特定而言，讀出電晶體係以半導體基板之主表面為基準，沿大致垂直方向能夠形成導通通道之縱型電晶體。

即，半導體記憶裝置3000包含在半導體基板上將複數個記憶胞矩陣狀配置之記憶胞陣列30，記憶胞300各者包含具有第1節點及內部節點之MTJ元件、及設置於內部節點下、具有第2節點及第3節點之下部電極LEL。

在寫入動作中，選擇之記憶胞之寫入電晶體成為導通狀態。藉此，向MTJ元件之第2節點及第3節點間選擇性地流動寫入電流，藉由自旋軌道轉矩進行資料寫入。

在讀出動作中，選擇之記憶胞之讀出電晶體成為導通狀態。藉此，能夠檢測MTJ元件之第1節點及第2節點間之電阻值。

在如此之讀出動作中，作為選擇記憶胞而讀出資料之構成而設置：複數條讀出字元線，其等沿記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及讀出配線RSL0、RSL1，其沿著記憶胞陣列之行方向，設置於記憶胞之上層側，用於進行電阻值之檢測。且，讀出電晶體設置於第1節點與對應之讀出配線之間，在讀出動作時，相應於讀出字元線之列選擇而成為導通狀態。

讀出電晶體係形成於MTJ元件之第1節點之上層側之縱型MOS電晶體。

圖17係顯示實施形態4之讀出動作及寫入動作中之各信號線之電位控制之圖。

關於各信號線之電位控制，因寫入動作時與圖5相同，故不重複說明。讀出動作時，自RSL0(Vdd)向BL0(GND)流通電流，藉由感測放大器檢測電阻值。 (半導體記憶裝置3000之剖面構造例1)

以下，對於半導體記憶裝置3000之剖面構造及其製造方法進行說明。

圖18係顯示實施形態4之記憶胞300之剖面構造之剖視圖。

記憶胞300中，在MTJ元件之上部設置有讀出電晶體TR001。藉此，無需將電晶體TR001設置於半導體基板之主表面側，可省去自MTJ元件之第1節點藉由縱向之導通孔對該電晶體TR001連接之連接構造。

如圖18所示般，上部電晶體(讀出電晶體)並無特別限定，例如可為MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體。

另一方面，在Si半導體基板之主表面上，作為寫入電晶體(寫入電晶體)而設置MOS電晶體TR003。

電晶體TR003之源極與行源極線CSL0連接。

經由多層配線之導通孔，將MTJ元件之下部電極之第3節點與電晶體TR003之源極連接。

包含如此之電晶體TR003之Si半導體基板上之電路與多層配線係以通常之Si半導體之製造製程製造。

MTJ元件之下部電極及MTJ元件在形成「下部電晶體及多層配線」之後，形成於該等之上層。

進而，將用於對MTJ元件之第1節點與讀出配線之連接進行開閉之讀出電晶體，形成於MTJ元件之上層。 (半導體記憶裝置3000之製造方法)

圖19～圖33係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。

首先，如圖19所示般，以下之下部電極形成前之工序可為與通常之CMOS工序相同之工序。對於如此之工序省略說明。 1)前段工序(對Si半導體基板形成電晶體等組件層)； 2)形成MTJ元件對下部電極之連接、用於供給寫入電流之配線、用於控制選擇電晶體之閘極電位之字元線等之多層配線之工序。

然後，接下來，進行形成磁性體之MTJ元件之積層膜之積層工序301。

圖19所示之MTJ構造與實施形態1或實施形態2之MTJ元件之構成相同。該構成僅為一例，如上述般，藉由將Mn ₃Sn等之非共線性之反鐵磁性體使用於自由層之CoFeB之自旋反轉之輔助，可更降低自旋反轉所需之能量。因此，因能夠降低電流密度，故可將元件整體更細微化。下部電極例如為重金屬，可為W等。又，N型半導體層成為後述之上部之縱型電晶體之源極汲極層。

且，如此之縱型電晶體未必一定為所謂之MOS型電晶體，若為能夠進行開關動作之電晶體，則可非為藉由如MOS型之反轉層之形成而實現之構成，而是控制蓄積層之電導之構成。

以下，作為N型半導體層，例如設為N型Si層，作為係MOS電晶體者而說明。

又，作為N型Si層之生長方法並無特別限定，例如，除了能夠使用CVD(Chemical Vapor Deposition，化學氣相沈積)法等先前之生長法以外，亦可如下述之文獻般，使用在塗佈如環戊矽烷 (CPS，C ₅H ₁₀)之材料之後、藉由準分子雷射之照射而形成多結晶矽之生長方法。惟，如上述般，若為可形成能夠作為開關元件發揮功能之電晶體之製程，則不限制於該等之生長方法。周知文獻：https://www.jstage.jst.go.jp/article/oubutsu/88/1/88_26/_pdf

又，例如，亦可為如下之製程：在另一Si半導體基板上，預先在磊晶生長N型Si層、本質型Si層、N型Si之表面形成至Ta層為止，將磁性體之MTJ元件之積層膜在形成至Ta層為止之半導體基板翻面而將Ta層彼此貼合，藉由研磨而去除另一Si半導體基板之製程。

接下來，如圖20所示般，在工序302中，在N型Si層之上部為了形成MTJ元件部分，而藉由抗蝕劑進行圖案形成。繼而，如圖21所示般，在工序303中，以抗蝕劑為遮罩，利用RIE(Reactive Ion Etching，反應離子蝕刻)法等蝕刻，將MTJ元件圖案化。再者，關於MTJ元件之圖案化，可能有損傷之降低化或向側面蝕刻之注意等各種製程之變化。蝕刻在下部電極之W之表面停止。

接下來，如圖22所示般，在工序304中，去除抗蝕劑，藉由CVD法等沈積層間絕緣膜(例如，Si氧化膜)，使用CMP法等研磨法進行平坦化。

接下來，如圖23所示般，在工序305中，為了進行下部電極之形狀加工，而將抗蝕劑圖案化。

接下來，如圖24所示般，在工序306中，藉由抗蝕劑遮罩形成用於下部電極之加工之圖案，藉由RIE法等蝕刻層間絕緣膜與下部電極。

繼而，如圖25所示般，在工序307中去除抗蝕劑。

接下來，如圖26所示般，在工序308中，再次藉由CVD法等沈積層間絕緣膜，藉由研磨法平坦化。

繼而，如圖27所示般，在工序309中，藉由如上述之生長方法，積層結晶化Si層(電晶體之通道層)與N型Si層(電晶體之源極汲極層)。

接下來，如圖28所示般，在工序310中，將在工序309中沈積之N型Si層及電晶體之通道區域之結晶化Si層圖案化(未圖示抗蝕劑工序)。

繼而，如圖29所示般，在工序311中，積層閘極絕緣膜與閘極電極層。

接下來，如圖30所示般，在工序312中，藉由RIE法等各向異性蝕刻法蝕刻閘極電極膜，在通道區域之周圍將閘極電極作為邊牆而形成。

繼而，如圖31所示般，在工序313中，在沈積層間絕緣膜後，藉由研磨法進行平坦化。

接下來，如圖32所示般，在工序314中，在層間絕緣膜形成與上部電晶體(讀出電晶體)之源極汲極之導通孔。

然後，如圖33所示般，在工序315中，形成成為讀出配線之金屬配線層ML。藉此，製作記憶胞300之元件構造。

如以上所說明般，在實施形態4之記憶胞之形成時，依次進行如以下之工序。

1)在半導體基板上藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在寫入動作中用於供給電流之第1配線層之形成及經平坦化之第1層間絕緣膜層之形成(下層製造工序)。

2)在第1層間絕緣膜層上，以將一端子與寫入電晶體連接之方式形成MTJ元件，進行經平坦化之第2層間絕緣膜層之形成(記憶元件形成工序)。

3)在第2層間絕緣膜層上，以在讀出動作時能夠對通往MTJ元件之另一端子之電流路徑進行開閉之方式，形成作為縱型電晶體之讀出電晶體，且形成經由前述電流路徑用於進行讀出動作之讀出配線(上層製造工序)。 (半導體記憶裝置3000之變化例)

以下，對於實施形態4之半導體記憶裝置3000之製造方法之變化例進行說明。

圖34係顯示實施形態4之半導體記憶裝置3000之變化例之記憶胞300´之剖面構造之剖視圖。

記憶胞300´中，於MTJ元件之上部設置有讀出電晶體TR001。藉此，無需將電晶體TR001設置於半導體基板之主表面側，可省去自MTJ元件之第1節點藉由縱向之導通孔對該電晶體TR001連接之連接構造。

如圖34所示般，上部電晶體(讀出電晶體)TR001藉由在第2Si半導體基板上形成MOS電晶體而設置。

另一方面，在第1Si半導體基板之主表面上，作為寫入電晶體(Write transistor)而設置MOS電晶體TR003。

即，在該變化例中，讀出電晶體TR001及排列有MTJ元件之記憶胞陣列30形成於第2半導體基板上，寫入配線及在寫入時用於選擇記憶胞之寫入電晶體TR003，形成於與第2半導體基板不同之第1半導體基板上。半導體記憶裝置3000係將第1半導體基板與第2半導體基板貼合而形成。 (半導體記憶裝置3000之變化例之製造方法)

圖35～圖37係顯示實施形態4之變化例之記憶胞300´之元件構造之製造方法之圖。

如圖35所示般，在工序301´中，在第2矽基板上，使用CMOS製程技術除了寫入電晶體外，亦形成用於實現所期望之電路之電晶體層、及用於連接用於能夠進行電路動作之半導體基板上之組件之多層配線層。

雖無特別限定，但在第2矽基板上形成寫入電晶體、及寫入字元線、行源極線、位元線等。

接下來，如圖36所示般，在工序302´中，在第1矽基板上，藉由CMOS製程技術形成讀出電晶體TR001。然後，於在其上方形成MTJ元件之多層膜之後，藉由重複圖案化與蝕刻，而形成MTJ元件。MTJ層之製法並無特別限定，可與如上述之MTJ元件之形成工序相同。

惟，構成MTJ元件之多層膜之積層之順序與實施形態1或實施形態2不同而成為相反。而且，構成MTJ元件之多層膜之上方之電極層成為「下部電極」，成為露出於與第2矽基板之貼合面之構成。

接下來，如圖37所示般，藉由將第1矽基板上之下部電極LEL與第2矽基板之上部配線層之接觸面貼合，而形成記憶胞300´。

即，如以上所說明般，在實施形態4之記憶胞之形成時，依次進行如以下之工序。

1)在半導體基板上藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在寫入動作中用於供給電流之第1配線層之形成及形成經平坦化之第1層間絕緣膜層，且進行對第1配線層連接之第1接觸部之形成(第1半導體製造工序)。

2)在第2半導體基板上，藉由互補型MOS電晶體製造方法形成讀出電晶體，進行經平坦化之第2層間絕緣膜層之形成，在第2層間絕緣膜層上，以連接讀出電晶體與第1節點、在讀出動作時能夠藉由讀出電晶體對通往第1節點之電流路徑進行開閉之方式形成MTJ元件。然後，形成經平坦化之第3層間絕緣膜層，且進行對MTJ元件之下部電極連接之第2接觸部之形成(第2半導體製造工序)。

3)以將第1接觸部與第2接觸部接合之方式，將第1半導體基板之上表面與第2半導體基板之上表面貼合而形成記憶胞(貼合工序)。

再者，說明為了貼合而下部電極之下表面側與配線層直接接觸之構成，但亦可設為在該等之間設置導通孔及埋入該導通孔內之埋入電極之構成。 (包含在各實施形態中說明之MRAM之系統之例)

再者，如以上之各實施形態般形成之半導體記憶裝置有將如此之半導體記憶裝置作為執行資料之運算處理之電路之記憶裝置而使用之用途。

例如，CPU(Central Processing Unit，中央處理單元)包含複數個級別之快取記憶體。作為一例，如級別1(L1)之1級快取記憶體、級別2(L2)之2級快取記憶體、級別3(L3)之3級快取記憶體、…般，一般而言設置等級性之快取記憶體。在該情形下，先前，快取記憶體藉由SRAM(Static Random Access Memory，靜態隨機存取記憶體)而實現。然而，SRAM有記憶密度低(以6個電晶體構成記憶胞)、待機時之耗電比較大(洩漏電流相當大)之弱點。藉由將其以MRAM置換，而能夠削減每一記憶容量之矽面積，且大幅削減待機時之耗電。

為此，例如，能夠將如上述之各實施形態之MRAM之半導體記憶裝置採用作L3快取或L4快取等末級級別快取。

又，伴隨著AI、IoT、5G等新技術之普及，追求高速且可靠性高之記憶體解決方案。為此，作為MRAM之用途，並不限於如上述者，作為追求高速且高可靠性之記憶體之領域之記憶系統，例如設想產業自動化系統中之資料記憶、醫療機器中之資料記憶、資料中心等中之應用。

根據如以上說明之各實施形態之半導體記憶裝置之構成，在SOT-MRAM中，能夠減少電路面積並實現高密度化。

又，根據實施形態之半導體記憶裝置之製造方法，能夠製造能夠減少電路面積並實現高密度化之SOT-MRAM。

更特定而言，藉由採用各實施形態之半導體記憶裝置之構成，在能夠減少電路面積並實現高密度化之SOT-MRAM中，能夠進行有效率之資料之讀出或寫入。

最後，對於本揭示之各種實施形態進行了說明，但該等係作為例子而提出者，並非意欲限定發明之範圍。該新穎之實施方式可以其他各種形態予以實施，可在不脫離發明之要旨範圍下，進行各種省略、置換、變更。該實施形態及其變化包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

因此，此次揭示之實施形態係用於將本發明具體地實施之構成之例示，而非限制本發明之技術性範圍者。本發明之技術範圍並非由實施形態之說明、而是由申請專利範圍示出，並有意包含申請專利範圍之語句上之範圍及均等之意味之範圍內之變更。

2CH:符號 10, 20, 30:記憶胞陣列 90:記憶胞陣列 100, 200, 300, 300´, 900:記憶胞 301~315, 301´, 302´:工序 1000, 2000, 9000:半導體記憶裝置 1010, 2010, 9010:源極線驅動器 1020, 2020, 9020:位元線驅動器 1030, 2030, 9030:寫入解碼器 1040, 2040, 9040:讀出解碼器 BL0, BL1:位元線 CL:接點 CSL0, CSL1:行源極線 CTN001:節點/第1節點 CTN002:節點/第2節點 CTN003:節點/第3節點 CTN102:第2節點 CTN103:第3節點 LEL, LEL00, LEL10:下部電極 ML1:第一層配線 MTJ00, MTJ01, MTJ10, MTJ11:MTJ(磁性穿隧接面)元件 RBL0:位元線/讀出位元線/讀出源極線 RBL1:位元線/讀出位元線 RSL0, RSL1:讀出源極線/讀出配線 RWL0, RWL1:讀出字元線 SA0, SA1:感測放大器 SBL:共有位元線/位元線 SCN:共有節點/節點 SRSL:共有讀出源極線/讀出源極線 T1:節點(MTJ元件之第1節點) T2:節點(MTJ元件之第2節點) T3:節點(MTJ元件之第3節點) Tint:內部節點 TR001:電晶體/選擇電晶體/讀出電晶體 TR002:讀出電晶體/選擇電晶體 TR003:電晶體/選擇電晶體/寫入電晶體 TR011, TR101, TR111:讀出電晶體 TR012:讀出電晶體 TR013, TR113:寫入電晶體 TR102:讀出電晶體/選擇電晶體 TR103:寫入電晶體 TR112:讀出電晶體 VH:導通孔 WWL0, WWL1:寫入字元線

圖1係顯示構成記憶胞之MTJ元件之概要之圖。圖2係顯示用於說明MRAM之電路構成之比較例之電路圖之圖。圖3係顯示比較例之SOT-MRAM構造中與沿行方向相鄰之MTJ元件對應之下部電極之平面形狀之圖。圖4係顯示將比較例之MRAM之電路構成形成於矽基板上之情形之剖面構造之一例之圖。圖5係顯示比較例之讀出動作及寫入動作中之各信號線之電位控制之圖。圖6係用於說明在比較例之半導體記憶裝置9000中，記憶胞陣列90及用於控制讀出及寫入之電路之構成之概念圖。圖7係用於說明實施形態1之半導體記憶裝置1000之記憶胞陣列10及記憶胞100之電路構成之電路圖。圖8係顯示實施形態1之讀出動作及寫入動作中之各信號線之電位控制之圖。圖9係用於說明在實施形態1之半導體記憶裝置1000中，記憶胞陣列10及用於控制讀出及寫入之電路之構成之概念圖。圖10係用於說明實施形態2之半導體記憶裝置2000之記憶胞陣列20及記憶胞200之電路構成之電路圖。圖11係顯示實施形態2之讀出動作及寫入動作中之各信號線之電位控制之圖。圖12係用於說明在半導體記憶裝置2000中，記憶胞陣列20及用於控制讀出及寫入之電路之構成之概念圖。圖13係用於說明實施形態3之下部電極圖案之概念圖，且為與圖3對比之圖。圖14係顯示實施形態3之下部電極圖案之形狀之第1變化例之圖。圖15係顯示實施形態3之下部電極圖案之形狀之第2變化例之圖。圖16係用於說明實施形態4之半導體記憶裝置3000之記憶胞陣列30與記憶胞300之構成之電路圖。圖17係顯示實施形態4之讀出動作及寫入動作中之各信號線之電位控制之圖。圖18係顯示實施形態4之記憶胞300之剖面構造之剖視圖。圖19係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖20係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖21係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖22係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖23係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖24係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖25係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖26係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖27係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖28係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖29係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖30係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖31係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖32係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖33係顯示實施形態4之記憶胞300之元件構造之製造方法之一例之圖。圖34係顯示實施形態4之半導體記憶裝置3000之變化例之記憶胞300´之剖面構造之剖視圖。圖35係顯示實施形態4之變化例之記憶胞300´之元件構造之製造方法之一例之圖。圖36係顯示實施形態4之變化例之記憶胞300´之元件構造之製造方法之一例之圖。圖37係顯示實施形態4之變化例之記憶胞300´之元件構造之製造方法之一例之圖。

900:記憶胞

9000:半導體記憶裝置

9010:源極線驅動器

9020:位元線驅動器

9030:寫入解碼器

9040:讀出解碼器

BL0,BL1:位元線

CSL0,CSL1:行源極線

RSL0,RSL1:讀出源極線/讀出配線

RWL0,RWL1:讀出字元線

SA0,SA1:感測放大器

WWL0,WWL1:寫入字元線

Claims

一種半導體記憶裝置，其包含：將複數個記憶胞矩陣狀配置之記憶胞陣列，且各前述記憶胞包含：磁性穿隧接面元件，其具有第1節點及內部節點；及第1電極，其以與前述內部節點連接之方式設置；並且該半導體記憶裝置包含：複數條第1配線，其等沿前述記憶胞陣列之行方向設置，用於將寫入電流供給至前述第1電極；複數條第2配線，其等沿前述記憶胞陣列之行方向設置，用於檢測前述第1節點與前述第1電極間之電阻值；及複數條第3配線，其等沿前述記憶胞陣列之行方向設置，用於向前述記憶胞供給基準電位；前述記憶胞陣列之在列方向相鄰之前述記憶胞之對，將前述第1配線或前述第3配線中任一者之配線作為共有配線而共有。
如請求項1之半導體記憶裝置，其中前述第1電極具有第2節點及第3節點，且該半導體記憶裝置進一步包含：寫入選擇機構，其用於使前述寫入電流於被選擇之前述記憶胞之前述第2節點及前述第3節點間選擇性地導通，能夠藉由自旋軌道轉矩進行資料寫入；及讀出選擇機構，其用於使能檢測被選擇之前述記憶胞之前述第1節點及前述第2節點間之前述電阻值。
如請求項2之半導體記憶裝置，其中前述共有配線係用於對前述記憶胞供給前述基準電位之前述第3配線即共有源極線，且前述讀出選擇機構包含：前述第1配線中共通地連接於前述記憶胞之前述第2節點之位元線；複數條讀出字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及 1對讀出電晶體，其等分別設置於前述記憶胞之對之一者之前述第1節點與前述共有配線之間及前述對之另一者之前述第1節點之間，相應於前述讀出字元線之列選擇而成為導通狀態。
如請求項3之半導體記憶裝置，其中前述寫入選擇機構包含：前述第1配線中共通地連接於行方向之複數個前述記憶胞之前述第2節點之位元線；複數條寫入字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及寫入電晶體，其設置於前述第2配線與前述第3節點之間，相應於前述寫入字元線之列選擇而成為導通狀態。
如請求項2之半導體記憶裝置，其中前述共有配線係用於對前述記憶胞供給前述寫入電流之前述第1配線即共通位元線，且前述寫入選擇機構包含：複數條第1字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；複數條第2字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；第1電晶體，其設置於前述第2配線與前述第3節點之間，相應於前述第1字元線之列選擇而成為導通狀態；及第2電晶體，其設置於前述共通位元線與前述第2節點之間，相應於前述第2字元線之列選擇而成為導通狀態。
如請求項5之半導體記憶裝置，其中前述讀出選擇機構包含：前述第3配線中共通地連接於行方向之複數個前述記憶胞之前述第1節點之讀出位元線，且前述第2電晶體在讀出動作中，相應於前述第2字元線之列選擇而成為導通狀態。
如請求項1至6中任一項之半導體記憶裝置，其中前述第1電極設置為其中一面共通地連接於沿行方向相鄰之複數個記憶胞之前述內部節點各者，且前述第1電極之與前述一面對向之另一面，具有用於使能與前述第1配線電性連接之第1接觸部、及用於使能與前述第2配線電性連接之第2接觸部，前述一面之與前述內部節點之連接部，配置於前述另一面之前述第1接觸部與前述第2接觸部之間之電流路徑上。
如請求項1至6中任一項之半導體記憶裝置，其中前述第1電極設置為其中一面共通地連接於沿行方向彼此相鄰之記憶胞之對之前述內部節點各者，且前述第1電極之與前述一面對向之另一面，具有用於使能與前述第1配線或前述第2配線之任一者電性連接之第1接觸部、及用於使能與前述第1配線或前述第2配線之另一者電性連接之第2接觸部，前述第1接觸部及前述第2接觸部之任一者由前述記憶胞之對共有。
如請求項8之半導體記憶裝置，其中前述記憶胞之對各者之供設置前述磁性穿隧接面元件之前述內部節點之底面具有長軸方向及短軸方向，且前述磁性穿隧接面元件配置為前述長軸方向沿著自共有之前述第1通孔部及前述第2通孔部之一者通往前述第1通孔部及前述第2通孔部之另一者之電流路徑。
一種半導體記憶裝置，其包含：在半導體基板上將複數個記憶胞矩陣狀配置之記憶胞陣列，且各前述記憶胞包含：磁性穿隧接面元件，其具有第1節點及內部節點；及第1電極，其設置於前述內部節點下，具有第2節點及第3節點；且該半導體記憶裝置包含：寫入選擇機構，其用於使寫入電流於被選擇之前述記憶胞之前述第2節點及前述第3節點間選擇性地導通，能夠藉由自旋軌道轉矩進行資料寫入；及讀出選擇機構，其用於使能檢測被選擇之前述記憶胞之前述第1節點及前述第2節點間之電阻值；且前述讀出選擇機構包含：複數條讀出字元線，其等沿前述記憶胞陣列之列方向設置，相應於列選擇而成為活性電位；及讀出配線，其沿著前述記憶胞陣列之行方向設置於前述記憶胞之上側，用於進行前述電阻值之檢測；及讀出電晶體，其設置於前述第1節點與前述讀出配線之間，在讀出動作時，相應於前述讀出字元線之列選擇而成為導通狀態。
如請求項10之半導體記憶裝置，其中前述讀出電晶體係形成於前述第1節點之上方之縱型MOS電晶體。
如請求項10之半導體記憶裝置，其中前述記憶胞陣列及前述讀出電晶體形成於第2半導體基板上，且前述寫入配線及在寫入時用於選擇前述記憶胞之寫入電晶體，形成於與前述第2半導體基板不同之第1半導體基板上，前述半導體記憶裝置係將前述第1半導體基板與前述第2半導體基板貼合而形成。
一種記憶系統，其包含至少1個如請求項1或10中任一項之半導體裝置，且進一步包含基於前述半導體記憶裝置之記憶資料而執行處理之電路。
一種半導體記憶裝置之製造方法，其包含：下層製造工序，其在半導體基板上藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在前述寫入動作中用於供給電流之第1配線層之形成及經平坦化之第1層間絕緣膜層之形成；記憶元件形成工序，其在前述第1層間絕緣膜層上，以將一端子與前述寫入電晶體連接之方式形成磁性穿隧接面元件，進行經平坦化之第2層間絕緣膜層之形成；及上層製造工序，其在前述第2層間絕緣膜層上，以在讀出動作時能夠對通往前述磁性穿隧接面元件之另一端子之電流路徑進行開閉之方式，形成作為縱型電晶體之讀出電晶體，且形成經由前述電流路徑用於進行讀出動作之讀出配線。
一種半導體記憶裝置之製造方法，其包含：第1半導體製造工序，其在第1半導體基板上，藉由互補型MOS電晶體製造方法，形成用於使能於寫入動作中對電流路徑進行開閉之寫入電晶體，且進行在前述寫入動作中用於供給電流之第1配線層之形成及經平坦化之第1層間絕緣膜層之形成，且進行對前述第1配線層連接之第1接觸部之形成；第2半導體製造工序，其在第2半導體基板上，藉由互補型MOS電晶體製造方法形成讀出電晶體，進行經平坦化之第2層間絕緣膜層之形成，在前述第2層間絕緣膜層上，以連接前述讀出電晶體與第1節點、在讀出動作時能夠藉由前述讀出電晶體對通往前述第1節點之電流路徑進行開閉之方式形成磁性穿隧接面元件，形成經平坦化之第三層間絕緣膜層，且進行對前述磁性穿隧接面元件之第1電極之第2節點及第3節點連接之第2接觸部之形成；及貼合工序，其以將前述第1接觸部與前述第2接觸部接合之方式，將前述第1半導體基板之上表面與前述第2半導體基板之上表面貼合而形成記憶胞。
一種半導體記憶裝置之記憶資料之讀出方法，前述半導體記憶裝置包含：記憶胞陣列，前述記憶胞陣列包含矩陣狀配置、各自具有磁性穿隧接面元件之記憶胞，且該半導體記憶裝置進一步包含：讀出電晶體，其與前述磁性穿隧接面元件之一電極連接，能夠藉由沿列方向設置之讀出字元線而開關；共有讀出源極線，其沿行方向配置，供連接沿列方向相鄰之前述記憶胞之前述讀出電晶體各者之端子；及位元線，其沿行方向配置，與前述磁性穿隧接面元件之另一電極連接；且該讀出方法包含如下步驟：將前述讀出字元線活化，使前述位元線或前述共有讀出源極線之任一者活化；及基於前述位元線或前述共有讀出源極線中未活化之線之電流值之變化，讀出記憶資料。
一種半導體記憶裝置之記憶資料之寫入方法，前述半導體記憶裝置包含：記憶胞陣列，前述記憶胞陣列包含記憶胞，該記憶胞矩陣狀配置，各自具有磁性穿隧接面元件及用於對前述磁性穿隧接面元件藉由自旋軌道轉矩進行資料寫入之第1電極；且該半導體記憶裝置包含：寫入電晶體，其與前述第1電極之一端子連接，能夠藉由沿列方向設置之寫入字元線而開關；讀出電晶體，其與前述第1電極之另一端子連接，能夠藉由沿列方向設置之讀出字元線而開關；共有位元線，其沿行方向配置，藉由沿列方向相鄰之前述記憶胞之前述讀出電晶體能夠形成電流路徑地連接；源極線，其沿行方向配置，藉由前述寫入電晶體與前述記憶胞各者之前述第1電極之另一端子能夠形成電流路徑地連接，而選擇性地被設為活性電位；及讀出位元線，其沿行方向配置，與前述磁性穿隧接面元件之上部電極分別連接；且該寫入方法包含如下步驟：將與進行寫入之記憶胞對應之前述寫入字元線及前述讀出字元線設為活性電位；及將前述讀出位元線之電壓值設為活性電位與非活性電位之中間值，於前述第1電極流通與寫入資料對應之方向之電流。