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TW202527736A - 三維半導體裝置 - Google Patents

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TW202527736A
TW202527736A TW113106671A TW113106671A TW202527736A TW 202527736 A TW202527736 A TW 202527736A TW 113106671 A TW113106671 A TW 113106671A TW 113106671 A TW113106671 A TW 113106671A TW 202527736 A TW202527736 A TW 202527736A
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Taiwan
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layer
pattern
semiconductor device
dimensional semiconductor
conductive pattern
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TW113106671A
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Inventor
李宣姃
柳東坤
黃楨元
Original Assignee
南韓商三星電子股份有限公司
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Abstract

本揭露是有關於三維半導體裝置。一種實例性三維半導體裝置包括：背側金屬層；下部主動區，位於背側金屬層上，下部主動區包括下部通道圖案及與下部通道圖案連接的下部源極汲極圖案；上部主動區，位於下部主動區上，上部主動區包括上部通道圖案及與上部通道圖案連接的上部源極汲極圖案；層間絕緣層，包圍下部源極汲極圖案及上部源極汲極圖案；穿透導電圖案，在垂直方向上延伸穿過層間絕緣層；以及抑制劑，覆蓋穿透導電圖案的下部部分的側表面。抑制劑包含碳原子。

Description

三維半導體裝置及其製造方法
[相關申請案的交叉參考]
本申請案主張於2023年7月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2023-0091587號的優先權，所述韓國專利申請案的全部內容特此併入本案供參考。
半導體裝置包括由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOS-FET）構成的積體電路。為了滿足對具有小的圖案大小且設計規則減少的半導體裝置的日益增長的需求，MOS-FET正在積極地按比例縮小。MOS-FET的按比例縮小可能導致半導體裝置的操作性質劣化。正在進行各種研究來克服與半導體裝置的按比例縮小相關聯的技術限制並達成高效能半導體裝置。
本揭露是有關於半導體裝置及其製造方法，所述半導體裝置包括電性特性改善的三維半導體裝置及生產率改善的三維半導體裝置。
在一些實作方式中，一種三維半導體裝置包括：背側金屬層；下部主動區，位於背側金屬層上，下部主動區包括下部通道圖案及與下部通道圖案連接的下部源極汲極圖案；上部主動區，位於下部主動區上，上部主動區包括上部通道圖案及與上部通道圖案連接的上部源極汲極圖案；層間絕緣層，包圍下部源極汲極圖案及上部源極汲極圖案；穿透導電圖案，在垂直方向上穿透層間絕緣層；以及抑制劑，覆蓋穿透導電圖案的下部部分的側表面。抑制劑包含碳原子。
在一些實作方式中，一種三維半導體裝置包括：背側金屬層；下部主動區，位於背側金屬層上，下部主動區包括下部通道圖案及與下部通道圖案連接的下部源極汲極圖案；上部主動區，位於下部主動區上，上部主動區包括上部通道圖案及與上部通道圖案連接的上部源極汲極圖案；層間絕緣層，包圍下部源極汲極圖案及上部源極汲極圖案；以及穿透導電圖案，在垂直方向上穿透層間絕緣層。穿透導電圖案包括晶種層及位於晶種層上的主層。主層的底表面的寬度大於晶種層的頂表面的寬度。
在一些實作方式中，一種三維半導體裝置包括：金屬層；層間絕緣層，位於金屬層上；穿透導電圖案，在垂直方向上穿透層間絕緣層，穿透導電圖案包括晶種層及位於晶種層上的主層；以及抑制劑，覆蓋晶種層的側表面。穿透導電圖案與金屬層電性連接。抑制劑的側表面與主層的側表面對齊。
在一些實作方式中，一種製造三維半導體裝置的方法包括：形成穿透裝置隔離層上的層間絕緣層的穿透孔；在穿透孔的內側表面上形成抑制劑以將裝置隔離層的頂表面暴露於穿透孔；形成晶種層以覆蓋裝置隔離層的被暴露出的頂表面；移除抑制劑的上部部分；以及使用晶種層作為晶種來生長主層以對穿透孔進行填充。
現在將參照附圖更全面地闡述各實例性實作方式，在附圖中示出了實例性實作方式。
圖1是示出半導體裝置的實例的邏輯胞元的概念圖。詳細而言，圖1示出根據比較例的二維裝置的邏輯胞元。
參照圖1，可設置單高度胞元SHC'。詳細而言，在基板100上可設置有第一電源線POR1及第二電源線POR2。可向第一電源線POR1及第二電源線POR2中的一者施加汲極電壓VDD（例如，電源電壓）。可向第一電源線POR1及第二電源線POR2中的另一者施加源極電壓VSS（例如，接地電壓）。在一些實作方式中，可向第一電源線POR1施加源極電壓VSS，且可向第二電源線POR2施加汲極電壓VDD。
單高度胞元SHC'可界定於第一電源線POR1與第二電源線POR2之間。單高度胞元SHC'可包括第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為p型金屬氧化物半導體場效電晶體（p-type MOSFET，PMOSFET）區，而第一主動區AR1及第二主動區AR2中的另一者可為n型金屬氧化物半導體場效電晶體（n-type MOSFET，NMOSFET）區。舉例而言，第一主動區AR1可為NMOSFET區，而第二主動區AR2可為PMOSFET區。亦即，單高度胞元SHC'可包括設置於第一電源線POR1與第二電源線POR2之間的互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）結構。
根據比較例的半導體裝置可為二維裝置，在所述二維裝置中，前段製程（front-end-of-line，FEOL）層的電晶體以二維方式進行排列。舉例而言，第一主動區AR1的NMOSFET可在第一方向D1上與第二主動區AR2的PMOSFET間隔開。
第一主動區AR1及第二主動區AR2中的每一者可在第一方向D1上具有第一寬度AW1。在比較例中，單高度胞元SHC'在第一方向D1上的長度可被定義為第一高度HE1。第一高度HE1可實質上等於第一電源線POR1與第二電源線POR2之間的距離（例如，間距）。
單高度胞元SHC'可構成單個邏輯胞元。在本說明書中，邏輯胞元可意指被配置成執行特定功能的邏輯裝置（例如，及（AND）、或（OR）、互斥或（XOR）、互斥反或（XNOR）、反相器等）。換言之，邏輯胞元可包括構成邏輯裝置的電晶體及將電晶體彼此連接的內連線。
在比較例中，由於單高度胞元SHC'包括二維裝置，因此第一主動區AR1與第二主動區AR2可不彼此交疊且可在第一方向D1上彼此間隔開。因此，單高度胞元SHC'的第一高度HE1應被定義為跨越在第一方向D1上彼此間隔開的第一主動區AR1與第二主動區AR2兩者。因此，單高度胞元SHC'的第一高度HE1可大於第一寬度AW1的至少兩倍。因此，比較例中的單高度胞元SHC'的第一高度HE1大於單高度胞元SHC的第二高度HE2，此將在以下進行闡述。亦即，比較例中的單高度胞元SHC'可具有相對大的面積。
圖2是示出半導體裝置的另一實例的邏輯胞元的概念圖。圖2示出三維裝置的邏輯胞元。
參照圖2，可設置包括具有堆疊電晶體的三維裝置的單高度胞元SHC。詳細而言，在基板100上可設置有第一電源線POR1及第二電源線POR2。單高度胞元SHC可界定於第一電源線POR1與第二電源線POR2之間。
單高度胞元SHC可包括下部主動區LAR及上部主動區UAR。下部主動區LAR及上部主動區UAR中的一者可為PMOSFET區，而下部主動區LAR及上部主動區UAR中的另一者可為NMOSFET區。
在一些實作方式中，半導體裝置可為三維裝置，在所述三維裝置中，FEOL層的電晶體垂直地進行堆疊。用作底層（bottom tier）的下部主動區LAR可設置於基板100上，而用作頂層（top tier）的上部主動區UAR可堆疊於下部主動區LAR上。舉例而言，下部主動區LAR的NMOSFET可設置於基板100上，而上部主動區UAR的PMOSFET可堆疊於NMOSFET上。下部主動區LAR與上部主動區UAR可在垂直方向上（例如，在第三方向D3上）彼此間隔開。
下部主動區LAR及上部主動區UAR中的每一者可在第一方向D1上具有第二寬度AW2。在一些實作方式中，單高度胞元SHC在第一方向D1上的長度可被定義為第二高度HE2。
由於單高度胞元SHC包括三維裝置（即，堆疊的電晶體），因此下部主動區LAR與上部主動區UAR可彼此交疊。因此，單高度胞元SHC的第二高度HE2可具有跨越單個主動區的大小或者可大於第二寬度W2。因此，單高度胞元SHC的第二高度HE2可小於上述圖1所示的單高度胞元SHC'的第一高度HE1。亦即，單高度胞元SHC可具有相對小的面積。在三維半導體裝置中，可藉由減小邏輯胞元的面積來增加裝置的積體密度。
圖3是示出三維半導體裝置的實例的平面圖。圖4A至圖4C是沿著圖3所示的線A-A'、B-B'及C-C'截取的實例性剖視圖。圖3及圖4A至圖4C所示的三維半導體裝置可為圖2所示的單高度胞元的詳細實例。
參照圖3及圖4A至圖4C，在基板100上可設置有單高度胞元SHC。基板100可包括彼此相對的第一表面100a與第二表面100b。第一表面100a可為基板100的前表面，而第二表面100b可為基板100的後表面。在一些實作方式中，基板100可為由矽系絕緣材料（例如，氧化矽及/或氮化矽）形成或包含矽系絕緣材料（例如，氧化矽及/或氮化矽）的絕緣基板。在一些實作方式中，基板100可為由矽、鍺或矽鍺製成的半導體基板。
在一些實作方式中，基板100可包括第一下部絕緣層LIL1及第二下部絕緣層LIL2。第一下部絕緣層LIL1可設置於第二下部絕緣層LIL2上。第一下部絕緣層LIL1可由矽系絕緣材料（例如，氧化矽）及/或半導體材料（Si或SiGe）中的至少一者形成或者包含矽系絕緣材料（例如，氧化矽）及/或半導體材料（Si或SiGe）中的至少一者。第二下部絕緣層LIL2可由矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者形成或者包含矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者。
在基板100中可設置有裝置隔離層ST。裝置隔離層ST可界定單高度胞元SHC。當在平面圖中觀察時，單高度胞元SHC可界定於在第一方向D1上彼此相鄰的裝置隔離層ST之間。裝置隔離層ST可夾置於背側金屬層BSM與穿透導電圖案TC之間，將在下文中對此進行闡述。在一些實作方式中，裝置隔離層ST可由矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者形成或者包含矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者。
在一些實作方式中，單高度胞元SHC中的每一者可為構成邏輯電路的邏輯胞元。單高度胞元SHC中的每一者可為包括先前參照圖2闡述的三維裝置的邏輯胞元。單高度胞元SHC可在第一方向D1上進行排列。
單高度胞元SHC中的每一者可包括依序堆疊於基板100上的下部主動區LAR與上部主動區UAR。下部主動區LAR及上部主動區UAR中的一者可為PMOSFET區，而下部主動區LAR及上部主動區UAR中的另一者可為NMOSFET區。下部主動區LAR可被設置為FEOL層的底層，而上部主動區UAR可被設置為FEOL層的頂層。下部主動區LAR及上部主動區UAR的NMOSFET及PMOSFET可垂直地堆疊以構成以三維方式堆疊的電晶體。在一些實作方式中，下部主動區LAR可為NMOSFET區，而上部主動區UAR可為PMOSFET區。下部主動區LAR及上部主動區UAR中的每一者可為在第二方向D2上延伸的條狀區或線狀區。
下部主動區LAR可包括下部通道圖案LCH及下部源極汲極圖案LSD。下部通道圖案LCH可夾置於一對下部源極/汲極圖案LSD之間。下部通道圖案LCH可將成對的下部源極/汲極圖案LSD彼此連接。
下部通道圖案LCH可包括堆疊成彼此間隔開的第一半導體圖案SP1與第二半導體圖案SP2。第一半導體圖案SP1及第二半導體圖案SP2中的每一者可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。在一些實作方式中，第一半導體圖案SP1及第二半導體圖案SP2中的每一者可由晶體矽形成或者包含晶體矽。第一半導體圖案SP1及第二半導體圖案SP2中的每一者可為奈米片。作為實例，下部通道圖案LCH可更包括進行堆疊並與第二半導體圖案SP2間隔開的一或多個半導體圖案。
下部源極/汲極圖案LSD可設置於基板100上。下部源極/汲極圖案LSD中的每一者可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。在一些實作方式中，下部源極/汲極圖案LSD的頂表面可高於下部通道圖案LCH的第二半導體圖案SP2的頂表面。
下部源極/汲極圖案LSD可摻雜有雜質以具有第一導電類型。第一導電類型可為n型或p型。在一些實作方式中，第一導電類型可為n型。下部源極/汲極圖案LSD可由矽（Si）及/或矽鍺（SiGe）形成或者包含矽（Si）及/或矽鍺（SiGe）。
在下部源極汲極圖案LSD上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋下部源極/汲極圖案LSD。
在下部源極/汲極圖案LSD下方可設置有下部主動接觸件LAC。下部主動接觸件LAC可電性連接至下部源極/汲極圖案LSD。下部主動接觸件LAC可掩埋於基板100中。下部主動接觸件LAC可自基板100的第二表面100b垂直地延伸至第一表面100a。下部主動接觸件LAC可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。
上部主動區UAR可設置於第一層間絕緣層110上。上部主動區UAR可包括上部通道圖案UCH及上部源極/汲極圖案USD。上部通道圖案UCH可分別與下部通道圖案LCH垂直地交疊。上部源極/汲極圖案USD可分別與下部源極/汲極圖案LSD垂直地交疊。上部通道圖案UCH可夾置於一對上部源極/汲極圖案USD之間。上部通道圖案UCH可將成對的上部源極/汲極圖案USD彼此連接。
上部通道圖案UCH可包括堆疊成彼此間隔開的第三半導體圖案SP3與第四半導體圖案SP4。上部通道圖案UCH的第三半導體圖案SP3及第四半導體圖案SP4可包含與下部通道圖案LCH的第一半導體圖案SP1及第二半導體圖案SP2相同的半導體材料。第三半導體圖案SP3及第四半導體圖案SP4中的每一者可為奈米片。作為實例，上部通道圖案UCH可更包括進行堆疊並與第四半導體圖案SP4間隔開的一或多個半導體圖案。
在下部通道圖案LCH與位於下部通道圖案LCH上的上部通道圖案UCH之間可夾置有至少一個虛設通道圖案DSP。在虛設通道圖案DSP與上部通道圖案UCH之間可夾置有晶種層SDL。
虛設通道圖案DSP可與下部源極/汲極圖案LSD及上部源極/汲極圖案USD間隔開。換言之，虛設通道圖案DSP可不連接至任何源極/汲極圖案。虛設通道圖案DSP可由半導體材料（例如，矽（Si）、鍺（Ge）或矽鍺（SiGe））或矽系絕緣材料（例如，氧化矽或氮化矽）中的至少一者形成或者包含半導體材料（例如，矽（Si）、鍺（Ge）或矽鍺（SiGe））或矽系絕緣材料（例如，氧化矽或氮化矽）中的至少一者。在一些實作方式中，虛設通道圖案DSP可由矽系絕緣材料中的至少一者形成或者包含矽系絕緣材料中的至少一者。
上部源極/汲極圖案USD可設置於第一層間絕緣層110的頂表面上。上部源極/汲極圖案USD中的每一者可為藉由選擇性磊晶生長（SEG）製程形成的磊晶圖案。在一些實作方式中，上部源極/汲極圖案USD的頂表面可高於上部通道圖案UCH的第四半導體圖案SP4的頂表面。
上部源極/汲極圖案USD可摻雜有雜質以具有第二導電類型。第二導電類型可不同於下部源極/汲極圖案LSD的第一導電類型。第二導電類型可為p型。上部源極/汲極圖案USD可由矽鍺（SiGe）及/或矽（Si）中的至少一者形成或者包含矽鍺（SiGe）及/或矽（Si）中的至少一者。
在單高度胞元SHC上可設置有多個閘極電極GE。詳細而言，閘極電極GE可設置於堆疊的下部通道圖案LCH及上部通道圖案UCH上。當在平面圖中觀察時，閘極電極GE可為在第一方向D1上延伸的條狀圖案。閘極電極GE可與堆疊的下部通道圖案LCH及上部通道圖案UCH垂直地交疊。
閘極電極GE可在垂直方向（即，第三方向D3）上自基板100的第一表面100a延伸至閘極頂蓋圖案GP。閘極電極GE可在第三方向D3上自下部主動區LAR的下部通道圖案LCH延伸至上部主動區UAR的上部通道圖案UCH。閘極電極GE可在第三方向D3上自第一半導體圖案SP1之中位於最下方的第一半導體圖案SP1延伸至第四半導體圖案SP4之中位於最上方的第四半導體圖案SP4。
閘極電極GE可設置於第一半導體圖案SP1至第四半導體圖案SP4中的每一者的頂表面、底表面及相對的側表面上。亦即，電晶體可包括三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel FET，MBCFET）或其中閘極電極GE被設置成以三維方式環繞通道圖案的閘極全環繞場效電晶體（gate-all-around FET，GAAFET））。
閘極電極GE可包括設置於FEOL層的底層（即，下部主動區LAR）中的下部閘極電極LGE、以及設置於FEOL層的頂層（即，上部主動區UAR）中的上部閘極電極UGE。下部閘極電極LGE與上部閘極電極UGE可彼此垂直地交疊。在一些實作方式中，下部閘極電極LGE與上部閘極電極UGE可彼此連接。亦即，閘極電極GE可為其中下部通道圖案LCH上的下部閘極電極LGE與上部通道圖案UCH上的上部閘極電極UGE彼此連接的共用閘極電極。
下部閘極電極LGE可包括夾置於第一主動圖案與第一半導體圖案SP1之間的第一內電極PO1、夾置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二內電極PO2、以及夾置於第二半導體圖案SP2與虛設通道圖案DSP之間的第三內電極PO3。
上部閘極電極UGE可包括夾置於虛設通道圖案DSP（或晶種層SDL）與第三半導體圖案SP3之間的第四內電極PO4、夾置於第三半導體圖案SP3與第四半導體圖案SP4之間的第五內電極PO5、以及位於第四半導體圖案SP4上的外電極PO6。
在閘極電極GE的相對的側表面上可分別設置有一對閘極間隔件GS。成對的閘極間隔件GS可分別設置於外電極PO6的相對的側表面上。閘極間隔件GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與第二層間絕緣層120的頂表面共面。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。在一些實作方式中，閘極間隔件GS可為包含選自SiCN、SiCON及SiN中的至少兩種不同材料的多層式結構。
閘極頂蓋圖案GP可設置於閘極電極GE的頂表面上。閘極頂蓋圖案GP可在第一方向D1上沿著閘極電極GE延伸。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或者包含SiON、SiCN、SiCON或SiN中的至少一者。
在閘極電極GE與第一半導體圖案SP1至第四半導體圖案SP4之間可夾置有閘極絕緣層GI。閘極絕緣層GI可包括氧化矽層、氮氧化矽層及/或高介電常數介電層。在一些實作方式中，閘極絕緣層GI可包括氧化矽層及高介電常數介電層，其中所述氧化矽層被形成為直接覆蓋半導體圖案SP1至SP4，所述高介電常數介電層形成於氧化矽層上。換言之，閘極絕緣層GI可為包括氧化矽層及高介電常數介電層的多層式結構。
高介電常數介電層可由介電常數高於氧化矽的介電常數的高介電常數介電材料中的至少一者形成或者包含介電常數高於氧化矽的介電常數的高介電常數介電材料中的至少一者。舉例而言，高介電常數介電材料可包含氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。
第二層間絕緣層120可設置於上部源極/汲極圖案USD及閘極電極GE上。第二層間絕緣層120可覆蓋上部源極/汲極圖案USD。可設置有第三層間絕緣層130以覆蓋第二層間絕緣層120。
可設置有穿透第二層間絕緣層120及第三層間絕緣層130的上部主動接觸件UAC，並且所述上部主動接觸件UAC可分別電性連接至上部源極汲極圖案USD。上部主動接觸件UAC的頂表面可與第三層間絕緣層130的頂表面共面。
可設置有穿透第三層間絕緣層130及閘極頂蓋圖案GP的上部閘極接觸件UGC，並且所述上部閘極接觸件UGC可電性連接至上部閘極電極UGE。上部主動接觸件UAC及上部閘極接觸件UGC中的每一者可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。
在第一方向D1上彼此相鄰的閘極電極GE之間可設置有切割圖案CT。切割圖案CT可將閘極電極GE之中相鄰的閘極電極GE彼此分開。閘極電極GE之中相鄰的閘極電極GE可藉由切割圖案CT而在第一方向D1上彼此間隔開。切割圖案CT可為在第二方向D2上延伸的條狀或線狀圖案。切割圖案CT可由絕緣材料（例如，氧化矽及氮化矽）中的至少一者形成或者包含絕緣材料（例如，氧化矽及氮化矽）中的至少一者。
在第三層間絕緣層130上可設置有第四層間絕緣層140。在第四層間絕緣層140中可設置有第一金屬層M1。第一金屬層M1可包括上部內連線UMI。第一金屬層M1可更包括上部通孔UVI。上部通孔UVI可將上部內連線UMI電性連接至上部主動接觸件UAC或上部閘極接觸件UGC。上部內連線UMI及上部通孔UVI中的每一者可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。
在第一金屬層M1上可堆疊有額外的金屬層（例如，M2、M3、M4等）。第一金屬層M1及位於其上方的額外的金屬層（例如，M2、M3、M4等）可構成半導體裝置的後段製程（back-end-of-line，BEOL）層。第一金屬層M1上的額外的金屬層（例如，M2、M3、M4等）可包括用於將邏輯胞元彼此連接的佈線線路。
在基板100的第二表面100b下方可設置有下部層間絕緣層210。背側金屬層BSM可設置於下部層間絕緣層210中。背側金屬層BSM可包括下部內連線LMI。背側金屬層BSM可更包括下部通孔LVI。下部通孔LVI可將下部內連線LMI電性連接至下部主動接觸件LAC、下部閘極接觸件LGC或下部接觸圖案LCP，將參照圖5對此進行闡述。
下部內連線LMI及下部通孔LVI中的每一者可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。
在背側金屬層BSM下方可進一步堆疊有下部金屬層。在一些實作方式中，下部金屬層可包括電力遞送網路。電力遞送網路可包括用於將源極電壓VSS及汲極電壓VDD施加至背側金屬層BSM的配線網路。
源極電壓VSS及汲極電壓VDD可藉由電力遞送網路而施加至背側金屬層BSM。返回參照圖4A，源極電壓VSS及汲極電壓VDD中的一者可藉由下部內連線LMI、下部通孔LVI及下部主動接觸件LAC而施加至下部源極/汲極圖案LSD。源極電壓VSS及汲極電壓VDD中的另一者可藉由電源分接胞元（power tap cell）而自背側金屬層BSM施加至第一金屬層M1。藉由電源分接胞元而施加至第一金屬層M1的電壓可藉由上部內連線UMI、上部通孔UVI及上部主動接觸件UAC而施加至上部源極/汲極圖案USD。電源分接胞元可夾置於彼此相鄰的單高度胞元SHC之間。
穿透導電圖案TC可被設置成在垂直方向（即，第三方向D3）上穿透層間絕緣層110、120及130。穿透導電圖案TC可設置於穿透孔TH中，穿透孔TH被形成為在垂直方向上穿透層間絕緣層110、120及130。在一些實作方式中，當在平面圖中觀察時，多個穿透導電圖案TC可排列成各種形狀。圖3示出其中穿透導電圖案TC在第一方向D1及第二方向D2上以二維方式排列的實例，但本概念並非僅限於此實例。
穿透導電圖案TC可被設置成穿透層間絕緣層110、120及130並將第一金屬層M1電性連接至背側金屬層BSM。穿透導電圖案TC可經由上部通孔UVI而電性連接至第一金屬層M1，並且可藉由圖5至圖8所示的下部接觸圖案LCP而電性連接至背側金屬層BSM。
穿透導電圖案TC可包括晶種層SL及位於晶種層SL上的主層ML。主層ML可被設置成在其中不具有接縫。在穿透導電圖案TC的晶種層SL的側表面上可設置有抑制劑（inhibitor）IN。在穿透導電圖案TC的側表面上可設置有穿透間隔件TS。
圖5至圖8是與圖4B所示的部分P1對應的實例性放大圖。在下文中，將參照圖4B、圖5、圖6、圖7及圖8來更詳細地闡述穿透導電圖案。
參照圖4B及圖5至圖8，穿透導電圖案TC可包括位於裝置隔離層ST上的晶種層SL以及位於晶種層SL上的主層ML。在一些實作方式中，晶種層SL及主層ML可被設置成在晶種層SL與主層ML之間沒有可觀察到的介面，並且晶種層SL與主層ML可為基於第一水準LV1而進行分類的兩個部分。第一水準LV1可為抑制劑IN的頂表面INb的垂直水準。作為另外一種選擇，晶種層SL與主層ML可基於其間的介面而彼此區分。晶種層SL的頂表面SLb與主層ML的底表面可在第一水準LV1處彼此接觸，但本概念並非僅限於此實例。在第一水準LV1處，晶種層SL的頂表面SLb可在第一方向D1上具有第一寬度W1，且主層ML的底表面MLa可在第一方向D1上具有第二寬度W2。第二寬度W2可大於第一寬度W1。
主層ML的側表面MLc可在第一方向D1或相反的方向上自晶種層SL的側表面SLc偏移。主層ML的側表面MLc可不與晶種層SL的側表面SLc對齊。因此，在第一水準LV1附近，穿透導電圖案TC的側表面SLc及MLc可具有階梯式輪廓。
穿透導電圖案TC可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。作為實例，晶種層SL及主層ML中的每一者可由選自由銅（Cu）、鋁（Al）、釕（Ru）、鈷（Co）、鎢（W）及鉬（Mo）組成的群組中的金屬性材料形成或者包含所述金屬性材料。晶種層SL與主層ML可由相同的材料或不同的材料形成或者包含相同的材料或不同的材料。作為實例，晶種層SL及主層ML中的每一者可由鉬（Mo）形成或者包含鉬（Mo）。作為另一實例，晶種層SL可由釕（Ru）形成或者包含釕（Ru），且主層ML可由鉬（Mo）形成或者包含鉬（Mo）。
抑制劑IN可覆蓋穿透導電圖案TC的晶種層SL的側表面SLc。抑制劑IN可被設置成包圍晶種層SL的側表面SLc。抑制劑IN可被設置成暴露出穿透導電圖案TC的底表面的至少一部分（例如晶種層SL的底表面SLa）。穿透導電圖案TC的被暴露出的底表面可與裝置隔離層ST及/或以下將要闡述的下部接觸圖案LCP接觸。
抑制劑IN可由在下文將要闡述的製造製程中容易地沈積於穿透間隔件TS上但幾乎不沈積於裝置隔離層ST上的材料形成或者包含所述材料。作為實例，抑制劑可由含碳材料（例如，環己烷甲醛（Cyclohexanealdehyde，CHAD））形成或者包含所述含碳材料。
抑制劑IN的底表面INa可位於與穿透導電圖案TC的底表面（例如，晶種層SL的底表面SLa）實質上相同的水準處；例如，底表面INa與底表面SLa可實質上彼此共面。抑制劑IN的頂表面INb可位於與晶種層SL的頂表面SLb實質上相同的水準（例如，第一水準LV1）處；例如，頂表面INb與頂表面SLb可實質上彼此共面。抑制劑IN的頂表面INb可與主層ML的底表面MLa的一部分接觸。抑制劑IN的外側表面INc1可與主層ML的側表面MLc對齊。抑制劑IN的內側表面INc2可與晶種層SL的側表面SLc接觸。
穿透間隔件TS可設置於穿透導電圖案TC的側表面SLc及MLc上。穿透間隔件TS可覆蓋穿透孔TH的內側表面。穿透間隔件TS可在位於穿透導電圖案TC與層間絕緣層110、120及130之間的區中垂直地延伸。穿透間隔件TS可將穿透導電圖案TC與層間絕緣層110、120及130分開。
穿透間隔件TS可藉由抑制劑IN而與晶種層SL的側表面SLc間隔開。穿透間隔件TS可與主層ML的側表面MLc及抑制劑IN的外側表面INc1接觸。穿透間隔件TS可不覆蓋穿透導電圖案TC的底表面的至少一部分（例如，晶種層SL的底表面SLa）及抑制劑IN的底表面INa的至少一部分。在一些實作方式中，穿透間隔件TS可由氮化矽形成或者包含氮化矽。
下部接觸圖案LCP可夾置於背側金屬層BSM與穿透導電圖案TC之間。下部接觸圖案LCP可被裝置隔離層ST包圍。下部接觸圖案LCP可設置於穿透導電圖案TC下方以將穿透導電圖案TC電性連接至背側金屬層BSM。下部接觸圖案LCP在第一方向D1或第二方向D2上的寬度可在向下方向上增加，但本概念並非僅限於此實例。作為實例，當在剖視圖中觀察時，下部接觸圖案LCP可具有在其底表面處的寬度大於其頂表面處的寬度的梯形形狀。
如圖5所示，下部接觸圖案LCP可與晶種層SL的底表面SLa接觸。下部接觸圖案LCP可覆蓋晶種層SL的底表面。下部接觸圖案LCP可與抑制劑IN的底表面INa接觸。下部接觸圖案LCP的頂表面可位於與裝置隔離層ST的頂表面實質上相等或不同的水準處。
如圖6所示，下部接觸圖案LCP可延伸至穿透孔TH中。在以下將要闡述的製造方法中，當形成下部接觸圖案LCP時，位於穿透導電圖案TC下方的區可被蝕刻，並且在此步驟期間穿透導電圖案TC的下部部分亦可被蝕刻。因此，穿透導電圖案TC可在向下方向上凹陷。在一些實作方式中，穿透導電圖案TC的晶種層SL及抑制劑IN可一起被蝕刻，並且下部接觸圖案LCP可與穿透導電圖案TC的主層ML接觸。下部接觸圖案LCP的頂表面可位於較裝置隔離層ST的頂表面高的水準處。
如圖7及圖8所示，下部接觸圖案LCP可與穿透導電圖案TC的一部分垂直地交疊，並且可自穿透導電圖案TC水平地偏移。晶種層SL可能不會留在與下部接觸圖案LCP交疊的區中，乃因晶種層SL在形成下部接觸圖案LCP期間被蝕刻。在不與下部接觸圖案LCP垂直地交疊的區中，晶種層SL可不被蝕刻並且可保留，並且晶種層SL的底表面SLa可與裝置隔離層ST接觸。然而，當偏移方向與剖面方向之間存在差異時，整個晶種層SL可能看起來均被保留，如圖8所示。
圖9是沿著圖3所示的線B-B'截取的實例性剖視圖。圖10是與圖9所示的部分「P2」對應的實例性放大圖。在下文中，將參照圖9及圖10來闡述穿透導電圖案。
參照圖9及圖10，穿透間隔件TS可不設置於穿透孔TH的內側表面上。在穿透孔TH的內側表面上，主層ML的側表面MLc與抑制劑IN的外側表面INc1可彼此對齊。穿透導電圖案TC及抑制劑IN可與層間絕緣層110、120及130接觸。作為實例，主層ML可與層間絕緣層110、120及130接觸，且晶種層SL可與層間絕緣層110、120及130間隔開，且在晶種層SL與層間絕緣層110、120及130之間夾置有抑制劑IN。
圖10所示的下部接觸圖案LCP被示出為具有與圖5所示的下部接觸圖案LCP類似的結構，但穿透導電圖案TC及下部接觸圖案LCP可被設置成具有與圖6至圖8中的結構特徵實質上相同或類似的結構特徵。
圖11A至圖20是示出製造三維半導體裝置的方法的實例的圖式。更具體而言，圖11A、圖12A、圖13A及圖14A是沿著圖3所示的線A-A'截取的剖視圖。圖11B、圖12B、圖13B、圖14B、圖17及圖19是沿著圖3所示的線B-B'截取的剖視圖。圖12C及圖14C是沿著圖3所示的線C-C'截取的剖視圖。圖15、圖18及圖20是與圖14B、圖17及圖19的部分P1對應的放大剖視圖。圖16是與圖14B所示的部分P3對應的放大剖視圖。
在下文中，將參照圖11A至圖20來更詳細地闡述製造圖3至圖4C所示的半導體裝置的方法。為使說明簡潔起見，先前闡述的元件可藉由相同的參考編號進行辨識，而對其不再予以贅述。
參照圖11A及圖11B，可設置半導體基板105。半導體基板105可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。舉例而言，半導體基板105可為單晶矽晶圓。
可在半導體基板105上形成第一下部絕緣層LIL1。第一下部絕緣層LIL1可由矽系絕緣材料（例如，氧化矽）及/或半導體材料（例如，Si或SiGe）中的至少一者形成或者包含矽系絕緣材料（例如，氧化矽）及/或半導體材料（例如，Si或SiGe）中的至少一者。
可在第一下部絕緣層LIL1上交替地形成第一犧牲層SAL1及第一主動層ACL1。第一犧牲層SAL1與第一主動層ACL1可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者，並且可由彼此不同的材料形成。舉例而言，第一犧牲層SAL1可由矽鍺（SiGe）形成或者包含矽鍺（SiGe），而第一主動層ACL1可由矽（Si）形成或者包含矽（Si）。第一犧牲層SAL1中的每一者中的鍺（Ge）的濃度可介於10原子%至30原子%的範圍內。
可在第一犧牲層SAL1之中位於最上方的第一犧牲層SAL1上形成分離層DSL。在一些實作方式中，分離層DSL的厚度可大於第一犧牲層SAL1的厚度。分離層DSL可由矽（Si）或矽鍺（SiGe）形成或者包含矽（Si）或矽鍺（SiGe）。在分離層DSL包含矽鍺（SiGe）的情形中，分離層DSL的鍺濃度可高於第一犧牲層SAL1的鍺濃度。舉例而言，分離層DSL的鍺濃度可介於40原子%至90原子%的範圍內。
可在分離層DSL上形成晶種層SDL。晶種層SDL可由與第一主動層ACL1相同的材料形成或者包含與第一主動層ACL1相同的材料。可在晶種層SDL上交替地堆疊第二犧牲層SAL2及第二主動層ACL2。第二犧牲層SAL2中的每一者可由與第一犧牲層SAL1相同的材料形成或者包含與第一犧牲層SAL1相同的材料，且第二主動層ACL2中的每一者可由與第一主動層ACL1相同的材料形成或者包含與第一主動層ACL1相同的材料。分離層DSL可夾置於第一犧牲層SAL1與晶種層SDL之間。
可藉由對堆疊於一起的第一犧牲層SAL1及第二犧牲層SAL2、第一主動層ACL1及第二主動層ACL2以及分離層DSL進行圖案化來形成堆疊圖案STP。堆疊圖案STP的形成可包括：在第二主動層ACL2之中位於最上方的第二主動層ACL2上形成硬遮罩圖案，並且使用硬遮罩圖案作為蝕刻遮罩來對堆疊於半導體基板105上的層SAL1、SAL2、ACL1、ACL2、SDL及DSL進行蝕刻。在形成堆疊圖案STP期間，半導體基板105的上部部分可被圖案化以形成界定單高度胞元SHC的溝渠TR。堆疊圖案STP可為在第二方向D2上延伸的條狀或線狀圖案。
堆疊圖案STP可包括位於第一下部絕緣層LIL1上的下部堆疊圖案STP1、位於下部堆疊圖案STP1上的上部堆疊圖案STP2、以及位於下部堆疊圖案STP1與上部堆疊圖案STP2之間的分離層DSL。下部堆疊圖案STP1可包括交替地堆疊的第一犧牲層SAL1及第一主動層ACL1。上部堆疊圖案STP2可包括晶種層SDL以及交替地堆疊於晶種層SDL上的第二犧牲層SAL2及第二主動層ACL2。可在半導體基板105上形成裝置隔離層ST以對溝渠TR進行填充。
參照圖12A至圖12C，可形成與堆疊圖案STP交叉的多個犧牲圖案PP。犧牲圖案PP中的每一者可被形成為具有在第一方向D1上延伸的線形狀。詳細而言，犧牲圖案PP的形成可包括：在半導體基板105上形成犧牲層，在犧牲層上形成硬遮罩圖案MP，並且使用硬遮罩圖案MP作為蝕刻遮罩來對犧牲層進行圖案化。犧牲層可由非晶矽及/或複晶矽形成或者包含非晶矽及/或複晶矽。
可分別在犧牲圖案PP的相對的側表面上形成一對閘極間隔件GS。詳細而言，可在半導體基板105上共形地形成間隔件層。所述間隔件層可覆蓋犧牲圖案PP及硬遮罩圖案MP。舉例而言，所述間隔件層可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。閘極間隔件GS可藉由各向異性地對所述間隔件層進行蝕刻而形成。
可使用閘極間隔件GS及作為蝕刻遮罩的硬遮罩圖案MP而對堆疊圖案STP實行蝕刻製程。由於進行了蝕刻製程，可在犧牲圖案PP之中相鄰的犧牲圖案PP之間形成凹陷RS。由於存在凹陷RS，堆疊圖案STP可被形成為呈棒形。
可在藉由凹陷RS而暴露出的半導體基板105中形成犧牲接觸圖案PLH。可以接觸插塞的形式形成犧牲接觸圖案PLH。犧牲接觸圖案PLH可在第二方向D2上進行排列。犧牲接觸圖案PLH可由相對於半導體基板105具有蝕刻選擇性的材料（例如，矽鍺（SiGe））形成或者包含相對於半導體基板105具有蝕刻選擇性的材料（例如，矽鍺（SiGe））。犧牲接觸圖案PLH可藉由磊晶生長製程來形成。可將凹陷RS形成為暴露出犧牲接觸圖案PLH。亦即，凹陷RS可與犧牲接觸圖案PLH交疊。
在分離層DSL包含矽鍺（SiGe）的情形中，可利用矽系絕緣材料來代替分離層DSL。舉例而言，可選擇性地移除藉由凹陷RS而被暴露出的分離層DSL以形成空的區，且然後可形成矽系絕緣材料（例如，氮化矽）以填充所述空的區。
參照圖13A及圖13B，可在凹陷RS中形成下部源極汲極圖案LSD。詳細而言，可藉由以下方式來形成下部源極/汲極圖案LSD：使用下部堆疊圖案STP1的藉由凹陷RS而被暴露出的側表面作為晶種層來實行第一SEG製程。可使用藉由凹陷RS而被暴露出的第一主動層ACL1作為晶種層來生長下部源極/汲極圖案LSD。舉例而言，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。
舉例而言，在第一SEG製程期間，可以原位方式將雜質注入至下部源極/汲極圖案LSD中。作為另一實例，在形成下部源極/汲極圖案LSD之後，可將雜質注入至下部源極/汲極圖案LSD中。下部源極/汲極圖案LSD可被摻雜成具有第一導電類型（例如，n型）。
夾置於成對的下部源極/汲極圖案LSD之間的第一主動層ACL1可構成下部通道圖案LCH。亦即，下部通道圖案LCH的第一半導體圖案SP1及第二半導體圖案SP2可由第一主動層ACL1形成。下部通道圖案LCH及下部源極/汲極圖案LSD可構成用作三維裝置的底層的下部主動區LAR。
下部源極/汲極圖案LSD可被形成為對一對下部通道圖案LCH之間的空間進行完全填充。亦即，第一SEG製程可實行足夠的時間，直至下部源極/汲極圖案LSD生長為對成對的下部通道圖案LCH之間的空間進行填充並將成對的下部通道圖案LCH彼此連接為止。
可形成第一層間絕緣層110以覆蓋下部源極汲極圖案LSD。在一些實作方式中，在形成第一層間絕緣層110之前，可額外地形成蝕刻終止層以共形地覆蓋下部源極汲極圖案LSD。在一些實作方式中，可在形成下部源極汲極圖案LSD之前在下部源極汲極圖案LSD下方形成第一層間絕緣層110的一部分，並且可在形成下部源極汲極圖案LSD之後進一步形成第一層間絕緣層110的另一部分。
在凹陷RS中，第一層間絕緣層110可覆蓋上部堆疊圖案STP2的側表面。接下來，可移除第一層間絕緣層110的上部部分以再次在凹陷RS中暴露出上部堆疊圖案STP2的側表面。可在上部堆疊圖案STP2的被暴露出的側表面上形成上部源極汲極圖案USD。詳細而言，可藉由第二SEG製程來形成上部源極汲極圖案USD，在所述第二SEG製程中，由凹陷RS暴露出的上部堆疊圖案STP2的側表面被用作晶種層。可使用由凹陷RS暴露出的第二主動層ACL2作為晶種層來生長上部源極汲極圖案USD。上部源極汲極圖案USD可被摻雜成具有不同於第一導電類型的第二導電類型（例如p型）。
夾置於一對上部源極汲極圖案USD之間的第二主動層ACL2可用作上部通道圖案UCH。亦即，上部通道圖案UCH的第三半導體圖案SP3及第四半導體圖案SP4可由第二主動層ACL2形成。上部通道圖案UCH及上部源極汲極圖案USD可構成作為三維裝置的頂層的上部主動區UAR。第二SEG製程亦可被實行足夠的時間，使得所述一對上部通道圖案UCH之間的空間完全被上部源極汲極圖案USD填充。
可形成第二層間絕緣層120以覆蓋上部源極汲極圖案USD。在一些實作方式中，在形成第二層間絕緣層120之前，可進一步形成蝕刻終止層以共形地覆蓋上部源極汲極圖案USD。
此後，可對第二層間絕緣層120進行平坦化以暴露出犧牲圖案PP的頂表面。對第二層間絕緣層120進行的平坦化可使用回蝕製程或化學機械研磨（chemical mechanical polishing，CMP）製程來實行。在平坦化製程期間，犧牲圖案PP上的所有硬遮罩圖案MP皆可被移除。因此，第二層間絕緣層120的頂表面可與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面。
參照圖14A至圖16，可選擇性地移除被暴露出的犧牲圖案PP。犧牲圖案PP的移除可包括使用能夠選擇性地對複晶矽進行蝕刻的蝕刻溶液的濕法蝕刻製程。由於移除了犧牲圖案PP，第一犧牲層SAL1及第二犧牲層SAL2可被暴露出。
可實行被選擇用來選擇性地對第一犧牲層SAL1及第二犧牲層SAL2進行蝕刻的蝕刻製程，以留下第一半導體圖案SP1至第四半導體圖案SP4及虛設通道圖案DSP並僅移除第一犧牲層SAL1及第二犧牲層SAL2。蝕刻製程可被選擇成對矽鍺具有高蝕刻速率。舉例而言，蝕刻製程可被選擇成對鍺濃度高於10原子%的矽鍺層具有高蝕刻速率。
可在藉由移除犧牲圖案PP以及第一犧牲層SAL1及第二犧牲層SAL2而形成的空的空間中共形地形成閘極絕緣層GI。可在閘極絕緣層GI上形成閘極電極GE。閘極電極GE的形成可包括：在第一半導體圖案SP1至第四半導體圖案SP4之間形成第一內電極PO1至第五內電極PO5，並且在藉由移除犧牲圖案PP而形成的區中形成外電極PO6。在形成閘極電極GE之前或之後，可在藉由移除犧牲圖案PP而形成的所述區中額外地形成切割圖案CT。
可使閘極電極GE凹陷以具有減小的高度。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。可對閘極頂蓋圖案GP實行平坦化製程，使得閘極頂蓋圖案GP的頂表面與第二層間絕緣層120的頂表面共面。可形成第三層間絕緣層130以覆蓋閘極電極GE及第二層間絕緣層120。
可形成穿透層間絕緣層110、120及130的穿透孔TH。可藉由各向異性蝕刻製程而形成穿透孔TH。可實行蝕刻製程直至裝置隔離層ST藉由穿透孔TH被暴露出為止。穿透孔TH的寬度可隨著高度降低而減小。
可形成穿透間隔件TS以覆蓋穿透孔TH的內表面及第三層間絕緣層130。穿透間隔件TS可形成於半導體基板105的整個頂表面上。作為實例，穿透間隔件TS可共形地覆蓋半導體基板105的整個頂表面。穿透間隔件TS可覆蓋裝置隔離層ST的經由穿透孔TH的內底表面而被暴露出的頂表面。
在一些實作方式中，可在第三層間絕緣層130的頂表面上形成輔助沈積層AD以覆蓋穿透間隔件TS（例如，參見圖16）。輔助沈積層AD可不形成於穿透孔TH的內底表面上。穿透間隔件TS可在穿透孔TH的內底表面上具有第一厚度T1（例如，參見圖15）。第三層間絕緣層130上的穿透間隔件TS及輔助沈積層AD的厚度之和可為第二厚度T2（例如，參見圖16）。第二厚度T2可大於第一厚度T1。在一些實作方式中，輔助沈積層AD可藉由物理氣相沈積（physical vapor deposition，PVD）製程而形成。由於PVD製程的階梯覆蓋性質（step coverage property）不良，因此輔助沈積層AD可能不會沈積於穿透孔TH的內底表面上。輔助沈積層AD可由與穿透間隔件TS相同的材料形成或者包含與穿透間隔件TS相同的材料。
參照圖17及圖18，可自穿透孔TH的內底表面移除穿透間隔件TS。因此，裝置隔離層ST的頂表面可藉由穿透孔TH的內底表面被重新開放。可藉由各向異性蝕刻製程對穿透間隔件TS實行移除製程，且因此，穿透間隔件TS可留在穿透孔TH的內側表面上。輔助沈積層AD可保護第三層間絕緣層130上的穿透間隔件TS，且因此即使在蝕刻製程之後，穿透間隔件TS亦可留在第三層間絕緣層130上。
可形成抑制劑IN以覆蓋穿透間隔件TS。抑制劑IN可選擇性地沈積於穿透間隔件TS的表面上。換言之，抑制劑IN可不形成於穿透孔TH的內底表面上。因此，即使在形成抑制劑IN之後，裝置隔離層ST的頂表面仍可藉由穿透孔TH的內底表面而被暴露出。抑制劑IN可形成於穿透孔TH的內側表面及第三層間絕緣層130的頂表面上。
參照圖19及圖20，可在穿透孔TH的內底表面上形成晶種層SL。晶種層SL可選擇性地沈積於裝置隔離層ST的被暴露出的頂表面上。更具體而言，晶種層SL可不在形成晶種層SL的製程中直接形成於抑制劑IN的表面上。抑制劑IN可防止或抑制晶種層SL形成於穿透間隔件TS上，並且晶種層SL可不沈積於穿透孔TH的內側表面及第三層間絕緣層130的頂表面上。晶種層SL可對穿透孔TH的下部部分進行填充並覆蓋裝置隔離層ST的被暴露出的頂表面。儘管晶種層SL未直接形成於抑制劑IN的表面上，但晶種層SL可與抑制劑IN的下部部分接觸，乃因晶種層SL在穿透孔TH的下部部分中形成於裝置隔離層ST上。抑制劑IN的下部部分可包圍晶種層SL。在一些實作方式中，晶種層SL可藉由原子層沈積（atomic layer deposition，ALD）製程而形成。形成晶種層SL的製程可在第一溫度下實行。
接下來，可對抑制劑IN實行移除製程。可藉由退火製程而移除抑制劑IN。所述退火製程可在第二溫度下實行。第二溫度可高於形成晶種層SL的第一溫度。因此，在形成晶種層SL期間（即，在第一溫度下），抑制劑IN可不被移除。
可實行移除製程以移除抑制劑IN的上部部分，並且抑制劑IN的下部部分可留在晶種層SL與穿透間隔件TS之間。抑制劑IN的下部部分可留在晶種層SL的側表面上並且可包圍晶種層SL。由於抑制劑IN的上部部分被移除，因此穿透間隔件TS可暴露於外部。
返回參照圖3至圖8，可形成主層ML以對穿透孔TH的上部部分進行填充。可藉由使用晶種層SL作為晶種的選擇性生長製程來形成主層ML。因此，在穿透孔TH中，主層ML可自晶種層SL朝向穿透孔TH的頂部（即，以自下而上的生長方式）逐漸生長。
在生長製程中，穿透間隔件TS可不被用作晶種。因此，與在穿透孔TH的側表面上實行沈積的共形沈積製程不同，主層ML可被形成為在其中不存在接縫，並且在一些實作方式中，主層ML可由單個晶粒（grain）或幾個晶粒形成。在此種情形中，穿透導電圖案TC可具有減小的電阻，此使得能夠改善三維半導體裝置的電性特性，且此外可減少在後續製程中發生由接縫所導致的故障。
此外，相較於共形沈積製程，自下而上的生長製程可減少處理時間。因此，可提高製造三維半導體裝置的製程中的生產率。
可形成穿透第二層間絕緣層120及第三層間絕緣層130的上部主動接觸件UAC，並且可將上部主動接觸件UAC分別耦合至上部源極汲極圖案USD。可形成穿透第二層間絕緣層120及第三層間絕緣層130的上部閘極接觸件UGC，並且可將上部閘極接觸件UGC耦合至閘極電極GE。上部主動接觸件UAC及上部閘極接觸件UGC可在形成穿透導電圖案TC的製程期間被形成或者藉由與形成穿透導電圖案TC的製程不同的另一製程而形成。穿透間隔件TS可自第三層間絕緣層130的頂表面被移除並且可留在穿透孔TH的內側表面上。
可在第三層間絕緣層130上形成第四層間絕緣層140。可在第四層間絕緣層140中形成包括上部內連線UMI的第一金屬層M1。可形成將第一金屬層M1電性連接至閘極接觸件及上部主動接觸件UAC的上部通孔UVI。可在第一金屬層M1上形成包括額外的金屬層（例如，M2、M3、M4等）的BEOL層。
此後，可將半導體基板105倒置使得半導體基板105的後表面被暴露於外部。可選擇性地移除被暴露出的半導體基板105。因此，犧牲接觸圖案PLH及第一下部絕緣層LIL1可被暴露出。
可在被暴露出的犧牲接觸圖案PLH及被暴露出的第一下部絕緣層LIL1上形成第二下部絕緣層LIL2。舉例而言，第二下部絕緣層LIL2可由矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者形成或者包含矽系絕緣材料（例如，氧化矽、氮氧化矽或氮化矽）中的至少一者。在一些實作方式中，第二下部絕緣層LIL2可由與裝置隔離層ST相同的材料形成或者包含與裝置隔離層ST相同的材料。
第一下部絕緣層LIL1及第二下部絕緣層LIL2可構成基板100。基板100可包括第一表面100a及第二表面100b。可對基板100的第二表面100b實行平坦化製程以暴露出犧牲接觸圖案PLH的頂表面。
可利用下部主動接觸件LAC來代替犧牲接觸圖案PLH。詳細而言，可選擇性地移除犧牲接觸圖案PLH。可對藉由移除犧牲接觸圖案PLH而形成的區進一步實行蝕刻製程以暴露出下部源極/汲極圖案LSD。可將下部主動接觸件LAC形成為耦合至被暴露出的下部源極/汲極圖案LSD。可使用犧牲接觸圖案PLH以自對齊的方式來形成下部主動接觸件LAC。
可形成穿透基板100的下部閘極接觸件LGC並且可將下部閘極接觸件LGC耦合至閘極電極GE。可藉由形成下部閘極接觸件LGC的製程或藉由附加的製程來進一步形成圖5至圖8所示的下部接觸圖案LCP。下部接觸圖案LCP的形成可包括：對基板100的與穿透導電圖案TC垂直地交疊的一部分進行蝕刻，並且利用下部接觸圖案LCP對經蝕刻的區進行填充。此處，圖5至圖8所示的下部接觸圖案LCP可端視所述經蝕刻的區的對齊情況及深度而被形成為各種形狀。
可在基板100的第二表面100b上形成下部層間絕緣層210。可在下部層間絕緣層210中形成背側金屬層BSM。背側金屬層BSM可包括下部內連線LMI。此外，可形成下部通孔LVI以將背側金屬層BSM電性連接至下部主動接觸件LAC及下部閘極接觸件LGC。在一些實作方式中，可將下部通孔LVI形成為將下部主動接觸件LAC連接至下部內連線LMI。可額外地在背側金屬層BSM上形成背側金屬層。在一些實作方式中，背側金屬層可包括電力遞送網路。
圖21至圖25是示出製造三維半導體裝置的方法的另一實例的圖式。更具體而言，圖21及圖24是沿著圖3所示的線B-B'截取的剖視圖。圖22及圖25是與圖21及圖24所示的部分P2對應的放大剖視圖。圖23是與圖21所示的部分P4對應的放大圖。
在下文中，將參照圖21至圖25來更詳細地闡述製造圖9所示的半導體裝置的方法。為使說明簡潔起見，先前闡述的元件可藉由相同的參考編號進行辨識，而對其不再予以贅述。
參照圖21至圖23，與圖14A至圖14C所示的實作方式不同，可在形成穿透孔TH之後形成抑制劑IN，而不形成穿透間隔件TS。在藉由階梯覆蓋性質不良的方法形成抑制劑IN的情形中，抑制劑IN可實質上不形成於穿透孔TH的下部部分中。作為實例，抑制劑IN可形成於穿透孔TH的內側表面及第三層間絕緣層130的頂表面上，但可不形成於穿透孔TH的內底表面上。因此，在形成抑制劑IN之後，裝置隔離層ST的頂表面可藉由穿透孔TH的內底表面被暴露出。
抑制劑IN可在穿透孔TH的內側表面的最底部部分上具有第三厚度T3，並且可在第三層間絕緣層130的頂表面上具有第四厚度T4。由於抑制劑IN的階梯覆蓋性質，第四厚度T4可大於第三厚度T3。
接下來，可在穿透孔TH的內底表面上形成晶種層SL。晶種層SL可選擇性地沈積於裝置隔離層ST的被暴露出的頂表面上。晶種層SL可不沈積於穿透孔TH的內側表面及第三層間絕緣層130的頂表面上。
參照圖24及圖25，可對抑制劑IN實行移除製程。可實行移除製程以移除抑制劑IN的上部部分，並且抑制劑IN的下部部分可留在晶種層SL與穿透間隔件TS之間。
此後，可藉由上述方法來製造圖9所示的三維半導體裝置。
在一些實作方式中，可將穿透導電圖案形成為具有無接縫的結構，並且穿透導電圖案可由單個晶粒或幾個晶粒形成。因此，穿透導電圖案的電阻可降低，且此可改善三維半導體裝置的電性特性。此外，可減少在後續過程中可因接縫而發生的故障。
此外，穿透導電圖案可藉由自下而上的生長製程來形成，此使得能夠相較於共形沈積製程減少處理時間。因此，可提高製造三維半導體裝置的製程中的生產率。
儘管本說明書包含諸多具體的實作細節，但所述實作細節不應被解釋為對可請求保護的範圍的限制，而是應被解釋為對可為特定發明的特定實作方式所特有的特徵的說明。在本說明書中在單獨實作方式的上下文中闡述的某些特徵亦可在單個實作方式中組合實作。相反，在單個實作方式的上下文中闡述的各種特徵亦可在多個實作方式中單獨地實作或者以任何合適的子組合實作。此外，儘管各特徵可能在上文中被闡述為以某些組合方式起作用並且甚至最初被如此請求保護，但來自所請求保護的組合的一或多個特徵在某些情況下可自所述組合中刪除，並且所請求保護的組合可有關於子組合或子組合的變體。
儘管已具體示出並闡述了在本文中所述的概念的實例性實作方式，但此項技術中具有通常知識者應理解，在不背離所附申請專利範圍的精神及範圍的條件下，可在形式及細節上作出各種改變。
100:基板 100a:第一表面 100b:第二表面 105:半導體基板 110:層間絕緣層/第一層間絕緣層 120:層間絕緣層/第二層間絕緣層 130:層間絕緣層/第三層間絕緣層 140:第四層間絕緣層 210:下部層間絕緣層 A-A'、B-B'、C-C':線 ACL1:層/第一主動層 ACL2:層/第二主動層 AD:輔助沈積層 AR1:第一主動區 AR2:第二主動區 AW1、W1:第一寬度 AW2、W2:第二寬度 BSM:背側金屬層 CT:切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DSL:層/分離層 DSP:虛設通道圖案 GE:閘極電極 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 HE1:第一高度 HE2:第二高度 IN:抑制劑 Ina、MLa、SLa:底表面 INb、SLb:頂表面 INc1:外側表面 INc2:內側表面 LAC:下部主動接觸件 LAR:下部主動區 LCH:下部通道圖案 LCP:下部接觸圖案 LGC:下部閘極接觸件 LGE:下部閘極電極 LIL1:第一下部絕緣層 LIL2:第二下部絕緣層 LMI:下部內連線 LSD:下部源極/汲極圖案/下部源極汲極圖案 LV1:第一水準 LVI:下部通孔 M1:第一金屬層 ML:主層 MLc、SLc:側表面 MP:硬遮罩圖案 P1、P2、P3、P4:部分 PLH:犧牲接觸圖案 PO1:第一內電極 PO2:第二內電極 PO3:第三內電極 PO4:第四內電極 PO5:第五內電極 PO6:外電極 POR1:第一電源線 POR2:第二電源線 PP:犧牲圖案 RS:凹陷 SAL1:層/第一犧牲層 SAL2:層/第二犧牲層 SDL:層/晶種層 SHC、SHC':單高度胞元 SL:晶種層 SP1:半導體圖案/第一半導體圖案 SP2:半導體圖案/第二半導體圖案 SP3:半導體圖案/第三半導體圖案 SP4:半導體圖案/第四半導體圖案 ST:裝置隔離層 STP:堆疊圖案 STP1:下部堆疊圖案 STP2:上部堆疊圖案 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 TC:穿透導電圖案 TH:穿透孔 TR:溝渠 TS:穿透間隔件 UAC:上部主動接觸件 UAR:上部主動區 UCH:上部通道圖案 UGC:上部閘極接觸件 UGE:上部閘極電極 UMI:上部內連線 USD:上部源極/汲極圖案/上部源極汲極圖案 UVI:上部通孔
圖1是示出半導體裝置的實例的邏輯胞元的概念圖。 圖2是示出半導體裝置的另一實例的邏輯胞元的概念圖。 圖3是示出三維半導體裝置的實例的平面圖。 圖4A至圖4C是分別沿著圖3所示的線A-A'、B-B'及C-C'截取的實例性剖視圖。 圖5至圖8是與圖4B所示的部分P1對應的實例性放大圖。 圖9是沿著圖3所示的線B-B'截取的實例性剖視圖。 圖10是與圖9所示的部分P2對應的實例性放大圖。 圖11A至圖20是示出製造三維半導體裝置的方法的實例的圖式。 圖21至圖25是示出製造三維半導體裝置的方法的另一實例的圖式。
110:層間絕緣層/第一層間絕緣層
120:層間絕緣層/第二層間絕緣層
130:層間絕緣層/第三層間絕緣層
140:第四層間絕緣層
210:下部層間絕緣層
B-B':線
BSM:背側金屬層
D1:第一方向
D2:第二方向
D3:第三方向
IN:抑制劑
LAC:下部主動接觸件
LAR:下部主動區
LMI:下部內連線
LSD:下部源極/汲極圖案/下部源極汲極圖案
LVI:下部通孔
M1:第一金屬層
ML:主層
P1:部分
SHC:單高度胞元
SL:晶種層
ST:裝置隔離層
TC:穿透導電圖案
TH:穿透孔
TS:穿透間隔件
UAC:上部主動接觸件
UAR:上部主動區
UMI:上部內連線
USD:上部源極/汲極圖案/上部源極汲極圖案
UVI:上部通孔

Claims (20)

  1. 一種三維半導體裝置，包括： 背側金屬層； 下部主動區，位於所述背側金屬層上，所述下部主動區包括下部通道圖案及與所述下部通道圖案連接的下部源極汲極圖案； 上部主動區，位於所述下部主動區上，所述上部主動區包括上部通道圖案及與所述上部通道圖案連接的上部源極汲極圖案； 層間絕緣層，包圍所述下部源極汲極圖案及所述上部源極汲極圖案； 穿透導電圖案，在垂直方向上延伸穿過所述層間絕緣層；以及 抑制劑，覆蓋所述穿透導電圖案的下部部分的側表面，其中所述抑制劑包含碳原子。
  2. 如請求項1所述的三維半導體裝置，其中所述抑制劑的底表面與所述穿透導電圖案的底表面共面。
  3. 如請求項1所述的三維半導體裝置，包括位於所述背側金屬層與所述穿透導電圖案之間的裝置隔離層， 其中所述穿透導電圖案與所述裝置隔離層接觸。
  4. 如請求項1所述的三維半導體裝置，包括位於所述背側金屬層與所述穿透導電圖案之間的下部接觸圖案， 其中所述穿透導電圖案與所述下部接觸圖案接觸。
  5. 如請求項1所述的三維半導體裝置，包括在所述穿透導電圖案與所述層間絕緣層之間延伸的穿透間隔件。
  6. 如請求項5所述的三維半導體裝置，其中所述穿透間隔件將所述穿透導電圖案與所述層間絕緣層分開。
  7. 如請求項5所述的三維半導體裝置，其中所述抑制劑設置於所述穿透導電圖案的所述下部部分與所述穿透間隔件之間。
  8. 如請求項1所述的三維半導體裝置，其中所述穿透導電圖案包含Mo、Ru、Cu、Al或W中的至少一者。
  9. 如請求項1所述的三維半導體裝置，其中所述穿透導電圖案的側表面與所述層間絕緣層接觸。
  10. 如請求項1所述的三維半導體裝置，其中所述抑制劑的側表面與所述層間絕緣層接觸。
  11. 一種三維半導體裝置，包括： 背側金屬層； 下部主動區，位於所述背側金屬層上，所述下部主動區包括下部通道圖案及與所述下部通道圖案連接的下部源極汲極圖案； 上部主動區，位於所述下部主動區上，所述上部主動區包括上部通道圖案及與所述上部通道圖案連接的上部源極汲極圖案； 層間絕緣層，包圍所述下部源極汲極圖案及所述上部源極汲極圖案；以及 穿透導電圖案，在垂直方向上延伸穿過所述層間絕緣層， 其中所述穿透導電圖案包括晶種層及主層，所述主層位於所述晶種層上，且 其中所述主層的底表面的寬度大於所述晶種層的頂表面的寬度。
  12. 如請求項11所述的三維半導體裝置，其中所述晶種層與所述主層包含不同的金屬性材料。
  13. 如請求項11所述的三維半導體裝置，其中所述晶種層與所述主層包含相同的金屬性材料。
  14. 如請求項11所述的三維半導體裝置，包括位於所述背側金屬層與所述穿透導電圖案之間的裝置隔離層， 其中所述晶種層與所述裝置隔離層接觸。
  15. 如請求項11所述的三維半導體裝置，包括位於所述穿透導電圖案的側表面上的穿透間隔件， 其中所述穿透間隔件與所述晶種層的側表面間隔開且與所述主層的側表面接觸。
  16. 如請求項11所述的三維半導體裝置，包括覆蓋所述晶種層的側表面的抑制劑， 其中所述抑制劑的側表面與所述主層的側表面對齊。
  17. 一種三維半導體裝置，包括： 金屬層； 層間絕緣層，位於所述金屬層上； 穿透導電圖案，在垂直方向上延伸穿過所述層間絕緣層，所述穿透導電圖案包括晶種層及主層，所述主層位於所述晶種層上；以及 抑制劑，覆蓋所述晶種層的側表面， 其中所述穿透導電圖案與所述金屬層電性連接，且 其中所述抑制劑的側表面與所述主層的側表面對齊。
  18. 如請求項17所述的三維半導體裝置，其中所述抑制劑包含碳原子。
  19. 如請求項17所述的三維半導體裝置，其中所述主層的底表面的寬度大於所述晶種層的頂表面的寬度。
  20. 如請求項17所述的三維半導體裝置，包括位於所述金屬層與所述穿透導電圖案之間的裝置隔離層， 其中所述晶種層與所述裝置隔離層接觸。
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