TW202512200A - 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與記憶裝置 - Google Patents

Abstract

本發明揭露了一種存取一快閃記憶體模組的方法，其包含有：使用一第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取一第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊；選擇一第二邏輯資料頁；使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊；根據該第一讀出資訊、該第二讀出資訊該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。

Description

存取快閃記憶體模組的方法及相關的快閃記憶體控制器與記憶裝置

本發明係有關於快閃記憶體控制器。

快閃記憶體可透過電子式的抹除(erase)與寫入/程式化(program)以進行資料儲存，並且廣泛地應用於記憶卡(memory card)、固態硬碟(solid-state drive)與可攜式多媒體播放器等等。由於快閃記憶體係為非揮發性(non-volatile)記憶體，因此，不需要額外電力來維持快閃記憶體所儲存的資訊，此外，快閃記憶體可提供快速的資料讀取與較佳的抗震能力，而這些特性也說明了快閃記憶體為何會如此普及的原因。

快閃記憶體可區分為NOR型快閃記憶體與NAND型快閃記憶體。對於NAND型快閃記憶體來說，其具有較短的抹除及寫入時間且每一記憶單元需要較少的晶片面積，因而相較於NOR型快閃記憶體，NAND型快閃記憶體會允許較高的儲存密度以及較低之每一儲存位元的成本。一般來說，快閃記憶體係以記憶單元陣列的方式來儲存資料，而記憶單元是由一浮動閘極電晶體(floating-gate transistor)來加以實作，且每一記憶單元可透過適當地控制浮動閘極電晶體之浮動閘極上的電荷個數來設定導通該浮動閘極電晶體所實作之該記憶單元的所需臨界電壓，進而儲存單一個位元的資訊或者一個位元以上的資訊，如此一來，當一或多個預定閘極控制電壓施加於浮動閘極電晶體的控制閘極之上，則浮動閘極電晶體的導通狀態便會指示出浮動閘極電晶體中所儲存的一或多個二進位數字(binary digit)。

然而，由於某些因素，記憶單元中原本儲存的電荷的個數可能會受到影響/擾亂，舉例來說，快閃記憶體中所存在的干擾可能來自於寫入干擾(write/program disturbance)、讀取干擾(read disturbance)及/或保持干擾(retention disturbance)。以具有各自儲存一個位元以上的資訊之記憶單元的NAND型快閃記憶體為例，一個實體記憶體分頁(physical page)會包含多個邏輯資料頁(logical page)，且每一邏輯資料頁係採用一或多個閘極控制電壓來進行讀取。舉例來說，對於一個用以儲存4個位元之資訊的記憶單元來說，該記憶單元會具有分別對應不同電荷個數(亦即不同臨界電壓)之16種狀態(亦即電荷位準)的其中之一，然而，由於寫入/抹除次數(program/erase count, P/E count)及/或資料保留時間(retention time)的緣故，記憶單元中的記憶單元的臨界電壓分佈(threshold voltage distribution)便會有所改變，因此，使用原本的閘極控制電壓設定(亦即臨界電壓設定)來讀取記憶單元中所儲存的資訊可能會因為改變後的臨界變壓分佈而無法正確地獲得所儲存的資訊。

此外，美國專利申請案US 8,760,929提出了一種臨界電壓追蹤方法以調整閘極控制電壓設定，然而，此方法並無法有效率地用於儲存4個位元之資訊的記憶單元。

因此，本發明的目的之一在於提供一種快閃記憶體控制器及相關的控制方法，其可以有效率地根據快閃記憶體的讀出資訊來調整閘極控制電壓設定(臨界電壓設定)，以解決上述問題。

在本發明的一個實施例中，揭露了一種存取一快閃記憶體模組的方法，其包含有：使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊；對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊；選擇該實體資料頁的一第二邏輯資料頁；使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊；根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。

在本發明的一個實施例中，揭露了一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，且該快閃記憶體控制器包含有：一唯讀記憶體，用來儲存一程式碼；一緩衝記憶體；以及一微處理器，用來執行該程式碼以控制對該快閃記憶體模組之存取；其中該微處理器用以執行以下操作：使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊；對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊；選擇該實體資料頁的一第二邏輯資料頁；使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊；根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。

在本發明的一個實施例中，揭露了一種記憶裝置，其包含有一快閃記憶體模組以及一快閃記憶體控制器。該快閃記憶體控制器執行以下操作：使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊；對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊；選擇該實體資料頁的一第二邏輯資料頁；使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊；根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。

第1圖為依據本發明一實施例之一種記憶裝置100的示意圖。記憶裝置100包含有一快閃記憶體(Flash Memory)模組120以及一快閃記憶體控制器110，且快閃記憶體控制器110用來存取快閃記憶體模組120。依據本實施例，快閃記憶體控制器110包含一微處理器112、一唯讀記憶體(Read Only Memory, ROM)112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取(Access)。控制邏輯114包含了一編碼器132、一解碼器134、一控制單元136、一計數單元138以及一比較單元139，其中編碼器132用來對寫入到快閃記憶體模組120中的資料進行編碼以產生對應的校驗碼(或稱，錯誤更正碼(Error Correction Code)，ECC)，解碼器134用來將從快閃記憶體模組120所讀出的資料進行解碼。此外，控制單元136、計數單元138以及比較單元139係由電路元件來實作，其具體操作在後續的實施例再進行說明。

於典型狀況下，快閃記憶體模組120包含了多個快閃記憶體晶片，而每一個快閃記憶體晶片包含區塊(Block)，而快閃記憶體控制器110對快閃記憶體模組120進行複製、抹除、合併資料等運作係以區塊為單位來進行複製、抹除、合併資料。另外，一區塊可記錄特定數量的資料頁(Page)，其中快閃記憶體控制器110對快閃記憶體模組120進行寫入資料之運作係以資料頁為單位來進行寫入。換句話說，區塊是快閃記憶體模組120中一個最小的抹除單位，而資料頁是快閃記憶體模組120中一個最小的寫入單位。

實作上，透過微處理器112執行程式碼112C之快閃記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體模組120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)130溝通。

在一實施例中，記憶裝置100可以是可攜式記憶裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡)，且主裝置130為一可與記憶裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦…等等。而在另一實施例中，記憶裝置100可以是固態硬碟或符合通用快閃記憶體儲存(Universal Flash Storage，UFS)或嵌入式多媒體記憶卡(Embedded Multi Media Card，EMMC)規格之嵌入式儲存裝置，以設置在一電子裝置中，例如設置在手機、手錶、攜帶型醫療檢測裝置(例如，醫療手環)、筆記型電腦、桌上型電腦之中，而此時主裝置130可以是該電子裝置的一處理器。

在本實施例中，快閃記憶體模組120係一立體NAND型快閃記憶體(3D NAND-type flash)模組，其中每一個區塊係由多個字元線(word line)、多個位元線(bit line)以及多個記憶單元(memory cell)所構成。由於立體NAND型快閃記憶體架構係為本領域具有通常知識者所熟知，故在說明書中不多做說明。

第2圖為快閃記憶體模組120所包含之一區塊200的示意圖，其中區塊200包含多個實體資料頁P_0、P_1、P_2、…、 P_N，且實體資料頁P_0 ~ P_N中的每一實體資料頁包含有多個記憶單元(例如浮動閘極電晶體)103。舉例來說，對於要被讀取之一目標實體資料頁P_0來說，其包含有記憶單元M_0 ~ M_K。為了讀取目標實體資料頁P_0之記憶單元M_0 ~ M_K中所儲存的資料，閘極控制電壓VG_0 ~ VG_N便應該要適當地設定，以自記憶單元M_0 ~ M_K中分別讀取多個位元值B0 ~ BK。假若每一記憶單元103是用以儲存N個位元，亦即目標實體資料頁P_0包含N個邏輯資料頁，則快閃記憶體102會將閘極控制電壓VG_0設定為(2 ^N-1)個電壓準位，以便辨識出目標實體資料頁P_0中每一記憶單元103的N個位元。

第3圖為依據本發明一實施例之每一記憶單元103用以儲存4個位元的示意圖。如第3圖所示，每一記憶單元可具有十六個狀態，且每一狀態代表四個位元(分別命名為頂端位元(top bit)、上方位元(upper bit)、中間位元(middle bit)以及下方位元(lower bit))的不同組合。在第3圖所示之實施例中，當該記憶單元被編程為具有狀態S0，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 1, 1, 1)；當該記憶單元被編程為具有狀態S1，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 1, 1, 0)；當該記憶單元被編程為具有狀態S2，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 0, 1, 0)；當該記憶單元被編程為具有狀態S3，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 0, 0, 0)；當該記憶單元被編程為具有狀態S4，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 0, 0, 1)；當該記憶單元被編程為具有狀態S5，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 0, 0, 1)；當該記憶單元被編程為具有狀態S6，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 0, 0, 0)；當該記憶單元被編程為具有狀態S7，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 0, 1, 0)；當該記憶單元被編程為具有狀態S8，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 1, 1, 0)；當該記憶單元被編程為具有狀態S9，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 1, 0, 0)；當該記憶單元被編程為具有狀態S10，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 1, 0, 0)；當該記憶單元被編程為具有狀態S11，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 1, 0, 1)；當該記憶單元被編程為具有狀態S12，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 1, 0, 1)；當該記憶單元被編程為具有狀態S13，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 1, 1, 1)；當該記憶單元被編程為具有狀態S14，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(0, 0, 1, 1)；以及當該記憶單元被編程為具有狀態S15，儲存於該記憶單元的頂端位元、上方位元、中間位元以及下方位元為(1, 0, 1, 1)。

在相關技術中，以資料頁P_0為例來進行說明，當該頂端位元需被快閃記憶體控制器110讀取時，快閃記憶體控制器110能控制快閃記憶體模組120施加具有四個臨界電壓VT5、VT10、VT12及VT15的閘極控制電壓VG_0來讀取該記憶單元。若該記憶單元在被施加臨界電壓VT5時是導通的，該頂端位元被判定為「1」；若該記憶單元在被施加臨界電壓VT5時是不導通的且該記憶單元在被施加臨界電壓VT10時是導通的，該頂端位元被判定為「0」；若該記憶單元在被施加臨界電壓VT10時是不導通的且該記憶單元在被施加臨界電壓VT12時是導通的，該頂端位元被判定為「1」；若該記憶單元在被施加臨界電壓VT12時是不導通的且該記憶單元在被施加臨界電壓VT15時是導通的，該頂端位元被判定為「0」；以及若該記憶單元在被施加臨界電壓VT15時是不導通的，該頂端位元被判定為「1」。當該上方位元需被快閃記憶體控制器110讀取時，快閃記憶體控制器110能控制快閃記憶體模組120施加具有三個臨界電壓VT2、VT8及VT14的閘極控制電壓VG_0來讀取該記憶單元。若該記憶單元在被施加臨界電壓VT2時是導通的，該上方位元被判定為「1」；若該記憶單元在被施加臨界電壓VT2時是不導通的且該記憶單元在被施加臨界電壓VT8時是導通的，該上方位元被判定為「0」；若該記憶單元在被施加臨界電壓VT8時是不導通的且該記憶單元在被施加臨界電壓VT14時是導通的，該上方位元被判定為「1」；若該記憶單元在被施加臨界電壓VT14時是不導通的，該上方位元被判定為「0」。當該中間位元需被快閃記憶體控制器110讀取時，快閃記憶體控制器110能控制快閃記憶體模組120施加具有四個臨界電壓VT3、VT7、VT9及VT13的閘極控制電壓VG_0來讀取該記憶單元。若該記憶單元在被施加臨界電壓VT3時是導通的，該中間位元被判定為「1」；若該記憶單元在被施加臨界電壓VT3時是不導通的且該記憶單元在被施加臨界電壓VT7時是導通的，該中間位元被判定為「0」；若該記憶單元在被施加臨界電壓VT7時是不導通的且該記憶單元在被施加臨界電壓VT9時是導通的，該中間位元被判定為「1」；若該記憶單元在被施加臨界電壓VT9時是不導通的且該記憶單元在被施加臨界電壓VT13時是導通的，該中間位元被判定為「0」；以及若該記憶單元在被施加臨界電壓VT13時是不導通的，該中間位元被判定為「1」。當該下方位元需被快閃記憶體控制器110讀取時，快閃記憶體控制器110能控制快閃記憶體模組120施加具有四個臨界電壓VT1、VT4、VT6及VT11的閘極控制電壓VG_0來讀取該記憶單元。若該記憶單元在被施加臨界電壓VT1時是導通的，該下方位元被判定為「1」；若該記憶單元在被施加臨界電壓VT1時是不導通的且該記憶單元在被施加臨界電壓VT4時是導通的，該下方位元被判定為「0」；若該記憶單元在被施加臨界電壓VT4時是不導通的且該記憶單元在被施加臨界電壓VT6時是導通的，該下方位元被判定為「1」；若該記憶單元在被施加臨界電壓VT6時是不導通的且該記憶單元在被施加臨界電壓VT11時是導通的，該下方位元被判定為「0」；以及若該記憶單元在被施加臨界電壓VT11時是不導通的，該下方位元被判定為「1」。

需注意的是，第3圖所示之格雷碼(gray code)只是為了說明之目的，並非對本發明之限制。任意合適的格雷碼都能用於記憶裝置100中，且用於判定頂端位元、上方位元、中間位元以及下方位元的臨界電壓可據以改變。

然而，快閃記憶體模組120會因為某些因素，例如寫入/讀取次數及/或資料保留時間的增加，而使得第3圖所示之每一個狀態的分佈出現偏移或是變寬的現象，因而導致用來讀取記憶單元之臨界電壓不再是最適合的臨界電壓。以第4圖為例來進行說明，因為快閃記憶體模組120之寫入/讀取次數及/或資料保留時間的影響，狀態S0及狀態S1變寬且往左側偏移，而此時最佳的臨界電壓應該是對應到狀態S0及狀態S1之分佈的交會處，亦即圖示的VT1’；此時，若是使用原本的臨界電壓VT1來讀取記憶單元便會使得所讀出的資料具有較高的錯誤，而有可能造成解碼器134在處理上的問題。類似地，因為快閃記憶體模組120之寫入/讀取次數及/或資料保留時間的影響，狀態S10及狀態S11變寬且往右側偏移，而此時最佳的臨界電壓應該是對應到狀態S10及狀態S11之分佈的交會處，亦即圖示的VT11’；此時，若是使用原本的臨界電壓VT11來讀取記憶單元便會使得所讀出的資料具有較高的錯誤，而有可能造成解碼器134在處理上的問題。因此，為了解決上述記憶單元之狀態分佈偏移及/或變寬的問題，本發明提出了一種控制方法，其可以有效率地決定出臨界電壓的調整方向，特別是可以用於所需要讀取的位元需要使用到四個臨界電壓的情形，例如第3圖所示之需要使用四個臨界電壓VT1、VT4、VT6及VT11來讀取記憶單元以決定出下方位元的位元值。

第5圖為根據本發明一實施例之存取快閃記憶體模組120的方法的流程圖。於步驟500，流程開始。於步驟502，快閃記憶體控制器110中的微處理器112接收一讀取指令，例如來自主裝置130的讀取指令，以開始讀取一實體資料頁中的一第一邏輯資料頁。為了方便以下說明，實體資料頁係以第2圖所示之實體資料頁P_0為例，且實體資料頁P_0中的每一個記憶單元可以儲存4個位元，亦即，實體資料頁P_0包含了四個邏輯資料頁，且四個邏輯資料頁分別用來儲存第3圖所示的頂端位元、上方位元、中間位元及下方位元；此外，在以下的說明書中，第一邏輯資料頁係為用來儲存下方位元的邏輯資料頁。

於步驟504，微處理器112透過控制邏輯114傳送一讀取請求至快閃記憶體模組120以要求讀取第一邏輯資料頁。在接收到該讀取請求之後，快閃記憶體模組120使用一第一組臨界電壓來讀取第一邏輯資料頁的一區段，以取得一讀出資訊後供快閃記憶控制器110的解碼器134進行解碼操作。在本實施例中，由於第一邏輯資料頁為第3圖中用來儲存下方位元的邏輯資料頁，故用來讀取第一邏輯資料頁的第一組臨界電壓包含了第3圖所示的臨界電壓VT1、VT4、VT6、VT11。此外，所讀取之第一邏輯資料頁中的該區段可以是一個編解碼單元，其大小可以是4千位元組(kilo-byte，KB)或是其他適合的大小，而解碼器134對該個區段的解碼過程可以包含一硬解碼及/或一軟解碼，其中硬解碼可以是BCH碼(Bose-Chaudhuri-Hocquenghem code)或是低密度奇偶檢查碼(low-density parity-check code，LDPC)的解碼方法，而軟解碼可以是LDPC的解碼方法。由於解碼器134的解碼操作為本領域具有通常知識者所熟知，故解碼操作的細節在此不贅述。

於步驟506，解碼器134判斷第一邏輯資料頁的該區段的讀出資訊是否解碼成功，若是，流程進入步驟518以結束第一邏輯資料頁的該區段的讀取操作；若否，流程進入步驟508。

於步驟508，快閃記憶體控制器110取得第一邏輯資料頁之該區段的一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊，其中第一讀出資訊、第二讀出資訊以及第三讀出資訊係為快閃記憶體模組120分別使用第一組臨界電壓、正向調整後第一組臨界電壓以及負向調整後第一組臨界電壓來對第一邏輯資料頁之該區段進行讀取所得到。以第6圖為例來進行說明，快閃記憶體控制器110的控制單元136可以先傳送一第一讀取請求至快閃記憶體模組120以使用第一組臨界電壓，亦即臨界電壓VT1、VT4、VT6、VT11來讀取第一邏輯資料頁以取得第一讀出資訊。接著，快閃記憶體控制器110的控制單元136可以傳送一第二讀取請求至快閃記憶體模組120，以使用正向調整後第一組臨界電壓，亦即臨界電壓(VT1+Δ)、(VT4+Δ)、(VT6+Δ)、(VT11+Δ)來讀取第一邏輯資料頁以取得第二讀出資訊，其中“Δ”可以是任意適合的調整值(電壓值)。最後，快閃記憶體控制器110的控制單元136可以傳送一第三讀取請求至快閃記憶體模組120，以使用負向調整後第一組臨界電壓，亦即臨界電壓(VT1-Δ)、(VT4-Δ)、(VT6-Δ)、(VT11-Δ)來讀取第一邏輯資料頁以取得第三讀出資訊。在本實施例中，第一讀出資訊、第二讀出資訊及第三讀出資訊係暫存於控制邏輯114中的一緩衝區域中。

在本實施例中，假設第一邏輯資料頁的該區段的大小為4KB(亦即，32768位元)，則第一讀出資訊、第二讀出資訊及第三讀出資訊中的每一者也會包含32768個位元。

於步驟510，快閃記憶體控制器110選擇實體資料頁P_0中的一第二邏輯資料頁。在本實施例中，第二邏輯資料頁係根據用來讀取第一邏輯資料頁之第一組臨界電壓來決定的。具體來說，第一組臨界電壓中的每一個臨界電壓所相鄰的兩個狀態在第二邏輯資料頁是對應到相同的位元值，且第一組臨界電壓的四個臨界電壓在第二邏輯資料頁所是對應到之四個位元值包含了兩個“1”以及兩個“0”。此外，第一組臨界電壓中所包含之四個臨界電壓所相鄰的兩個狀態在第一邏輯資料頁包含了(1, 0)、(0, 1)、(1, 0)、(0, 1)，而其中的兩組狀態(1, 0)分別對應到第二邏輯資料頁的位元值“1”、“0”，且另外兩組狀態(0, 1)也分別對應到第二邏輯資料頁的位元值“1”、“0”。以第3圖為例來進行說明，第二邏輯資料頁可以是第3圖中用來儲存上方位元的邏輯資料頁，其中第一組臨界電壓中的臨界電壓VT1所相鄰的兩個狀態S0、S1在第二邏輯資料頁是對應到相同的位元值“1”，第一組臨界電壓中的臨界電壓VT4所相鄰的兩個狀態S3、S4在第二邏輯資料頁是對應到相同的位元值“0”，第一組臨界電壓中的臨界電壓VT6所相鄰的兩個狀態S5、S6在第二邏輯資料頁是對應到相同的位元值“0”，且第一組臨界電壓中的臨界電壓VT11所相鄰的兩個狀態S10、S11在第二邏輯資料頁是對應到相同的位元值“1”。

於步驟512，微處理器112的控制單元136傳送一讀取請求至快閃記憶體模組120以要求讀取第二邏輯資料頁。在接收到該讀取請求之後，快閃記憶體模組120使用一第二組臨界電壓來讀取第二邏輯資料頁的該區段，以取得一第四讀出資訊，其中第四讀出資訊可以是未經解碼的資料，或是已經透過解碼器134進行解碼操作的一解碼後資料。在本實施例中，由於第二邏輯資料頁為第3圖中用來儲存上方位元的邏輯資料頁，故用來讀取第二邏輯資料頁的第二組臨界電壓包含了第3圖所示的臨界電壓VT2、VT8、VT14。此外，所讀取之第二邏輯資料頁中的該區段與步驟504、508中所讀取之第二邏輯資料頁中的該區段對應至相同的記憶單元。

在本實施例中，第二邏輯資料頁之該區段的第四讀出資訊與上述的第一讀出資訊、第二讀出資訊及第三讀出資訊具有相同的大小，亦即，假設第一邏輯資料頁的該區段的大小為32768位元，則第二邏輯資料頁之該區段的第四讀出資訊、第一邏輯資料頁的第一讀出資訊、第二讀出資訊及第三讀出資訊中的每一者也會包含32768個位元。

此外，在本流程中係假設第二邏輯資料頁的該區段可以被成功解碼，而若是第二邏輯資料頁的該區段無法被成功解碼，則可以透過其他適合的解碼方式，例如獨立磁碟冗餘陣列(redundant array of independent disks，RAID)解碼方式，來進行解碼。

於步驟514，控制邏輯114根據第二邏輯資料頁之該區段的第四讀出資訊、第一邏輯資料頁的第一讀出資訊、第二讀出資訊及第三讀出資訊以決定出第一組臨界電壓中四個臨界電壓的調整方向，以決定出一調整後第一組臨界電壓。具體來說，參考第7圖，其中第二邏輯資料頁之第四讀出資訊、第一邏輯資料頁的第一讀出資訊、第二讀出資訊及第三讀出資訊係在不同的時間點透過讀取第2所示之實體資料頁P_0的記憶單元M_0 ~ M_A所產生的，其中在本實施例中“A”可以是“32767”。詳細說明，首先，比較單元139在第二邏輯資料頁之第四讀出資訊等於一第一邏輯值(例如“1”)的情形下比較第一邏輯資料頁的第一讀出資訊與第二讀出資訊，而計數單元138再計算出第二讀出資訊相對於第一讀出資訊出現第一種位元反轉(bit flipping)與第二種位元反轉的個數。在本實施例中，第一種位元反轉可以是由“1”轉變為“0”，亦即同一個記憶單元所讀出的位元值在第一讀出資訊中是“1”，但是在第二讀出資訊中是“0”；而第二種位元反轉可以是由“0”轉變為“1”，亦即同一個記憶單元所讀出的位元值在第一讀出資訊中是“0”，但是在第二讀出資訊中是“1”。接著，比較單元139在第二邏輯資料頁之第四讀出資訊等於一第二邏輯值(例如“0”)的情形下比較第一邏輯資料頁的第一讀出資訊與第二讀出資訊，而計數單元138再計算出第二讀出資訊相對於第一讀出資訊出現第一種位元反轉與第二種位元反轉的個數。

接著，比較單元139在第二邏輯資料頁之第四讀出資訊等於第一邏輯值(例如“1”)的情形下比較第一邏輯資料頁的第一讀出資訊與第三讀出資訊，而計數單元138再計算出第三讀出資訊相對於第一讀出資訊出現第一種位元反轉與第二種位元反轉的個數。在本實施例中，第一種位元反轉可以是由“1”轉變為“0”，亦即同一個記憶單元所讀出的位元值在第一讀出資訊中是“1”，但是在第三讀出資訊中是“0”；而第二種位元反轉可以是由“0”轉變為“1”，亦即同一個記憶單元所讀出的位元值在第一讀出資訊中是“0”，但是在第三讀出資訊中是“1”。最後，比較單元139在第二邏輯資料頁之第四讀出資訊等於第二邏輯值(例如“0”)的情形下比較第一邏輯資料頁的第一讀出資訊與第三讀出資訊，而計數單元138再計算出第三讀出資訊相對於第一讀出資訊出現第一種位元反轉與第二種位元反轉的個數。

自本實施例中，透過以上所計算之在第二邏輯資料頁之第四讀出資訊分別等於“1”與“0”的情形下所計算出之第二讀出資訊相對於第一讀出資訊出現第一種位元反轉與第二種位元反轉的個數、以及第三讀出資訊相對於第一讀出資訊出現第一種位元反轉與第二種位元反轉的個數，可以得到八個計數值，且這八個計數值係可分別用來正確地決定出第一組臨界電壓中四個臨界電壓VT1、VT4、VT6、VT11的調整方向。

舉例來說，假設當在第二邏輯資料頁之第四讀出資訊分別等於“1”的情形下所計算出之第二讀出資訊相對於第一讀出資訊出現第二種位元反轉(“0”變為“1”)的個數為N1，且第三讀出資訊相對於第一讀出資訊出現第一種位元反轉(“1”變為“0”)的個數為N2，則若是N1大於N2，代表使用臨界電壓(VT1+Δ)來讀取第一邏輯資料頁後新增之“1”的個數會大於使用臨界電壓(VT1-Δ)來讀取第一邏輯資料頁後新增之“0”的個數，因此，狀態S0及狀態S1之分佈的交會處應該是位於臨界電壓VT1的左側，亦即臨界電壓VT1應該要降低以得到較佳的調整後臨界電壓VT1’。類似地，若是N1小於N2，代表使用臨界電壓(VT1+Δ)來讀取第一邏輯資料頁後新增之“1”的個數會小於使用臨界電壓(VT1-Δ)來讀取第一邏輯資料頁後新增之“0”的個數，因此，狀態S0及狀態S1之分佈的交會處應該是位於臨界電壓VT1的右側，亦即臨界電壓VT1應該要提升以得到較佳的調整後臨界電壓VT1’。

假設當在第二邏輯資料頁之第四讀出資訊分別等於“1”的情形下所計算出之第二讀出資訊相對於第一讀出資訊出現第一種位元反轉(“1”變為“0”)的個數為N3，且第三讀出資訊相對於第一讀出資訊出現第二種位元反轉(“0”變為“1”)的個數為N4，則若是N3大於N4，代表使用臨界電壓(VT11+Δ)來讀取第一邏輯資料頁後新增之“0”的個數會大於使用臨界電壓(VT11-Δ)來讀取第一邏輯資料頁後新增之“1”的個數，因此，狀態S10及狀態S11之分佈的交會處應該是位於臨界電壓VT11的左側，亦即臨界電壓VT11應該要降低以得到較佳的調整後臨界電壓VT11’。類似地，若是N3小於N4，代表使用臨界電壓(VT11+Δ)來讀取第一邏輯資料頁後新增之“0”的個數會小於使用臨界電壓(VT11-Δ)來讀取第一邏輯資料頁後新增之“1”的個數，因此，狀態S10及狀態S11之分佈的交會處應該是位於臨界電壓VT11的右側，亦即臨界電壓VT11應該要提升以得到較佳的調整後臨界電壓VT11’。

假設當在第二邏輯資料頁之第四讀出資訊分別等於“0”的情形下所計算出之第二讀出資訊相對於第一讀出資訊出現第一種位元反轉(“1”變為“0”)的個數為N5，且第三讀出資訊相對於第一讀出資訊出現第二種位元反轉(“0”變為“1”)的個數為N6，則若是N5大於N6，代表使用臨界電壓(VT4+Δ)來讀取第一邏輯資料頁後新增之“0”的個數會大於使用臨界電壓(VT4-Δ)來讀取第一邏輯資料頁後新增之“1”的個數，因此，狀態S3及狀態S4之分佈的交會處應該是位於臨界電壓VT4的左側，亦即臨界電壓VT4應該要降低以得到較佳的調整後臨界電壓VT4’。類似地，若是N5小於N6，代表使用臨界電壓(VT4+Δ)來讀取第一邏輯資料頁後新增之“0”的個數會小於使用臨界電壓(VT4-Δ)來讀取第一邏輯資料頁後新增之“1”的個數，因此，狀態S3及狀態S4之分佈的交會處應該是位於臨界電壓VT4的右側，亦即臨界電壓VT4應該要提升以得到較佳的調整後臨界電壓VT4’。

假設當在第二邏輯資料頁之第四讀出資訊分別等於“0”的情形下所計算出之第二讀出資訊相對於第一讀出資訊出現第二種位元反轉(“0”變為“1”)的個數為N7，且第三讀出資訊相對於第一讀出資訊出現第一種位元反轉(“1”變為“0”)的個數為N8，則若是N7大於N8，代表使用臨界電壓(VT6+Δ)來讀取第一邏輯資料頁後新增之“1”的個數會大於使用臨界電壓(VT6-Δ)來讀取第一邏輯資料頁後新增之“0”的個數，因此，狀態S5及狀態S6之分佈的交會處應該是位於臨界電壓VT6的左側，亦即臨界電壓VT6應該要降低以得到較佳的調整後臨界電壓VT6’。類似地，若是N7小於N8，代表使用臨界電壓(VT6+Δ)來讀取第一邏輯資料頁後新增之“1”的個數會小於使用臨界電壓(VT6-Δ)來讀取第一邏輯資料頁後新增之“0”的個數，因此，狀態S5及狀態S6之分佈的交會處應該是位於臨界電壓VT6的右側，亦即臨界電壓VT6應該要提升以得到較佳的調整後臨界電壓VT6’。

如上所述，在決定出四個臨界電壓VT1、VT4、VT6、VT11的調整方向後，控制單元136便可以決定出調整後第一組臨界電壓。以第6圖為例來進行說明，調整後第一組臨界電壓包含了(VT1-Δ)、(VT4-Δ)、(VT6+Δ)、(VT11+Δ)。

於步驟516，微處理器112透過控制邏輯114傳送一讀取請求至快閃記憶體模組120以再次要求讀取第一邏輯資料頁，並控制快閃記憶體模組120使用調整後第一組臨界電壓來讀取第一邏輯資料頁的該區段，以取得一讀出資訊後供快閃記憶控制器110的解碼器134進行解碼操作。

如上所述，本實施例可以在第一邏輯資料頁無法成功被解碼時，讀取第二邏輯資料頁與第一邏輯資料頁的內容以供調整第一組臨界電壓來產生調整後第一組臨界電壓，並再次使用調整後第一組臨界電壓來讀取第一邏輯資料頁，以大幅增加成功讀取/解碼的機率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:記憶裝置 103:記憶單元 110:快閃記憶體控制器 112:微處理器 112M:唯讀記憶體 112C:程式碼 114:控制邏輯 116:緩衝記憶體 118:介面邏輯 120:快閃記憶體模組 130:主裝置 132:編碼器 134:解碼器 136:控制單元 138:計數單元 139:比較單元 200:區塊 500~516:步驟 M_0~M_K:記憶單元 P_0~P_N:實體資料頁 VG_0~VG_N:閘極控制電壓 B0~BK:位元值 S0~S15:狀態 VT1~VT15:臨界電壓 VT1’,VT4’,VT6’,VT11’:調整後臨界電壓

第1圖為依據本發明一實施例之一種記憶裝置的示意圖。 第2圖為快閃記憶體模組所包含之一區塊的示意圖。 第3圖為依據本發明一實施例之每一記憶單元用以儲存4個位元的示意圖。 第4圖為記憶單元之每一個狀態的分佈出現偏移或是變寬的示意圖。 第5圖為根據本發明一實施例之存取快閃記憶體模組的方法的流程圖。 第6圖為根據本發明一實施例之使用不同臨界電壓來讀取資料頁的示意圖。 第7圖為判斷第二讀出資訊相對於第一讀出資訊出現位元反轉、以及第三讀出資訊相對於第一讀出資訊出現位元反轉的示意圖。

500~516:步驟

Claims (15)

1. 一種存取一快閃記憶體模組的方法，包含有： 使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊； 對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊； 選擇該實體資料頁的一第二邏輯資料頁； 使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊； 根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及 使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。
2. 如申請專利範圍第1項所述之方法，其中該第一組臨界電壓包含一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓；該正向調整後第一組臨界電壓包含了該第一臨界電壓加上一調整值、一第二臨界電壓加上該調整值、該第三臨界電壓加上該調整值、以及該第四臨界電壓加上該調整值；以及該負向調整後第一組臨界電壓包含了該第一臨界電壓減去該調整值、該第二臨界電壓減去該調整值、該第三臨界電壓減去該調整值、以及該第四臨界電壓減去該調整值。
3. 如申請專利範圍第1項所述之方法，其中該實體資料頁包含了多個記憶單元，每一記憶單元係用來儲存多個位元，每一記憶單元具有多個狀態，且該多個狀態係用來指出該多個位元的不同的組合；以及該第一組臨界電壓中的每一個臨界電壓所相鄰的兩個狀態在第二邏輯資料頁是對應到相同的位元值。
4. 如申請專利範圍第3項所述之方法，其中每一記憶單元係用來儲存4個位元，每一記憶單元具有16個狀態；以及該第一組臨界電壓所包含之一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓在該第二邏輯資料頁所是對應到之四個位元值包含了兩個“1”以及兩個“0”；以及該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓所相鄰的兩個狀態在該第一邏輯資料頁包含了(1, 0)、(0, 1)、(1, 0)、(0, 1)，而其中的兩組狀態(1, 0)分別對應到該第二邏輯資料頁的位元值“1”、“0”，且另外兩組狀態(0, 1)也分別對應到該第二邏輯資料頁的位元值“1”、“0”。
5. 如申請專利範圍第4項所述之方法，其中根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生該調整後第一組臨界電壓的步驟包含有： 在該第四讀出資訊等於一第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現一第一種位元反轉的個數與一第二種位元反轉的個數，以得到一第一計數值與一第二計數值； 在該第四讀出資訊等於一第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第三計數值與一第四計數值； 在該第四讀出資訊等於該第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第五計數值與一第六計數值；以及 在該第四讀出資訊等於該第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第三讀出資訊，並計算出該第三讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第七計數值與一第八計數值；以及 根據該第一計數值、該第二計數值、該第三計數值、該第四計數值、該第五計數值、該第六計數值、該第七計數值、該第八計數值來決定該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓的調整方向，以產生該調整後第一組臨界電壓。
6. 一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，且該快閃記憶體控制器包含有： 一唯讀記憶體，用來儲存一程式碼； 一緩衝記憶體；以及 一微處理器，用來執行該程式碼以控制對該快閃記憶體模組之存取； 其中該微處理器用以執行以下操作： 使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊； 對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊； 選擇該實體資料頁的一第二邏輯資料頁； 使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊； 根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及 使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。
7. 如申請專利範圍第6項所述之快閃記憶體控制器，其中該第一組臨界電壓包含一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓；該正向調整後第一組臨界電壓包含了該第一臨界電壓加上一調整值、一第二臨界電壓加上該調整值、該第三臨界電壓加上該調整值、以及該第四臨界電壓加上該調整值；以及該負向調整後第一組臨界電壓包含了該第一臨界電壓減去該調整值、一第二臨界電壓減去該調整值、該第三臨界電壓減去該調整值、以及該第四臨界電壓減去該調整值。
8. 如申請專利範圍第6項所述之快閃記憶體控制器，其中該實體資料頁包含了多個記憶單元，每一記憶單元係用來儲存多個位元，每一記憶單元具有多個狀態，且該多個狀態係用來指出該多個位元的不同的組合；以及該第一組臨界電壓中的每一個臨界電壓所相鄰的兩個狀態在第二邏輯資料頁是對應到相同的位元值。
9. 如申請專利範圍第8項所述之快閃記憶體控制器，其中每一記憶單元係用來儲存4個位元，每一記憶單元具有16個狀態；以及該第一組臨界電壓所包含之一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓在該第二邏輯資料頁所是對應到之四個位元值包含了兩個“1”以及兩個“0”；以及該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓所相鄰的兩個狀態在該第一邏輯資料頁包含了(1, 0)、(0, 1)、(1, 0)、(0, 1)，而其中的兩組狀態(1, 0)分別對應到該第二邏輯資料頁的位元值“1”、“0”，且另外兩組狀態(0, 1)也分別對應到該第二邏輯資料頁的位元值“1”、“0”。
10. 如申請專利範圍第9項所述之快閃記憶體控制器，其中根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生該調整後第一組臨界電壓的步驟包含有： 在該第四讀出資訊等於一第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現一第一種位元反轉的個數與一第二種位元反轉的個數，以得到一第一計數值與一第二計數值； 在該第四讀出資訊等於一第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第三計數值與一第四計數值； 在該第四讀出資訊等於該第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第五計數值與一第六計數值；以及 在該第四讀出資訊等於該第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第三讀出資訊，並計算出該第三讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第七計數值與一第八計數值；以及 根據該第一計數值、該第二計數值、該第三計數值、該第四計數值、該第五計數值、該第六計數值、該第七計數值、該第八計數值來決定該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓的調整方向，以產生該調整後第一組臨界電壓。
11. 一種記憶裝置，包含有： 一快閃記憶體模組；以及 一快閃記憶體控制器，用以存取該快閃記憶體模組； 其中該快閃記憶體控制器執行以下操作： 使用一第一組臨界電壓來讀取該快閃記憶體模組中一實體資料頁的一第一邏輯資料頁以產生一讀出資訊； 對該讀出資訊進行解碼，若是無法成功對該讀出資訊進行解碼，則分別使用該第一組臨界電壓、一正向調整後第一組臨界電壓及一負向調整後第一組臨界電壓來讀取該第一邏輯資料頁，以分別得到一第一讀出資訊、一第二讀出資訊以及一第三讀出資訊； 選擇該實體資料頁的一第二邏輯資料頁； 使用一第二組臨界電壓來讀取該第二邏輯資料頁以產生一第四讀出資訊； 根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生一調整後第一組臨界電壓；以及 使用該調整後第一組臨界電壓來讀取該快閃記憶體模組中的該第一邏輯資料頁。
12. 如申請專利範圍第11項所述之記憶裝置，其中該第一組臨界電壓包含一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓；該正向調整後第一組臨界電壓包含了該第一臨界電壓加上一調整值、一第二臨界電壓加上該調整值、該第三臨界電壓加上該調整值、以及該第四臨界電壓加上該調整值；以及該負向調整後第一組臨界電壓包含了該第一臨界電壓減去該調整值、一第二臨界電壓減去該調整值、該第三臨界電壓減去該調整值、以及該第四臨界電壓減去該調整值。
13. 如申請專利範圍第11項所述之記憶裝置，其中該實體資料頁包含了多個記憶單元，每一記憶單元係用來儲存多個位元，每一記憶單元具有多個狀態，且該多個狀態係用來指出該多個位元的不同的組合；以及該第一組臨界電壓中的每一個臨界電壓所相鄰的兩個狀態在第二邏輯資料頁是對應到相同的位元值。
14. 如申請專利範圍第13項所述之記憶裝置，其中每一記憶單元係用來儲存4個位元，每一記憶單元具有16個狀態；以及該第一組臨界電壓所包含之一第一臨界電壓、一第二臨界電壓、一第三臨界電壓以及一第四臨界電壓在該第二邏輯資料頁所是對應到之四個位元值包含了兩個“1”以及兩個“0”；以及該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓所相鄰的兩個狀態在該第一邏輯資料頁包含了(1, 0)、(0, 1)、(1, 0)、(0, 1)，而其中的兩組狀態(1, 0)分別對應到該第二邏輯資料頁的位元值“1”、“0”，且另外兩組狀態(0, 1)也分別對應到該第二邏輯資料頁的位元值“1”、“0”。
15. 如申請專利範圍第14項所述之記憶裝置，其中根據該第一讀出資訊、該第二讀出資訊、該第三讀出資訊以及該第四讀出資訊來調整該第一組臨界電壓，以產生該調整後第一組臨界電壓的步驟包含有： 在該第四讀出資訊等於一第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現一第一種位元反轉的個數與一第二種位元反轉的個數，以得到一第一計數值與一第二計數值； 在該第四讀出資訊等於一第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第三計數值與一第四計數值； 在該第四讀出資訊等於該第一邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第二讀出資訊，並計算出該第二讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第五計數值與一第六計數值；以及 在該第四讀出資訊等於該第二邏輯值的情形下比較該第一邏輯資料頁的該第一讀出資訊與該第三讀出資訊，並計算出該第三讀出資訊相對於該第一讀出資訊出現該第一種位元反轉的個數與該第二種位元反轉的個數，以得到一第七計數值與一第八計數值；以及 根據該第一計數值、該第二計數值、該第三計數值、該第四計數值、該第五計數值、該第六計數值、該第七計數值、該第八計數值來決定該第一臨界電壓、該第二臨界電壓、該第三臨界電壓以及該第四臨界電壓的調整方向，以產生該調整後第一組臨界電壓。

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