TW202519037A - 半導體結構及其形成的方法 - Google Patents

Abstract

一種半導體結構及其形成的方法。在一個實施例中，方法包括形成耦合到電晶體的閘極結構的第一天線，第一天線包括第一金屬線，形成耦合到電晶體的源極汲極特徵的第二天線，第二天線包括第二金屬線，其中第一金屬線和第二金屬線設置在同一金屬化層內，在金屬化層上方形成介電層，對介電層進行電漿蝕刻製程，從而分別形成暴露第一金屬線的多個第一溝渠和暴露第二金屬線的多個第二溝渠，其中多個第一溝渠和多個第二溝渠按時間順序形成，以及分別在多個第一溝渠和多個第二溝渠中形成多個第一導電通孔和多個第二導電通孔。

Description

用於監控電漿製程所造成的損壞的半導體結構

半導體積體電路（IC）產業經歷了指數級成長。IC材料和設計的技術進步已經產生了一代又一代的IC，其中每一代的電路都比上一代更小、更複雜。在IC的發展過程中，功能密度（即每個晶片面積的互連裝置數量）普遍增加，而幾何尺寸（即可以使用製造製程創建的最小組件（或線））卻減小。這種縮小規模的過程通常可以通過提高生產效率和降低相關成本來帶來好處。

IC裝置的製造包括前段(front-end-of-line，FEOL)製程和後段 (back-end-of-line，BEOL)製程。一般來說，FEOL製程在基底上形成電晶體，而BEOL製程在電晶體上方或下方形成互連結構以在功能上連接電晶體。BEOL製程包括通常使用電漿的蝕刻步驟。使用電漿可能會產生電荷，這些電荷可能會在BEOL製程期間積聚在電隔離節點處。當累積了足夠的電荷時，能量可以在閘極介電層的單點上耗散。這可能會導致閘極介電層擊穿並對電晶體造成永久性損壞。這種損壞可稱為電漿製程造成的損壞(plasma process-induced damage，PID)。雖然用於保護電晶體免受PID影響或監視PID的現有方法和結構通常足以滿足其預期目的，但它們在所有方面都不能令人滿意。

以下揭露提供了用於實現所提供的主題的不同特徵的許多不同的實施例或範例。以下描述組件和佈置的具體範例以簡化本揭露。當然，這些僅僅是示例並且不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可以包括其中第一和第二特徵形成為直接接觸的實施例，並且還可以包括其中附加特徵可以形成在第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。另外，本揭露可以在各個範例中重複附圖標記及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。

為了方便描述，本文可以使用「之下」、「下方」、「下部」、「上方」、「上部」等空間相對術語來描述一個元件或特徵與另一個元件的關係或如圖所示的特徵。除了圖中描繪的方位之外，空間相關術語旨在涵蓋設備在使用或操作中的不同方位。設備可以以其他方式定向（旋轉90度或以其他定向）並且本文中使用的空間相對描述符同樣可以相應地解釋。

此外，當以「約」、「大約」等描述數字或數字範圍時，該術語旨在涵蓋考慮到製造期間固有地出現的變化而在合理範圍內的數字，如本領域具有通常知識者所所理解的。例如，基於與製造具有與該數字相關的特性的特徵相關聯的已知製造公差，該數字或數字範圍涵蓋包括所描述的數字的合理範圍，例如在所描述的數字的±10%內。例如，具有「約5nm」厚度的材料層可以涵蓋從4.25nm到5.75nm的尺寸範圍，其中本領域具有通常知識者已知與沉積材料層相關的製造公差為±15%。更進一步，本揭露可以在各個範例中重複附圖標記及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。

IC製造製程通常可分為三類：前段(FEOL)製程、中段(middle-end-of-line，MEOL)製程及後段(BEOL)製程。FEOL製程通常包含與製造IC元件相關的製程，例如電晶體。例如，FEOL製程可以包括形成隔離特徵、閘極結構和源極汲極特徵(source/drain features)。源極汲極特徵可以單獨或集體地指源極或汲極，這取決於上下文。MEOL製程通常涵蓋與IC元件的導電特性的製造接觸相關的製程，例如閘極通孔到閘極結構，及/或源極汲極接觸件到源極汲極特徵。BEOL製程通常涵蓋與電晶體上方或下方的製造多層互連結構相關的製程，以互連由FEOL和MEOL製程製造的IC特徵，從而實現IC元件的操作。

隨著IC元件的尺寸縮小，源極汲極接觸件和閘極通孔之間的緊密接近可能會減少用於形成這些導電特徵的製程窗口(process window)並且可能會增加它們之間的寄生電容。為了緩解這些問題，一些IC晶片（例如，超級電源軌（super power rail，SPR）晶片）可以實現背面源極汲極接觸件穿過基底以與源極汲極特徵接觸，並且電源軌形成在基底的背面以與背面源極汲極接觸件接觸。由於SPR結構的實施緩解了觸點的擁擠，SPR晶片需要一種現代解決方案來提升先進技術節點的供電網路(power delivery network，PDN)的效能。

然而，如上所述，多層互連結構的這些金屬線和接觸通孔的形成可以包括使用由電漿輔助的乾蝕刻製程。隨著越來越多的金屬線和接觸通孔形成，它們不可避免地充當天線來收集電漿入射所產生的電荷。當在電隔離節點累積足夠的電荷時，此電荷可能在介電特徵（例如閘極介電層）上引起高場應力。此應力可能會損壞電晶體。例如，當這種情況發生在閘極介電層上時，高場應力可能導致閘極介電層擊穿和閘極電晶體完全失效。這種類型的損壞通常稱為電漿製程引起的損壞(PID)。形成SPR晶片的製程本質上並未提供從電源軌到承載基底的電連接以釋放由電漿的入射產生的電荷。對於SPR晶片來說，需要防止或減輕PID。

本揭露提供了保護半導體結構免受PID的方法。在實施例中，第一天線電耦合到電晶體的源極端，並且第二天線電耦合到電晶體的閘極端。在進行電漿蝕刻製程的過程中，第一天線會比第二天線更早暴露於電漿，並充當避雷針，為電漿中的一些帶電離子提供放電路徑。這樣，電晶體的閘極端和源極端之間的閘極源極跨壓Vgs將會降低，進而降低電晶體對PID的敏感度或電晶體的PID程度。通過形成不同長寬比的溝渠來實現第一天線和第二天線開啟的時間順序。更具體地說，深寬比相關蝕刻（aspect ratio dependent etching，ARDE）效應導致以更快的速率蝕刻更大的特徵。本揭露也提供監控PID的方法。在此實施例中，通過在第二天線上方形成更大的通孔，第二天線將比第一天線更早暴露於電漿，因此可以嚴格評估電晶體的可靠性。與一些現有技術相比，本揭露的半導體結構和方法實現了符合設計規則的佈局，而無需引入額外的保護裝置，同時允許適當監控佈局相關效應。

現在將參考附圖更詳細地描述本揭露的各個方面。在此，圖1顯示了被配置為進行電漿蝕刻製程的設備的簡化示意配置。圖2是顯示根據本揭露的一個或多個方面的用於形成具有減少的PID的半導體結構200的方法100的流程圖。以下結合圖3至圖19描述方法100，圖3至圖19是根據方法100的實施例的處於不同製造階段的工件200的局部剖面圖、局部佈局圖或簡化等效電路圖。圖20是顯示根據本揭露的一個或多個方面的形成用於監視PID的半導體結構600的方法500的流程圖。以下結合圖21至圖30描述方法500，圖21至圖30是根據方法500的實施例的處於不同製造階段的工件600的局部剖面圖、局部佈局圖或簡化等效電路圖。圖31繪示出根據本揭露的一個或多個面向的經歷電漿蝕刻製程的半導體結構的簡化等效電路圖。方法100和方法500僅是範例且不旨在將本揭露限制於其中明確示出的內容。可以在方法之前、期間及/或之後提供附加步驟，並且對於方法的附加實施例可以替換、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。因為在製造過程結束時工件200/600將被製造成半導體結構200/600，所以根據上下文需要，工件200/600可以稱為半導體結構200/600。為了避免疑義，圖中的X、Y和Z方向彼此垂直且一致使用。在本揭露全文中，除非另有說明，相似的附圖標記表示相似的特徵。

參考圖1，繪示出根據實施例的用於進行電漿蝕刻製程的設備10的簡化示意性配置。如圖1所示，將晶圓14放置在設備10的卡盤12上。根據實施例，設備10可以採用電漿蝕刻機制。根據電漿蝕刻機構的要求，從入口16提供多種氣體。通過電離過程，在設備10中產生包含多個離子的電漿20。設備10包括兩個電極。如圖1所示，設備10的壁作為第一電極，所述壁接地。設備10的卡盤12用作第二電極，卡盤12由射頻（RF）電源18供電。第一電極和第二電極形成電場，通過該電場加速電漿20的離子。在電漿蝕刻製程期間，加速的離子撞擊晶圓14的表面。結果，晶圓14的未保護表面上的原子被移出，從而去除晶圓14的部分。晶圓14的電位可能會受到來自底部的RF電源18以及與其頂部的電漿20相關的電位的影響。也就是說，在執行電漿蝕刻製程期間，電壓應力可能會在晶圓14的受害設備（例如，圖3所示的電晶體300）上產生。設備10還可包括一個或多個出口，例如出口22。在蝕刻製程中，可能會產生大量的副產物氣體。這樣的副產物可以通過出口22由真空幫浦(未繪示)連續地去除。在一些實施例中，設備10可以是半導體設備的製程腔體。

參考圖2和圖3，方法100包括方塊102，在其中接收工件200。工件200包括具有頂面202t和與頂面202t相對的底面202b的基底202。在實施例中，基底202是體矽基底（即，包括體單晶矽）。在各個實施例中，基底202可以包括其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其組合，或其他合適的材料。在一些替代實施例中，基底202可以是絕緣體上半導體基底，例如絕緣體上矽(SOI)基底、絕緣體上矽鍺(SGOI)基底或絕緣體上鍺(GOI）基底。基底202可包括多個摻雜區域(例如，N型摻雜井、P型摻雜井)。每個N型摻雜井可以摻雜N型摻雜劑，例如磷、砷、其他N型摻雜劑或其組合。每個P型摻雜井可以摻雜P型摻雜劑，例如硼、銦、其他P型摻雜劑或其組合。各種摻雜區中的每一個可以通過執行離子植入製程、擴散製程、其他合適的摻雜製程或其組合來形成。

工件200也包括形成在基底202的頂面202t中及/或上方的電晶體300。在本實施例中，電晶體300是環繞式閘極(gate-all-around，GAA)電晶體。電晶體300包括多個沿Z方向縱向堆疊的通道層305。每個通道層305可以包括Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其他合適的半導體材料或其組合。在本實施例中，每個通道層305包括奈米片、奈米線(例如，具有六邊形橫截面的奈米線)、奈米棒(例如，具有方形或圓形橫截面的奈米棒)或其他合適的配置形式的Si。在一些實施例中，電晶體300包括兩個至十個通道層305。當然，本揭露不限於這樣的配置，且通道層305的數量可以根據半導體結構200的設計要求來調整。

電晶體300還包括耦合到通道層305的源極汲極特徵308。相應地，電晶體300可以是N型電晶體或P型電晶體，且源極汲極特徵308可以是N型源極汲極特徵或P型源極汲極特徵。示例性N型源極汲極特徵可以包括矽、磷摻雜矽、砷摻雜矽、銻摻雜矽或其他合適的材料，並且可以在磊晶製程期間通過引入N型摻雜劑（例如磷）進行原位(in-situ)摻雜、砷或銻，或使用接面植入製程進行異位(ex-situ)摻雜。示例性P型源極汲極特徵可以包括鍺、鎵摻雜矽鍺、硼摻雜矽鍺或其他適當的材料，並且可以在磊晶製程期間通過引入P型摻雜劑（例如硼或鎵）進行原位摻雜，或使用接面植入製程進行異位摻雜。在一些實施例中，每個源極汲極特徵308可以是包括未摻雜半導體層、輕摻雜半導體層和重摻雜半導體層的多層結構。在一個實施例中，電晶體300是N型電晶體。

電晶體300還包括閘極結構310，閘極結構310包裹在每個通道層305的周圍和上方。閘極結構310至少包括高K閘極介電層(未單獨標示)和位於高K閘極介電層上方的金屬閘極(未單獨標示)。高K閘極介電層可包括氮氧化矽、鋁矽氧化物、如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔、鈦酸鍶的高K電介質材料、其他合適的電介質材料或其組合。儘管未繪示，每個金屬閘極可以包括體導電層(bulk conductive layer)。體導電層可以包括Cu、W、Ru、Co、Al、Ti、Ta、其他適當的金屬或其組合。在一些範例中，每個閘極結構可以包括相同導電類型或不同導電類型的一個或多個功函數金屬層。功函數金屬層的範例可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi ₂、MoSi ₂、TaSi ₂、NiSi ₂、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr等。合適的功函數材料或其組合。每個閘極結構中還可以包括附加的材料層，例如界面層、阻擋層、頂蓋層、其他適當的材料層或其組合。根據本揭露的不同實施例，可以減少或監視到電晶體300（即，受害設備）的PID。

電晶體300還包括頂部間隔物312a、頂部間隔物312b以及設置在閘極結構310的側壁上的內間隔物312c，其中頂部間隔物312a和頂部間隔物312b設置在最頂部通道層305上方，且內間隔物312c設置在兩個縱向堆疊的通道層305之間的空間中。在一些實施例中，頂部間隔物312a和頂部間隔物312b可以包括氧化矽、碳氧化矽、碳氮化矽、氮化矽、氧化鋯、氧化鋁或其他合適的介電材料。內間隔物312c可以包括氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、碳氮化矽、金屬氮化物或適當的介電材料。在一些實施例中，電晶體300也包括形成在閘極結構310上的介電頂蓋層314。頂部間隔物312a和頂部間隔物312b也沿著介電頂蓋層314的側壁表面延伸。在一些其他實施例中，介電頂蓋層314可以形成在閘極結構310、頂部間隔物312a和頂部間隔物312b上並且與閘極結構310、頂部間隔物312a和頂部間隔物312b直接接觸。

電晶體300還包括在源極汲極特徵308上方且鄰近頂部間隔物312a和頂部間隔物312b的側壁的介電結構316。在一些實施例中，介電結構316包括接觸蝕刻停止層(contact etch stop layer，CESL)和設置在接觸蝕刻停止層(CESL)上方的層間電介質(interlayer dielectric，ILD)層。CESL可以包括氮化矽、氮氧化矽及/或本領域已知的其他材料，並且可以通過原子層沉積(ALD)製程、電漿增強化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程來形成。在沉積CESL之後，可以通過PECVD製程或其他合適的沉積技術在源極汲極特徵308上沉積ILD層。ILD層可包括原矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽酸(諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。

仍參考圖2和圖3，方法100包括方塊104，在其中源極汲極接觸件320、源極汲極接觸件通孔328和閘極通孔330形成在基底202的頂面202t(或前側)上方。在示例性製程中，在電晶體300上方形成圖案化罩幕層(未繪示)，並且在使用圖案化罩幕層作為蝕刻罩幕的同時，可以執行蝕刻製程以去除介電結構316的部分，以形成暴露源極汲極特徵308的源極汲極接觸件開口。然後在源極汲極接觸件開口中形成矽化物層322和源極汲極接觸件320。源極汲極接觸件320通過矽化物層322而電耦合至源極汲極特徵308。由於源極汲極接觸件320形成在基底202的前側上方，因此源極汲極接觸件320可以稱為前側源極汲極接觸件320。前側源極汲極接觸件320可以包括任何適當的導電材料，例如Cu、W、Ru、Co、Al、Ti、Ta、其他適當的金屬或其組合。每個源極汲極接觸件320還可以包括阻擋層，阻擋層包括任何合適的材料，例如Ti、Ta、TiN、TaN、其他合適的材料或其組合。矽化物層322可包括矽化鎳、矽化鈦、矽化鈷、其他適當的矽化物或其組合。在形成前側源極汲極接觸件320之後，在電晶體300上方形成介電層324。在實施例中，介電層324是包括形成在蝕刻停止層上的介電材料層(例如，ILD層)的雙層結構，並且可以與介電結構316類似的方式形成。源極汲極接觸件通孔328形成在前側源極汲極接觸件320上方並與前側源極汲極接觸件320直接接觸，並且閘極通孔330形成在電晶體300的閘極結構310上方並與閘極結構310直接接觸。源極汲極接觸件通孔328和閘極通孔330的組成和形成可以與前側源極汲極接觸件320的組成和形成類似，並且為了簡單起見省略重複描述。

參考圖2和圖4，方法100包括方塊106，在其中前側多層互連(frontside multi-layer interconnect，FMLI)結構220形成在基底202的前側上方。前側多層互連(FMLI)結構220可以包括多個互連層(或「金屬化層」)，多個互連層包括諸如多條金屬線的多個互連元件以及將來自不同互連層的不同金屬線縱向互連的多個導電通孔。包括延伸穿過多個介電層的多條金屬線的多個互連層可以稱為多個金屬線層（例如，金屬線層M0、金屬線層M1、…金屬線層Mn-1、金屬線層Mn)，並且包含延伸穿過多個介電層的多個導電層通孔的多個互連層可以稱為多個金屬通孔層(例如，金屬通孔層V1、...金屬通孔層Vn）。FMLI結構220的多個介電層統稱為介電結構204。金屬線層M0、金屬線層M1、…金屬線層Mn-1、金屬線層Mn互相重疊地形成並且包括水平延伸的多條金屬線，其中n是正整數並且表示層索引。多個金屬通孔層互相重疊地形成，並且金屬通孔層(例如Vn)插入在下面的金屬線層(例如Mn-1)和上面的金屬線層(例如Mn)之間並且電連接兩個縱向相鄰的金屬線層。形成在金屬線層M0、金屬線層M1、…金屬線層Mn的多條金屬線可以分別稱為多條M0金屬線、多條M1金屬線、…多條Mn金屬線，並且形成在金屬通孔層V1、…金屬通孔Vn的多個導電通孔V1、…多個導電通孔Vn可以分別稱為多個V1通孔、…多個Vn通孔。多條金屬線和多個通孔可以由各種方法形成，例如雙鑲嵌機構、單鑲嵌機構或其他合適的方法。在一些實施例中，FMLI結構220的多條金屬線和多個通孔中的每一者可以包括阻擋層和設置在阻擋層上的金屬填充層。阻擋層可以包括Ti、Ta、TiN或TaN。金屬填充層可以包括鈷、釕、鎢、鋁或其組合。

在本實施例中，屏蔽板210與FMLI結構220的多條金屬線一起形成。屏蔽板210被配置為在執行電漿蝕刻製程期間減少甚至阻擋與RF電源(例如，圖1所示的RF電源18)相關的電磁場，使得電晶體300的一個節點(即，源極汲極特徵308)更多地耦合到電漿20而非耦合到RF電源18。為了有效地減少與RF電源18相關的電磁場，屏蔽板210位於FMLI結構220的較低的多個金屬線層中的一層處。例如，在本實施例中，屏蔽板210位於金屬線層M1處，並通過M0金屬線、源極汲極接觸件通孔328、源極汲極接觸件320和矽化物層322而電耦合至源極汲極特徵308。

參考圖2和圖4至圖5，方法100包括方塊108，在其中將工件200接合至承載基底222。在一些實施例中，承載基底222可以通過熔合、使用黏著層或其組合來接合至工件200。在某些情況下，承載基底222可以包括半導體材料（例如矽）、藍寶石、玻璃、聚合材料或其他合適的材料。在本實施例中，通過使用黏著層224將承載基底222接合至FMLI結構220。一旦將承載基底222接合至工件200的FMLI結構220，如圖5所示，將工件200翻轉並從基底202的底面202b平坦化工件200，以減少基底202的厚度，以利於在電晶體300下方形成特徵。執行平坦化之後的基底202的底面202b被稱為底面202b’。當工件200翻轉時，執行用於在電晶體300的背側下方形成特徵的所有製程。

參考圖2和圖5至圖6，方法100包括方塊110，在其中形成耦合到閘極結構310的第一導體結構242a以及形成耦合到源極汲極特徵308之一的第二導體結構242b。參考圖5，將工件200翻轉並減少基底202的厚度後，在基底202的平坦化的底面202b’上形成介電層226。介電層226可以使用沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的製程。在一些實施例中，介電層226可以包括介電材料，例如氧化矽或氮化矽。應注意，為簡潔起見，圖5和後續一些圖中省略了FMLI結構220的一些特徵。

在本實施例中，形成介電層226之後，如圖5所示，形成第一通孔228a和第二通孔228b，以分別與閘極結構310和源極汲極特徵308電連接。更具體地，第一通孔228a延伸穿過介電層226、基底202、介電結構316和介電層324以直接接觸與閘極通孔330直接接觸的M0金屬線；第二通孔228b延伸穿過介電層226、基底202、介電結構316和介電層324以直接接觸與源極汲極接觸件通孔328直接接觸的M0金屬線。儘管未繪示，在一些實施例中，電介質襯裡被形成為沿著第一通孔228a和第二通孔228b的側壁延伸，使得第一通孔228a和第二通孔228b電隔離於基底202。

參考圖6，背側多層互連(backside multi-layer interconnect，BMLI)結構240形成在基底202的底面202b’上方。背側多層互連(BMLI)結構240可以包括多個互連層(或「金屬化層」)，多個互連層包括諸如多條金屬線的多個互連元件以及將來自不同互連層的不同金屬線縱向互連的多個導電通孔。包括延伸穿過多個介電層的多條金屬線的多個互連層可以稱為多個金屬線層（例如，金屬線層BM0、金屬線層BM1、…金屬線層BMm-1、金屬線層BMm)，並且包括延伸穿過多個介電層的多個導電層通孔的多個互連層可以稱為多個金屬通孔層(例如，金屬通孔層BV1、...金屬通孔層BVm）。BMLI結構240的多個介電層統稱為介電結構230。金屬線層BM0、金屬線層BM1、…金屬線層BMm-1、金屬線層BMm相互重疊地形成並且包括水平延伸的多條金屬線，其中m是整數並且表示層索引。多個金屬通孔層相互重疊地形成，並且金屬通孔層(例如，BVm)插入在下面的金屬線層和上面的金屬線層之間並且電連接下面的金屬線層和上面的金屬線層。形成在金屬線層BM0、金屬線層BM1、…金屬線層BMm的多條金屬線可以分別稱為多條BM0金屬線、多條BM1金屬線、…多條BMm金屬線，並且形成在金屬通孔層BV1、…金屬通孔層BVm的多個導電通孔BV1、…多個導電通孔BVm可以分別稱為多個BV1通孔、…多個BVm通孔。由於背側多層互連(BMLI)結構240形成在電晶體300的背面上方，因此背側多層互連(BMLI)結構240的多條金屬線和多個通孔可以分別稱為多條背側金屬線和多個背側通孔。為了方便描述，電耦合到電晶體300的閘極結構310的BMm金屬線被稱為金屬線BMm1，並且電耦合到電晶體300的源極汲極特徵308的BMm金屬線被稱為金屬線BMm2。金屬線BMm1和金屬線BMm2位於同一個金屬線層，在後續製程中會暴露到電漿20中，而這個金屬線層也可以稱為目標層。

將金屬線BMm1耦合到第一通孔228a的金屬線BMm1和導電特徵（即，BM0金屬線、BV1通孔、BM1金屬線、…BVm通孔）統稱為第一導體結構242a；將金屬線BMm2耦合至第二通孔228b的金屬線BMm2和導電特徵（即，BM0金屬線、BV1通孔、BM1金屬線、…BVm通孔）統稱為第二導體結構242b。第一導體結構242a和第二導體結構242b中的每一個可以在後續製造製程期間用作天線(例如，電漿蝕刻製程250)。

參考圖2和圖7，方法100包括方塊112，在其中在金屬線層BMm上方形成介電層244。介電層244可以使用沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的製程。在一些實施例中，介電層244可以包括介電材料，例如氧化矽或氮化矽。在其他實施例中，介電層244可以包括聚合物材料。在一些實施例中，介電層244是雙層結構，其包括形成在蝕刻停止層上方的層間電介質(ILD)層。

參考圖2和圖8至圖9，方法100包括方塊114，其中圖案化罩幕246p形成在介電層244上。在範例製程中，參考圖8，罩幕膜246形成在介電層244上。罩幕膜246可以包括硬罩幕層、光阻層或其組合。例如，使用CVD、低於大氣壓力的CVD(SACVD)、可流動CVD(flowable CVD，FCVD)、物理氣相沉積(PVD)、旋塗及/或其他適當的製程將罩幕膜246沉積在工件200上方。在形成罩幕膜246之後，參考圖9，使用光刻和蝕刻步驟的組合來圖案化罩幕膜246，以形成暴露介電層244的部分的多個第一開口248a和多個第二開口248b。示範性光刻製程包括罩幕膜246的光阻層的軟烘烤、罩幕對準、曝光、曝光後烘烤、罩幕膜246的光阻層的顯影、沖洗和乾燥（例如，硬烘烤）。在本實施例中，每個第一開口248a暴露出其下方的介電層244的第一部分(例如244a)，並且每個第二開口248b暴露出介電層244的第二部分(例如244b)，並且當從頂部觀看時，介電層244的第二部分244b的面積大於介電層244的第一部分244a的面積。在一個實施例中，第一開口248a沿X方向跨越寬度W1，第二開口248b沿X方向跨越寬度W2，且寬度W2大於寬度W1。在一些實施例中，多個第一開口248a的密度(即每單位體積的數量)大於多個第二開口248的密度。圖案化之後的罩幕膜246可以稱為圖案化罩幕246p。

參考圖1、圖2、圖10、圖11、圖12和圖13，方法100包括方塊116，在其中執行電漿蝕刻製程250以在介電層244中形成多個第一溝渠252和多個第二溝渠254。在形成圖案化罩幕246p之後，將工件200放置在設備10的腔體中以進行電漿蝕刻製程250。如圖10所示，圖案化光罩246p的頂面和側壁面以及介電層244的第一和第二部分(例如，244a、244b)的頂面暴露在電漿環境中。在執行電漿蝕刻製程250第一持續期間T1之後，如圖11所示，被多個第二開口248b暴露的介電層244的第二部分244b基本上被去除，形成多個第一溝渠252（被電漿20填充），多個第一溝渠252暴露其下的金屬線BMm2的部分，而被多個第一開口248a暴露的介電層244的第一部分244a則僅被部分去除。也就是說，在第一持續期間T1之後，金屬線BMm1還沒有暴露在電漿20中。換句話說，電漿蝕刻製程250以第一蝕刻速率蝕刻第一部分244a，並以高於第一蝕刻速率的第二蝕刻速率蝕刻第二部分244b。不同的蝕刻速率與第一開口248a和第二開口248b的配置(例如寬度)有關。更具體地說，對於同時蝕刻的不同尺寸的特徵，長寬比相關蝕刻（ARDE）效應導致更大的特徵以更快的速率被蝕刻。隨著電漿蝕刻製程250的持續進行，如圖12所示，被多個第一開口248a暴露的介電層244的第一部分244a將被完全去除，從而形成其下露出金屬線BMm1的部分的多個第二溝渠254。即，多個第一溝渠252比多個第二溝渠254更早形成。每個第二溝渠254具有比第一溝渠252的寬度(例如W2)小的寬度(例如W1)。在形成第二溝渠254時可以停止執行電漿蝕刻製程250，然後可以選擇性地去除圖案化罩幕246p。

依時間順序形成第一溝渠252和第二溝渠254可降低電晶體300受損的敏感度或程度。如上所述，屏蔽板210屏蔽與RF電源18相關的電磁場。即，在進行電漿蝕刻製程250之前，將遮蔽板210設定為浮置(float)。在執行電漿蝕刻製程250的過程中，第一導體結構242a和第二導體結構242b都可以起到天線的作用，且兩個天線會依照時間順序開啟。具體地，參考圖11和圖12，在執行電漿蝕刻製程250的過程中，金屬線BMm2會比金屬線BMm1更早暴露於電漿20。即，來自電漿20中的帶電離子的電荷的部分將由第二導體結構242b(或“第二天線242b”)率先收集。通過第二天線242b捕獲的電荷將流入屏蔽板210並界定屏蔽板210的電位，並因此界定電晶體300的源極汲極端(或源極汲極特徵308)的電位Vs。在屏蔽板210「開啟」（例如，具有界定的電位）之後，金屬線BMm1將暴露於電漿20。來自電漿20中的帶電離子的另一部分電荷將由第一導體結構242a（或“第一天線242a”）收集並累積在電晶體300的閘極結構310處。然而，由於電漿20中的部分電荷累積在電晶體300的源極汲極特徵308處，並且屏蔽板210屏蔽與RF電源18相關的電磁場，因此減少了被第一導體結構242a收集並由閘極結構310累積的來自電漿20中的帶電離子的電荷。結果，有利地減少了電晶體300的閘極端和源極/汲極端之間的閘極源極跨壓Vgs(即，閘極結構310處的電壓和源極汲極特徵308處的電壓之間的電壓差)，從而導致更低的敏感度或降低了電晶體300的損壞程度。圖13描繪了圖12所示的工件200的簡化示意圖。如上所述，電耦合到電晶體300的源極/汲極端的第二天線242b早於電耦合到電晶體300的閘極端的第一天線242a開啟。換句話說，第二天線242b可以用作避雷針，以提供來自電漿20中的帶電離子的部分電荷的放電路徑。

參考圖2和圖14至圖15，方法100包括方塊118，在其中在多個第二溝渠254和多個第一溝渠252中分別形成多個通孔256a和多個通孔256b。多個通孔256a和多個通孔256b分別遵循多個第二溝渠254和多個第一溝渠252的形狀。即，每個通孔256a具有寬度W1，且每個通孔256b具有大於寬度W1的寬度W2。可以通過在工件200上方沉積導電材料層並且平坦化工件200以去除多個第二溝渠254和多個第一溝渠252外部的多餘部分導電材料層來形成多個通孔256a和多個通孔256b。導電材料層可以是包含設置在阻擋襯墊上的金屬填充層的單層結構或雙層結構。阻擋襯墊可以包括Ti、Ta、TiN或TaN。金屬填充層可以包括鈷、釕、鎢、鋁或其組合。可以執行進一步的製程以在多個通孔256a和多個通孔256b上方形成額外的多條金屬線及/或多個通孔。

圖15描繪了圖14所示的工件200的局部佈局。為了簡單起見，圖15中省略了一些特徵。圖3至圖12和圖14所示的局部剖面圖可以是工件200的局部複合剖面圖，其是沿線AA、線B-B、線C-C和線D-D截取的局部剖面圖的組合。在本實施例中，屏蔽板210縱向重疊於金屬線BMm1、金屬線BMm2和電晶體300。在本實施例中，從頂部觀察時，金屬線BMm1和金屬線BMm2中的每一個具有單面梳狀結構。可以理解的是，金屬線BMm1和金屬線BMm2也可以有其他合適的形狀(例如雙面梳狀結構、長方形形狀)。第一天線結構242a和第二天線結構242b及/或多個通孔256a和多個通孔256b可以放置在切割道或晶粒中。

圖16描繪了第一替代工件的局部佈局，圖17描繪了第一替代工件的局部剖面圖。在參考圖2至圖15描述的實施例中，屏蔽板210被實現為屏蔽電晶體300使其免於受到與RF電源18相關的外部電磁場的影響。在圖16至圖17所示的替代實施例中，法拉第籠260被形成為屏蔽電晶體300使其免於受到與RF電源18相關的外部電磁場的影響。值得注意的是，圖16中僅顯示了與目標層位於同一水平面的部分法拉第籠260。從頂部觀察時，第一天線242a被法拉第籠260包圍，並且法拉第籠260可以具有面向電漿20的開口。如圖17所示，法拉第籠260可以包含多條金屬線和多個通孔。法拉第籠260的底部210’電耦合至電晶體300的源極汲極特徵308和第二天線242b。

圖18描繪了第二替代工件的簡化示意圖。第二替代工件類似圖13至圖15所示的工件200和圖16至圖17所示的第一替代工件，差異之一在於圖18所示的第二替代工件包括法拉第籠260’，法拉第籠260’包圍第一天線242a、第二天線242b和電晶體300。

在上述實施例中，第一天線242a通過由第一通孔228a、閘極通孔330和FMLI結構220的一些導電特徵(例如，與閘極通孔330直接接觸的M0金屬線)提供的第一導電路徑270a(如圖14所示)電耦合到電晶體300的閘極結構310；第二天線242b通過由第二通孔228b、源極汲極接觸件通孔328、源極汲極接觸件320、矽化物層322和FMLI結構220的一些導電特徵（例如，與源極汲極接觸件通孔328直接接觸的M0金屬線）提供的第二導電路徑270b（如圖14所示）電耦合到電晶體300的源極汲極特徵308。在圖19所示的一些替代實施例中，第一導電路徑270a可以由閘極通孔330’形成，閘極通孔330’延伸穿過介電層226並從基底202的底面202b’延伸穿過基底202，且第二導電路徑270b可以由源極汲極通孔328’和矽化物層322’形成。源極汲極通孔328’延伸穿過介電層226且從基底202的底面202b’延伸穿過基底202，並且矽化物層322’設置在源極汲極通孔328’和源極汲極特徵308之間。閘極通孔330’和源極汲極通孔328’可以分別通過對應的介電阻障層340和介電阻障層342隔離於基底202。參考圖19所描述的第一導電路徑270a及/或第二導電路徑270b的替代實施方式也可以應用於上面參考圖16至圖18所描述的實施例。在另一個替代實施例中，第一天線242a可以通過第一通孔228a、M0金屬線和閘極通孔330電耦合到閘極結構310，如圖12至圖14所示；且第二天線242b可以通過源極汲極通孔328’電耦合到源極汲極特徵308，如圖19所示。在一些其他替代實施例中，第一天線242a可以通過閘極通孔330’電耦合到閘極結構310，如圖19所示；第二天線242b可以通過第二通孔228b、M0金屬線和源極汲極接觸件通孔328電耦合到源極汲極特徵308，如圖12至圖14所示。

在參考圖2至圖19描述的上述實施例中，描述了減少電漿製程所造成的損壞的結構和方法。在另一個實施例中，監測電漿造成的損壞以協助確定或設定適當的設計規則（例如，天線規則）。圖20描繪了形成半導體結構600以監測電漿製程造成的損壞的示例性方法500。

參考圖20、圖3和圖21，方法500包括方塊502，在其中接收工件600。方塊502處的工件600與參考圖3所描述的工件200基本相似，並且為了簡潔而省略重複描述。

仍參考圖20和圖21，方法500包括方塊504，在其中源極汲極接觸件320、源極汲極接觸件通孔328和閘極通孔330形成在基底202的頂面202t(或前側)上方。方塊504處的操作與參考圖2所描述的方塊104處的操作類似。為此，為了簡潔，省略方塊504處的操作的詳細描述。

參考圖20和圖21，方法500包括方塊506，在其中前側多層互連(FMLI)結構220形成在基底202的前側上方。在方塊506處形成FMLI結構220的操作與參考圖2所描述的方塊106中的操作類似。為此，為了簡潔，省略方塊506處的操作的詳細描述。

在本實施例中，方塊506處的操作還包括形成場板材610。場板材610與FMLI結構220的導電特徵(例如，多條金屬線及/或多個導電通孔)一起形成。這種配置將增加隨後的電漿蝕刻製程期間源極汲極特徵308和RF電源18之間的電耦合。為了有效增加電耦合，場板材610位於多個金屬線層中較上層的一層處。例如，在所示的實施例中，場板材610位於最接近承載基底222的FMLI結構220的最頂部金屬線層Mn處並且通過FMLI結構220的導電特徵(例如，通孔V1、... 通孔Vn和金屬線M0、金屬線M1、…金屬線Mn-1)和源極汲極接觸件通孔328、源極汲極接觸件320和矽化物層322而電耦合到源極汲極特徵308。

仍參考圖20和圖21，方法500包括方塊508，在其中將工件600接合到承載基底222。方塊508的操作與方塊108類似。為此，為了簡潔，省略方塊508處的操作的詳細描述。在此實施例中，場板材610和承載基底222以及設置在兩者間的介電層將形成寄生電容，該寄生電容可以在隨後的電漿蝕刻製程期間由RF電源18充電。帶電的寄生電容會影響電晶體300的源汲極端處的電位，進而影響電晶體300的閘極端和源汲極端之間的閘極源極跨壓Vgs。

參考圖20和圖22至圖23，方法100包括方塊510，在其中形成耦合到閘極結構310的第一導體結構242a’且形成耦合到源極汲極特徵308之一的第二導體結構242b’。參考圖22，將工件600翻轉並減少基底202的厚度後，在基底202的平坦化的底面202b’上形成介電層226。介電層226可以使用沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的材料。在一些實施例中，介電層226可以包括介電材料，例如氧化矽或氮化矽。

在本實施例中，形成介電層226之後，如圖22所示，形成第一通孔228a和第二通孔228b以分別電耦合到閘極結構310和源極汲極特徵308。更具體地，第一通孔228a延伸穿過介電層226、基底202、介電結構316和介電層324以直接接觸與閘極通孔330直接接觸的M0金屬線；第二通孔228b延伸穿過介電層226、基底202、介電結構316和介電層324以直接接觸與源極汲極接觸件通孔328直接接觸的M0金屬線。儘管未繪示，在一些實施例中，電介質襯裡被形成為沿著第一通孔228a和第二通孔228b的側壁延伸，使得第一通孔228a和第二通孔228b電隔離於基底202。

參考圖23，背側多層互連(BMLI)結構240’形成在基底202的底面202b’上方。背側多層互連(BMLI)結構240’基本上類似於上面參考圖6所描述的BMLI結構240，且BMLI結構240’和BMLI結構240之間的差異之一包括目標層(即，BMLI結構240’的金屬線層BMm’)包括電耦合到電晶體300的閘極結構310的金屬線BMm1’和電耦合到電晶體300的源極汲極特徵308的金屬線BMm2’。在一個實施例中，金屬線BMm1’的寬度大於金屬線BMm2’的寬度，使得其在後續過程中會收集及/或累積更多的帶電離子。將金屬線BMm1’耦合到第一通孔228a的金屬線BMm1’和導電特徵（即，BM0金屬線、BV1通孔、BM1金屬線、...BVm通孔）統稱為第一導體結構242a’，且將金屬線BMm2耦合到第二通孔228b的金屬線BMm2’和導電特徵（即，BM0金屬線、BV1通孔、BM1金屬線，…BVm通孔）統稱為第二導體結構242b’。第一導體結構242a’和第二導體結構242b’中的每一個可以在後續製造製程(例如，電漿蝕刻製程250)期間用作相應的天線。

參考圖20和圖24，方法500包括方塊512，在其中介電層244形成在金屬線層BMm’上方。介電層244可以使用沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的製程。在一些實施例中，介電層244可以包括介電材料，例如氧化矽或氮化矽。在其他實施例中，介電層244可以包括聚合物材料。在一些實施例中，介電層244是雙層結構，其包括形成在蝕刻停止層上方的層間電介質(ILD)層。

仍參考圖20和圖24，方法500包括方塊514，在其中圖案化罩幕246p’形成在介電層244上。圖案化罩幕246p’的形成與上面參考圖8至圖9描述的圖案化罩幕246p類似，並且為了簡單起見省略重複描述。圖案化罩幕246p’與圖案化罩幕246p之間的差異在於，圖案化罩幕246p’包括暴露介電層244的部分的多個第一開口248a’和第二開口248b’。在本實施例中，每個第一開口248a’暴露出其下方的介電層244的第一部分(例如244a’)，第二開口248b’暴露出介電層244的第二部分(例如244b’)，並且當從頂部觀看時，介電層244的第一部分244a’的面積大於介電層244的第二部分244b’的面積。在一個實施例中，第一開口248a’沿X方向跨越寬度W1’，第二開口248b’沿X方向跨越寬度W2’，且寬度W1’大於寬度W2’。

參考圖20和25至圖27，方法500包括方塊516，在其中執行電漿蝕刻製程250以在介電層244中形成多個第一溝渠和第二溝渠。在形成圖案化罩幕246p’之後，將工件600放置到設備10中以進行電漿蝕刻製程250。如圖25所示，圖案化光罩246p’的表面以及介電層244的第一和第二部分(例如，244a’、244b’)的頂面暴露在電漿環境中。在執行電漿蝕刻製程250第一持續時間T1’之後，如圖25所示，被多個第一開口248a’暴露的介電層244的第一部分244a’被基本上去除以形成暴露其下的金屬線BMm1’的部分的多個第一溝渠252’(由電漿20填充)，而被第二開口248b’暴露的介電層244的第二部分244b’僅被部分去除。即，在第一持續時間T1’之後，金屬線BMm2’尚未暴露於電漿20中。換句話說，電漿蝕刻製程250以第一蝕刻速率蝕刻第一部分244a’，並以低於第一蝕刻速率的第二蝕刻速率蝕刻第二部分244b’。不同的蝕刻速率與第一開口248a’和第二開口248b’的配置(例如寬度)有關。更具體地，對於同時蝕刻的具有不同尺寸的特徵，深寬比相關蝕刻（ARDE）效應導致更大的特徵（例如，第一部分244a’）以更快的速率被蝕刻。隨著電漿蝕刻製程250的持續進行，如圖26所示，被第二開口248b’暴露的介電層244的第二部分244b’被完全去除，從而形成其下露出金屬線BMm2’的部分的第二溝渠254’。即，多個第一溝渠252’比第二溝渠254’更早形成。每個第一溝渠252’具有比第二溝渠254’的寬度（例如W2’）大的寬度（例如W1’）。在形成第二溝渠254’時可以停止執行電漿蝕刻製程250，然後可以選擇性地去除圖案化罩幕246p’。

按時間順序形成多個第一溝渠252’和第二溝渠254’可以進行正確的PID風險評估。如上所述，多個第一溝渠252’比第二溝渠254’更早形成，並且第一天線242a’將比第二天線242b’收集和累積更多的帶電離子。在一個實施例中，多個第一溝渠252’的密度(即每單位體積的數量)大於第二溝渠254’的密度。例如，如圖所示，工件600可以包含一個第二溝渠254’。圖27描繪了圖26所示的工件600的簡化示意圖。電耦合到電晶體300的閘極端的第一天線242a’早於電耦合到電晶體300的源極汲極端的第二天線242b’開啟。換句話說，電晶體300的閘極結構310將率先暴露於累積的電荷，這有助於正確評估電晶體300的可靠性。場板材610和承載基底222構成寄生電容620。寄生電容620可以將RF電源18的電場電容耦合到源極汲極特徵308，以增加電晶體300的閘極端和源極汲極端之間的閘極源極跨壓Vgs，進而向電晶體300提供更高的電壓應力。因此，可以更準確地評估電晶體300的可靠性。

參考圖20和圖28至圖29，方法500包括方塊518，在其中多個通孔256a’和通孔256b’分別形成在多個第一溝渠252’和第二溝渠254’中。多個通孔256a’和通孔256b’分別遵循多個第一溝渠252’和第二溝渠254’的形狀。即每個通孔256a’都有寬度W1’，通孔256b’有小於寬度W1’的寬度W2’。通孔256a’和通孔256b’的組成和形成與通孔256a和通孔256b的組成和形成類似，並且為了簡潔省略重複的描述。

圖29描繪了圖28所示的工件600的局部佈局。為簡潔起見，圖29省略了一些功能。圖28所示的局部剖面圖可以是工件600的複合剖面圖的組合。如圖29所示。在本實施例中，從頂部觀察時，金屬線BMm1’具有單面梳狀結構。應理解，金屬線BMm1’可以具有其他適當的外形(例如，雙面梳狀結構、矩形形狀)。在一個實施例中，當從頂部觀察時，金屬線BMm1’的面積大於金屬線BMm2’的面積，使得金屬線BMm1’可以從電漿20中的帶電離子收集更多的電荷。第一天線結構242a’和第二天線結構242b’及/或通孔256a’和通孔256b’可以放置在切割道或晶粒中。

在上述實施例中，第一天線242’通過由第一通孔228a、閘極通孔330和FMLI結構220的導電特徵(例如，與閘極通孔330直接接觸的M0金屬線)提供的第一導電路徑270a電耦合到電晶體300的閘極結構310；第二天線242b’通過由第二通孔228b、源極汲極接觸件通孔328、源極汲極接觸件320、矽化物層322和FMLI結構220的導電特徵(例如，與源極汲極接觸件通孔328直接接觸的M0金屬線)提供的第二導電路徑270b電耦合至電晶體300的源極汲極特徵308。在圖30所示的一些替代實施例中，第一導電路徑可以由閘極通孔330’提供，閘極通孔330’延伸穿過介電層226且從基底202的底面202b’延伸穿過基底202，並且第二導電路徑可以由源極汲極通孔328’和矽化物層322’提供。源極汲極通孔328’延伸穿過介電層226且從基底202的底面202b’延伸穿過基底202，並且矽化物層322’設置在源極汲極通孔328’和源極汲極特徵308之間。閘極通孔330’和源極汲極通孔328’可以分別通過對應的介電阻障層340和介電阻障層342隔離於基底202。

圖31描繪了上面參考圖1至圖30所描述的半導體結構200和半導體結構600的簡化等效電路圖700。在執行電漿蝕刻製程250時，電晶體300可以看作是一個具有第一端A和第二端B的二端元件，與電漿20中帶電離子相關的電位將被視為電壓源V _plasma，並且與RF電源18相關的電位將被視為射頻信號V _RF。

電路圖還包括具有兩端的電阻器R ₁。電阻器R ₁代表上述第一導電路徑270a的寄生電阻，電阻器R ₁的一端電耦合至開關SW ₁，電阻器R ₁的另一端電耦合至電晶體300的第一端A。電路圖還包括具有兩端的電阻器R ₂。電阻器R ₂代表上述第二導電路徑270b的寄生電阻，電阻器R ₂的一端電耦合至開關SW ₂，電阻器R ₂的另一端電耦合至電晶體300的第二端B。開關SW ₁和開關SW ₂還電耦合至電壓源V _plasma。在本實施例中，開關SW ₁類比第二溝渠254(如圖12所示)或第一溝渠252’(如圖25所示)的形成狀態，而開關SW2類比第一溝渠252(如圖11所示)或第二溝渠254’（如圖26所示）的形成狀態。更具體地，當形成溝渠第二溝渠254或第一溝渠252’時，認為開關SW1導通，而當形成第一溝渠252或第二溝渠254’時，認為開關SW2導通。

電路圖還包括耦合到射頻信號V _RF和電晶體300的第一端A的電容C ₁、耦合到射頻信號和電晶體300的第二端B的電容C ₂以及耦合到第一端A和第二端B的電容C ₃。在本實施例中，電容C ₁表示與第一天線242a/242a’和承載基底222相關聯的耦合電容，電容C ₂表示與第二天線242b/242b’和承載基底222相關聯的耦合電容以及與場板材610和承載基底222相關聯的耦合電容的組合，且電容C ₃表示閘極電容效應電容Cox。

在執行電漿蝕刻製程250期間，電晶體300被迫耦合至電壓源V _plasma。在本揭露中，電晶體300的第一端A和第二端B連接到電壓源V _plasma的順序可以基於半導體結構的目的來選擇。例如，為了保護電晶體300不會被PID損壞，需要減少第一端A和第二端B之間的電壓差。因此，開關SW ₂會比開關SW1更早開啟。另一方面，為了執行正確的PID評估，需要增加第一端A和第二端B之間的電壓差。因此，開關SW ₁會比開關SW2更早開啟。也可以相應地調整電阻器R ₁和電阻器R ₂的電阻值以及電容C ₁、電容C ₂和電容C ₃的電容值（例如，通過形成場板材610或屏蔽板210）以實現這些目標。

本揭露提供了許多不同的實施例。本文公開了半導體結構和其製造的方法。在一個示例性方面，本揭露涉及方法。方法包括形成耦合到電晶體的閘極結構的第一天線，第一天線包括第一金屬線，形成耦合到電晶體的源極汲極特徵的第二天線，第二天線包括第二金屬線，其中第一金屬線和第二金屬線設置在相同的金屬化層內，在金屬化層上方形成介電層，對介電層進行電漿蝕刻製程，從而分別形成暴露第一金屬線的多個第一溝渠和暴露第二金屬線的多個第二溝渠，其中多個第一溝渠和多個第二溝渠按時間順序形成，並在多個第一溝渠和多個第二溝渠中分別形成多個第一導電通孔和多個第二導電通孔。在一些實施例中，多個第一導電通孔中的一個通孔跨越第一寬度，且多個第二導電通孔中的一個通孔跨越大於第一寬度的第二寬度。在一些實施例中，多個第二溝渠可以早於多個第一溝渠形成。在一些實施例中，方法還可以包括在進行電漿蝕刻製程之前，在介電層上形成圖案化罩幕層，其中圖案化罩幕層包括設置在第一金屬線正上方的多個第一開口和設置在第二金屬線正上方的多個第二開口，其中多個第二開口中的一個的寬度可大於多個第一開口中的一個的寬度。在一些實施例中，電漿蝕刻製程以第一速率蝕刻介電層被多個第一開口暴露的部分，並且以大於第一速率的第二速率蝕刻介電層被多個第二開口暴露的部分。在一些實施例中，金屬化層可以設置在電晶體的閘極結構下方。在一些實施例中，方法還可以包括在電晶體的閘極結構上方形成電耦合到電晶體的源極汲極特徵的屏蔽板。在一些實施例中，方法還可以包括形成圍繞第一天線的導電籠，其中導電籠包括鄰近第一天線設置的側壁和電耦合到電晶體的源極汲極特徵的底部。在一些實施例中，多個第一導電體通孔的密度可以大於多個第二導電體通孔的密度。在一些實施例中，第一天線和第二天線中的每一個還可以包括設置在金屬化層與電晶體之間的多個通孔和多條金屬線。

在另一個示例性方面，本揭露涉及方法。方法包括接收工件，工件包括電晶體，電晶體包括閘極結構和鄰近閘極結構的源極汲極特徵，工件還包括設置在第一介電層中的第一導電特徵和第二導電特徵，其中源極汲極特徵通過第一導電路徑耦合到第一導電特徵，並且閘極結構通過第二導電路徑耦合到第二導電特徵。方法還包括在第一導電特徵和第二導電特徵上形成第二介電層，在第二介電層上方形成圖案化罩幕，圖案化罩幕包括設置在第一導電特徵正上方的第一開口和設置在第二導電特徵正上方且小於第一開口的第二開口，以圖案化罩幕作為蝕刻罩幕，進行電漿蝕刻製程，以蝕刻第二介電層，藉此形成暴露出第一導電特徵的第一溝渠和暴露出第二導電特徵的第二溝渠，並在第一溝渠中形成第一導電通孔和在第二溝渠中形成第二導電通孔。在一些實施例中，第一溝渠和第二溝渠可以按時間順序形成。在一些實施例中，在形成第一溝渠時，第二溝渠的深度可以小於第一溝渠的深度。在一些實施例中，在完成電漿蝕刻製程時，第二溝渠和第一溝渠可以具有相同的深度。在一些實施例中，第一導電特徵和第二導電特徵設置在電晶體的閘極結構下方，其中工件還可以包括設置在電晶體的閘極結構上方並且電耦合至電晶體的源極汲極特徵的屏蔽板。在一些實施例中，電晶體可以包括設置在第一導電特徵和第二導電特徵上方的多個奈米結構，並且閘極結構包裹在多個奈米結構中的每個奈米結構的周圍。

在又一個示例性方面，本揭露涉及一種半導體結構。半導體結構包括電晶體，電晶體包括多個奈米結構的、包裹在多個奈米結構中的每一個的周圍和上方的閘極結構以及耦合到多個奈米結構中的每一個的源極汲極特徵。半導體結構還包括耦合到閘極結構的第一天線、在第一天線下方並與第一天線直接接觸的多個第一通孔、耦合到源極汲極特徵的第二天線、以及在第二天線下方並與第二天線直接接觸的多個第二通孔，其中，從頂部觀看時，多個第二通孔的寬度大於多個第一通孔的寬度。在一些實施例中，第一天線和第二天線中的每一個包括設置在閘極結構下方的多個通孔和多條金屬線。在一些實施例中，半導體結構還可以包括設置在電晶體上方且電耦合到源極/汲極特徵的導電屏蔽板。在一些實施例中，多個第一通孔的密度大於多個第二通孔的密度。

前述概述了幾個實施例的特徵，使得本領域具有通常知識者可以更好地理解本揭露的各方面。本領域具有通常知識者應理解，他們可以輕鬆地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域具有通常知識者也應當認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本揭露的精神和範圍的情況下做出各種變化、替換和變更。披露。

10:設備 12:卡盤 14:晶圓 16:入口 18:射頻電源/RF電源 20:電漿 22:出口 100、500:方法 102、104、106、108、110、112、114、116、118、502、504、506、508、510、512、514、516、518:方塊 200、600:半導體結構/工件 202:基底 202b、202b’:底面 202t:頂面 204、230、316:介電結構 210:屏蔽板 210’:底部 220:前側多層互連結構/FMLI結構 222:承載基底 224:黏著層 226、244、324:介電層 228a:第一通孔 228b:第二通孔 240、240’:背側多層互連結構/BMLI結構 242a、242a’:第一導體結構/第一天線/第一天線結構 242b、242b’:第二導體結構/第二天線/第二天線結構 244a、244a’:第一部分 244b、244b’:第二部分 246:罩幕膜 246p、246p’:圖案化罩幕 248a、248a’:第一開口 248b、248b’:第二開口 250:電漿蝕刻製程 252、252’:第一溝渠 254、254’:第二溝渠 256a、256a’、256b、256b’:通孔 260、260’:法拉第籠 270a:第一導電路徑 270b:第二導電路徑 300:電晶體 305:通道層 308:源極汲極特徵 310:閘極結構 312a、312b:頂部間隔物 312c:內間隔物 314:介電頂蓋層 320:源極汲極接觸件/前側源極汲極接觸件 322、322’:矽化物層 328:源極汲極接觸件通孔 328’:源極汲極通孔 330、330’:閘極通孔 340、342:介電阻障層 610:場板材 620:寄生電容 700:簡化等效電路圖 A:第一端 B:第二端 M0、M1、Mn-1、Mn、BM0、BM1、BMm-1、BMm:金屬線層/金屬線 BMm’:金屬線層 BMm1、BMm1’、BMm2、BMm2’:金屬線 C ₁、C ₂、C ₃:電容 R ₁、R ₂:電阻器 SW ₁、SW ₂:開關 V1、Vn、BV1、BVm:金屬通孔層/通孔 V _plasma:電壓源 V _RF:射頻信號 W1、W1’、W2、W2’:寬度 X、Y、Z:方向 AA、B-B、C-C、D-D:線

當結合附圖閱讀時，可以從以下詳細描述中最好地理解本揭露。需要強調的是，根據行業標準慣例，各種特徵並未按比例繪製，僅用於說明目的。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減少。

圖1繪示出根據本揭露的一個或多個方面的被配置為進行電漿蝕刻製程的設備的簡化示意性配置。

圖2繪示出根據本揭露的一個或多個方面的用於形成具有減少的PID的半導體結構的方法的流程圖。

圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12和圖14繪示出根據本揭露的一個或多個方面的在圖2的方法中的各個製造階段期間工件的局部剖面圖。

圖13繪示出根據本揭露的一個或多個方面的圖12中所示的工件的簡化等效電路圖。

圖15繪示出根據本揭露的一個或多個方面的圖14中所示的工件的局部佈局。

圖16繪示出根據本揭露的一個或多個方面的第一替代半導體結構的局部佈局。

圖17繪示出根據本揭露的一個或多個方面的第一替代半導體結構的局部剖面圖。

圖18繪示出根據本揭露的一個或多個方面的第二替代半導體結構的簡化等效電路圖。

圖19繪示出根據本揭露的一個或多個方面的第三替代半導體結構的局部剖面圖。

圖20繪示出根據本揭露的一個或多個方面的用於形成用於PID風險評估的另一半導體結構的方法的流程圖。

圖21、圖22、圖23、圖24、圖25、圖26和圖28繪示出根據本揭露的一個或多個方面的在圖20的方法中的各個製造階段期間工件的局部剖面圖。

圖27繪示出根據本揭露的一個或多個方面的圖26中所示的工件的簡化等效電路圖。

圖29繪示出根據本揭露的一個或多個方面的圖28中所示的工件的局部佈局。

圖30繪示出根據本揭露的一個或多個方面的替代半導體結構的局部剖面圖。

圖31繪示出根據本揭露的一個或多個面向的經歷電漿蝕刻製程的半導體結構的簡化等效電路圖。

100:方法

102、104、106、108、110、112、114、116、118:方塊

Claims (20)

1. 一種方法，包括： 形成耦合到電晶體的閘極結構的第一天線，所述第一天線包括第一金屬線； 形成耦合到所述電晶體的源極汲極特徵的第二天線，所述第二天線包括第二金屬線，其中所述第一金屬線和所述第二金屬線設置在同一金屬化層內； 在所述金屬化層上方形成介電層； 對所述介電層進行電漿蝕刻製程，從而分別形成暴露所述第一金屬線的多個第一溝渠和暴露所述第二金屬線的多個第二溝渠，其中所述多個第一溝渠和所述多個第二溝渠依時間順序形成；以及 分別在所述多個第一溝渠和所述多個第二溝渠中形成多個第一導電通孔和多個第二導電通孔。
2. 如請求項1所述的方法，其中所述多個第一導電通孔中的一個通孔跨越第一寬度，且所述多個第二導電通孔中的一個通孔跨越大於所述第一寬度的第二寬度。
3. 如請求項1所述的方法，其中所述多個第二溝渠早於所述多個第一溝渠形成。
4. 如請求項1所述的方法，還包括： 在進行所述電漿蝕刻製程之前，在所述介電層上形成圖案化罩幕層，其中所述圖案化罩幕層包括設置在所述第一金屬線正上方的多個第一開口和設置在所述第二金屬線正上方的多個第二開口，其中所述多個第二開口中的一個的寬度大於所述多個第一開口中的一個的寬度。
5. 如請求項4所述的方法，其中所述電漿蝕刻製程以第一速率蝕刻所述介電層被所述多個第一開口暴露的部分，且以大於所述第一速率的第二速率蝕刻所述介電層被所述多個第二開口暴露的部分。
6. 如請求項1所述的方法，其中所述金屬化層設置在所述電晶體的所述閘極結構下方。
7. 如請求項6所述的方法，還包括： 在所述電晶體的所述閘極結構上方形成電耦合到所述電晶體的所述源極汲極特徵的屏蔽板。
8. 如請求項6所述的方法，還包括： 形成圍繞所述第一天線的導電籠，其中所述導電籠包括鄰近所述第一天線設置的側壁和電耦合到所述電晶體的所述源極汲極特徵的底部。
9. 如請求項1所述的方法，其中所述多個第一導電通孔的密度大於所述多個第二導電通孔的密度。
10. 如請求項1所述的方法，其中所述第一天線和所述第二天線中的每一個還包括設置在所述金屬化層和所述電晶體之間的多個通孔和多條金屬線。
11. 一種方法，包括： 接收工件，所述工件包括： 電晶體，包括閘極結構和鄰近所述閘極結構的源極汲極特徵；以及 第一導電特徵和第二導電特徵，設置在第一介電層中，其中所述源極汲極特徵通過第一導電路徑耦合到所述第一導電特徵，且所述閘極結構通過第二導電路徑耦合到所述第二導電特徵； 在所述第一導電特徵和所述第二導電特徵上形成第二介電層； 在所述第二介電層上方形成圖案化罩幕，所述圖案化罩幕包括設置在所述第一導電特徵正上方的第一開口和設置在所述第二導電特徵正上方且小於所述第一開口的第二開口； 以所述圖案化罩幕作為蝕刻罩幕，進行電漿蝕刻製程，以蝕刻所述第二介電層，藉此形成暴露所述第一導電特徵的第一溝渠及暴露所述第二導電特徵的第二溝渠；以及 在所述第一溝渠中形成第一導電通孔和在所述第二溝渠中形成第二導電通孔。
12. 如請求項11所述的方法，其中所述第一溝渠和所述第二溝渠按時間順序形成。
13. 如請求項11所述的方法，其中在形成所述第一溝渠時，所述第二溝渠的深度小於所述第一溝渠的深度。
14. 如請求項13所述的方法，其中在完成所述電漿蝕刻製程時，所述第二溝渠和所述第一溝渠具有相同的深度。
15. 如請求項11所述的方法，其中所述第一導電特徵和所述第二導電特徵設置在所述電晶體的所述閘極結構下方，其中所述工件還包括設置在所述電晶體的所述閘極結構上方並且電耦合到所述電晶體的所述源極汲極特徵的屏蔽板。
16. 如請求項11所述的方法，其中所述電晶體還包括設置在所述第一導電特徵和所述第二導電特徵上方的多個奈米結構，且所述閘極結構包裹在所述多個奈米結構中的每個奈米結構的周圍。
17. 一種半導體結構，包括： 電晶體，包括： 多個奈米結構， 閘極結構，包裹在所述多個奈米結構中的每一個的周圍和上方；以及 源極汲極特徵，耦合至所述多個奈米結構中的每一個； 第一天線，耦合至所述閘極結構； 多個第一通孔，在所述第一天線下方並與所述第一天線直接接觸； 第二天線，耦合至所述源極汲極特徵；以及 多個第二通孔，在所述第二天線下方並與所述第二天線直接接觸，其中從頂部觀看時，所述多個第二通孔的寬度大於所述多個第一通孔的寬度。
18. 如請求項17所述的所述半導體結構，其中所述第一天線和所述第二天線中的每一個包括設置在所述閘極結構下方的多個通孔和多條金屬線。
19. 如請求項17所述的所述半導體結構，還包括： 導電屏蔽板，設置在所述電晶體上方並且電耦合到所述源極汲極特徵。
20. 如請求項17所述的所述半導體結構，其中所述多個第一通孔的密度大於所述多個第二通孔的密度。

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