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TW202503901A - 半導體元件及其製造方法 - Google Patents

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TW202503901A
TW202503901A TW112144835A TW112144835A TW202503901A TW 202503901 A TW202503901 A TW 202503901A TW 112144835 A TW112144835 A TW 112144835A TW 112144835 A TW112144835 A TW 112144835A TW 202503901 A TW202503901 A TW 202503901A
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葉書佑
洪騰達
陳俊任
鄭培彥
林士琦
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台灣積體電路製造股份有限公司
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Abstract

一種方法包含蝕刻閘極堆疊，以形成溝渠延伸穿過閘極堆疊，此閘極堆疊包含金屬閘極電極與閘極介電質，其中形成溝渠移除部分之閘極堆疊，以將閘極堆疊分隔成第一閘極堆疊部分與第二閘極堆疊部分；將溝渠延伸穿過閘極堆疊之下方之隔離區並進入隔離區之下方之半導體基材中；共形沉積第一介電材料於溝渠中之數個表面上；以及沉積第二介電材料於第一介電材料上，以填充溝渠，其中第一介電材料是比第二介電材料更柔性的材料。

Description

以緩衝層重新填充切割之金屬閘極
半導體元件使用在各種電子應用中，像是例如個人電腦、手機、數位相機、及其他電子設備。一般而言，製造半導體元件時係透過依序沉積絕緣或介電層、導電層、與半導體層之材料於半導體基材之上，以及利用微影來圖案化各個材料層，以形成電路組件與構件於其上。
半導體產業藉由不斷的縮減最小特徵尺寸，來持續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等等)之整合密度，而使得更多組件可整合於一給定面積中。然而，隨著最小特徵尺寸的縮減，而產生需要解決的其他問題。
以下的揭露提供了許多不同實施方式或實施例，以實施本揭露之不同特徵。以下描述構件與安排的特定實施例，以簡化本揭露。當然，這些僅為實施例，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵之上方或之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各實施例中重複參考數字及/或文字。這樣的重複係為了簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
此外，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」、與類似用語，以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖式中所繪示之方位外，這些空間相對用語意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可以同樣的方式來解釋在此所使用之空間相對描述符號。
在例示之實施方式中，使用鰭式場效電晶體(FinFET)之製造來作為實施例以解釋本揭露之概念。其他類型之電晶體，例如平面式電晶體、奈米結構電晶體(例如，奈米場效電晶體、奈米片場效電晶體、奈米線場效電晶體、環極全環繞(GAA)電晶體等)等亦可採用本揭露之概念。在此所討論之實施方式將提供能夠製作或使用本揭露之標的實施例，且在此技術領域中具有通常知識者將輕易理解到保持在不同實施方式的預期範圍內可進行之潤飾。在各個視圖與例示之實施方式中，相同的元件符號用以指定相同的元件。儘管方法實施方式可討論為以特定順序進行，但是其他方法實施方式可以任何邏輯順序進行。
可利用從基材形成半導體條(即，鰭片)，以及在半導體條上方形成與半導體條垂直之閘極的方式來形成鰭式場效電晶體元件。隨後，可將這些半導體條或閘極切割成各種長度或尺寸，以基於特定設計需求提供不同之鰭式場效電晶體。實施方式製程不是在以置換閘極置換虛設閘極前切割虛設閘極，而是使用切割置換閘極(例如，金屬閘極)之閘極切割技術在不同之相鄰鰭式場效電晶體之上形成不同的閘極。透過沉積相對柔性之襯墊材料，以及接著以介電材料填充切口的方式，在切口中形成隔離區。透過先沉積襯墊材料，可縮減介電材料、相鄰之置換閘極、與下方之基材之間的應力。這可使得切口之變形較小，並使得介電材料之沉積獲得改善。此外，如在此所描述的，襯墊材料的使用可使得切口內有更小且更可再現之隔離區。
第1圖係繪示依照一些實施方式的一種鰭式場效電晶體之實施例的立體圖。鰭式場效電晶體10包含鰭片24位於基材20(例如，半導體基材)上。隔離區22設於基材20中，且鰭片24從相鄰之隔離區22之間突出於隔離區22之上。雖然將隔離區22描述/繪示成獨立於基材20，但是如在此所用之用語「基材」可用以僅指半導體基材或包含隔離區之半導體基材。此外，鰭片24可為單一連續材料，或者鰭片24及/或基材20可包含數種材料。在本文中，鰭片24指的是延伸在相鄰之隔離區22之間的部分。在其他實施方式中，介電鰭片(未顯示於圖中)可例如利用蝕刻鰭片24以形成凹槽，及接著以介電材料填充凹槽來製作。
閘極介電層32沿著鰭片24之側壁且位於鰭片24之頂面的上方，閘極電極34位於閘極介電層32之上方。在此示例中，閘極電極34與閘極介電層32可為虛設的，且可在後續製程中以置換閘極來置換。罩幕36位於閘極電極34之上方。磊晶源極/汲極區42相對於閘極介電層32與閘極電極34而設置在鰭片24之相對側。閘極介電層32與閘極電極34以及任何界面層(未示出)一起作為閘極堆疊30。閘極間隙壁38設於閘極堆疊30之二側，且介於閘極堆疊30與磊晶源極/汲極區42之間。
第1圖進一步繪示出後面圖式中所使用之參考剖面。剖面A-A沿著閘極電極34之縱軸，且在例如垂直於鰭式場效電晶體10之磊晶源極/汲極區42之間的電流流動方向的方向上。剖面B-B垂直於剖面A-A，且沿著鰭片24之縱軸並在例如鰭式場效電晶體10之磊晶源極/汲極區42之間之電流流動的方向上。剖面C-C平行剖面A-A，且延伸穿過鰭式場效電晶體10之磊晶源極/汲極區42。剖面D-D平行於剖面B-B，且延伸跨過閘極堆疊30，但介於閘極電極34之同一側上的鰭式場效電晶體10之相鄰之磊晶源極/汲極區42之間。為了清楚起見，後續圖式參考這些參考剖面。
在此所討論之一些實施方式係以利用後閘極(gate-last)製程所形成之鰭式場效電晶體的背景討論。在其他實施方式中，可利用前閘極(gate-first)製程。並且，一些實施方式考慮使在平面式元件，例如平面式鰭式場效電晶體中使用的態樣。源極/汲極區可指稱源極或汲極，單獨或全體地，此取決於上下文。
第2圖至第8圖為依照一些實施方式之透過在基材中形成鰭片之製程來製造鰭式場效電晶體之中間階段的各個視圖。第2圖、第3圖、第4圖、第6圖、與第8圖是沿著參考之剖面A-A繪示。第5圖與第7圖為透視圖。
在第2圖中，提供基材20。基材20可為半導體基材，例如塊體半導體、絕緣體上半導體(SOI)基材等，其可經摻雜(例如，以p型或n型摻質)或未經摻雜。基材20可為晶圓，例如矽晶圓。通常，絕緣體上半導體基材是一層半導體材料形成在絕緣層上。絕緣層可為例如氧化埋(BOX)層、氧化矽層等。絕緣層提供於基材上，一般為矽或玻璃基材。亦可使用其他基材，例如多層或梯度基材。在一些實施方式中，基材20之半導體材料可包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化銦鎵；或其組合。
基材20具有區域20N與區域20P。區域20N可用於形成n型元件，如n型金屬氧化物半導體電晶體，例如n型鰭式場效電晶體。區域20P可用於形成p型元件，如p型金屬氧化物半導體電晶體，例如p型鰭式場效電晶體。區域20N可與區域20P實體分離(如圖所繪示的透過分割線21)，且任意數量之元件特徵(例如，其他主動元件、摻雜區、隔離結構等)可設於區域20N與區域20P之間。
在第3圖中，形成鰭片24於基材20中。鰭片24為半導體條。在一些實施方式中，透過在基材20中蝕刻出溝渠的方式，可在基材20中形成鰭片24。此蝕刻可為任何可接受之蝕刻製程，例如反應式離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻、或其組合。此蝕刻可為非等向的。
可利用任何適合的方法來圖案化鰭片24。舉例而言，可使用一道或多道微影製程，包含雙重圖案化或多重圖案化製程，來圖案化鰭片24。一般而言，雙重圖案化或多重圖案化製程結合微影與自我對準製程，可使欲產生之圖案例如具有比其他利用單一直寫微影製程可得到之圖案的間距更小間距。舉例而言，在一些實施方式中，形成犧牲層於基材20之上，並利用微影製程予以圖案化。利用自我對準製程在圖案化之犧牲層旁形成間隙壁。接著，移除犧牲層，然後可利用剩餘之間隙壁來圖案化出鰭片24。在一些實施方式中，罩幕(或其他層)可留在鰭片24上。
在第4圖中，形成絕緣材料25於基材20之上以及相鄰之鰭片24之間。絕緣材料25可為例如氧化矽之氧化物、氮化物、類似材料、或其組合，且可利用高密度電漿化學氣相沉積(HDP-CVD)、可流動化學氣相沉積(FCVD)(例如，在遠程電漿系統中沉積之基於化學氣相沉積的材料，且予以後固化以使其轉化為另一種材料，如氧化物)、類似沉積、或其組合來形成。可使用透過任何可接受製程所形成之其他絕緣材料。在例示實施方式中，絕緣材料25為透過可流動化學氣相沉積製程形成之氧化矽。於絕緣材料25形成後，可進行退火製程。在一實施方式中，形成絕緣材料25使得過量的絕緣材料25覆蓋鰭片24。雖然絕緣材料25繪示為單一層，一些實施方式可使用多個層。舉例而言，在一些實施方式中，可先沿著基材20之表面與鰭片24形成襯墊(未繪示)。之後，填充材料，例如以上所討論的那些可形成於襯墊之上。
第5圖係繪示可適用於區域20N或區域20P的透視圖。第6圖係繪示第5圖所示之結構沿第1圖所示之剖面A-A的剖面圖。在第5圖與第6圖中，對絕緣材料25進行移除製程，以移除鰭片24之上的過量絕緣材料25。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合、或類似製程。平坦化製程暴露出鰭片24，如此於平坦化製程完成後，鰭片24與絕緣材料25之上表面齊平。在罩幕留在鰭片24上的實施方式中，平坦化製程可暴露出此罩幕或移除此罩幕，如此於平坦化製程完成後，罩幕或鰭片24之上表面分別與絕緣材料25齊平。
第7圖係繪示可適用於區域20N或區域20P的透視圖。第8圖係繪示第7圖所示之結構沿第1圖所示之剖面A-A的剖面圖。在第7圖與第8圖中，凹入絕緣材料25，以形成淺溝渠隔離(STI)區(隔離區22)。凹入絕緣材料25，使得區域20N與區域20P中之鰭片24的上部(通道區24’)從相鄰之隔離區22之間凸出。此外，隔離區22之上表面22A可具有如所繪示的平面、凸面、凹面(例如碟狀)、或其組合。可透過適合的蝕刻，來將隔離區22的上表面22A形成為平面、凸面、及/或凹面。可使用可接受之蝕刻製程，例如對絕緣材料25之材料具有選擇性的一種蝕刻製程(例如，以較蝕刻鰭片24之材料更快的速度蝕刻絕緣材料25的材料)，來凹入隔離區22。舉例而言，可例如使用稀釋的氫氟酸(dHF)來移除氧化物。
以上關於第2圖至第8圖所描述之製程僅為鰭片24可如何形成的一個實施例。在一些實施方式中，可透過磊晶成長製程來形成鰭片24。舉例而言，可形成介電層於基材20之上表面之上，且可將溝渠蝕刻穿過介電層，以暴露出下方的基材20。可在溝渠中磊晶成長同質磊晶結構，且可凹入介電層，如此同質磊晶結構從介電層凸出，而形成鰭片24。此外，在一些實施方式中，可使用異質磊晶結構作為鰭片24。舉例而言，可將第7圖至第8圖中之鰭片24凹入，並可在凹入之鰭片24之上磊晶成長不同於鰭片24的材料。在這樣的實施方式中，鰭片24包含凹入之材料、以及設於凹入之材料之上的磊晶成長材料。在又一實施方式中，可在基材20之上表面之上形成介電層，並可將溝渠蝕刻穿過介電層。接著，可利用不同於基材20之材料在溝渠中磊晶成長異質磊晶結構，並可凹入介電層，如此異質磊晶結構自介電層凸出，而形成鰭片24。在磊晶成長同質磊晶或異質磊晶結構的一些實施方式中，磊晶成長材料可在成長期間臨場(in-situ)摻雜，如此可排除先前及後續的植入，但可一起使用臨場及植入摻雜。
更進一步，在區域20N(例如，NMOS區)中磊晶生長與區域20P(例如，PMOS區)中之材料不同的材料可能是有利的。在多個實施方式中，鰭片24之上部可由矽鍺(Si xGe 1-x，其中x可在0至1的範圍內)、碳化矽、純或實質純鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似材料形成。舉例而言，可用於形成 III-V 族化合物半導體的材料包含但不限於，砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、與類似材料。
進一步在第8圖中，適合的井(未繪示)可形成於鰭片24及/或基材20中。在一些實施方式中，P型井可形成於區域20N中，N型井可形成於區域20P中。在一些實施方式中，P型井或N型井形成於區域20N與區域20P二者中。
在具有不同井類型的實施方式中，可使用光阻或其他罩幕(未繪示)來實現區域20N與區域20P之不同的植入步驟。舉例而言，可形成光阻於區域20N中之鰭片24與隔離區22之上。圖案化光阻，以暴露出基材20之區域20P，例如PMOS區。可利用旋塗技術來形成光阻，且可使用可接受之微影技術來圖案化光阻。於圖案化光阻後，在區域20P中進行n型雜質植入，光阻可作為罩幕，來實質防止n型雜質被植入區域20N中，例如NMOS區。n型雜質可為植入區域中的磷、砷、銻、或類似雜質，且其濃度為等於或小於10 18cm -3，例如介於約10 16cm -3與約10 18cm -3之間。於植入後，例如透過可接受之灰化製程移除光阻。
於區域20P的植入後，可形成光阻於區域20P中之鰭片24與隔離區22之上。圖案化光阻，以暴露出基材20之區域20N，例如NMOS區。可利用旋塗技術來形成光阻，且可利用可接受之微影技術來圖案化光阻。於圖案化光阻後，可在區域20N中進行p型雜質植入，光阻可作為罩幕，以實質防止p型雜質被植入至區域20P中，例如PMOS區。p型雜質可為植入區域中的硼、氟化硼、銦、或類似雜質，其濃度等於或小於10 18cm -3，例如介於約10 16cm -3與約10 18cm -3之間。於植入後，可例如利用可接受之灰化製程移除光阻。
於區域20N與區域20P的植入後，可進行退火，以修復植入損傷並活化所植入之p型及/或n型雜質。在一些實施方式中，磊晶鰭片的成長材料可在成長期間臨場摻雜，如此可排除植入，但可一起使用臨場及植入摻雜。
第9圖至第21B圖係繪示依照一些實施方式之在場效電晶體元件之製造中的各個額外中間階段。第9圖至第22圖繪示在區域20N與區域20P中任一個中的特徵，且將不再單獨繪示每個區域20N與區域20P。區域20N與區域20P之結構中的差異(若有的話)於每個圖式所附的文字中描述。參考第1圖之參考剖面A-A、剖面B-B、剖面C-C、與剖面D-D，第10A圖、第12A圖、第15A圖、第17A圖、第19A圖、與第21A圖係沿著參考剖面A-A繪示。第13A圖與第13B圖係沿著參考剖面C-C繪示。第10B圖、第12B圖、第15B圖、第17B圖、第19B圖、與第21B圖係沿著參考剖面D-D繪示。
第10A圖係繪示沿第1圖所示之參考剖面A-A之第9圖所示之結構的剖面圖。第10B圖係繪示沿第1圖所示之參考剖面D-D之第9圖所示之結構的剖面圖。在第9圖、第10A圖、與第10B圖中，形成虛設介電層於鰭片24上。虛設介電層可例如為氧化矽、氮化矽、其組合、或類似材料，且可依照可接受之技術來沉積或熱成長。形成虛設閘極層於虛設介電層之上，並形成罩幕層於虛設閘極層之上。可將虛設閘極層沉積於虛設介電層之上，接著例如利用化學機械研磨來予以平坦化。可將罩幕層沉積於虛設閘極層之上。可使用可接受之微影與蝕刻技術來圖案化罩幕層，以形成罩幕36。接著，可將罩幕36之圖案轉移到虛設閘極層，以形成虛設閘極34。在一些實施方式(未繪示)中，亦可利用可接受之蝕刻技術將罩幕36之圖案轉移至虛設介電層，以形成閘極介電層32。閘極介電層32與虛設閘極34一起形成虛設閘極堆疊30。虛設閘極堆疊30覆蓋鰭片24之相應之通道區24’。罩幕36之圖案可用以將每個虛設閘極堆疊30與相鄰之虛設閘極堆疊實體分離。虛設閘極堆疊30亦可具有與相應之磊晶鰭片24之長度方向實質垂直的長度方向。
虛設閘極34可為導電或非導電材料，且可選自於包含非晶矽、多晶矽(polysilicon)、多晶矽-鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬之群組。由虛設閘極層所形成之虛設閘極34可利用物理氣相沉積(PVD)、化學氣相沉積、濺鍍沉積、或用於沉積選定材料之在此技術領域中已知且使用的其他技術來沉積。虛設閘極34可由對隔離區22之蝕刻具有高蝕刻選擇比的其他材料所製成。由罩幕層所形成之罩幕36可包含例如氮化矽、氮氧化矽、或類似材料。在一些實施方式中，形成單一虛設閘極層與單一罩幕層橫跨區域20N與區域20P。在其他實施方式中，每個區域20N與區域20P可具有各自獨立之虛設閘極層與罩幕層。應注意的是，閘極介電層32顯示為僅覆蓋鰭片24，僅用以作為說明之目的。
而且，在第9圖、第10A圖、與第10B圖中，可將閘極封合間隙壁38A形成在虛設閘極堆疊30、罩幕36、及/或鰭片24(通道區24’)之暴露表面上。熱氧化或沉積，與隨後之非等向性蝕刻可形成閘極封合間隙壁38A。閘極封合間隙壁38A可由氧化矽、氮化矽、氮氧化矽、或類似材料所形成。
於形成閘極封合間隙壁38A後，可進行輕摻雜源極/汲極(LDD)區(未明確繪示)的植入。在具有不同元件類型之實施方式中，類似於上述參考第7圖與第8圖所討論之植入，可形成罩幕，例如光阻，於區域20N之上，而暴露出區域20P，且可將適合類型(例如，p型)之雜質植入區域20P中之暴露出的通道區24’。 接著，可移除罩幕。隨後，可形成罩幕，例如光阻，於區域20P之上，而暴露出區域20N，且可將適合類型之雜質(例如，n型)植入區域20N中之暴露出的通道區24’。接著，可移除罩幕。n型雜質可為先前討論之任意n型雜質，p型雜質可為先前討論之任意p型雜質。輕摻雜源極/汲極區可具有約10 15cm -3至約10 19cm -3的雜質濃度。可使用退火來修復植入損傷，並活化所植入之雜質。
並且，在第9圖、第10A圖、與第10B圖中，沿著虛設閘極堆疊30與罩幕36之側壁在閘極封合間隙壁38A上形成閘極間隙壁38B。可透過共形沉積絕緣材料，以及隨後非等向性蝕刻絕緣材料的方式，來形成閘極間隙壁38B。閘極間隙壁38B之絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、上述材料之組合、或類似材料。
為了簡單起見，閘極封合間隙壁38A與閘極間隙壁38B可一起稱為閘極間隙壁38。應注意的是，以上揭露大致描述形成間隙壁與輕摻雜源極/汲極區的製程。可使用其他製程與順序。舉例而言，可使用較少或額外的間隙壁，可利用不同步驟順序(例如，在形成閘極間隙壁38B前，可不蝕刻閘極封合間隙壁38A，而產生「L型」閘極封合間隙壁)，可形成與移除間隙壁，及/或類似者。此外，可使用不同結構與步驟來形成n型與p型元件。舉例而言，n型元件之輕摻雜源極/汲極區可在閘極封合間隙壁38A形成之前形成，而p型元件之輕摻雜源極/汲極區可在閘極封合間隙壁38A形成後形成。
第12A圖係繪示第11圖所示之結構沿第1圖所示之參考剖面A-A的剖面圖。第12B圖係繪示第11圖所示之結構沿第1圖所示之參考剖面D-D的剖面圖。第13A圖與第13B圖係繪示第11圖所示之結構沿第1圖所示之參考剖面C-C的剖面圖。在第11圖、第12A圖、第12B圖、第13A圖、與第13B圖中，形成磊晶源極/汲極區42於鰭片24中，以在相應之通道區24’中施加應力，藉以改善性能。磊晶源極/汲極區42形成於鰭片24中，如此每個虛設閘極堆疊30設於相應之磊晶源極/汲極區42相鄰對之間。在一些實施方式中，磊晶源極/汲極區42可延伸至或亦可穿過鰭片24。在一些實施方式中，閘極間隙壁38用於將磊晶源極/汲極區42與虛設閘極堆疊30隔開一適當的側向距離，因此磊晶源極/汲極區42不會使所產生之鰭式場效電晶體中之後續形成的閘極短路。
可透過遮蔽區域20P，例如PMOS區，以及蝕刻區域20N中之鰭片24的源極/汲極區以在鰭片24中形成凹槽的方式，來形成區域20N，例如NMOS區，中的磊晶源極/汲極區42。接著，將區域20N中之磊晶源極/汲極區42磊晶成長於凹槽中。磊晶源極/汲極區42可包含任何可接受之材料，例如適合n型鰭式場效電晶體的材料。舉例而言，若鰭片24為矽，區域20N中之磊晶源極/汲極區42可包含施加拉伸應變於通道區24’的材料，例如矽、碳化矽、摻雜磷之碳化矽、磷化矽、或類似材料。區域20N中之磊晶源極/汲極區42可具有從鰭片24之相應之表面凸起的表面，且可具有刻面。
可透過遮蔽區域20N，例如NMOS區，以及蝕刻區域20P中之鰭片24的源極/汲極區以在鰭片24中形成凹槽的方式，來形成區域20P，例如PMOS區，中的磊晶源極/汲極區42。接著，將區域20P中之磊晶源極/汲極區42磊晶成長於凹槽中。磊晶源極/汲極區42可包含任何可接受之材料，例如適合p型鰭式場效電晶體的材料。舉例而言，若鰭片24為矽，區域20P中之磊晶源極/汲極區42可包含施加壓縮應變於通道區24’的材料，例如矽鍺、摻雜硼之矽鍺、鍺、鍺錫、或類似材料。區域20P中之磊晶源極/汲極區42可具有從鰭片24之相應之表面凸起的表面，且可具有刻面。
類似於先前討論之形成輕摻雜源極/汲極區的製程，可將摻質植入磊晶源極/汲極區42及/或鰭片24，以形成源極/汲極區，接著退火。磊晶源極/汲極區42可具有約10 19cm -3至約10 21cm -3之雜質濃度。磊晶源極/汲極區42之n型及/或p型雜質可為先前討論的任意雜質。在一些實施方式中，可在成長期間對磊晶源極/汲極區42臨場摻雜。
使用磊晶製程在區域20N與區域20P中形成磊晶源極/汲極區42的結果，磊晶源極/汲極區42之上表面具有刻面，這些刻面朝外側擴展超過鰭片24的側壁。在一些實施方式中，這些刻面造成同一鰭式場效電晶體之相鄰磊晶源極/汲極區42合併，如第13A圖所示。在其他實施方式中，相鄰之磊晶源極/汲極區42於磊晶製程完成後保持分離，如第13B圖所示。在第13A圖與第13B圖所示的實施方式中，閘極間隙壁38形成以覆蓋於延伸在淺溝渠隔離區22上之鰭片24之側壁的一部分(通道區24’)上，藉以阻擋磊晶成長。在一些其他實施方式中，可調整用來形成閘極間隙壁38之間隙壁蝕刻，以移除間隙壁材料，使得磊晶源極/汲極區42可延伸至隔離區22的表面。
第15A圖係繪示第14圖所示之結構沿第1圖所示之參考剖面A-A的剖面圖。第15B圖係繪示第14圖所示之結構沿第1圖所示之參考剖面D-D的剖面圖。在第14圖、第15A圖、與第15B圖中，沉積第一層間介電質(ILD)48於第11圖、第12A圖、與第12B圖所示之結構上。第一層間介電質48可由介電材料所形成，且可利用任何適合的方法，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或可流動化學氣相沉積來沉積。介電材料可包含磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻雜硼之磷矽玻璃(BPSG)、未摻雜之矽玻璃(USG)、或類似材料。可使用透過任何可接受之製程所形成的其他絕緣材料。在一些實施方式中，接觸蝕刻終止層(CESL)46設於第一層間介電質48與磊晶源極/汲極區42、罩幕36、以及閘極間隙壁38之間。接觸蝕刻終止層46可包含具有不同於上方之第一層間介電質48之材料之蝕刻速率的介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似材料。
第17A圖係繪示第16圖所示之結構沿第1圖所示之參考剖面A-A的剖面圖。第17B圖係繪示第16圖所示之結構沿第1圖所示之參考剖面D-D的剖面圖。在第16圖、第17A圖、與第17B圖中，可進行平坦化製程，例如化學機械研磨，以使第一層間介電質48之上表面與虛設閘極堆疊30或罩幕36之上表面齊平(如例如圖17B所示)。此平坦化製程亦可移除虛設閘極堆疊30上之罩幕36(或其一部分)，以及沿罩幕36之側壁的閘極間隙壁38的部分。於平坦化製程後，罩幕36可能保留，在此情況下，罩幕36之上表面、閘極間隙壁38之上表面、以及第一層間介電質48之上表面彼此齊平。在一些實施方式中，平坦化製程的結果為虛設閘極堆疊30之上表面、閘極間隙壁38之上表面、以及第一層間介電質48之上表面齊平。在這樣的實施方式中，虛設閘極堆疊30之上表面透過第一層間介電質48而暴露出。
第19A圖係繪示第18圖所示之結構沿第1圖所示之參考剖面A-A的剖面圖。第19B圖係繪示第18圖所示之結構沿第1圖所示之參考剖面D-D的剖面圖。第18圖、第19A圖、與第19B圖繪示了閘極置換製程。在一道或多道蝕刻步驟中移除虛設閘極34、若存在之罩幕36、以及選擇性的閘極介電層32，且以置換閘極60置換。在一些實施方式中，利用非等向乾式蝕刻製程來移除若存在之罩幕36以及虛設閘極34。舉例而言，蝕刻製程可包含乾式蝕刻製程，此乾式蝕刻製程使用選擇性蝕刻罩幕36，接著蝕刻虛設閘極34，沒有蝕刻第一層間介電質48或閘極間隙壁38的一或多種反應氣體。每個凹槽暴露及/或位於相應之鰭片24的通道區24’(鰭片24之上部)上。每個通道區24’設於相鄰對之磊晶源極/汲極區42之間。在移除期間，蝕刻虛設閘極34時，可使用閘極介電層32作為蝕刻終止層。於虛設閘極34移除後，接著可選擇性地移除閘極介電層32。
接下來，形成用於置換閘極60之閘極介電層52與閘極電極56。閘極介電層52共形沉積在凹槽中，例如鰭片24之上表面與側壁上、以及閘極間隙壁38之側壁上。閘極介電層52亦可形成在第一層間介電質48之上表面上。依照一些實施方式，閘極介電層52包含氧化矽、氮化矽、或其多層。在一些實施方式中，閘極介電層52可包含高介電常數介電材料，且在這些實施方式中，閘極介電層52可具有介電常數值大於約7.0，並可包含鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛之金屬氧化物或矽酸鹽、及其組合。閘極介電層52之形成方法可包含分子束沉積(MBD)、原子層沉積、電漿增強化學氣相沉積、與類似方法。在部分之閘極介電層32保留在凹槽中的實施方式中，閘極介電層52包含閘極介電層32之材料(例如，氧化矽)。
閘極電極56分別沉積在閘極介電層52上，且填充凹槽的剩餘部分。閘極電極56可包含含有金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。舉例而言，雖然第19A圖將閘極電極56繪示成具有單一層，但閘極電極56可包含任意數量之襯墊層、任意數量之功函數調諧層、與填充材料，全部一起圖示為閘極電極56。於凹槽之填充後，可進行平坦化製程，例如化學機械研磨，以移除閘極介電層52與閘極電極56之材料的多餘部分，這些多餘部分位於第一層間介電質48之上表面上。閘極介電層52與閘極電極56之材料的剩餘部分因此形成所產生之鰭式場效電晶體的置換閘極60。閘極電極56與閘極介電層52可共同稱為閘極堆疊60。閘極堆疊60可沿著鰭片24之通道區24’的側壁延伸。
區域20N與區域20P中之閘極介電層52的製作可同時進行，使得每一區中之閘極介電層52由相同材料所形成，且閘極電極56的製作可同時進行，使得每一區中之閘極電極56由相同材料所形成。在一些實施方式中，每一區中之閘極介電層52可透過不同製程形成，使得閘極介電層52可為不同之材料，及/或每一區中之閘極電極56可透過不同製程形成，使得閘極電極56可為不同之材料。使用不同之製程時，可使用多個遮蔽步驟來遮蔽與暴露出適當的區域。閘極電極56可包含數層，包含但不限於氮化鈦矽(TiSiN)層、氮化鉭(TaN)層、氮化鈦(TiN)層、鈦鋁(TiAl)層、額外之氮化鈦及/或氮化鉭層、以及填充金屬。這些層中的一些定義了相應鰭式場效電晶體的功函數。此外，p型鰭式場效電晶體之金屬層與n型鰭式場效電晶體之金屬層可彼此不同，使得金屬層之功函數適合各自之p型或n型鰭式場效電晶體。填充材料可包含鋁、鎢、鈷、釕、或類似材料。
第21A圖繪示第20圖所示之結構的剖面圖，此剖面圖是從包含如第1圖所示之線A-A的平面所獲得的剖面圖。第21B圖繪示第20圖所示之結構的剖面圖，此剖面圖是從包含如第1圖所示之線D-D的平面所獲得的剖面圖。如第20圖、第21A圖、與第21B圖所示，形成硬罩幕62。硬罩幕62之材料可與接觸蝕刻終止層46、第一第一層間介電質48、及/或閘極間隙壁38中之一些的材料相同或不同。依照一些實施方式，硬罩幕62由氮化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、或類似材料形成。硬罩幕62的形成可包含透過蝕刻凹入閘極堆疊60以形成凹槽、將介電材料填入凹槽中、以及進行平坦化以去除介電材料的多餘部分。介電材料之剩餘部分是硬罩幕62。
第22圖、第23圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第29D圖、第30A圖、第30B圖、第30C圖、與第30D圖係繪示切割金屬閘極製程以及隨後形成接觸之製程。後續製程之圖式編號可包含字母「A」、「B」、「C」、或「D」。除非另有說明(例如，如第29D圖)，具有字母「A」之圖式標記是沿著第1圖中之參考剖面A-A的剖面圖。具有字母「B」之圖式是沿著第1圖中之參考剖面B-B的剖面圖。具有字母「C」之圖式是沿著第1圖中之參考剖面C-C的剖面圖。具有字母「D」之圖式是沿著第1圖中之參考剖面D-D的剖面圖。
第22圖係繪示依照一些實施方式之一種鰭式場效電晶體之布局的例示部分的俯視圖。在此視圖中，未顯示層間介電質48，以利更清楚地圖示出具有硬罩幕62之閘極堆疊60以及具有源極/汲極區42之鰭片24。垂直線對應於具有硬罩幕62之閘極堆疊60。水平線對應於其中形成有源極/汲極區42之鰭片24。虛線區域對應於下面討論之開口70，這些開口70是一或多個閘極被切割之區域。在下面之例示實施方式中，在一個開口70中同時切割二個閘極，然而，在一些實施方式中，可製作多個開口70，每個開口70切割任意數量之閘極，例如僅一個閘極或十個閘極。可使用其他數量之開口70。隨後，以應力縮減襯墊81及介電填充材料82填充開口70，以形成閘極隔離區80，以下將更詳細描述。所指示之剖面A-A、剖面B-B、與剖面C-C對應於第1圖中之類似參考剖面。
第23圖、第24A圖、第24B圖、與第24C圖係繪示依照一些實施方式之硬罩幕層64以及具有開口70之圖案化之光阻68的形成。亦可在硬罩幕層64與圖案化之光阻68之間形成底部抗反射塗層(BARC，未示出)。硬罩幕層64可為單層或者可包含多層。舉例而言，硬罩幕層64可包含由例如氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、非晶矽(a-Si)、或類似材料之一或多種材料形成的一或多層。舉例而言，在一些實施方式中，硬罩幕層64可包含夾在二層氮化矽之間的非晶矽層，但是層或材料的其他組合也是可能的。此形成可包含原子層沉積、電漿增強化學氣相沉積等。
沉積光阻68於硬罩幕層64之上方。光阻68可為單層結構或多層(例如，雙層、三層等)結構。使用適合之微影技術將開口70圖案化在光阻68中。開口70具有垂直於閘極堆疊60之長度方向的長度方向(從頂部看)，且閘極堆疊60之一部分直接位於開口70之一部分的下方，如第22圖、第23圖、第24A圖、與第24B圖所示。開口70亦可延伸在第一層間介電質48的一些部分之上方，如第23圖、第24B圖、與第24C圖所示。
第25A圖、第25B圖、與第25C圖係繪示依照一些實施方式之硬罩幕層64的蝕刻與硬罩幕層66的選擇性形成。使用圖案化之光阻68作為蝕刻罩幕來蝕刻硬罩幕層64，使開口 70延伸至硬罩幕層64中。可使用任何適合之蝕刻，例如濕式蝕刻、乾式蝕刻、或其組合。蝕刻可為非等向性的。若硬罩幕層64包含多層，則可例如使用多道蝕刻步驟。可使用適合之製程，例如使用蝕刻製程或灰化製程，來移除光阻68。
依照一些實施方式，於移除光阻68之後，可選擇性地沉積硬罩幕層66於硬罩幕層64之上方與開口70內。硬罩幕層66可共形地沉積在上表面與側壁表面上，因此可在上表面與側壁表面上具有實質相等之厚度。在一些實施方式中，硬罩幕層66包含介電材料，例如先前針對硬罩幕層64描述的那些，如氮化矽或類似材料。硬罩幕層64與硬罩幕層66可由類似或不同之材料形成。可使用適合之製程，例如原子層沉積、化學氣相沉積等，形成硬罩幕層66。可形成硬罩幕層66以縮減開口70之有效橫向寬度，因此而縮減後續形成在閘極堆疊60中之閘極隔離區80的橫向寬度，以下將更詳細描述。
第26A圖、第26B圖、與第26C圖係繪示依照一些實施方式之將開口70延伸穿過閘極堆疊60以「切割」閘極堆疊60。於切割閘極堆疊60之後，閘極堆疊60將被分成二個分開且電性隔離之閘極堆疊，每個閘極堆疊包含閘極堆疊60之一部分。應當理解的是，可利用額外之同時切割製程來將閘極堆疊60分成閘極堆疊60的多個部分。
可透過使用圖案化之硬罩幕層64(以及硬罩幕層66，若存在的話)作為蝕刻罩幕來蝕刻閘極堆疊60的方式，將開口70延伸穿過閘極堆疊60。在一些實施方式中，蝕刻硬罩幕62與閘極電極56，以使開口70延伸穿過閘極電極56並暴露出閘極介電層52。亦蝕刻閘極間隙壁38之暴露部分與第一層間介電質48之暴露部分。繼續蝕刻，直至移除現在暴露出之閘極介電層52，進而暴露出部分之隔離區22。在一些實施方式中，仍可繼續蝕刻，直至移除現在暴露出之隔離區22的至少一部分。在一些實施方式中，可繼續蝕刻，直至移除隔離區22，直至暴露基材20之一部分。在一些實施方式中，仍可再繼續蝕刻，直到移除基材20之一部分，如第26A圖至第26C圖所示。在其他實施方式中，開口 70之底部可設置在隔離區22中，且可不穿透基材20。
蝕刻可包含使用有效移除閘極堆疊60中之不同材料的各種蝕刻劑的多個循環。舉例而言，蝕刻可包含一道或多道濕式蝕刻步驟及/或乾式蝕刻步驟。蝕刻步驟可為非等向性的，且可包含一次或多次定時蝕刻。在一些情況下，蝕刻可移除硬罩幕層66。如第26A圖至第26C圖所示，在一些實施方式中，開口70可延伸到基材20中(例如，延伸到基材20之上表面下方)。在一些實施方式中，開口70在切割之閘極堆疊60之間具有寬度W1，此寬度W1在約50nm至約70nm的範圍內，但其他寬度也是可能的。開口70可具有實質垂直之側壁、漸縮的(例如，傾斜的)側壁、彎曲之側壁、或具有這些之外的另一輪廓的側壁表面。以這種方式，開口 70可在切割之閘極堆疊60之間具有不同的寬度。開口70之底面可為實質平坦、凸狀、或凹狀。
在第27A圖、第27B圖、與第27C圖中，依照一些實施方式，沉積應力縮減襯墊81於硬罩幕層64之上方以及開口70內的表面上。沉積應力縮減襯墊81，以縮減後續沉積之介電填充材料82施加在相鄰特徵上的應力，此將於下面更詳細描述。在一些情況下，應力縮減襯墊81可視為「應力緩和層」或「緩衝層」。應力縮減襯墊81可沉積在硬罩幕層64之上表面與側壁上；在硬罩幕62、閘極介電層52、閘極電極56、隔離區22、第一層間介電質48、接觸蝕刻終止層46、及/或基材20之側壁上；及/或基材20之底面。應力縮減襯墊81可共形地沉積在表面上，如此應力縮減襯墊81在開口70之側壁與底面上具有實質相同之厚度。舉例而言，可使用適合之技術，例如原子層沉積、化學氣相沉積、或類似技術，來沉積應力縮減襯墊81。在一些實施方式中，可將應力縮減襯墊81沉積為具有在約2nm至約10nm範圍內的厚度，但是其他厚度是可能的。在一些情況下，較厚之應力縮減襯墊81可比較薄之應力縮減襯墊81提供更多的應力縮減。應力縮減襯墊81可包含介電材料，例如氧化矽、多晶矽、氮化矽、或類似材料。舉例而言，在一些實施方式中，應力縮減襯墊81可為使用原子層沉積、電漿增強化學氣相沉積、或類似技術沉積之氧化矽。其他材料或沉積技術是可能的。在一些實施方式中，應力縮減襯墊81可包含多於一層的材料。
在第28A圖、第28B圖、與第28C圖中，依照一些實施方式，沉積介電填充材料82於應力縮減襯墊81上與開口70內。介電填充材料82可局部填充開口70、完全填充開口70、或者過度填充開口70，如第28A圖至第28C圖所示。介電填充材料82可包含一種或多種介電材料，例如氮化矽、氧化矽、碳化矽、氮氧化矽、碳氧化矽、或類似材料。可使用適合之技術，例如原子層沉積、電漿增強化學氣相沉積、化學氣相沉積、或類似技術，來沉積介電填充材料82。舉例而言，在一些實施方式中，介電填充材料82為使用原子層沉積所沉積之氮化矽。其他材料或沉積技術是可能的。
在一些情況下，施加在介電填充材料82與相鄰材料之間的應力可能導致不受歡迎的效果。舉例而言，應力可能存在於介電填充材料82與基材20、隔離區22、閘極堆疊60、及/或第一層間介電質48的相鄰材料之間。在一些情況下，這些應力可導致介電填充材料82之下部區域具有更加錐形的輪廓。這樣逐漸變細可有效縮減介電填充材料82之寬度，這會導致介電填充材料82的沉積更差，並造成會對相鄰之鰭式場效電晶體或其他元件產生負面衝擊的應力。舉例而言，在一些情況下，應力與所產生的錐形輪廓可造成介電填充材料82在沉積期間形成縫隙，這可導致隔離度降低、結構穩健性降低、或漏電機會增加。藉由在沉積介電填充材料82之前沉積應力縮減襯墊81，可縮減介電填充材料82與相鄰材料之間的應力。舉例而言，應力縮減襯墊81之材料可為比介電填充材料82更柔性的材料，其可吸收一些應力。具體地，當開口70具有小寬度(例如，寬度W1)或低深寬比(例如，較高的形狀)時，應力縮減襯墊81可用以縮減錐度與不想要的應力。以這種方式，應力縮減襯墊81的存在可縮減錐度、減少相鄰元件上之不想要的應力、以及改善介電填充材料82的沉積，所有這些都可以改善元件性能。
在第29A圖、第29B圖、與第29C圖中，依照一些實施方式，進行平坦化製程，以移除多餘之應力縮減襯墊81與介電填充材料82，而形成閘極隔離區80。平坦化製程可包含化學機械研磨(CMP)製程、研磨製程、蝕刻製程、或類似製程。於進行平坦化製程之後，應力縮減襯墊81、介電填充材料82、硬罩幕62、及/或第一層間介電質48之上表面可實質齊平或共面。於進行平坦化製程之後，應力縮減襯墊81與介電填充材料82之剩餘部分形成分隔與隔離相鄰之閘極堆疊60的閘極隔離區80。在一些情況下，在此所描述之閘極隔離區80可視為「雙層」或「多層」閘極隔離結構。
閘極隔離區80可具有在約80nm至約160nm範圍內的高度H1。在一些實施方式中，閘極隔離區80可延伸到基材20中約15nm至約25nm範圍內的深度。閘極隔離區80可具有在相鄰閘極堆疊60之間的寬度W2，寬度W2在約15nm至約25nm的範圍內。寬度W2可類似於第26A圖中所示之開口70的寬度W1。在一些實施方式中，閘極隔離區80具有深寬比(例如， W2：H1)，此深寬比在約1：5至約1：20範圍內。其他尺寸是可能的。在一些情況下，使用如在此所述之應力縮減襯墊81可允許形成具有較低(例如，較高)深寬比之閘極隔離區80，且減小錐度或其他不想要之應力效應的風險。在一些實施方式中，閘極隔離區80之下部可具有角度A1在約45∘至約90∘範圍內的側壁輪廓。其他角度或側壁輪廓是可能的。在一些情況下，如在此所描述之應力縮減襯墊81的使用可允許閘極隔離區80之側壁具有縮減之錐度，這可導致閘極隔離區80具有更垂直之側壁或更均勻之寬度。
第29D圖繪示出與第29A圖所示之閘極隔離區80類似的閘極隔離區80的剖面圖，除了第29D圖所示之閘極隔離區80具有包含富矽氮化矽之介電填充材料82與包含具有相對較大之厚度的氧化矽的應力縮減襯墊81之外。在一些實施方式中，形成富矽氮化矽之介電填充材料82可在相鄰之鰭式場效電晶體元件上造成壓縮應力，這改善了那些鰭式場效電晶體元件的性能。舉例而言，鰭式場效電晶體元件可為受益於壓縮通道應力之p型元件。在一些實施方式中，介電填充材料82可為具有矽濃度在約5%至約30%範圍內的氮化矽，但其他成分是可能的。為了縮減應力、改善沉積、以及縮減因介電填充材料82之富矽氮化矽而導致的錐度，可將應力縮減襯墊81沉積成相對較大之厚度，例如約1.5nm至約20nm範圍內的厚度。其他厚度是可能的。以這種方式，可控制因閘極隔離區80而產生之應力，以縮減不受歡迎之效應及/或改善元件性能。
在第30A圖、第30B圖、第30C圖、與第30D圖中，依照一些實施方式，沉積第二層間介電質108於第一層間介電質48與硬罩幕62之上方。在一些實施方式中，第二層間介電質108是利用可流動化學氣相沉積方法所形成之可流動膜。在其他實施方式中，第二層間介電質108由介電材料，例如含磷矽玻璃、硼矽玻璃、摻雜硼之磷矽玻璃、未摻雜之矽玻璃、或類似材料所形成，且可利用任何適合之方法，例如化學氣相沉積與電漿增強化學氣相沉積來沉積。其他材料或沉積技術是可能的。
而且，在第30A圖、第30B圖、第30C圖、與第30D圖中，依照一些實施方式，形成閘極接觸110與源極/汲極接觸112穿過第二層間介電質108與第一層間介電質48。形成用於源極/汲極接觸112之開口穿過第一層間介電質48與第二層間介電質108，且形成用於閘極接觸110之開口穿過第二層間介電質108與硬罩幕62。可使用可接受之微影與蝕刻技術來形成開口。形成襯墊，例如擴散阻擋層、附著層等，以及導電材料於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭、或類似材料。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、釕、或類似材料。可進行平坦化製程，例如化學機械研磨，以從第二層間介電質108之表面移除多餘之材料。剩餘之襯墊與導電材料在開口中形成源極/汲極接觸112與閘極接觸110。可進行退火製程，以在磊晶源極/汲極區42與源極/汲極接觸112之間的界面處形成矽化物(未在圖中個別示出)。
源極/汲極接觸112實體且電性耦合磊晶源極/汲極區42，閘極接觸110實體且電性耦合閘極堆疊60之閘極電極56。然而，耦合於閘極堆疊60之一個切割部的閘極接觸110可透過閘極隔離區80而與耦合於閘極堆疊60之另一切割部的閘極接觸110電性隔離。源極/汲極接觸112與閘極接觸110可在不同製程中形成，或者可在相同製程中形成。源極/汲極接觸112與閘極接觸110可形成為相同剖面或不同剖面。
在一些實施方式中，除了其他隔離結構之外，可使用在此描述之閘極隔離區80。作為實施例，第31圖繪示出類似於第30A圖之結構的結構的剖面圖，除了介電鰭片26(例如，「混合鰭片」或「虛設鰭片」)已形成在相鄰之鰭片24與相鄰之閘極堆疊60之間。依照一些實施方式，介電鰭片26可透過蝕刻其中一個鰭片24以形成凹槽，且接著以介電材料填充凹槽來形成。如第31圖所示，介電鰭片26可形成在基材20上且可突出於隔離區22之上。介電鰭片26可具有小於、大約等於、或大於鰭片24之高度的高度。閘極隔離區80可以類似於第30A圖之閘極隔離區80的方式形成。舉例而言，可在閘極堆疊60中蝕刻出類似於開口70的開口，除了此開口可暴露出介電鰭片26之上表面外。接著，可沉積應力縮減襯墊81與介電填充材料82於開口中。在一些實施方式中，閘極隔離區80的一些部分可形成在介電鰭片26上，且同一閘極隔離區80之其他部分可形成為遠離介電鰭片26。因此，在一些實施方式中，閘極隔離區80可具有不同高度、寬度、及/或深寬比的部分。透過形成具有應力縮減襯墊81之閘極隔離區80，可縮減閘極堆疊60之邊緣處的應力，且可更精確控制閘極堆疊60之隔離特徵的位置或尺寸。
作為另一實施例， 第32圖繪示出類似於第31圖之結構的結構的剖面圖，除了除介電鰭片26與閘極隔離區80之外已形成鰭片隔離區28。在一些實施方式中，鰭片隔離區28可在形成閘極堆疊60之後但在形成閘極隔離區80之前形成。可例如藉由移除閘極堆疊60之一部分、以及移除下方之鰭片24以形成開口，接著在開口中沉積介電材料的方式來形成鰭片隔離區28。於形成鰭片隔離區28之後，可使用先前所描述之蝕刻與沉積技術來形成閘極隔離區80。藉由形成具有應力縮減襯墊81之閘極隔離區80，可縮減閘極堆疊60之邊緣處的應力，且可更精確地控制閘極堆疊60之隔離特徵的位置或尺寸。
第33圖繪示出依照一些實施方式之包含由閘極隔離區80所分隔之奈米結構電晶體(例如，奈米場效電晶體、奈米片場效電晶體、奈米線場效電晶體、閘極全環繞(GAA)電晶體等)之結構的剖面圖。第33圖之剖面類似於第31圖之剖面。奈米結構電晶體包含鰭片24上方之奈米結構124(例如，奈米片、奈米線等)，其中奈米結構124作為奈米結構電晶體之通道區。奈米結構124可包含p型奈米結構、n型奈米結構、或其組合。閘極介電層52位於鰭片24之上表面之上，且沿著奈米結構124之上表面、側壁、與底面。閘極電極56位於閘極介電層52上方，且閘極介電層52與閘極電極56一起構成置換閘極60。相鄰之置換閘極60由閘極隔離區80分隔開，閘極隔離區80可使用先前描述之蝕刻與沉積技術來形成。磊晶源極/汲極區(第33圖中未示出)設於奈米結構124之相對側上。
實施方式之製程與元件有利地在相鄰鰭式場效電晶體元件之置替換閘極(例如，金屬閘極)的二切割端之間的閘極隔離區域中使用應力縮減襯墊。應力縮減襯墊的使用可縮減閘極隔離區之側壁的錐度或彎曲。此可減少在閘極隔離區之介電材料中形成縫隙或空隙的機會。此亦可減少可能影響相鄰之元件之性能之不受歡迎的應力。在切割金屬閘極之背景下描述實施方式，但在此描述之應力縮減襯墊可用在其中沉積有例如氮化矽的材料來填充溝渠或開口的任何適合之特徵中。以這種方式，可形成具有更小寬度、更均勻寬度、且具有更高良率之隔離特徵。
在本揭露之一實施方式中，一種方法包含蝕刻閘極堆疊，以形成溝渠延伸穿過閘極堆疊，此閘極堆疊包含金屬閘極電極與閘極介電質，其中形成溝渠移除部分之閘極堆疊，以將閘極堆疊分隔成第一閘極堆疊部分與第二閘極堆疊部分；將溝渠延伸穿過閘極堆疊之下方之隔離區並進入隔離區之下方之半導體基材中；共形沉積第一介電材料於溝渠中之數個表面上；以及沉積第二介電材料於第一介電材料上，以填充溝渠，其中第一介電材料是比第二介電材料更柔性的材料。在一實施方式中，第一介電材料為氧化矽。在一實施方式中，第二介電材料為氮化矽。在一實施方式中，第二介電材料係利用原子層沉積(ALD)製程沉積。在一實施方式中，此方法更包含形成硬罩幕於閘極堆疊上，其中第一介電材料實體接觸硬罩幕之側壁。在一實施方式中，溝渠延伸於半導體基材中之深度在0nm至25nm的範圍內。在一實施方式中，第二介電材料無縫隙。在一實施方式中，第一介電材料具有在2nm至10nm的範圍內之厚度。
在本揭露之一實施方式中，一種方法包含形成第一鰭片與第二鰭片於基材上；形成隔離區環繞第一鰭片並環繞第二鰭片；形成閘極結構延伸於第一鰭片與第二鰭片之上方；形成開口延伸穿過閘極結構與隔離區，以暴露出基材，其中開口介於第一鰭片與第二鰭片之間；沉積第一介電材料之共形層於開口中，其中開口中之第一介電材料實體接觸閘極結構、隔離區、與基材；以及沉積第二介電材料於開口中之介電材料上，其中第一介電材料縮減施加在第二介電材料與基材之間的應力。在一實施方式中，第一介電材料包含氧化矽。在一實施方式中，第二介電材料包含氮化矽。在一實施方式中，第二介電材料具有在5%至30%的範圍內之矽濃度。在一實施方式中，靠近基材之開口於沉積第二介電材料之前與之後具有相同之側壁輪廓。在一實施方式中，第一介電材料係使用原子層沉積或電漿增強化學氣相沉積來沉積。在一實施方式中，此方法包含形成硬罩幕於閘極結構上，其中硬罩幕、第一介電材料、以及第二介電材料之上表面齊平。
在本揭露之一實施方式中，一種元件包含第一半導體鰭片位於基材之上方；第二半導體鰭片位於基材之上方；隔離區環繞第一半導體鰭片與第二半導體鰭片；第一閘極堆疊位於第一半導體鰭片之上方；第二閘極堆疊位於第二半導體鰭片之上方；以及閘極隔離區分隔第一閘極堆疊與第二閘極堆疊，其中閘極隔離區包含：氧化矽層實體接觸第一閘極堆疊與第二閘極堆疊；以及介電填充材料位於氧化矽層上。在一實施方式中，介電填充材料為氮化矽。在一實施方式中，氧化矽層實體接觸基材。在一實施方式中，此元件包含介電鰭片介於第一半導體鰭片與第二半導體鰭片之間，其中氧化矽層實體接觸介電鰭片之上表面。在一實施方式中，介電填充材料對第一半導體鰭片與第二半導體鰭片提供壓縮應力。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟習此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代、與修改。
10:鰭式場效電晶體 20:基材 20N:區域 20P:區域 21:分割線 22:隔離區、淺溝渠隔離區 22A:上表面 24:鰭片、磊晶鰭片 24’:通道區 25:絕緣材料 26:介電鰭片 28:鰭片隔離區 30:閘極堆疊、虛設閘極堆疊 32:閘極介電層 34:閘極電極、虛設閘極 36:罩幕 38:閘極間隙壁 38A:閘極封合間隙壁 38B:閘極間隙壁 42:磊晶源極/汲極區、源極/汲極區 46:接觸蝕刻終止層 48:第一層間介電質、層間介電質 52:閘極介電層 56:閘極電極 60:置換閘極、閘極堆疊 62:硬罩幕 64:硬罩幕層 66:硬罩幕層 68:光阻 70:開口 80:閘極隔離區 81:應力縮減襯墊 82:介電填充材料 108:第二層間介電質 110:閘極接觸 112:源極/汲極接觸 124:奈米結構 A1:角度 A-A:剖面、線 B-B:剖面 C-C:剖面 D-D:剖面、線 H1:高度 W1:寬度 W2:寬度
從以下結合附圖所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或縮減。 ［第1圖］係繪示依照一些實施方式的一種鰭式場效電晶體(FinFET)之實施例的立體圖。 ［第2圖］、［第3圖］、［第4圖］、［第5圖］、［第6圖］、［第7圖］、［第8圖］、［第9圖］、［第10A圖］、［第10B圖］、［第11圖］、［第12A圖］、［第12B圖］、［第13A圖］、［第13B圖］、［第14圖］、［第15A圖］、［第15B圖］、［第16圖］、［第17A圖］、［第17B圖］、［第18圖］、［第19A圖］、［第19B圖］、［第20圖］、［第21A圖］、與［第21B圖］係繪示依照一些實施方式之在鰭式場效電晶體的製造中之中間階段的各個視圖。 ［第22圖］、［第23圖］、［第24A圖］、［第24B圖］、［第24C圖］、［第25A圖］、［第25B圖］、［第25C圖］、［第26A圖］、［第26B圖］、［第26C圖］、［第27A圖］、［第27B圖］、［第27C圖］、［第28A圖］、［第28B圖］、［第28C圖］、［第29A圖］、［第29B圖］、［第29C圖］、與［第29D圖］係繪示依照一些實施方式之在閘極隔離區的製造中之中間階段的各個視圖。 ［第30A圖］、［第30B圖］、［第30C圖］、與［第30D圖］係繪示依照一些實施方式之在鰭式場效電晶體的製造中之中間階段的剖面圖。 ［第31圖］與［第32圖］係繪示依照其他實施方式之鰭式場效電晶體元件的剖面圖。 ［第33圖］係繪示依照其他實施方式之奈米結構電晶體元件的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
20:基材
22:隔離區、淺溝渠隔離區
24:鰭片、磊晶鰭片
24’:通道區
52:閘極介電層
56:閘極電極
60:置換閘極、閘極堆疊
62:硬罩幕
80:閘極隔離區
81:應力縮減襯墊
82:介電填充材料
A1:角度
H1:高度
W2:寬度

Claims (20)

  1. 一種方法，包含： 蝕刻一閘極堆疊，以形成一溝渠延伸穿過該閘極堆疊，該閘極堆疊包含一金屬閘極電極與一閘極介電質，其中形成該溝渠移除部分之該閘極堆疊，以將該閘極堆疊分隔成一第一閘極堆疊部分與一第二閘極堆疊部分； 將該溝渠延伸穿過該閘極堆疊之下方之一隔離區並進入該隔離區之下方之一半導體基材中； 共形沉積一第一介電材料於該溝渠中之複數個表面上；以及 沉積一第二介電材料於該第一介電材料上，以填充該溝渠，其中該第一介電材料是比該第二介電材料更柔性的材料。
  2. 如請求項1所述之方法，其中該第一介電材料為氧化矽。
  3. 如請求項1所述之方法，其中該第二介電材料為氮化矽。
  4. 如請求項1所述之方法，其中該第二介電材料係利用一原子層沉積製程沉積。
  5. 如請求項1所述之方法，更包含形成一硬罩幕於該閘極堆疊上，其中該第一介電材料實體接觸該硬罩幕之一側壁。
  6. 如請求項1所述之方法，其中該溝渠延伸於該半導體基材中之一深度在0nm至25nm的範圍內。
  7. 如請求項1所述之方法，其中該第二介電材料無縫隙。
  8. 如請求項1所述之方法，其中該第一介電材料具有在2nm至10nm的範圍內之一厚度。
  9. 一種方法，包含： 形成一第一鰭片與一第二鰭片於一基材上； 形成一隔離區環繞該第一鰭片並環繞該第二鰭片； 形成一閘極結構延伸於該第一鰭片與該第二鰭片之上方； 形成一開口延伸穿過該閘極結構與該隔離區，以暴露出該基材，其中該開口介於該第一鰭片與該第二鰭片之間； 沉積一第一介電材料之一共形層於該開口中，其中該開口中之該第一介電材料實體接觸該閘極結構、該隔離區、與該基材；以及 沉積一第二介電材料於該開口中之該介電材料上，其中該第一介電材料縮減施加在該第二介電材料與該基材之間的複數個應力。
  10. 如請求項9所述之方法，其中該第一介電材料包含氧化矽。
  11. 如請求項9所述之方法，其中該第二介電材料包含氮化矽。
  12. 如請求項11所述之方法，其中該第二介電材料具有在5%至30%的範圍內之一矽濃度。
  13. 如請求項9所述之方法，其中靠近該基材之該開口於沉積該第二介電材料之前與之後具有相同之側壁輪廓。
  14. 如請求項9所述之方法，其中該第一介電材料係使用原子層沉積或電漿增強化學氣相沉積來沉積。
  15. 如請求項9所述之方法，更包含形成一硬罩幕於該閘極結構上，其中該硬罩幕、該第一介電材料、以及該第二介電材料之上表面齊平。
  16. 一種元件，包含： 一第一半導體鰭片，位於一基材之上方； 一第二半導體鰭片，位於該基材之上方； 一隔離區，環繞該第一半導體鰭片與該第二半導體鰭片； 一第一閘極堆疊，位於該第一半導體鰭片之上方； 一第二閘極堆疊，位於該第二半導體鰭片之上方；以及 一閘極隔離區，分隔該第一閘極堆疊與該第二閘極堆疊，其中該閘極隔離區包含： 一氧化矽層，實體接觸該第一閘極堆疊與該第二閘極堆疊；以及 一介電填充材料，位於該氧化矽層上。
  17. 如請求項16所述之元件，其中該介電填充材料為氮化矽。
  18. 如請求項16所述之元件，其中該氧化矽層實體接觸該基材。
  19. 如請求項16所述之元件，更包含一介電鰭片介於該第一半導體鰭片與該第二半導體鰭片之間，其中該氧化矽層實體接觸該介電鰭片之一上表面。
  20. 如請求項16所述之元件，其中該介電填充材料對該第一半導體鰭片與該第二半導體鰭片提供壓縮應力。
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US9526620B2 (en) * 2009-03-30 2016-12-27 DePuy Synthes Products, Inc. Zero profile spinal fusion cage
US9991154B2 (en) * 2016-02-25 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a fin field effect transistor and a shallow trench isolation
US10529833B2 (en) * 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
US10373873B1 (en) * 2018-03-23 2019-08-06 Globalfoundries Inc. Gate cut in replacement metal gate process
US10586860B2 (en) * 2018-05-03 2020-03-10 Globalfoundries Inc. Method of manufacturing finfet devices using narrow and wide gate cut openings in conjunction with a replacement metal gate process
US10770571B2 (en) * 2018-09-19 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with dummy fins and methods of making the same
US12538571B2 (en) * 2021-11-22 2026-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

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