TW202507805A - 半導體元件及其形成方法（二） - Google Patents

Abstract

一半導體元件的一金屬層可包括在半導體元件的一互連結構中的一極低介電常數（ELK）介電層中。金屬層可與一接合通孔耦接其延伸通過一碳化矽（SiC）層在半導體元件的一接合區域中。相對於使用其他介電材料比如氮化矽及／或矽玻璃，ELK介電層及／或碳化矽層降低在半導體中的應力遷移。相對於使用其他介電材料，ELK介電層及／或碳化矽層也降低在互連結構中的電阻電容（RC）延遲。ELK介電層及／或碳化矽層提供與金屬層的及／或與金屬層耦接的接合通孔的金屬材料（例如銅及／或另一個金屬材料）的改善黏著。

Description

半導體元件及形成方法(二)

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半導體產業中的接合是可用於形成堆疊半導體元件和三維積體電路的技術。接合的一些例子包括晶圓對晶圓接合、晶粒對晶圓接合、以及晶粒對晶粒接合、等等。

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如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及／或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及／或組構之間的關係。

再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述同樣可相應地解釋。

接合墊以及接合通孔係廣泛地使用於接合半導體晶圓。銅（Cu）係通常使用於接合墊以及接合通孔的金屬。氮化矽（Si _xN _y）係一介電材料可使用在繞著接合墊及／或接合通孔的一或更多的介電層。而氮化矽可提供蝕刻選擇性作為一蝕刻頂部層，氮化矽可具有與金屬比如銅差的黏著性，其可致使應力遷移在半導體元件中並且可導致降級的性能及／或半導體元件失效。應力遷移可指應力（例如熱應力、振動應力）從接合墊及／或接合通孔轉移至圍繞的介電層，並且導致空隙形成、增加的電氣電阻在接合墊及／或接合通孔中、及／或半導體元件失效。由於熱膨脹以及收縮發生在接合墊及／或接合通孔以及圍繞的介電層之間不匹配，熱應力可能發生。在接合墊及／或接合通孔的沉積期間半導體元件的溫度可被提高，在沉積隨接合墊及／或接合通孔冷卻回到室溫之後溫度可降低。半導體元件的加熱以及冷卻可導致熱膨脹以及收縮的不匹配，其可致使接合墊及／或接合通孔施加一張力應力在圍繞的介電層上。

在一些本文所述的實行中，一半導體元件包括一元件層其包括一或更多的元件、以及一互連結構在元件層上方、以及一接合區域在互連結構上方其包括複數個金屬化層在複數個介電層中。互連結構包括一金屬層其與一接合通孔耦接在接合區域中，並且接合通孔係與一接合墊耦接在接合區域中。半導體元件的接合墊可與另一個半導體元件的一接合墊接合。

金屬層包括在互連結構的一極低介電常數（ELK）介電層中，及／或接合通孔延伸通過一碳化矽（SiC）層在接合區域中。相對於使用其他介電材料比如氮化矽及／或矽玻璃，ELK介電層及／或碳化矽層降低在半導體中的應力遷移。相對於使用其他介電材料，ELK介電層及／或碳化矽層也降低在互連結構中的電阻電容（RC）延遲。ELK介電層及／或碳化矽層提供與金屬層的及／或與金屬層耦接的接合通孔的金屬材料（例如銅及／或另一個金屬材料）的改善黏著。這可降低在半導體元件中的應力遷移的可能性，因而降低在半導體元件中的空隙形成的可能性。空隙形成降低的可能性可降低電氣電阻在互連結構中及／或在接合區域中，其可改善半導體元件的性能及／或可增加形成在半導體晶圓上的半導體元件的半導體加工良率，等等。

圖1是其中可以實行本文所述的系統及／或方法的示例環境100的示圖。如顯示在圖1中，示例環境100可包括複數個半導體加工工具102-114以及一晶圓／晶粒運送工具116。該等複數個半導體加工工具102-112可包括一沉積工具102、一曝光工具104、一顯影劑工具106、一蝕刻工具108、一平坦化工具110、一鍍工具112、一接合工具114、及／或另一個類型的半導體加工工具。包括在示例環境100中的工具可包括在半導體無塵室、半導體工廠、半導體製程設施、及／或製造設施、等等。

沉積工具102係一半導體處理工具其包括一半導體製程腔室以及一或更多的元件能夠沉積各種類型的材料至一基底上。在一些實行中，沉積工具102包括一旋轉塗佈工具其能夠沉積一光阻層在一基底比如一晶圓上。在一些實行中，沉積工具102包括一化學氣相沉積（CVD）工具比如一電漿輔助化學氣相沉積（PECVD）工具、一高密度電漿CVD（HDP-CVD）工具、一次大氣壓CVD（SACVD）工具、一低壓力CVD（LPCVD）工具、一原子層沉積（ALD）工具、一電漿輔助原子層沉積（PEALD）工具、或另一個類型的CVD工具。在一些實行中，沉積工具102包括一物理氣相沉積（PVD）工具，比如一濺鍍工具或另一個類型的PVD工具。在一些實行中，沉積工具102包括一磊晶工具其配置以藉由磊晶成長以形成一元件的層及／或區域。在一些實行中，示例環境100包括複數個類型的沉積工具102。

曝光工具104係一半導體加工工具其能夠暴露光阻層至輻射源，比如紫外光（UV）源（例如，深UV光源、極紫外光（EUV）源、及／或類似者）、X射線源、電子束（e-beam）源、及／或類似者。曝光工具104可暴露光阻層至輻射來源以從一光罩轉移一圖樣至光阻層。圖樣可包括一或更多的半導體元件層圖樣用於形成一或更多的半導體元件，可包括一圖樣用於形成半導體元件的一或更多的結構，可包括一圖樣用於蝕刻半導體元件的各部分，及／或類似者。在一些實行中，曝光工具104包括掃描器、步進機或類似類型的曝光工具。

顯影劑工具106係一半導體加工工具其能夠顯影已暴露至輻射來源的光阻層以將從曝光工具104轉移至光阻層的一圖樣顯影。在一些實行中，顯影劑工具106藉由移除光阻層的未暴露部分來顯影一圖樣。在一些實行中，顯影劑工具106藉由移除光阻層的暴露部分來顯影一圖樣。在一些實行中，顯影劑工具106顯影一圖樣藉由通過化學顯影劑的使用來溶解光阻層的暴露的或未暴露部分。

蝕刻工具108係一半導體加工工具其能夠蝕刻基底、晶圓、或半導體元件的各種類型的材料。舉例來說，蝕刻工具108可包括一濕蝕刻工具、一乾蝕刻工具、及／或類似者。在一些實行中，蝕刻工具108包括一腔室其填充有一蝕刻劑，基底係放置在腔室中一特定時間期間以移除基底的一或更多的部分的特定量。在一些實行中，蝕刻工具108可使用一電漿蝕刻或一電漿輔助蝕刻來蝕刻基底的一或更多的部分，其可涉及使用一離子化氣體來等向性地或指向性地蝕刻一或更多的部分。

平坦化工具110係一半導體加工工具其能夠拋光或平坦化晶圓或半導體元件的各種層。舉例來說，平坦化工具110可包括一化學機械平坦化（CMP）工具及／或其他類型的平坦化工具其拋光或平坦化沉積的或鍍的材料的一層或表面。平坦化工具110可用化學以及機械力的結合（例如化學蝕刻以及無磨料拋光）來拋光或平坦化一半導體元件的一表面。平坦化工具110可利用磨料以及腐蝕性化學漿料結合拋光墊以及保持環（例如通常是比半導體元件還大的直徑的）。拋光墊以及半導體元件可藉由動態拋光頭壓在一起，並且藉由保持環固定到位。動態拋光頭可沿不同的旋轉軸來旋轉至移除材料以及甚至半導體元件的任何不規則外貌，使半導體元件變平坦或平面的。

鍍工具112係一半導體加工工具其能夠鍍一基底（例如一晶圓、一半導體元件、及／或類似者）或其具一或更多金屬的部分。舉例來說，鍍工具112可包括銅電鍍元件、鋁電鍍元件、鎳電鍍元件、錫電鍍元件、化合物材料或合金（例如錫銀、錫鉛、及／或類似者）電鍍元件、及／或電鍍元件用於一或更多的其他類型的導電材料、金屬、及／或類似的類型的材料。

接合工具114係一半導體加工工具其能夠接合二或更多的工件（例如二或更多的半導體基底、二或更多的半導體元件、二或更多的半導體晶粒）在一起。舉例來說，接合工具114係一類型的接合工具其係配置以直接地通過金屬對金屬接合及／或介電對介電接合來將半導體晶粒及／或晶圓接合在一起。如另一個示例，接合工具114可包括一共晶接合工具其能夠一起形成一共晶接合在二或更多的晶圓之間。在這些示例中，接合工具114可加熱二或更多的晶圓以形成一共晶系統在二或更多的晶圓的材料之間。

晶圓／晶粒運送工具116包括行動機器人、機械臂、電車或有軌車、高架起重機運輸（OHT）系統、自動材料搬運系統（AMHS）、及／或配置為運送基底及／或半導體元件在半導體加工工具102-112之間另一個類型元件，其配置以運送基底及／或半導體元件在相同的半導體加工工具的製程腔室之間、及／或其配置以運送基底及／或半導體元件至及從其他地點位置比如晶圓架、儲藏室、及／或類似者。在一些實行中，晶圓／晶粒運送工具116可以是配置為行進特定路徑及／或可半自動或自動運作的程式化元件。在一些實行中，示例環境100包括複數個晶圓／晶粒運送工具116。

舉例來說，晶圓／晶粒運送工具116可包括在叢集工具或另一個類型的工具中，其包括複數個製程腔室並可配置以運送基底及／或半導體元件在該等複數個製程腔室之間，以運送基底及／或半導體元件在製程腔室以及緩衝地區之間，以運送基底及／或半導體元件在一製程腔室以及介面工具比如裝備前端模組（EFEM）之間，及／或以運送基底及／或半導體元件在製程腔室以及運送載體（例如前開式晶圓傳送盒（FOUP））之間，等等。在一些實行中，一晶圓／晶粒運送工具116可包括在多腔室（或叢集）沉積工具102中，其可包括預清潔製程腔室（例如用於清潔或移除從基底及／或半導體元件的氧化物、氧化、及／或其他類型的污染或副產品）以及複數個類型的沉積製程腔室（例如用於沉積不同類型材料的製程腔室、用於進行不同類型的沉積作業的製程腔室）。在這些實行中，晶圓／晶粒運送工具116係配置以運送基底及／或半導體元件在沉積工具102的製程腔室之間，沒有打斷或移除真空（或至少部分的真空）在製程腔室之間及／或在沉積工具102中的製程作業之間，如於此所述的。

在一些實行中，一或更多的半導體加工工具102-116及／或晶圓／晶粒運送工具116可進行本文所述的一或更多的半導體製程作業。舉例來說，一或更多的半導體加工工具102-114及／或晶圓／晶粒運送工具116可形成第一複數個介電層在一半導體元件的一互連結構中；可形成複數個金屬化層在該互連結構中的該等第一複數個介電層中；可形成該半導體元件的一接合區域的一ELK介電層，在該互連結構中的該等第一複數個介電層上方；可形成一金屬互連以及一金屬層在該ELK介電層中；可形成一碳化矽（SiC）層在該ELK介電層上以及在該金屬層上方；可形成第二複數個介電層在該碳化矽層之上；可形成一凹部通過該等第二複數個介電層並且通過該碳化矽層以暴露該金屬層的一頂部表面；及／或可在該凹部中形成一接合通孔在該金屬層上、以及一接合墊在該接合通孔上等等。在一些實行中，一或更多的半導體加工工具102-116及／或晶圓／晶粒運送工具116可進行在關於圖3A至圖3N、圖4A、圖4B、及／或圖7，等等所敘述的一或更多的半導體製程作業。

顯示在圖1中的元件數量以及配置係供為一或更多的示例。實際上，可以比與顯示在圖1中者有附加的元件、較少的元件、不同的元件、或不同配置的元件。此外，顯示在圖1中的二或更多的元件可實行在一單一元件之內，或顯示在圖1中的一單一元件可實行為多個、分散的元件。附加地或可替代地，示例環境100的一組元件（例如一或更多的元件）可進行被敘述為藉由示例環境100的另一組元件所進行一或更多的功能。

圖2A至圖2G是本文所述的半導體元件200的示例的示圖。如顯示在圖2A中，半導體元件200係藉由接合一第一半導體晶圓202以及一第二半導體晶圓204而形成。舉例來說，接合工具116可使用來進行一接合作業以使用一混和接合技術、一直接接合技術、一共晶接合技術、及／或另一個接合技術將第一半導體晶圓202以及第二半導體晶圓204接合。在接合作業中，在第一半導體晶圓202上的第一半導體晶粒206被與在第二半導體晶圓204上的相關的第二半導體晶粒208接合以形成半導體元件200（例如堆疊的半導體元件）。半導體元件200然後切割以及封裝。其他製程步驟可進行以形成半導體元件200。

如顯示在圖2A中，第一半導體晶粒206以及第二半導體晶粒208可接合在一接合介面210使得第一半導體晶粒206以及第二半導體晶粒208被堆疊或垂直地配置在半導體元件200中。第一半導體晶粒206可包括一SoC晶粒，比如一邏輯晶粒、一中央處理單元（CPU）晶粒、一圖形處理單元（GPU）晶粒、一數位訊號處理（DSP）晶粒、一特殊應用積體電路（ASIC）晶粒、及／或另一個類型的SoC晶粒。附加地及／或可替代地，第一半導體晶粒206可包括一記憶體晶粒、一輸入／輸出（I／O）晶粒、一像素感測器晶粒、及／或另一個類型的半導體晶粒。一記憶體晶粒可包括一靜態隨機存取記憶體（SRAM）晶粒、一動態隨機存取記憶體（DRAM）晶粒、一NAND晶粒、一高頻寬記憶體（HBM）晶粒、及／或另一個類型的記憶體晶粒。第二半導體晶粒208可包括與第一半導體晶粒206相同類型的半導體晶粒、或可包括不同類型的半導體晶粒。

如在圖2A中進一步顯示，第一半導體晶粒206可包括一元件層212，第二半導體晶粒208可包括一元件層214。第一半導體晶粒206可包括一互連結構216在元件層212上方。第二半導體晶粒208可包括一互連結構218在元件層214下方。接合介面210可位於在互連結構216、218之間。

圖2B示出半導體元件200的一剖視圖，於其中顯示元件層212、214的細節、以及互連結構216、218的細節。圖2B進一步示出第一半導體晶粒206的一接合區域220以及第二半導體晶粒208的一接合區域222的細節。接合區域220可包括在第一半導體晶粒206的互連結構216上方，接合區域222可包括在第二半導體晶粒208的互連結構218下方。接合介面210可位於在接合區域220以及接合區域222之間。

如顯示在圖2B中，第一半導體晶粒206的元件層212包括一基底224。基底224對應於第一半導體晶圓202的一部分，第一半導體晶粒206形成於其上。基底224包括矽（Si）基底、由包括矽的材料所形成的基底、III-V複合半導體材料基底比如砷化鎵（GaAs）、絕緣體上矽（SOI）基底、或另一個類型的半導體基底。

第一半導體晶粒206包括一元件層212在基底224中及／或在基底上。元件層212可包括主動元件比如電晶體、或被動元件比如光導，等等。半導體元件226包括在基底224中及／或上在第一半導體晶粒206的元件層212中。半導體元件226包括電晶體（例如平面電晶體、鰭式場效電晶體（finFET）、閘極全環（GAA）電晶體）、像素感測器、電容器、電阻器、電感器、光偵測器、收發器、傳送器、接收器、光學電路、及／或其他類型的半導體元件。

一介電層228包括在基底224之上。介電層228包括一層間介電（ILD）層、一蝕刻停止層（ESL）、及／或另一個類型的介電層。介電層228包括介電材料其使基底224及／或半導體元件226的各種部分能夠被選擇性地蝕刻或被保護免於蝕刻，及／或以電氣地隔離半導體元件226在前段中。介電層228包括氮化矽（Si _xN _y）、氧化物（例如氧化矽（SiO _x）及／或另一個氧化物材料）、及／或另一個類型的介電材料。

第一半導體晶粒206的一互連結構216包括在基底224上方以及在半導體元件226上方。在一些實行中，一或更多的半導體元件226包括在互連結構216中（例如一後段記憶體元件、一後段電阻器、一後段電容器、一射頻（RF）開關、一光學調變器、一波導）。互連結構216包括複數個介電層其配置在大約垂直於基底224的一方向中。介電層可包括層間介電層230以及蝕刻停止層232其配置在交替的方式中。層間介電層230可各包括氧化物（例如氧化矽（SiO _x）及／或另一個氧化物材料），一未摻雜的矽酸鹽玻璃（USG）、一含硼矽酸鹽玻璃（BSG）、一含氟矽酸鹽玻璃（FSG）、及／或另一個合適的介電材料。在一些實行中，層間介電層230包括一ELK介電材料其具有少於大約2.5的介電常數。蝕刻停止層232可各包括氮化矽（Si _xN _y）、碳化矽（SiC）、氮氧化矽（SiON）、及／或另一個合適的介電材料。在一些實行中，層間介電層230以及蝕刻停止層232包括不同的介電材料以提供蝕刻選擇性使各種結構能夠形成在互連結構216中。

互連結構216包括複數個金屬化層234。金屬化層234與一或更多的半導體元件226電氣地耦接及／或實體地耦接在元件層212中及／或在互連結構216中。金屬化層234對應於使訊號及／或功率能夠提供至半導體元件226及／或從其提供的電路。金屬化層234各包括通孔、溝槽、接點、插頭、互連、及／或其他類型的導電結構。金屬化層234各包括一或更多的電氣地導電材料比如鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、銅（Cu）、金（Au）、及／或其組合，電氣地導電材料等等。

在一些實行中，互連結構216的金屬化層234可配置在垂直的方式中。換句話說，複數個堆疊的金屬化層234延伸在元件層212以及接合區域220之間以促進電氣訊號及／或功率被經在元件層212以及第二半導體晶粒208之間。該等複數個堆疊的金屬化層234可被稱為是M層。舉例來說，一金屬0（M0）層可位於互連結構216的底部並可與元件層212直接地耦接（例如與在元件層212中的半導體元件226的接點或互連），一金屬1（M1）層可位於在互連結構216中的M0層上方，一金屬2（M2）層可位於M1層上方，等等諸如此類。在一些實行中，互連結構216包括九個（9）堆疊的金屬化層234（例如M0至M8）。在一些實行中，互連結構216包括另一個數量的堆疊的金屬化層234。

如在圖2B中進一步顯示，接合區域220可包括一氮化物層236在互連結構216之上及／或上、以及一ELK介電層238在氮化物層236之上及／或上。氮化物層236包括氮化矽（Si _xN _y比如Si ₃N ₄）、氮氧化矽（SiON）、氮化碳矽（SiCN）、碳氮氧化矽（SiOCN）、及／或另一個含氮化物的介電材料。ELK介電層238包括一或更多的介電材料其具有少於大約2.5的介電常數（k）。在一些實行中，用於ELK介電層238的ELK介電材料包括碳摻雜的氧化矽（C-SiO _x）、無定形氟化碳（a-C _xF _y）、聚對二甲苯、雙苯並環丁烯（BCB）、聚四氟乙烯（PTFE）、及／或碳氧化矽（SiOC）聚合物。在一些實行中，用於ELK介電層238的ELK介電材料包括多孔氫倍半矽氧烷（HSQ）、多孔甲基倍半矽氧烷（MSQ）、多孔聚芳醚（PAE）、及／或多孔的氧化矽（SiO _x）、等等。ELK介電層238的ELK介電材料具有比其他介電層（例如USG、氧化矽）較低的介電常數，並且相對於其他介電層，使在接合區域220中的金屬化層能夠達到較低的RC延遲。較低的RC延遲可使更快的訊號傳播能夠在及／或通過接合區域220。

金屬互連240包括在及／或延伸通過氮化物層236以及ELK介電層238。金屬互連240係與在互連結構216中的一或更多的金屬化層234電氣地耦接及／或實體地耦接。金屬層242係與金屬互連240電氣地耦接及／或實體地耦接。金屬層242也包括在ELK介電層238中。

一碳化物層244包括在ELK介電層238之上及／或上，一介電層246包括在碳化物層244之上及／或上。接合通孔248延伸通過及／或包括在碳化物層244以及介電層246中。接合通孔248係與金屬層242電氣地耦接及／或實體地耦接。碳化物層244可包括在接合區域220中作為一ESL。碳化物層244包括含碳的介電材料比如碳化矽（SiC）。碳化物層244的含碳的介電材料硬於其他介電材料比如氮化矽（Si _xN _y）以及氧化矽（SiO _x），其比其他介電材料提供熱膨脹以及收縮係數的較接近的匹配在碳化物層244以及接合通孔248之間。此外，因為相對於其他介電材料、與接合通孔248的金屬材料（例如銅（Cu）及／或另一個金屬材料）增加的黏著，碳化物層244的含碳的介電材料降低在接合通孔248中不連續形成的可能性（例如空隙、開裂、脫層、剝落）。此外，因為相對於其他介電材料、與ELK介電層238的ELK介電材料增加的黏著，碳化物層244的含碳的介電材料降低在接合通孔248中的不連續形成的可能性。

介電層246包括高密度電漿（HDP）介電材料及／或另一個合適的介電材料。接合通孔248各包括一通孔、一互連、一導電柱、一插頭、及／或另一個類型的導電結構。接合通孔248各包括一或更多的電氣地導電金屬，比如銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、金（Au）、及／或其組合、電氣地導電材料等等。

一氮化物層250包括在介電層246之上及／或上、一介電層252包括在氮化物層250之上及／或上、一接合介電層254包括在介電層252之上及／或上。接合墊256延伸通過及／或包括在氮化物層250、介電層252、以及接合介電層254中。氮化物層250可包括在接合區域220中作為一ESL。氮化物層250包括含氮化物的介電材料比如氮化矽（Si _xN _y比如Si ₃N ₄）、氮氧化矽（SiON）、氮化碳矽（SiCN）、碳氮氧化矽（SiOCN）、及／或另一個含氮化物的介電材料。介電層246包括HDP介電材料及／或另一個合適的介電材料。接合介電層254可包括氮氧化矽（SiON）及／或另一個合適的接合介電材料。

HBL結構256係與接合通孔248電氣地耦接及／或實體地耦接。接合墊256各包括一溝槽、一墊、一接點、及／或另一個類型的導電接合結構。接合墊256各包括一或更多的電氣地導電金屬，比如銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、金（Au）、及／或其組合、電氣地導電材料等等。

如在圖2B中進一步顯示，第二半導體晶粒208的元件層214包括一基底258。基底258對應於第二半導體晶圓204的一部分，第二半導體晶粒208形成於其上。基底258包括矽（Si）基底、由包括矽的材料所形成的基底、III-V複合半導體材料基底比如砷化鎵（GaAs）、絕緣體上矽（SOI）基底、或另一個類型的半導體基底。

半導體元件260包括在第二半導體晶粒208的元件層214中的基底258中及／或之下。半導體元件260包括電晶體（例如平面電晶體、finFET、GAAFET）、像素感測器、電容器、電阻器、電感器、光偵測器、收發器、傳送器、接收器、光學電路、及／或其他類型的半導體元件。

一介電層262包括在基底258之下。介電層262包括一層間介電層、一ESL、及／或另一個類型的介電層。介電層262包括介電材料其使基底258及／或半導體元件260的各種部分能夠被選擇性地蝕刻或被保護免於蝕刻，及／或以電氣地隔離半導體元件260在前段中。介電層262包括氮化矽（Si _xN _y）、氧化物（例如氧化矽（SiO _x）及／或另一個氧化物材料）、及／或另一個類型的介電材料。

第二半導體晶粒208的一互連結構218包括在基底258下方及／或之下以及在半導體元件260下方。在一些實行中，一或更多的半導體元件260包括在互連結構218中（例如一後段記憶體元件、一後段電阻器、一後段電容器、一射頻（RF）開關、一光學調變器、一波導）。互連結構218包括複數個介電層配置在大約垂直於基底258的一方向中。介電層可包括層間介電層264以及蝕刻停止層266其配置在交替的方式中。層間介電層264可各包括氧化物（例如氧化矽（SiO _x）及／或另一個氧化物材料）、USG、BSG、FSG、及／或另一個合適的介電材料。在一些實行中，層間介電層264包括ELK介電材料其具有少於大約2.5的介電常數。蝕刻停止層266可各包括氮化矽（Si _xN _y）、碳化矽（SiC）、氮氧化矽（SiON）、及／或另一個合適的介電材料。在一些實行中，層間介電層264以及蝕刻停止層266包括不同的介電材料以提供蝕刻選擇性使各種結構能夠形成在互連結構218中。

互連結構218包括複數個金屬化層268。金屬化層268係與一或更多的半導體元件260電氣地耦接及／或實體地耦接在元件層214中及／或在互連結構218中。金屬化層268對應於使訊號及／或功率能夠提供至半導體元件260及／或從其提供的電路。金屬化層268各包括通孔、溝槽、接點、插頭、互連、及／或其他類型的導電結構。金屬化層268各包括一或更多的電氣地導電材料比如鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、銅（Cu）、金（Au）、及／或其組合、電氣地導電材料等等。

在一些實行中，互連結構218的金屬化層268可配置在一垂直的方式中。換句話說，複數個堆疊的金屬化層268延伸在元件層214以及接合區域222之間以促進電氣訊號及／或功率被經在元件層214以及第一半導體晶粒206之間。該等複數個堆疊的金屬化層268可被稱為是M層。在一些實行中，互連結構218包括九個（9）堆疊的金屬化層268（例如M0-M8）。在一些實行中，互連結構218包括另一個數量的堆疊的金屬化層268。

如在圖2B中進一步顯示，接合區域222可包括一氮化物層270在互連結構218下方及／或之下、一ELK介電層272在氮化物層270下方及／或之下。氮化物層270包括氮化矽（Si _xN _y比如Si ₃N ₄）、氮氧化矽（SiON）、氮化碳矽（SiCN）、碳氮氧化矽（SiOCN）、及／或另一個含氮化物的介電材料。ELK介電層272包括一或更多的介電材料其具有少於大約2.5的介電常數（k）。在一些實行中，用於ELK介電層238的ELK介電材料包括碳摻雜的氧化矽（c-SiO _x）、無定形氟化碳（a-C _xF _y）、聚對二甲苯、BCB、PTFE、及／或碳氧化矽（SiOC）聚合物。在一些實行中，用於ELK介電層272的ELK介電材料包括多孔的HSQ、多孔的MSQ、多孔的PAE、及／或多孔的氧化矽（SiO _x）、等等。ELK介電層272的ELK介電材料具有比其他介電層（例如USG、氧化矽）較低的介電常數，並且相對於其他介電層，使在接合區域222中的金屬化層能夠達到較低的RC延遲。較低的RC延遲可使更快的訊號傳播能夠在及／或通過接合區域222。

金屬互連274可包括在及／或可延伸通過氮化物層270以及ELK介電層272中。金屬互連274係與一或更多的金屬化層268電氣地耦接及／或實體地耦接。金屬層276係與金屬互連274電氣地耦接及／或實體地耦接。金屬層276也包括在ELK介電層272中。

一碳化物層278包括在ELK介電層272下方及／或之下，一介電層280包括在碳化物層278下方及／或之下。接合通孔282延伸通過及／或包括在碳化物層278以及介電層280中。接合通孔282係與金屬層276電氣地耦接及／或實體地耦接。碳化物層278可包括在接合區域222中作為一ESL。碳化物層278包括含碳的介電材料比如碳化矽（SiC）。碳化物層278的含碳的介電材料硬於其他介電材料比如氮化矽（Si _xN _y）以及氧化矽（SiO _x），其比其他介電材料提供熱膨脹以及收縮係數的較接近的匹配在碳化物層278以及接合通孔282之間。此外，因為相對於其他介電材料、與接合通孔282的金屬材料（例如銅（Cu）及／或另一個金屬材料）增加的黏著，碳化物層278的含碳的介電材料降低在接合通孔282中不連續形成的可能性（例如空隙、開裂、脫層、剝落）。此外，因為相對於其他介電材料、與ELK介電層272的ELK介電材料增加的黏著，碳化物層278的含碳的介電材料降低在接合通孔248中的不連續形成的可能性。

介電層280包括HDP介電材料及／或另一個合適的介電材料。接合通孔282各包括一通孔、一互連、一導電柱、一插頭、及／或另一個類型的導電結構。接合通孔282各包括一或更多的電氣地導電金屬，比如銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、金（Au）、及／或其組合、電氣地導電材料等等。

一氮化物層284包括在介電層280下方及／或之下，一介電層286包括在氮化物層284下方及／或之下，一接合介電層288包括在介電層286下方及／或之下。接合墊290延伸通過及／或包括在氮化物層284、介電層286、以及接合介電層288中。氮化物層284可包括在接合區域222中作為一ESL。氮化物層284包括含氮化物的介電材料比如氮化矽（Si _xN _y比如Si ₃N ₄）、氮氧化矽（SiON）、氮化碳矽（SiCN）、碳氮氧化矽（SiOCN）、及／或另一個含氮化物的介電材料。介電層286包括HDP介電材料及／或另一個合適的介電材料。接合介電層288可包括氮氧化矽（SiON）及／或另一個合適的接合介電材料。

接合墊290係與接合通孔282電氣地耦接及／或實體地耦接。接合墊290各包括一溝槽、一墊、一接點、及／或另一個類型的導電接合結構。接合墊290各包括一或更多的電氣地導電金屬，比如銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、金（Au）、及／或其組合、電氣地導電材料等等。

在接合介面210，接合介電層254以及接合介電層288係藉由一介電對介電接合而接合。接合墊256以及接合墊290係藉由一金屬對金屬接合而接合。介電對介電接合以及金屬對金屬接合的結合被稱為是一混和接合。

圖2C示出本文所述的接合通孔248的及／或接合墊256的一或更多的尺寸。附加地及／或可替代地，在圖2C中示出的一或更多的尺寸是接合通孔282的及／或接合墊290的尺寸。一或更多的尺寸可包括一尺寸D1、一尺寸D2、一尺寸D3、及／或一尺寸D4、等等。

尺寸D1可對應於接合通孔248的（及／或接合通孔282的）一深度或一厚度。在一些實行中，尺寸D1包括在大約0.1微米至大約0.5微米的範圍中。如果尺寸D1少於大約0.1微米，則HBC結構248的電阻率可能增加。如果尺寸D1大於大約0.5微米，則半導體元件200的功率效率可能降低，導致半導體元件200的功率消耗增加。如果尺寸D1是大約0.1微米至大約0.5微米，則對於半導體元件200可達到足夠低的電阻率以及功率消耗。然而，用於尺寸D1的其他值、及／或除了大約0.1微米至大約0.5微米以外的範圍，也在本揭露的範圍內。

尺寸D2可對應於接合通孔248的（及／或接合通孔282的）一頂部寬度。在一些實行中，尺寸D2包括在大約0.2微米至大約0.8微米的範圍中。如果尺寸D2少於大約0.2微米，則接合通孔248的電阻率可能增加。如果尺寸D2大於大約0.8微米，則半導體元件200的功率效率可能降低，導致半導體元件200的功率消耗增加。如果尺寸D2是大約0.2微米至大約0.8微米，則對於半導體元件200可達到足夠低的電阻率以及功率消耗。然而，用於尺寸D2的其他值、及／或除了大約0.2微米至大約0.8微米以外的範圍，也在本揭露的範圍內。

尺寸D3可對應於接合墊256的（及／或接合墊290的）一深度或一厚度。在一些實行中，尺寸D3包括在大約0.6微米至大約1.8微米的範圍中。如果尺寸D3少於大約0.6微米，則接合墊256的電阻率可能增加。如果尺寸D3大於大約1.8微米，則半導體元件200的功率效率可能降低，導致半導體元件200的功率消耗增加。如果尺寸D3是大約0.6微米至大約1.8微米，則對於半導體元件200可達到足夠低的電阻率以及功率消耗。然而，用於尺寸D3的其他值、及／或除了大約0.6微米至大約1.8微米以外的範圍，也在本揭露的範圍內。

尺寸D4可對應於接合墊256的（及／或接合墊290的）一頂部寬度。在一些實行中，尺寸D4包括在大約0.5微米至大約2微米的範圍中。如果尺寸D4少於大約0.5微米，則接合墊256的電阻率可能增加。如果尺寸D4大於大約2微米，則半導體元件200的功率效率可能降低，導致半導體元件200的功率消耗增加。如果尺寸D4是大約0.5微米至大約2微米，則對於半導體元件200可達到足夠低的電阻率以及功率消耗。然而，用於尺寸D4的其他值、及／或除了大約0.5微米至大約2微米以外的範圍，也在本揭露的範圍內。

在一些實行中，尺寸D2對尺寸D1的比例包括在大約0.4：1至大約8：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。在一些實行中，尺寸D3對尺寸D1的比例包括在大約0.1：1至大約1.3：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。在一些實行中，尺寸D3對尺寸D2的比例包括在大約0.7：1至大約9：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。在一些實行中，尺寸D4對尺寸D1的比例包括在大約1：1至大約20：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。在一些實行中，尺寸D4對尺寸D2的比例包括在大約0.6：1至大約10：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。在一些實行中，尺寸D4對尺寸D3的比例包括在大約0.25：1至大約3.33：1的範圍中。然而，用於範圍的其他值也在本揭露的範圍內。

圖2D以及圖2E示出碳化物層244的示例實行。圖2D示出一示例實行，於其中碳化物層244係一單層結構。單層結構包括一層的碳化矽（SiC）具其他元素比如氮（N）、氫（H）、及／或氧（O）、等等。在單層結構中的碳（C）濃度可至少是5%的單層結構的材料的重量或更多的以對碳化物層244提供充足的硬度以及耐久度。

圖2E示出一示例實行，於其中碳化物層244係一多層結構其包括複數個子層。舉例來說，多層結構的碳化物層244可包括一第一子層244a在ELK介電層238之上及／或上、一第二子層244b在第一子層244a之上及／或上、以及一第三子層244c在第二子層244b之上及／或上。在一些實行中，多層結構包括另一個數量及／或配置的子層。多層結構的子層可具有增加的碳濃度。舉例來說，第一子層244a可具有一第一碳濃度，第二子層244b可具有大於第一碳濃度的一第二碳濃度，第三子層244c可具有大於第二碳濃度的一第三碳濃度。在多層結構的頂部具有較大的碳濃度對碳化物層244提供一硬頂部表面，其使碳化物層244能夠較好的抵抗平坦化在第一半導體晶粒206的半導體加工期間。在多層結構的底部具有較少的碳濃度（因此，較大的濃度的氮、氫、及／或氧）促進在碳化物層244以及ELK介電層238之間的黏著。

在一些實行中，第一子層244a的第一碳濃度包括在大於0%的第一子層244a的重量至大約10%的第一子層244a的重量的範圍中。如果第一子層244a的第一碳濃度是0%，則第一子層244a可能相對於ELK介電層238沒有提供蝕刻選擇性。如果第一子層244a的第一碳濃度大於大約10%的第一子層244a的重量，則第一子層244a可能無法充足地附著至ELK介電層238。如果第一子層244a的第一碳濃度大於0%至大約10%，則可達到第一子層244a的充足的黏著至ELK介電層238以及充足的蝕刻選擇性。然而，用於第一子層244a的第一碳濃度的其他值、以及除了大於0%至大約10%以外的範圍，也在本揭露的範圍內。

在一些實行中，第二子層244b的第二碳濃度包括在大約10%的第二子層244b的重量至大約60%的第二子層244b的重量的範圍中。如果第二子層244b的第二碳濃度少於大約10%或大於大約60%，則第二子層244b可能無法充足地附著至第一子層244a。如果第二子層244b的第二碳濃度是大約10%至大約60%，則可達到充足的黏著。然而，用於第二子層244b的第二碳濃度的其他值、以及除了大約10%至大約60%以外的範圍，也在本揭露的範圍內。

在一些實行中，第三子層244c的第三碳濃度包括在大約60%的第三子層244c的重量至大約80%的第三子層244c的重量的範圍中。如果第三子層244c的第三碳濃度少於大約60%，則第三子層244c可能沒有具有充足的硬度以抵抗平坦化。如果第三子層244c的第三碳濃度大於大約80%的第三子層244c的重量，則第三子層244c可能無法充足地附著至第二子層244b。如果第三子層244c的第三碳濃度是大約60%至大約80%，則可達到第三子層244c的充足的黏著至第二子層244b以及充足的硬度以抵抗平坦化。然而，用於第三子層244c的第三碳濃度的其他值、以及除了大約60%至大約80%以外的範圍，也在本揭露的範圍內。

圖2F以及圖2G示出碳化物層278的示例實行。圖2F示出一示例實行，於其中碳化物層278係一單層結構。單層結構包括一層的碳化矽（SiC）具有其他元素比如氮（N）、氫（H）、及／或氧（O）、等等。在單層結構中的碳（C）濃度可至少是5%的單層結構的材料的重量或更多的以對碳化物層278提供充足的硬度以及耐久度。

圖2G示出一示例實行，於其中碳化物層278係一多層結構其包括複數個子層。舉例來說，多層結構的碳化物層278可包括一第一子層278a在ELK介電層272下方及／或之下、一第二子層278b在第一子層278a下方及／或之下、以及一第三子層278c在第二子層278b下方及／或之下。在一些實行中，多層結構包括另一個數量及／或配置的子層。多層結構的子層可具有增加的碳濃度。舉例來說，第一子層278a可具有一第一碳濃度，第二子層278b可具有大於第一碳濃度的一第二碳濃度，第三子層278c可具有大於第二碳濃度的一第三碳濃度。在多層結構的底部具有較大的碳濃度對碳化物層278提供一硬頂部表面，其使碳化物層278能夠較好的抵抗平坦化在第二半導體晶粒208的半導體加工期間。在多層結構的頂部具有一較少的碳濃度（因此，較大濃度的氮、氫、及／或氧）促進在碳化物層278以及ELK介電層272之間的黏著。

在一些實行中，第一子層278a的第一碳濃度包括在大於0%的第一子層278a的重量至大約10%的第一子層278a的重量的範圍中。如果第一子層278a的第一碳濃度是0%，則第一子層278a可能相對於ELK介電層272沒有提供蝕刻選擇性。如果第一子層278a的第一碳濃度大於大約10%的第一子層278a的重量，則第一子層278a可能無法充足地附著至ELK介電層272。如果第一子層278a的第一碳濃度大於0%至大約10%，則可達到第一子層278a的充足的黏著至ELK介電層272以及充足的蝕刻選擇性。然而，用於第一子層278a的第一碳濃度的其他值、以及除了大於0%至大約10%以外的範圍，也在本揭露的範圍內。

在一些實行中，第二子層278b的第二碳濃度包括在大約10%的第二子層278b的重量至大約60%的第二子層278b的重量的範圍中。如果第二子層278b的第二碳濃度少於大約10%或大於大約60%，則第二子層278b可能無法充足地附著至第一子層278a。如果第二子層278b的第二碳濃度是大約10%至大約60%，則可達到充足的黏著。然而，用於第二子層278b的第二碳濃度的其他值、以及除了大約10%至大約60%以外的範圍，也在本揭露的範圍內。

在一些實行中，第三子層278c的第三碳濃度包括在大約60%的第三子層278c的重量至大約80%的第三子層278c的重量的範圍中。如果第三子層278c的第三碳濃度少於大約60%，則第三子層278c可能沒有具有充足的硬度以抵抗平坦化。如果第三子層278c的第三碳濃度大於大約80%的第三子層278c的重量，則第三子層278c可能無法充足地附著至第二子層278b。如果第三子層278c的第三碳濃度是大約60%至大約80%，則可達到第三子層278c的充足的黏著至第二子層278b以及充足的硬度以抵抗平坦化。然而，用於第三子層278c的第三碳濃度的其他值、以及除了大約60%至大約80%以外的範圍，也在本揭露的範圍內。

如上所述，圖2A至圖2G是提供作為示例。其他示例可與關於圖2A至圖2G所描述的不同。

圖3A至圖3N是本文所述的形成半導體晶粒的示例實行300的示圖。在一些實行中，一或更多的半導體加工工具102-114及／或晶圓／晶粒運送工具116可使用來進行關於圖3A至圖3N所敘述的一或更多的半導體製程作業。在一些實行中，關於圖3A至圖3N所敘述的一或更多的半導體製程作業可使用另一個半導體加工工具來進行。而半導體製程作業係示出為進行在關於第一半導體晶粒206中，關於圖3A至圖3N所示出以及敘述的半導體製程作業可進行以形成第二半導體晶粒208在類似的方式中。

回到圖3A，可提供基底224。基底224可用一半導體晶圓的形式（例如第一半導體晶圓202）比如矽（Si）晶圓而提供。第一半導體晶粒206可和複數個其他第一半導體晶粒206一起形成在基底224上。

如顯示在圖3B中，半導體元件226可形成在基底224中及／或上在第一半導體晶粒206的元件層212中。一或更多的半導體加工工具102-114可使用來形成一或更多的半導體元件226的部分。舉例來說，沉積工具102可使用來進行各種沉積作業以沉積半導體元件226的層、及／或沉積光阻層用於蝕刻基底224及／或沉積層的部分。如另一個示例，曝光工具104可使用來暴露光阻層以形成圖樣在光阻層中。如另一個示例，顯影劑工具106可將圖樣顯影在光阻層中。如另一個示例，蝕刻工具108可使用來蝕刻基底224及／或沉積層的部分以形成半導體元件226。如另一個示例，平坦化工具110可使用來平坦化半導體元件226的部分。如另一個示例，鍍工具112可使用來沉積金屬結構及／或半導體元件226的層。

如顯示在圖3C中，沉積工具102使用來沉積介電層228在基底224之上及／或上以及在半導體元件226之上及／或上。沉積工具102也使用來沉積第一半導體晶粒206的互連結構216的蝕刻停止層232以及層間介電層230的交替的層。沉積工具102、一曝光工具104、一顯影劑工具106、一蝕刻工具108、一平坦化工具110、及／或一鍍工具112係使用來進行各種作業以形成金屬化層234在第一半導體晶粒206的互連結構216中。金屬化層234可包括在層間介電層230及／或蝕刻停止層232中，並可與半導體元件226電氣地耦接在元件層212中。

如顯示在圖3D中，接合區域220的氮化物層236係形成在第一半導體晶粒206的互連結構216之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、氧化技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積氮化物層236。在一些實行中，平坦化工具110可使用來平坦化氮化物層236在氮化物層236沉積之後。

如在圖3D中進一步顯示，接合區域220的ELK介電層238係形成在氮化物層236之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、氧化技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積ELK介電層238。在一些實行中，平坦化工具110可使用來平坦化ELK介電層238在ELK介電層238沉積之後。

如顯示在圖3E以及圖3F中，凹部302係形成在及／或通過ELK介電層238以及氮化物層236中。在互連結構216中的最頂的金屬化層234的頂部表面係通過凹部302而暴露。在一些實行中，一雙鑲嵌製程係使用來形成凹部302。舉例來說，如顯示在圖3E中，凹部302的一通孔部分可形成在及／或通過ELK介電層238以及氮化物層236中。尤其，通孔部分可係從ELK介電層238的一頂部表面通過ELK介電層238、以及通過氮化物層236而形成。沉積工具102可使用來形成一光阻層在ELK介電層238上。曝光工具104可使用來暴露光阻層至輻射來源以圖樣化光阻層。顯影劑工具106可使用來顯影並移除光阻層的部分以暴露圖樣。蝕刻工具108可使用來蝕刻ELK介電層238以及氮化物層236以形成凹部302的通孔部分。在一些實行中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑及／或另一個技術）。

凹部302的一溝槽部分可形成在ELK介電層238中在通孔部分上方。尤其，溝槽部分係可從ELK介電層238的頂部表面並且至ELK介電層238的一部分中而形成。沉積工具102可使用來形成一光阻層在ELK介電層238上。曝光工具104可使用來暴露光阻層至輻射來源以圖樣化光阻層。顯影劑工具106可使用來顯影並移除光阻層的部分以暴露圖樣。蝕刻工具108可使用來蝕刻ELK介電層238以形成凹部302的溝槽部分在ELK介電層238中。在一些實行中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑及／或另一個技術）。

圖3E以及圖3F示出一示例通孔優先雙鑲嵌過程，於其中凹部302係藉由在形成溝槽部分之前形成通孔部分而形成。在一些實行中，溝槽優先雙鑲嵌過程，於其中凹部302係藉由在形成通孔部分之前形成溝槽部分而形成。

如顯示在圖3G中，金屬互連240係形成在凹部302的通孔部分中使得金屬互連240落在（並且電氣地耦接及／或實體地耦接）最頂的金屬化層234。金屬層242係形成在凹部302的溝槽部分中在金屬互連240上。金屬互連240以及金屬層242包括一或更多的襯墊層304以及一導電結構306。一或更多的襯墊層304可包括共形地沉積在凹部302的側壁及／或底部表面上的黏著層、障壁層、及／或另一個類型的襯墊。用於一或更多的襯墊層304的材料的示例包括鉭氮化物（TaN）、鈦氮化物（TiN）、釕（Ru）、鈷（Co）、及／或釕氧化物（RuO _x）、等等。

沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積一或更多的襯墊層304。沉積工具102及／或鍍工具112可使用來使用CVD技術、PVD技術、ALD技術、電鍍技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積金屬互連240以及金屬層242。在一些實行中，一種子層係先沉積，金屬互連240及／或金屬層242係沉積在種子層上。在一些實行中，平坦化工具110係使用來平坦化金屬層242在金屬層242沉積之後。

如顯示在圖3H中，碳化物層244係形成在ELK介電層238之上及／或上。碳化物層244也覆蓋金屬層242。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積碳化物層244。在一些實行中，平坦化工具110係使用來平坦化碳化物層244在碳化物層244沉積之後。

圖3I以及圖3J示出形成碳化物層244的示例。圖3I示出形成用於碳化物層244的單層結構的一示例。圖3J示出形成用於碳化物層244的多層結構的一示例。如顯示在圖3I中的示例，單層結構係沉積在ELK介電層238之上及／或上。

如顯示在圖3J中的示例，第一子層244a係沉積在ELK介電層238之上及／或上，第二子層244b係沉積在第一子層244a之上及／或上，第三子層244c係沉積在第二子層244b之上及／或上。子層244a-244c之各者可沉積在各自的CVD作業中。一碳前驅物氣體的流動比率可針對各CVD作業來調整以達到用於子層244a-244c的特定碳濃度。舉例來說，碳前驅物氣體的流動比率可對一第一CVD作業來調整以達到在第一子層244a中的一第一碳濃度，碳前驅物氣體的流動比率可對一第二CVD作業來調整以達到在第二子層244b中的一第二碳濃度，碳前驅物氣體的流動比率可對一第三CVD作業來調整以達到在第三子層244c中的一第三碳濃度。碳前驅物氣體的流動比率可被調整在第二CVD作業中時大於在第一CVD作業中時，使得在第二子層244b中的第二碳濃度大於在第一子層244a中的第一碳濃度。碳前驅物氣體的流動比率可被調整在第三CVD作業中時大於在第二CVD作業中時，使得在第三子層244c中的第三碳濃度大於在第二子層244b中的第二碳濃度。

如顯示在圖3K中，接合區域220的介電層246係形成在碳化物層244之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、氧化技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積介電層246。在一些實行中，平坦化工具110可使用來平坦化介電層246在介電層246沉積之後。

接合區域220的氮化物層250係形成在介電層246之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積氮化物層250。在一些實行中，平坦化工具110可使用來平坦化氮化物層250在氮化物層250沉積之後。

介電層252係沉積在氮化物層250之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、氧化技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積介電層252。在一些實行中，平坦化工具110可使用來平坦化介電層252在介電層252沉積之後。

接合介電層254係沉積在介電層252之上及／或上。沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、氧化技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積接合介電層254。在一些實行中，平坦化工具110可使用來平坦化接合介電層254在接合介電層254沉積之後。

如顯示在圖3L以及圖3M中，凹部308係形成在及／或通過接合介電層254、介電層252、氮化物層250、介電層246、以及碳化物層244中。金屬層242的頂部表面係通過凹部308而暴露。在一些實行中，一雙鑲嵌製程係使用來形成凹部308。舉例來說，如顯示在圖3L中，凹部308的一通孔部分係可從接合介電層254的一頂部表面通過接合介電層254、介電層252、氮化物層250、介電層246、以及碳化物層244而形成。沉積工具102可使用來形成一光阻層在接合介電層254上。曝光工具104可使用來暴露光阻層至輻射來源以圖樣化光阻層。顯影劑工具106可使用來顯影並移除光阻層的部分以暴露圖樣。蝕刻工具108可使用來蝕刻接合介電層254、介電層252、氮化物層250、介電層246、以及碳化物層244以形成凹部308的通孔部分。在一些實行中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑及／或另一個技術）。

凹部308的一溝槽部分可形成在ELK介電層238中在通孔部分上方。尤其，溝槽部分係可從接合介電層254的頂部表面並且通過接合介電層254、介電層252、以及氮化物層250而形成。沉積工具102可使用來形成一光阻層在接合介電層254上。曝光工具104可使用來暴露光阻層至輻射來源以圖樣化光阻層。顯影劑工具106可使用來顯影並移除光阻層的部分以暴露圖樣。蝕刻工具108可使用來蝕刻接合介電層254、介電層252、以及氮化物層250以形成凹部308的溝槽部分在接合介電層254、介電層252、以及氮化物層250中。在一些實行中，光阻移除工具移除光阻層的剩餘部分（例如使用化學剝離劑及／或另一個技術）。

圖3L以及圖3M示出一示例通孔優先雙鑲嵌過程，於其中凹部308係藉由在形成溝槽部分之前形成通孔部分而形成。在一些實行中，溝槽優先雙鑲嵌過程，於其中凹部308係藉由在形成通孔部分之前形成溝槽部分而形成。

如顯示在圖3N中，接合通孔248係形成在凹部308的通孔部分中，使得接合通孔248落在（並電氣地耦接及／或實體地耦接）金屬層242。接合墊256係形成在凹部308的溝槽部分中在接合通孔248上。接合通孔248以及接合墊256包括一或更多的襯墊層310以及一導電結構312。一或更多的襯墊層310可包括共形地沉積在凹部308的側壁及／或底部表面上的黏著層、障壁層、及／或另一個類型的襯墊。用於一或更多的襯墊層310的材料的示例包括鉭氮化物（TaN）、鈦氮化物（TiN）、釕（Ru）、鈷（Co）、及／或釕氧化物（RuO _x）、等等。

沉積工具102可使用來使用PVD技術、ALD技術、CVD技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積一或更多的襯墊層310。沉積工具102及／或鍍工具112可使用來使用CVD技術、PVD技術、ALD技術、電鍍技術、關於圖1所敘述的另一個類型的沉積技術、及／或另一個合適的沉積技術而沉積接合通孔248以及接合墊256。在一些實行中，一種子層係先沉積，一接合通孔248及／或一接合墊256係沉積在the種子層上。在一些實行中，平坦化工具110係使用來平坦化接合墊256在接合墊256沉積之後。

在一些實行中，可進行一退火作業以回流焊接合通孔248的及／或接合墊256的導電結構312以移除在接合通孔248中的及／或接合墊256的空隙。碳化物層244的含碳的介電材料硬於其他介電材料比如氮化矽（Si _xN _y）以及氧化矽（SiO _x），其比其他介電材料提供熱膨脹以及收縮係數的較接近的匹配在碳化物層244以及接合通孔248之間。這降低在接合通孔248以及碳化物層244之間的應力遷移的幅度及／或可能性，其降低在接合通孔248中的不連續形成（例如、空隙、開裂、脫層、剝落）的可能性。

如上所述，圖3A至圖3N是提供作為示例。其他示例可與關於圖3A至圖3N所描述的不同。此外，如在以上所指出，關於圖3A至圖3N所敘述的半導體製程作業可進行以形成第二半導體晶粒208在類似的方式中。

圖4A及圖4B是本文所述的形成半導體元件200的示例實行400的示圖。尤其，示例實行400包括接合第一半導體晶粒206以及第二半導體晶粒208以形成半導體元件200的一示例。在一些實行中，一或更多的半導體加工工具102-114及／或晶圓／晶粒運送工具116可使用來進行關於圖4A以及圖4B所敘述的一或更多的半導體製程作業。在一些實行中，關於圖4A以及圖4B所敘述的一或更多的半導體製程作業可使用另一個半導體加工工具來進行。

如顯示在圖4A以及圖4B中，一接合作業係進行以接合第一半導體晶粒206以及第二半導體晶粒208在接合介面210使得第一半導體晶粒206以及第二半導體晶粒208垂直地配置或堆疊。第一半導體晶粒206以及第二半導體晶粒208可以是垂直地配置或堆疊在晶圓在晶圓上（WoW）組態、晶粒在晶圓上組態、晶粒在晶粒上組態、及／或另一個直接接合組態。接合工具114可進行接合作業以接合第一半導體晶粒206以及第二半導體晶粒208在接合介面210。接合作業可包括通過接合墊256、290的實體連接、以及接合介電層254、288的實體連接形成一直接接合在第一半導體晶粒206以及第二半導體晶粒208之間。在接合介面210，一直接金屬對金屬接合係形成在接合墊256、290之間，一直接介電對介電接合係形成在接合介電層254、288之間。因此，接合作業可被稱為是一混和接合作業。

在一些實行中，第一半導體晶粒206以及第二半導體晶粒208係接合為接合第一半導體晶圓202以及第二半導體晶圓204的部分在接合作業中。因此，半導體元件200（以及其他半導體元件200）可被從接合的第一半導體晶圓202以及第二半導體晶圓204切割或切出並且封裝。

如上所述，圖4A以及圖4B是提供作為示例。其他示例可與關於圖4A以及圖4B所描述的不同。

圖5A及圖5B是本文所述的半導體元件200的示例實行500的示圖。如顯示在圖5A以及圖5B中，第一半導體晶粒206以及第二半導體晶粒208彼此在接合介面210偏移在示例實行500中。小量的不對齊可發生在接合墊256、290，導致一偏移502在接合墊256、290的該側。然而，接合墊256、290的較小的不對齊可容納在半導體元件200中，ELK介電層238、272以及碳化物層244、278仍抵抗熱應力遷移並且促進低RC延遲在半導體元件200中。

如上所述，圖5A以及圖5B是提供作為示例。其他示例可與關於圖5A以及圖5B所描述的不同。

圖6是本文所述的元件600的示例組件的示圖。在一些實行中，一或更多的半導體加工工具102-114及／或晶圓／晶粒運送工具116可包括一或更多的元件600及／或元件600的一或更多的組件。如顯示在圖6中，元件600可包括一匯流排610、一處理器620、一記憶體630、一輸入組件640、一輸出組件650、及／或一通訊組件660。

匯流排610可包括一或更多的組件其使有線及／或無線通訊能夠在元件600的組件中。匯流排610可將圖6的二或更多的組件耦合在一起，比如經由操作耦合、通訊耦合、電子耦合、及／或電性耦合。舉例來說，匯流排610可包括一電性連接（例如電線、線路、及／或導線）及／或一無線匯流排。處理器620可包括一中央處理單元、一繪圖處理單元、一微處理器、一控制器、一微控制器、一數位訊號處理器、一現場可程式化邏輯閘陣列、一特殊應用積體電路、及／或其他類型的處理組件。處理器620可實行在硬體、韌體、或硬體以及軟體的結合。在一些實行中，處理器620可包括一或更多的處理器其能夠編程以進行本文別處所敘述的一或更多的作業或製程。

記憶體630可包括揮發性及／或非揮發性記憶體。舉例來說、記憶體630可包括隨機存取記憶體（RAM）、唯讀記憶體（ROM）、硬碟、及／或其他類型的記憶體（例如快閃記憶體、磁性記憶體、及／或光學記憶體）。記憶體630可包括內部的記憶體（例如RAM、ROM、或硬碟）及／或可拆卸的記憶體（例如經由通用序列匯流排連接可拆卸）。記憶體630可以是非暫態電腦可讀取媒體。記憶體630可儲存資訊、一或更多的指令、及／或軟體（例如一或更多的軟體應用程式）有關於元件600的作業。在一些實行中，記憶體630可包括一或更多的記憶體其耦接（例如通訊耦接）至一或更多的處理器（例如處理器620），比如經由匯流排610。在處理器620以及記憶體630之間的通訊耦合可使處理器620能夠讀取及／或處理儲存在記憶體630中的資訊及／或儲存資訊在記憶體630中。

輸入組件640可使元件600能夠接收輸入，比如使用者輸入及／或感測輸入。舉例來說，輸入組件640可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、全球導航衛星系統感測器、加速度計、陀螺儀、及／或一致動器。輸出組件650可使元件600能夠提供輸出，比如經由顯示器、揚聲器、及／或發光二極體。通訊組件660可使元件600能夠經由有線連接及／或無線連接與其他元件通訊。舉例來說，通訊組件660可包括接收器、發射器、收發器、數據機、網路介面卡、及／或天線。

元件600可進行一或更多的本文所述的作業或製程。舉例來說，一非暫態電腦可讀取的媒體（例如記憶體630）可儲存一組指令（例如一或更多的指令或碼）用於處理器620的執行。處理器620可執行該組指令以進行一或更多的本文所述的作業或製程。在一些實行中，藉由一或更多的處理器620執行該組指令致使一或更多的處理器620及／或元件600進行一或更多的本文所述的作業或製程。在一些實行中，固線式電路可使用來取代或與指令結合以進行一或更多的本文所述的作業或製程。附加地或可替代地，處理器620可配置以進行一或更多的本文所述的作業或製程。因此，本文所述的實行並不限制於硬體電路以及軟體的任何特定結合。

顯示在圖6中的組件的數量以及配置是提供作為一示例。元件600可包括相較於顯示在圖6附加的組件、較少的組件、不同的組件、或不同地配置的組件。附加地或可替代地，元件600的一組組件（例如一或更多的組件）可進行如藉由元件600的其他組的組件所進行所描述的一或更多的功能。

圖7是本文所述的形成半導體元件相關的示例製程700的流程圖。在一些實行中，圖7的一或更多的製程區塊使用一或更多的半導體加工工具進行（例如一或更多的半導體加工工具102-114）。附加地或可替代地，圖7的一或更多的製程區塊可使用元件600的一或更多的組件進行，比如處理器620、記憶體630、輸入組件640、輸出組件650、及／或通訊組件660。

如顯示在圖7中，製程700可包括形成第一複數個介電層在一半導體元件的一互連結構中（區塊710）。舉例來說，一或更多的半導體加工工具102-114可使用來形成第一複數個介電層（例如層間介電層230、蝕刻停止層232、層間介電層264、蝕刻停止層266）在半導體元件200的互連結構中（例如互連結構216、互連結構218），如本文所述的。

如在圖7中進一步顯示，製程700可包括形成複數個金屬化層在該互連結構中的該等第一複數個介電層中（區塊720）。舉例來說，一或更多的半導體加工工具102-114可使用來形成複數個金屬化層（例如金屬化層234、金屬化層268）在該互連結構中的該等第一複數個介電層中，如本文所述的。

如在圖7中進一步顯示，製程700可包括形成半導體元件的接合區域的ELK介電層在該互連結構中的該等第一複數個介電層上方（區塊730）。舉例來說，一或更多的半導體加工工具102-114可使用來形成半導體元件200的接合區域（例如接合區域220、接合區域222）的ELK介電層（例如ELK介電層238、ELK介電層272）在該互連結構中的該等第一複數個介電層上方，如本文所述的。

如在圖7中進一步顯示，製程700可包括形成金屬互連以及金屬層在該ELK介電層中（區塊740）。舉例來說，一或更多的半導體加工工具102-114可使用來形成金屬互連（例如金屬互連240、金屬互連274）以及金屬層（例如金屬層242、金屬層276）在ELK介電層中，如本文所述的。

如在圖7中進一步顯示，製程700可包括形成碳化矽（SiC）層在該ELK介電層上以及在該金屬層上方（區塊750）。舉例來說，一或更多的半導體加工工具102-114可使用來形成碳化矽（SiC）層（例如碳化物層244、碳化物層278）在ELK介電層上以及在金屬層上方，如本文所述的。

如在圖7中進一步顯示，製程700可包括形成第二複數個介電層在該碳化矽層之上（區塊760）。舉例來說，一或更多的半導體加工工具102-114可使用來形成第二複數個介電層（例如介電層246、氮化物層250、介電層252、接合介電層254、介電層280、氮化物層284、介電層286、接合介電層288）在碳化矽層之上，如本文所述的。

如在圖7中進一步顯示，製程700可包括形成凹部通過該等第二複數個介電層並且通過該碳化矽層以暴露該金屬層的一頂部表面（區塊770）。舉例來說，一或更多的半導體加工工具102-114可使用來形成凹部308通過第二複數個介電層並且通過碳化矽層以暴露金屬層的頂部表面，如本文所述的。

如在圖7中進一步顯示，製程700可包括在該凹部中形成接合通孔在金屬層上以及接合墊在接合通孔上（區塊780）。舉例來說，一或更多的半導體加工工具102-114可使用來在該凹部中形成一接合通孔（例如接合通孔248、接合通孔282）在金屬層上以及接合墊（例如接合墊256、接合墊290）在接合通孔上，如本文所述的。

製程700可包括附加的實行，比如以下描述的及／或本文別處描述的關於一或更多的其他製程的任何單一實行或實行的任何結合。

在一第一實行中，形成碳化矽層包括形成一單層碳化矽層在一化學氣相沉積作業中。

在一第二實行中，單獨或與第一實行結合，形成碳化矽層包括形成該碳化矽層的一第一子層（例如第一子層244a、第一子層278a）其具有一第一碳濃度；形成該碳化矽層的一第二子層（例如第二子層244b、第二子層278b）在第一子層上並具有大於第一碳濃度的一第二碳濃度；以及形成該碳化矽層的一第三子層（例如第三子層244c、第三子層278c）在該第二層上並具有大於該第二濃度的一第三碳濃度。

在第三實行中，單獨或與一或更多的第一以及第二實行結合，形成第一子層、第二子層、以及第三子層包括調整一碳前驅物氣體的一流動比率以達到在第一子層中的第一碳濃度，在第二子層中的第二碳濃度，以及在第三子層中的第三碳濃度。

在第四實行中，單獨或與一或更多的第一到第三實行結合，形成金屬互連以及金屬層在ELK介電層中包括形成另一個凹部302在ELK介電層中、形成金屬互連的以及金屬層的襯墊層304在ELK介電層上在該凹部中、以及用一導電結構306填充凹部302在襯墊層304之上。

在第五實行中，單獨或與一或更多的第一到第四實行結合，形成接合通孔包括形成一襯墊層310在凹部308對應至碳化矽層的側壁上、以及形成一導電結構312在襯墊層310之上。

在一第六實行中，單獨或與一或更多的第一到第五實行結合，碳化矽層包括矽（Si）、碳（C）、氮（N）、氫（H）、以及氧（O）的組合。

雖然圖7顯示製程700的示例區塊，在一些實行中，製程700包括相較於描繪在圖7附加的區塊、較少的區塊、不同的區塊、或不同地配置的區塊。附加地或可替代地，製程700的二或更多的區塊可並行進行。

以此方式，一半導體元件的一金屬層可包括在半導體元件的一互連結構中的一極低介電常數（ELK）介電層中。金屬層可與一接合通孔耦接其延伸通過一碳化矽（SiC）層在半導體元件的一接合區域中。相對於使用其他介電材料比如氮化矽及／或矽玻璃，ELK介電層及／或碳化矽層降低在半導體中的應力遷移。相對於使用其他介電材料，ELK介電層及／或碳化矽層也降低在互連結構中的電阻電容（RC）延遲。ELK介電層及／或碳化矽層提供與金屬層的及／或與金屬層耦接的接合通孔的金屬材料（例如銅及／或另一個金屬材料）的改善黏著。這可降低在半導體元件中的應力遷移的可能性，因而降低在半導體元件中的空隙形成的可能性。空隙形成降低的可能性可降低電氣電阻在互連結構中及／或在接合區域中，其可改善半導體元件的性能及／或可增加形成在半導體晶圓上的半導體元件的半導體加工良率，等等。

如以上更詳細敘述的，本文所述的一些實行提供一半導體元件。該半導體元件包括一元件層。該半導體元件包括一互連結構在該元件層上方，其包括複數個介電層以及包括在該等複數個介電層中的複數個金屬化層。該半導體元件包括一接合區域在該互連結構上方，其包括一金屬層在該等複數個金屬化層上方、一碳化矽（SiC）層在該等複數個介電層上方以及在該金屬層上方、一接合通孔在該金屬層上方並與該金屬層耦接、以及一接合墊在該接合通孔上方並與該接合通孔耦接，於其中該接合通孔延伸通過該碳化矽層。

如以上更詳細敘述的，本文所述的一些實行提供一半導體元件。該半導體元件包括一第一半導體晶粒其包括一第一元件層以及在該第一元件層上方的一第一互連結構。該第一互連結構包括第一複數個介電層以及包括在該等第一複數個介電層中的第一複數個金屬化層。該第一半導體晶粒包括一第一接合區域在該第一互連結構上方，其包括一第一ELK介電層在該等第一複數個介電層上方、一第一金屬層在該等第一複數個金屬化層上方並且包括在該第一ELK介電層中、一第一接合通孔在該第一金屬層上方並與該第一金屬層耦接於其中該第一接合通孔係在該第一ELK介電層上方、以及一第一接合墊在該第一接合通孔上方並與該第一接合通孔耦接。該半導體元件包括一第二半導體晶粒其包括一第二元件層、一第二互連結構在該第二元件層下方、以及一第二接合區域在該第二互連結構下方。該第二互連結構包括第二複數個介電層以及包括在該等第一複數個介電層中的第二複數個金屬化層。該第二接合區域包括一第二ELK介電層在該等第二複數個介電層下方、一第二金屬層在該等第二複數個金屬化層下方並包括在該第二ELK介電層中、一第二接合通孔在該第一金屬層下方並與該第一金屬層耦接於其中該第二接合通孔係在該第二ELK介電層下方、以及一第二接合墊在該第二接合通孔下方並與該第二接合通孔耦接，於其中該第一半導體晶粒以及該第二半導體晶粒係接合在該第一接合墊以及該第二接合墊。

如以上更詳細敘述的，本文所述的一些實行提供一方法。該方法包括形成第一複數個介電層在一半導體元件的一互連結構中。該方法包括形成複數個金屬化層在該互連結構中的該等第一複數個介電層中。該方法包括形成該半導體元件的一接合區域的一ELK介電層在該互連結構中的該等第一複數個介電層上方。該方法包括形成一金屬互連以及一金屬層在該ELK介電層中。該方法包括形成一碳化矽（SiC）層在該ELK介電層上以及在該金屬層上方。該方法包括形成第二複數個介電層在該碳化矽層之上。該方法包括形成一凹部通過該等第二複數個介電層並且通過該碳化矽層以暴露該金屬層的一頂部表面。該方法包括在該凹部中形成一接合通孔在金屬層上一接合墊在該接合通孔上。

如本文所使用的，「滿足閾值」根據上下文可以指大於閾值、大於或等於閾值、小於閾值、小於或等於閾值的值，等於閾值、不等於閾值等、或類似者。

上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各個方面。本技術領域中具有通常知識者應認識到，其可容易地將本揭露內容作為設計或修改其他製程和結構的基礎，以實現相同的目的及／或實現本揭露介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本揭露進行各種改變、替換和改動。

100:示例環境 102:半導體加工工具、沉積工具 104:半導體加工工具、曝光工具 106:半導體加工工具、顯影劑工具 108:半導體加工工具、蝕刻工具 110:半導體加工工具、平坦化工具 112:半導體加工工具、鍍工具 114:半導體加工工具、接合工具 116:半導體加工工具、晶圓／晶粒運送工具 200:半導體元件 202:第一半導體晶圓 204:第二半導體晶圓 206:第一半導體晶粒 208:第二半導體晶粒 210:接合介面 212、214:元件層 216、218:互連結構 220、222:接合區域 224、258:基底 226、260:半導體元件 228、262:介電層 230、264:層間介電層 232、266:蝕刻停止層 234、268:金屬化層 236、270:氮化物層 238、272:ELK介電層 240、274:金屬互連 242、276:金屬層 244、278:碳化物層 244a、278a:第一子層 244b、278b:第二子層 244c、278c:第三子層 246、280:介電層 248、282:接合通孔 250、284:氮化物層 252、286:介電層 254、288:接合介電層 256、290:接合墊 300、400、500:示例實行 302、308:凹部 304、310:襯墊層 306、312:導電結構 502:偏移 600:元件 610:匯流排 620:處理器 630:記憶體 640:輸入組件 650:輸出組件 660:通訊組件 700:示例製程 700:製程 710、720、730、740、750、760、770、780:區塊 D1、D2、D3、D4:尺寸

當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵件未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種特徵件之尺寸。

圖1是其中可以實行本文所述的系統及／或方法的示例環境的示圖。

圖2A至圖2G是本文所述的半導體元件的示例的示圖。

圖3A至圖3N是本文所述的形成半導體晶粒的示例實行的示圖。

圖4A及圖4B是本文所述的形成半導體元件的示例實行的示圖。

圖5A及圖5B是本文所述的半導體元件的示例實行的示圖。

圖6是本文所述的元件的示例組件的示圖。

圖7是本文所述的形成半導體元件相關的示例製程的流程圖。

100:示例環境

102:半導體加工工具、沉積工具

104:半導體加工工具、曝光工具

106:半導體加工工具、顯影劑工具

108:半導體加工工具、蝕刻工具

110:半導體加工工具、平坦化工具

112:半導體加工工具、鍍工具

114:半導體加工工具、接合工具

116:半導體加工工具、晶圓/晶粒運送工具

Claims (20)

1. 一種半導體元件，包含： 一元件層； 一互連結構，在該元件層上方，包含： 複數個介電層；以及 複數個金屬化層包括在該等複數個介電層中；以及 一接合區域，在該互連結構上方，包含： 一金屬層在該等複數個金屬化層上方； 一碳化矽（SiC）層在該等複數個介電層上方以及在該金屬層上方； 一接合通孔結構在該金屬層上方並與該金屬層耦接；以及 一接合墊結構在該HBC結構上方並與該HBC結構耦接， 其中該接合通孔延伸通過該碳化矽層。
2. 如請求項1的半導體元件，其中該碳化矽層包含一多層結構其包括： 一第一子層具有一第一碳（C）濃度；以及 一第二子層在該第一子層上並具有大於該第一碳濃度的一第二碳濃度。
3. 如請求項2的半導體元件，其中該多層結構包括一第三子層在該第二子層上並具有大於該第二碳濃度的一第三碳濃度。
4. 如請求項1的半導體元件，其中該碳化矽層包含： 矽（Si）， 碳（C），以及 至少以下其中之一者： 氮（N）， 氫（H），或 氧（O）。
5. 如請求項1的半導體元件，其中該接合區域進一步包含： 一極低介電常數（ELK）介電層在該碳化矽層之下， 其中該金屬層包括在該ELK介電層中。
6. 如請求項5的半導體元件，其中該ELK介電包含以下至少其中之一者： 碳摻雜的氧化矽（C-SiO _x）， 雙苯並環丁烯（BCB）， 聚四氟乙烯（PTFE），或 碳氧化矽（SiOC）聚合物。
7. 一種半導體元件，包含： 一第一半導體晶粒，包含： 一第一元件層； 一第一互連結構，在該第一元件層上方，包含： 第一複數個介電層；以及 第一複數個金屬化層包括在該等第一複數個介電層中；以及 一第一接合區域，在該第一互連結構上方，包含： 一第一極低介電常數（ELK）介電層在該等第一複數個介電層上方； 一第一金屬層在該等第一複數個金屬化層上方並且包括在該第一ELK介電層中； 一第一接合通孔在該第一金屬層上方並與該第一金屬層耦接， 其中該第一接合通孔在該第一ELK介電層上方；以及 一第一接合墊在該第一接合通孔上方並與該第一接合通孔耦接； 一第二半導體晶粒，包含： 一第二元件層； 一第二互連結構，在該第二元件層下方，包含： 第二複數個介電層；以及 第二複數個金屬化層包括在該等第一複數個介電層中；以及 一第二接合區域，在該第二互連結構下方，包含： 一第二ELK介電層在該等第二複數個介電層下方； 一第二金屬層在該等第二複數個金屬化層下方並且包括在該第二ELK介電層中； 一第二接合通孔在該第二金屬層下方並與該第二金屬層耦接， 其中該第二接合通孔在該第二ELK介電層下方；以及 一第二接合墊在該第二接合通孔下方並與該第二接合通孔耦接， 其中該第一半導體晶粒以及該第二半導體晶粒係接合在該第一接合墊以及該第二接合墊。
8. 如請求項7的半導體元件，其中該第一半導體晶粒進一步包含一第一碳化矽（SiC）層在該等第一複數個介電層上方以及在該第一金屬層上方， 其中該第一接合通孔延伸通過該第一碳化矽層；以及 其中該第二半導體晶粒進一步包含一第二碳化矽（SiC）層在該等第二複數個介電層下方以及在該第二金屬層下方， 其中該第二接合通孔延伸通過該第二碳化矽層。
9. 如請求項8的半導體元件，其中該第一碳化矽層包含一多層結構其包括： 一第一子層具有一第一碳（C）濃度；以及 一第二子層在該第一子層上並具有大於該第一碳濃度的一第二碳濃度。
10. 如請求項9的半導體元件，其中該多層結構包括一第三子層在該第二子層上並具有大於該第二碳濃度的一第三碳濃度。
11. 如請求項9的半導體元件，其中該第二碳化矽層包含一單層結構。
12. 如請求項9的半導體元件，其中該第二碳化矽層包含另一個多層結構其包括： 一第三子層具有一第三碳（C）濃度；以及 一第四子層在該第三子層之下並具有大於該第三碳濃度的一第四碳濃度。
13. 如請求項12的半導體元件，其中該多層結構包括一第五子層在該第二子層上並具有大於該第二碳濃度的一第五碳濃度；以及 其中該另一個多層結構包括一第六子層在該第四子層上並具有大於該第四碳濃度的一第六碳濃度。
14. 一種方法，包含： 形成第一複數個介電層在一半導體元件的一互連結構中； 形成複數個金屬化層在該互連結構中的該等第一複數個介電層中； 形成該半導體元件的一接合區域的一極低介電常數（ELK）介電層在該互連結構中的該等第一複數個介電層上方； 形成一金屬互連以及一金屬層在該ELK介電層中； 形成一碳化矽（SiC）層在該ELK介電層上以及在該金屬層上方； 形成第二複數個介電層在該碳化矽層之上； 形成一凹部通過該等第二複數個介電層並且通過該碳化矽層以暴露該金屬層的一頂部表面；以及 在該凹部中形成： 一接合通孔在該金屬層上；以及 一接合墊在該接合通孔上。
15. 如請求項14的方法，其中形成該碳化矽層包含： 形成一單層碳化矽層在一化學氣相沉積作業中。
16. 如請求項14的方法，其中形成該碳化矽層包含： 形成該碳化矽層的一第一子層其具有一第一碳濃度； 形成該碳化矽層的一第二子層在第一子層上並具有大於該第一碳濃度的一第二碳濃度；以及 形成該碳化矽層的一第三子層在該第二子層上並具有大於該第二碳濃度的一第三碳濃度。
17. 如請求項16的方法，其中形成該第一子層、該第二子層、以及該第三子層包含： 調整一碳前驅物氣體的一流動比率以達到在該第一子層中的該第一碳濃度、在該第二子層中的該第二碳濃度、以及在該第三子層中的該第三碳濃度。
18. 如請求項14的方法，其中形成該金屬互連以及該金屬層在該ELK介電層中包含： 形成另一個凹部在該ELK介電層中； 形成該金屬層的該金屬互連以及的一襯墊層在位於該凹部中的該ELK介電層上；以及 用一導電結構填充該凹部在該襯墊層之上。
19. 如請求項14的方法，其中形成該接合通孔包含： 形成一襯墊層在該凹部對應至該碳化矽層的側壁上；以及 形成一導電結構在該襯墊層之上。
20. 如請求項14的方法，其中該碳化矽層包含： 矽（Si）， 碳（C）， 氮（N）， 氫（H），以及 氧（O）。

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