TW202446220A - 包含唯讀記憶體（ｒｏｍ）胞元的積體電路 - Google Patents

Abstract

一種積體電路包括唯讀記憶體（ROM）胞元，所述唯讀記憶體胞元包括接通胞元。所述接通胞元包括：第一源極/汲極區及第二源極/汲極區；前側接觸件，在所述接通胞元的前側上位於所述第一源極/汲極區與位元線之間；以及背側接觸件，在所述接通胞元的背側上位於所述第二源極/汲極區與電力線之間。所述位元線被配置成將位元線訊號提供至所述接通胞元，且所述電力線被配置成將供電電壓訊號提供至所述接通胞元。所述位元線及所述電力線在垂直方向上彼此對齊。

Description

包含唯讀記憶體（ROM）胞元的積體電路

[相關申請案的交叉參考]

本申請案基於2023年4月17日於韓國智慧財產局提出申請的韓國專利申請案第10-2023-0050255號及2023年6月12日於韓國智慧財產局提出申請的韓國專利申請案第10-2023-0075067號且主張上述韓國專利申請案的優先權，上述韓國專利申請案的揭露內容全部併入本案供參考。

本揭露的實施例是有關於一種積體電路，且更具體而言，是有關於一種包括唯讀記憶體（ROM）胞元的積體電路。

近來，隨著半導體裝置的按比例縮小迅速發展，需要高積體密度及低功耗率的半導體裝置。並且，隨著半導體裝置的大小減小，標準胞元的面積減小且將標準胞元彼此連接的圖案的寬度減小。因此，需要對標準胞元進行高效地排列及互連，且正在研究排列用於將電力或訊號供應至標準胞元的線圖案的方法。

本揭露提供一種包括面積得以減小的唯讀記憶體（read only memory，ROM）胞元的積體電路。

本發明的技術問題並不僅限於上述內容，且熟習此項技術者依據以下說明將清楚地理解未提及的其他技術問題。

根據本揭露的態樣，提供一種積體電路，所述積體電路包括ROM胞元，所述ROM胞元包括接通胞元。所述接通胞元可包括：第一源極/汲極區及第二源極/汲極區；前側接觸件，在所述接通胞元的前側上位於所述第一源極/汲極區與位元線之間；以及背側接觸件，在所述接通胞元的背側上位於所述第二源極/汲極區與電力線之間。所述位元線可被配置成將位元線訊號提供至所述接通胞元，且所述電力線可被配置成將供電電壓訊號提供至所述接通胞元。所述位元線及所述電力線可在垂直方向上彼此對齊。

根據本揭露的態樣，提供一種積體電路，所述積體電路可包括：多個ROM胞元；多條位元線，被配置成將位元線訊號提供至所述多個ROM胞元；多條字元線，被配置成將字元線訊號提供至所述多個ROM胞元；以及多條電力線，被配置成將供電電壓提供至所述多個ROM胞元。所述多條位元線及所述多個電力可在垂直方向上彼此對齊。

根據本揭露的態樣，提供一種積體電路，所述積體電路包括ROM胞元，所述ROM胞元包括接通胞元。所述接通胞元可包括：第一源極/汲極區及第二源極/汲極區；背側接觸件，位於所述ROM胞元的背側上的背側金屬層中的位元線與所述第一源極/汲極區之間；以及前側接觸件，位於所述ROM胞元的前側上的前側金屬層中的電力線與所述第二源極/汲極區之間。所述位元線可被配置成將位元線訊號提供至所述接通胞元。所述電力線可被配置成將供電電壓訊號提供至所述接通胞元。所述位元線與所述電力線在垂直方向上彼此對齊。

本文中所述的實施例是非限制性實例性實施例，且因此本揭露並不僅限於此且可以各種其他形式實現。以上說明中所提供的實施例中的每一者不排除與本文中亦提供或本文中未提供但符合本揭露的另一實例或另一實施例的一或多個特徵相關聯。

將理解，當稱一個元件或層位於另一元件或層「之上」、「上方」、「上」、「下方」、「之下」、「下面」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於另一元件或層之上、上方、上、下方、之下、下面、連接或耦合至另一元件或層，或者可存在居中元件或層。相比之下，當稱一個元件「直接位於另一元件或層之上」、「直接位於另一元件或層上方」、「直接位於另一元件或層上」、「直接位於另一元件或層下方」、「直接位於另一元件或層之下」、「直接位於另一元件或層下面」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在居中元件或層。

本文中所使用的在一系列元件之前的表達「……中的至少一者」修飾整個的一系列元件，並不修飾所述一系列元件中的各別元件。舉例而言，表達「a、b及c中的至少一者」應被理解為僅包括a、僅包括b、僅包括c、包括a及b兩者、包括a及c兩者、包括b及c兩者、或包括a、b及c全部。在本文中，當使用用語「相同」或「相等」來比較兩個或更多個元件的尺寸時，所述用語可涵蓋「實質上相同」或「實質上相等」的尺寸。

在下文中，將參考附圖更充分地闡述本揭露的實施例。在附圖中，相似的參考編號可指代相似的元件，且將省略對相似元件的重複說明。

圖1A是儲存資料「0」的唯讀記憶體（ROM）胞元的等效電路圖，且圖1B是儲存資料「1」的ROM胞元的等效電路圖。

ROM是只能讀取的非揮發性記憶體，且在ROM的製造製程中根據使用者的請求將儲存於ROM的胞元中的資料固定。實施ROM的ROM胞元可由一個電晶體（例如P型電晶體）形成，且可根據ROM胞元與位元線或電力線之間的連接而被寫碼為資料「0」或資料「1」。舉例而言，在製造製程中，根據使用者的請求將欲儲存於ROM胞元中的資料固定。

根據ROM胞元如何連接至位元線，可將ROM胞元分類成擴散ROM（diffusion ROM，DROM）胞元、通孔ROM（via ROM，VROM）胞元或諸如此類。舉例而言，在VROM胞元的情形中，可根據存在還是不存在可經由接觸件製程或通孔製程形成的接觸件或通孔來確定記憶體胞元與位元線之間的電性連接。

參考圖1A，作為儲存資料「0」的ROM胞元的接通胞元C_ON可連接至位元線BL及電力線VSSL，且可包括一個電晶體，所述一個電晶體的閘極連接至字元線（例如WL1、WL2、...）。電力線VSSL可將供電電壓（例如，VSS或接地電壓）提供至ROM胞元。當經由字元線WL1、WL2、...選擇接通胞元C_ON時，藉由接通胞元C_ON對位元線BL進行放電，且因此儲存於ROM胞元中的資料可為資料「0」。

參考圖1B，作為儲存資料「1」的ROM胞元的關斷胞元C_OFF可連接至位元線BL，且可包括一個電晶體，所述一個電晶體的閘極連接至字元線（例如WL1、WL2、...）。作為另外一種選擇，關斷胞元C_OFF可連接至電力線VSSL，且可包括一個電晶體，所述一個電晶體的閘極連接至字元線（例如WL1、WL2、...）。即使當經由字元線WL1、WL2、...選擇關斷胞元C_OFF時，關斷胞元C_OFF不會對位元線BL進行放電，且因此儲存於ROM胞元中的資料可為資料「1」。

圖2A及圖2B是闡釋根據實施例的積體電路中所包括的ROM胞元之中的接通胞元C_ON1及C_ON2的佈局圖。

圖2A及圖2B是說明作為積體電路中所包括的ROM胞元的接通胞元C_ON1及C_ON2的平面圖，所述平面圖位於由X軸及Y軸形成的平面上。在本說明書中，X軸方向及Y軸方向可分別被稱為第一水平方向及第二水平方向，且Z軸方向可相對於基板SUB被稱為垂直方向。由X軸及Y軸構成的平面可被稱為水平面，相對於另一組件排列於+Z軸方向上的組件可被稱為位於另一組件上或位於另一組件上方，且相對於另一組件排列於-Z軸方向上的組件可被稱為位於另一組件之下或位於另一組件下方。

積體電路可包括金屬層，所述金屬層上形成有連接至包括ROM胞元的標準胞元的配線。舉例而言，積體電路可包括一或多個前側金屬層，所述一或多個前側金屬層堆疊於由多個標準胞元形成的胞元架構或者包括所述胞元架構或基於所述胞元架構形成的半導體裝置的前側處。舉例而言，胞元架構或半導體裝置的前側可為在垂直方向上位於基板的上表面上方的一側或區。此外，所述積體電路可包括一或多個背側金屬層，所述一或多個背側金屬層堆疊於胞元架構或半導體裝置的背側處。舉例而言，胞元架構或半導體裝置的背側可為位於基板的上表面下方的一側或區。

前側金屬層可包括被形成為最靠近基板的第一金屬層M1。根據實施例，第一金屬層M1可包括各自在Y軸方向上延伸的圖案。前側金屬層可包括堆疊於第一金屬層M1上方的至少一個另外的金屬層。

背側金屬層可包括被形成為最靠近基板的第一背側金屬層BM1。根據實施例，背側金屬層BM1可包括各自在Y軸方向上延伸的圖案。背側金屬層可更包括堆疊於第一背側金屬層BM1下方的至少一個另外的背側金屬層。

形成於前側金屬層及背側金屬層中的每一者中的圖案可包含金屬、導電金屬氮化物、金屬矽化物或其組合。在本說明書的圖式中，為了便於說明可僅示出一些層，且為了指示金屬層的圖案與下伏金屬層的圖案之間的連接，即使當至少一個通孔及/或接觸件形成於金屬層的圖案下方時，仍可示出所述至少一個通孔及/或接觸件。

包括接通胞元C_ON1及關斷胞元（例如，圖4中的C_OFF1及圖6中的C_OFF2）的ROM胞元可包括主動區及閘極線。ROM胞元中所包括的主動區及閘極線可形成電晶體。閘極線可在X軸方向上延伸，且主動區可在Y軸方向上延伸。主動區可被稱為p通道場效電晶體（p-channel field effect transistor，PFET）區。

主動區的各自在+Z軸方向上突出且各自在Y軸方向上延伸的部分可與閘極線形成電晶體，且可被稱為主動圖案。源極/汲極區可分別形成於閘極線的兩側處，作為前側（frontside，FS）接觸件的主動接觸件可形成於所述源極/汲極區中的至少一者上，且由閘極線環繞的通道可形成於源極/汲極區之間。稍後將參考圖3A及圖3B闡述通道的實例。第一通孔層V0的通孔可設置於FS接觸件上，且第一通孔層V0的通孔可連接至FS接觸件及第一金屬層M1的圖案。

參考圖2A，由胞元邊界界定的接通胞元C_ON1可包括形成P型電晶體的閘極線及主動區。接通胞元C_ON1可包括主動接觸件（例如，圖3A的CA）及第一通孔層V0的通孔（例如，圖3A的VA），所述主動接觸件及所述通孔兩者皆連接至形成於第一金屬層M1中的位元線BL。接通胞元C_ON1可包括背側（backside，BS）接觸件，所述BS接觸件連接至形成於第一背側金屬層BM1中的電力線VSSL。

接通胞元C_ON1亦可包括連接至接通胞元C_ON1的位元線BL及電力線VSSL。舉例而言，接通胞元C_ON1可包括位於一個第一金屬層M1中的圖案及位於一個第一背側金屬層BM1中的圖案。該些圖案可各自是金屬圖案。根據實施例，連接至接通胞元C_ON1的位元線BL與電力線VSSL可在Z軸方向上彼此交疊，且可在Z軸方向上對齊。此外，位元線BL及電力線VSSL可在第二水平方向上延伸。根據實施例，形成於第一背側金屬層BM1中的電力線VSSL的寬度可大於形成於第一金屬層M1中的位元線BL的寬度。然而，實施例並不僅限於此。

參考圖2B，由胞元邊界界定的接通胞元C_ON2可包括形成P型電晶體的閘極線及主動區。接通胞元C_ON2可包括主動接觸件及第一通孔層V0的通孔，所述主動接觸件及所述通孔兩者皆連接至形成於第一金屬層M1中的電力線VSSL。接通胞元C_ON2可包括背側（BS）接觸件，所述BS接觸件連接至形成於第一背側金屬層BM1中的位元線BL。

接通胞元C_ON2亦可包括連接至接通胞元C_ON2的位元線BL及電力線VSSL。根據實施例，連接至接通胞元C_ON2的位元線BL與電力線VSSL可在Z軸方向上彼此交疊，且可在Z軸方向上對齊。根據實施例，形成於第一背側金屬層BM1中的位元線BL的寬度可大於形成於第一金屬層M1中的電力線VSSL的寬度。然而，實施例並不僅限於此。

因此，在根據本揭露的圖2A及圖2B所示接通胞元C_ON1及C_ON2中，位元線BL及電力線VSSL中的一者形成於作為前側金屬層的第一金屬層M1中，且另一者形成於作為背側金屬層的第一背側金屬層BM1中。因此，與其中位元線BL及電力線VSSL兩者皆形成於前側金屬層中的比較實例相比，可減小接通胞元C_ON1及C_ON2所佔據的面積。因此，包括接通胞元C_ON1及C_ON2的積體電路的積體程度可增大，且積體電路的面積可減小。

由於位元線BL或電力線VSSL是由第一背側金屬層BM1的背側配線圖案形成，且接通胞元C_ON1及C_ON2經由所述背側配線圖案直接接收供應電壓或訊號，因此可改良提供至接通胞元C_ON1及C_ON2的供應電壓或訊號的電壓（IR）降特性。

在根據本揭露的接通胞元C_ON1及C_ON2中，位元線BL及電力線VSSL中的一者形成於作為前側金屬層的第一金屬層M1中，且另一者形成於作為背側金屬層的第一背側金屬層BM1中，且因此對接通胞元C_ON1及C_ON2在X軸方向上的寬度的限制減小，使得可調整接通胞元C_ON1及C_ON2在X軸方向上的寬度。因此，可調整接通胞元C_ON1及C_ON2的主動區在X軸方向上的相應寬度，且可調整構成接通胞元C_ON1及C_ON2的P型電晶體的相應大小。另外，可調整連接至接通胞元C_ON1及C_ON2的位元線BL在X軸方向上的相應寬度。

圖3A及圖3B是沿著圖2A的線Y1-Y2截取的剖視圖。儘管圖3A及圖3B中未示出，但閘極線GL的側表面上可形成有閘極間隔件，且接觸件的表面及/或通孔的表面上可形成有障壁層。

圖3A及圖3B說明其中奈米片形成於主動區上的實例。將結合圖2A給出圖3A及圖3B的說明。舉例而言，在包括接通胞元C_ON1及關斷胞元（例如，圖4中的C_OFF1及圖6中的C_OFF2）的ROM胞元中，多個奈米片可堆疊於主動區上，且可形成其中閘極線GL環繞所述多個奈米片的多橋通道（multi-bridge channel，MBC）FET。然而，根據本揭露的積體電路中所包括的ROM胞元並不僅限於圖3A及圖3B中所示的ROM胞元。舉例而言，包括形成於主動區上的一或多個鰭及閘極線GL的鰭式場效電晶體（fin field-effect transistor，FinFET）可形成於ROM胞元中，或舉例而言，可形成其中形成於主動區上的一或多條奈米線被閘極線GL環繞的閘極全環繞（gate-all-around，GAA）FET。可形成其中多條奈米線在垂直方向上堆疊於主動區上且所述多條奈米線被閘極線GL環繞的垂直GAA FET。舉例而言，負電容（negative capacitance，NC）FET可形成於主動區中。除了電晶體的上述實例之外，各種電晶體（例如，互補FET（complementary FET，CFET）、負FET（negative FET，NCFET）、碳奈米管（carbon nanotube，CNT）FET、雙極接面電晶體及其他三維電晶體）可形成於閘極線GL及主動區上。

基板SUB可包含半導體（例如，矽（Si）或鍺（Ge））或含有第III-V族元素的化合物（例如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN或InGaN）。根據實施例，基板SUB可為絕緣體上矽（silicon-on-insulator，SOI）基板或絕緣體上鍺（germanium-on-insulator，GOI）基板。根據實施例，基板SUB可摻雜有P型雜質。

主動區可形成於基板SUB中。主動區可形成於在基板SUB中形成的N阱中。主動區可與閘極線GL一起形成P型電晶體。

根據實施例，作為主動區的奈米片可形成於基板SUB的每一主動區上。由多個奈米片形成的奈米片堆疊NS可形成於主動區上。奈米片堆疊NS可在Y軸方向上延伸。裝置絕緣層11可形成於基板SUB與奈米片堆疊NS之間。

奈米片堆疊NS可用作電晶體的通道。舉例而言，設置於基板SUB的主動區上的奈米片堆疊NS可摻雜有N型雜質且可形成P型電晶體。根據實施例，奈米片堆疊NS可包含Si、Ge或SiGe。根據實施例，奈米片堆疊NS可包含InGaAs、InAs、GaSb、InSb或其組合。

每一奈米片堆疊NS可包括在垂直方向（Z軸方向）上彼此交疊的多個奈米片NS1至NS3。根據實施例，例示了奈米片堆疊NS包括三個奈米片的情形，但實施例並不僅限於所說明的情形。舉例而言，奈米片堆疊NS可包括至少兩個奈米片，且奈米片的數目沒有特殊限制。

閘極線GL可環繞所述多個奈米片NS1至NS3中的每一者。所述多個奈米片NS1至NS3可具有由閘極線GL環繞的GAA結構。閘極絕緣層可夾置於奈米片堆疊NS與閘極線GL之間。

源極/汲極區S/D（例如，第一源極/汲極區及第二源極/汲極區）可分別形成於閘極線GL的兩側處，且因此源極/汲極區S/D可在Y軸方向上彼此間隔開。

參考圖3A，接通胞元C_ON1的一個源極/汲極區S/D可經由主動接觸件CA及第一通孔層V0的通孔VA連接至形成於第一金屬層M1中的位元線BL。層間絕緣層12可形成於主動區上。作為與所述一個源極/汲極區S/D的FS接觸件的主動接觸件CA、及通孔VA可被形成為穿過層間絕緣層12。

接通胞元C_ON1的另一源極/汲極區S/D可經由作為BS接觸件的主動通孔BVA連接至形成於第一背側金屬層BM1中的電力線VSSL。根據實施例，主動通孔BVA可在作為垂直方向的Z軸方向上穿過基板SUB，且可具有與源極/汲極區S/D接觸的上表面及與電力線VSSL接觸的下表面。

然而，如上文參考圖2B所述，接通胞元C_ON2的一個源極/汲極區S/D可經由主動接觸件CA及第一通孔層V0的通孔VA連接至形成於第一金屬層M1中的電力線VSSL，且接通胞元C_ON1的另一源極/汲極區S/D可經由作為BS接觸件的主動通孔BVA連接至形成於第一背側金屬層BM1中的位元線BL。

參考圖3B，接通胞元C_ON1的一個源極/汲極區S/D可經由主動接觸件CA及第一通孔層V0的通孔VA連接至形成於第一金屬層M1中的位元線BL。接通胞元C_ON1的另一源極/汲極區S/D可經由BS接觸件及作為BS接觸件的主動通孔BVA連接至形成於第一背側金屬層BM1中的電力線VSSL。根據實施例，主動接觸件BCA可在作為垂直方向的Z軸方向上穿過基板SUB，且可具有與源極/汲極區S/D接觸的上表面及與主動通孔BVA接觸的下表面。主動通孔BVA可包括與主動接觸件BCA接觸的上表面且可包括與電力線VSSL接觸的下表面。

根據實施例，主動接觸件BCA可形成於在自基板SUB的上表面至基板SUB的下表面的方向上（即，在Z軸方向的反方向上）蝕刻的溝渠中，且主動通孔BVA可形成於在自基板SUB的下表面朝向基板SUB的上表面的方向（Z軸方向）上蝕刻的溝渠內部。主動接觸件BCA的寬度可在Z軸方向的反方向上逐漸減小，且主動通孔BVA的寬度可在Z軸方向上自基板SUB的下表面至基板SUB的上表面逐漸減小。

然而，如上文參考圖2B所述，接通胞元C_ON2的一個源極/汲極區S/D可經由主動接觸件CA及第一通孔層V0的通孔VA連接至形成於第一金屬層M1中的電力線VSSL，且接通胞元C_ON1的另一源極/汲極區S/D可經由作為BS接觸件的主動接觸件BCA及主動通孔BVA連接至形成於第一背側金屬層BM1中的位元線BL。

圖4及圖6是闡釋根據實施例的積體電路中所包括的ROM胞元之中的關斷胞元C_OFF1及C_OFF2的佈局圖。圖5是沿著圖4的線Y3-Y4截取的剖視圖，且圖7是沿著圖6的線Y5-Y6截取的剖視圖。

參考圖4及圖5，由胞元邊界界定的關斷胞元C_OFF1可包括形成P型電晶體的閘極線及主動區。關斷胞元C_OFF1可包括主動接觸件CA及第一通孔層V0的通孔VA，主動接觸件CA及通孔VA連接至形成於第一金屬層M1中的位元線BL。

形成於關斷胞元C_OFF1中的電晶體的源極/汲極區（即，第一源極/汲極及第二源極/汲極）可皆連接至位元線BL。舉例而言，關斷胞元C_OFF1中所包括的源極/汲極區S/D可經由相應的主動接觸件CA及第一通孔層V0的通孔VA皆連接至位元線BL，所述主動接觸件CA及所述通孔VA是FS接觸件。作為另外一種選擇，根據實施例，當位元線BL形成於第一背側金屬層BM1中而非第一金屬層M1中時，關斷胞元C_OFF1可經由BS接觸件連接至位元線BL。

參考圖6及圖7，由胞元邊界界定的關斷胞元C_OFF2可包括形成P型電晶體的閘極線及主動區。關斷胞元C_OFF2可包括作為BS接觸件的主動通孔BVA，主動通孔BVA連接至形成於第一背側金屬層BM1中的電力線VSSL。

形成於關斷胞元C_OFF2中的電晶體的兩個源極/汲極區可連接至電力線VSSL。舉例而言，關斷胞元C_OFF1中所包括的源極/汲極區S/D可經由相應的主動通孔BVA皆連接至電力線VSSL，所述相應的主動通孔BVA中的每一者是BS接觸件。作為另外一種選擇，與圖7中所示的不同，關斷胞元C_OFF2中所包括的源極/汲極區S/D可經由相應的主動接觸件（例如圖3B的BCA）及相應的主動通孔BVA皆分別連接至電力線VSSL，所述相應的主動接觸件中的每一者是BS接觸件，相應的主動通孔BVA形成於主動接觸件BCA之下。作為另外一種選擇，根據實施例，當電力線VSSL形成於第一金屬層M1中而非第一背側金屬層BM1中時，關斷胞元C_OFF2可經由FS接觸件連接至電力線VSSL。

圖8是闡釋根據實施例的積體電路10的視圖。圖9A至圖9C是分別沿著圖8的線Y7-Y8、Y9-Y10及Y11-Y12截取的剖視圖。

參考圖8及圖9A至圖9C，構成一個晶片或一個功能區塊的積體電路10可包括多個標準胞元。標準胞元是積體電路中所包括的胞元佈局或胞元架構的單位，所述標準胞元可由胞元邊界界定。標準胞元可被設計成實行預定義功能，且可被稱為胞元或半導體胞元。積體電路10可包括多個各種標準胞元。

所述多個標準胞元可重複地用於積體電路設計中。標準胞元可根據製造技術預先設計且儲存於胞元儲存庫（例如，圖13中的D12）中，且可根據設計規則將儲存於標準胞元儲存庫D12中的標準胞元排列且彼此連接，以藉此設計出積體電路。

舉例而言，標準胞元可包括實施記憶體的記憶體胞元且可包括實施ROM的ROM胞元。作為另外一種選擇，舉例而言，標準胞元可包括常用於電子裝置（例如，中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）及系統晶片（system-on-a-chip，SOC）設計）的數位電路設計中的各種基礎電路（例如反相器、及（AND）閘、反及（NAND）閘、或（OR）閘、互斥或（XOR）閘、及反或（NOR）閘）。作為另外一種選擇，舉例而言，標準胞元可包括常用於電路區塊（例如正反器及鎖存器）中的其他電路。

積體電路10可包括多個主動區及多條閘極線。主動區及閘極線可形成電晶體。形成於積體電路10中的所述多條閘極線中的每一者可在X軸方向上延伸，且所述多個主動區中的每一者可在Y軸方向上延伸。

根據實施例，閘極線可包括含有功函數金屬的層及間隙填充金屬層。舉例而言，含有功函數金屬的層可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd之中的至少一種金屬，且間隙填充金屬層可使用W層或Al層來實施。根據實施例，閘極線可包括TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。

積體電路10可包括由胞元邊界界定的多個ROM胞元100。所述多個ROM胞元100可排列成多個行及多個列且構成記憶體胞元陣列。

積體電路10可包括將字元線訊號提供至所述多個ROM胞元100的多條字元線WL1至WL4及將位元線訊號提供至所述多個ROM胞元100的多條位元線BL1至BL4。根據實施例，所述多條字元線WL1至WL4可被形成為第一金屬層M1的圖案，且所述多條位元線BL1至BL4亦可被形成為第一金屬層M1的圖案。所述多條字元線WL1至WL4中的每一者可排列於兩條不同的位元線之間，例如排列於第一位元線BL1與第二位元線BL2之間或第三位元線BL3與第四位元線BL4之間。

由於閘極線各自在X軸方向上延伸，因此並排排列於X軸方向上的ROM胞元100可接收相同的字元線訊號。所述多個ROM胞元100之中相鄰地排列於X軸方向上的兩個特定ROM胞元100可共用第一通孔層V0的將一條字元線（例如，WL1至WL4中的一者）連接至閘極線的閘極通孔CB。

由於閘極區各自在Y軸方向上延伸，因此並排排列於Y軸方向上的ROM胞元100可接收相同的位元線訊號。相鄰地排列於Y軸方向上的兩個ROM胞元100可共用一條位元線（例如，BL1至BL4中的一者）、連接至源極/汲極區S/D的主動接觸件CA及第一通孔層V0的主動通孔VA。舉例而言，如圖9A及圖9B中所示，彼此相鄰地設置於Y軸方向上的接通胞元C_ON可共用主動接觸件CA及第一通孔層V0的主動通孔VA。

積體電路10可包括用於將供電電壓（例如，接地電壓或VSS）供應至所述多個ROM胞元100的多條電力線VSSL1至VSSL4。所述多條電力線VSSL1至VSSL4可各自在Y軸方向上延伸，且可被形成為第一背側金屬層BM1的圖案。相鄰地排列於Y軸方向上的兩個ROM胞元100可共用將一條電力線（例如，VSSL1至VSSL4中的一者）連接至源極/汲極區S/D的主動通孔BVA，主動通孔BVA是BS接觸件。舉例而言，如圖9A及圖9B中所示，彼此相鄰地設置於Y軸方向上的接通胞元C_ON可共用主動通孔BVA。舉例而言，如圖9A中所示，彼此相鄰地設置於Y軸方向上且是關斷胞元C_OFF的ROM胞元100可共用主動通孔BVA。舉例而言，如圖9A所示，彼此相鄰地設置於Y軸方向上的關斷胞元C_OFF可共用主動通孔BVA，且彼此相鄰地設置於Y軸方向上的接通胞元C_ON與關斷胞元C_OFF可共用主動通孔BVA。然而，與圖9A不同，可如同上文參考圖5所述的關斷胞元C_OFF1一樣形成關斷胞元C_OFF，且關斷胞元C_OFF可與被設置成在Y軸方向上相鄰於關斷胞元C_OFF的接通胞元C_ON一起共用主動接觸件CA及第一通孔層V0的主動通孔VA。

所述多條字元線WL1至WL4以及所述多條電力線VSSL1至VSSL4可被排列成穿過所述多個ROM胞元100的相應中心。根據實施例，積體電路10的所述多條位元線BL1至BL4及所述多條電力線VSSL1至VSSL4可在Z軸方向上彼此對齊。因此，在圖8的平面圖中，用於將所述多個ROM胞元100連接至所述多條位元線BL1至BL4的主動通孔VA及用於將所述多個ROM胞元100連接至所述多條電力線VSSL1至VSSL4的主動通孔BVA可彼此並排排列於Y軸方向上。根據實施例，在圖8的平面圖中，主動通孔VA及主動通孔BVA可交替地排列於Y軸方向上。

因此，與其中所述多條位元線BL1至BL4及所述多條電力線VSSL1至VSSL4全部皆形成於前側金屬層中的比較實例相比，根據本揭露的積體電路10提供佔據減小的面積的多個ROM胞元。因此，積體電路10的積體密度可增大且積體電路10的面積可減小。由於所述多條電力線VSSL1至VSSL4被形成為第一背側金屬層BM1的背側配線圖案，因此所述多個ROM胞元100經由所述背側配線圖案直接接收供電電壓，且因此可改良提供至ROM胞元100中的每一者的供電電壓的電壓降特性。

另外，在根據實施例的積體電路10中，由於所述多條位元線BL1至BL4與所述多條電力線VSSL1至VSSL4在Z軸方向上對齊，因此對所述多個ROM胞元100中的每一者在X軸方向上的寬度的限制可減小，使得可調整ROM胞元100在X軸方向上的寬度。因此，可調整ROM胞元100的主動區在X軸方向上的寬度且可調整構成ROM胞元100的P型電晶體的大小。另外，可調整連接至所述多個ROM胞元100的所述多條位元線BL1至BL4在X軸方向上的相應寬度。

圖10是闡釋根據實施例的積體電路10A的視圖。在圖10的說明中，將省略與圖8中相同的參考編號的贅述。

參考圖10，積體電路10A可包括將字元線訊號提供至所述多個ROM胞元100的多條字元線WL1至WL4及將位元線訊號提供至所述多個ROM胞元100的多條位元線BL1至BL4。根據實施例，所述多條字元線WL1至WL4可被形成為第一金屬層M1的圖案，且所述多條位元線BL1至BL4亦可被形成為第一金屬層M1的圖案。

積體電路10A可包括虛設圖案DP，虛設圖案DP與所述多條字元線WL1至WL4、所述多條位元線BL1至BL4及所述多條電力線VSSL1至VSSL4中的至少一種形成於同一層中。根據實施例，積體電路10A可包括虛設圖案DP，虛設圖案DP設置於第一金屬層M1的上面未形成所述多條字元線WL1至WL4及所述多條位元線BL1至BL4的區域中。舉例而言，虛設圖案DP可形成於第一金屬層M1中且可在Y軸方向上延伸。舉例而言，虛設圖案DP可設置於形成於第一金屬層M1中的第二位元線BL2與第三位元線BL3之間。

根據實施例，虛設圖案DP可與設置於虛設圖案DP上的其他金屬層電性分離且可與設置於虛設圖案DP下方的所述多個ROM胞元100電性分離。舉例而言，虛設圖案DP可在Y軸方向上設置於所述多個ROM胞元100上方且可與所述多個ROM胞元100電性分離。

由於積體電路10A包括虛設圖案DP，因此當製造積體電路10A時，可在第一金屬層M1中形成具有恆定節距的圖案。因此，當製造積體電路10A時，可穩定地形成與設計條件對應的第一金屬層M1的圖案。

圖11是闡釋根據實施例的積體電路10B的視圖。圖12是沿著圖11的線Y13-Y14截取的剖視圖。在圖11的說明中，將省略與圖8中相同的參考編號的贅述。

參考圖11及圖12，積體電路10B可包括由胞元邊界界定的多個ROM胞元100B。所述多個ROM胞元100B可排列成多個行及多個列且構成記憶體胞元陣列。

積體電路10B可包括將字元線訊號提供至所述多個ROM胞元100B的多條字元線WL1B至WL4B及將位元線訊號提供至所述多個ROM胞元100B的多條位元線BL1至BL4。根據實施例，所述多條字元線WL1B至WL4B可被形成為第一背側金屬層BM1的圖案。所述多條字元線WL1至WL4中的每一者可排列於兩條不同的電力線之間，例如第一電力線VSSL1與第二電力線VSSL2之間或第三電力線VSSL3與第四電力線VSSL4之間。

由於閘極線各自在X軸方向上延伸，因此並排排列於X軸方向上的ROM胞元100B可接收相同的字元線訊號。相鄰地排列於X軸方向上的兩個ROM胞元100B可連接至作為BS接觸件的閘極接觸件BCB，閘極接觸件BCB將一條字元線（例如，WL1B至WL4B中的一者）連接至閘極線。閘極接觸件BCB可包括與閘極線GL接觸的上表面及與字元線（例如，WL4）接觸的下表面。

根據實施例，閘極接觸件BCB可形成於在自基板SUB的下表面朝向基板SUB的上表面的方向（Z軸方向）上蝕刻的溝渠內部。閘極接觸件BCB可具有在自基板SUB的下表面朝向基板SUB的上表面的方向上逐漸減小的寬度。

在上文參考圖8、圖10及圖11所述的積體電路10、10A及10B中，設置有形成於第一金屬層M1中的所述多條位元線BL1至BL4及形成於第一背側金屬層BM1中的所述多條電力線VSSL1至VSSL4，但根據本揭露的積體電路10、10A及10B並不僅限於此。在積體電路10、10A及10B中，所述多條位元線BL1至BL4及所述多條電力線VSSL1至VSSL4可在Z軸方向上彼此交疊，所述多條電力線VSSL1至VSSL4可形成於第一金屬層M1中，且所述多條位元線BL1至BL4可形成於第一背側金屬層BM1中。換言之，與圖8、圖10及圖11的說明不同，可切換所述多條位元線BL1至BL4的位置及所述多條電力線VSSL1至VSSL4的位置。

在本文中的實施例中，主動通孔BVA、主動接觸件BCA及閘極接觸件BCB被闡述為形成於基板SUB中的相應溝渠或孔洞中。然而，本揭露並不僅限於此。根據實施例，基板SUB可完全或部分地被移除且替換成與層間絕緣層12類似的背側隔離結構或背側絕緣層，所述背側隔離結構或背側絕緣層可使該些BS接觸件與另一BS接觸件隔離或絕緣。

圖13是製造根據實施例的積體電路IC的方法的流程圖。詳細而言，圖13的流程圖說明製造包括標準胞元的積體電路IC的方法的實例。如圖13中所示，製造積體電路IC的方法可包括多個操作S10、S30、S50、S70及S90。積體電路IC可為上文參考圖8、圖10及圖11所述的積體電路10、10A及10B中的任一者。

胞元儲存庫（或標準胞元儲存庫）D12可包括關於標準胞元的資訊，例如關於標準胞元的功能、特性、佈局及諸如此類的資訊。根據實施例，胞元儲存庫D12可界定分接頭胞元及虛設胞元以及包括ROM胞元的記憶體胞元及自輸入訊號產生輸出訊號的功能胞元。

設計規則D14可包括積體電路IC的胞元佈局必須遵循的要求。舉例而言，設計規則D14可包括同一層中的圖案之間的空間、圖案的最小寬度、金屬層的佈線方向及諸如此類的要求。

在操作S10中，可實行邏輯合成操作以自暫存器傳送級（register-transfer level，RTL）資料D11產生網路連線表資料D13。舉例而言，半導體設計工具（例如，邏輯合成工具）可藉由參考標準胞元儲存庫D12依據以硬體描述語言（hardware description language，HDL）（例如超高速積體電路（very high speed integrated circuit，VHSIC）硬體描述語言（VHDL）及Verilog）撰寫的RTL資料D11實行邏輯合成，且可產生包括位元流或網路連線表的網路連線表資料D13。網路連線表資料D13可對應於將在稍後闡述的放置與佈線的輸入。

在操作S30中，可選擇並放置形成積體電路所需的多個標準胞元。舉例而言，半導體設計工具（例如，放置與佈線工具（placement and routing tool，P&R tool））可參考胞元儲存庫D12放置網路連線表資料D13所使用的標準胞元。根據實施例，半導體設計工具可將多個ROM胞元放置成多個列及多個行。舉例而言，在操作S30中，可放置上文參考圖1A至圖12所述的ROM胞元C_ON1、C_ON2、C_OFF1、C_OFF2、C_ON、C_OFF及100。

在操作S50中，可對標準胞元的接腳進行佈線。舉例而言，半導體設計工具可產生將所放置的標準胞元的輸出接腳與輸入接腳彼此電性連接的互連件，且可產生界定所放置的標準胞元及所產生的互連件的佈局資料D15。互連件可包括通孔層中的一或多個通孔及/或金屬層的圖案。金屬層可不僅包括定位於閘極線上的前側金屬層（例如第一金屬層，例如圖8中的M1），而且包括定位於閘極線下方的背側金屬層（例如第一背側金屬層，例如圖8中的BM1）。佈局資料D15可具有某種格式（例如，圖形設計系統II（Graphic Design System II，GDSII））且可包括關於標準胞元的幾何資訊及關於互連件的幾何資訊。半導體設計工具在對標準胞元的接腳進行佈線時可參考設計規則D14。根據實施例，可在作為佈線操作的操作S50中設置圖10的虛設圖案DP。

佈局資料D15可對應於放置與佈線的輸出。操作S50可單獨被稱為設計積體電路的方法，或操作S30與操作S50可被統稱為設計積體電路的方法。

在操作S70中，可製作遮罩。舉例而言，可對佈局資料D15施加用於校正畸變現象（例如，由於光微影中的光的特性所致的折射）的光學鄰近校正（optical proximity correction，OPC）。可界定遮罩上的圖案以根據OPC施加資料在多個層中形成圖案，且可製作用於形成所述多個層的相應圖案的至少一個遮罩（或光遮罩）。根據實施例，在操作S70中可限制性地修改積體電路IC的佈局，且在操作S70中對積體電路IC的限制性修改是用於將積體電路IC的結構最佳化的後處理，且可被稱為設計改進（design polishing）。

在操作S90中，可製造積體電路IC。舉例而言，可藉由使用在操作S70中製作的至少一個遮罩將所述多個層圖案化來製造積體電路IC。前段製程（front-end-of-line，FEOL）可包括例如對晶圓進行平坦化及清潔的操作、形成溝渠的操作、形成阱的操作、形成閘極電極的操作及形成源極及汲極區的操作。可藉由FEOL在基板上形成各別裝置，例如電晶體、電容器、電阻器及類似裝置。後段製程（back-end-of-line，BEOL）可包括例如將閘極區、源極/汲極區矽化的操作、添加介電質的操作、平坦化操作、形成孔洞的操作、添加金屬層的操作、形成通孔的操作及形成鈍化層的操作。可藉由BEOL將各別裝置（例如電晶體、電容器、電阻器及類似裝置）彼此互連。根據一些實施例，可在FEOL與BEOL之間實行中段製程（middle-of-line，MOL），且可在各別裝置上形成接觸件。接下來，可將積體電路IC封裝至半導體封裝中，且所述積體電路IC可用作各種應用的組件部分。

圖14是系統晶片（SoC）120的方塊圖，系統晶片120被形成為包括根據實施例的圖2A、圖2B、圖4及圖6所示ROM胞元及圖8、圖10及圖11所示積體電路中的至少一者。SoC 120可是指其中積體有計算系統或其他電子系統的組件的積體電路。舉例而言，應用處理器（application processor，AP）作為SoC 120的實例可包括用於處理器及其他功能的組件部分。如圖14中所示，SoC 120可包括核心121、數位訊號處理器（digital signal processor，DSP）122、GPU 123、內部記憶體124、通訊介面125及記憶體介面126。SoC 120的組件可經由匯流排127彼此通訊。根據實施例，SoC 120的該些組件中的至少一者可包括圖2A、圖2B、圖4及圖6所示ROM胞元及圖8、圖10及圖11所示積體電路中的至少一者。

核心121可處理指令且可控制SoC 120中所包括的組件的操作。舉例而言，核心121可驅動作業系統且藉由處理一系列指令在所述作業系統上執行應用。DSP 122可藉由處理數位訊號（例如，由網路介面125提供的數位訊號）來產生有用的資料。GPU 123可自由內部記憶體124或記憶體介面126提供的影像資料產生在顯示裝置上輸出的影像的資料，且可對影像資料進行編碼。內部記憶體124可儲存核心121、DSP 122及GPU 123的操作所需的資料。

網路介面125可為通訊網路或一對一通訊提供介面。記憶體介面126可為SoC 120的外部記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）或快閃記憶體）提供介面。

圖15是根據實施例的包括儲存程式的記憶體的計算系統130的方塊圖。設計根據實施例的積體電路的方法中所包括的操作（例如，上述流程圖的操作）中的至少一些可在計算系統（或電腦）130中實行。

計算系統130可為靜止計算系統，例如桌上型電腦、工作站或伺服器；或可為行動計算系統，例如膝上型電腦。參考圖15，計算系統130可包括處理器131、輸入/輸出（input/output，I/O）裝置132、網路介面133、隨機存取記憶體（RAM）134、唯讀記憶體（ROM）135及儲存器136。處理器131、I/O裝置132、網路介面133、RAM 134、ROM 135及儲存器136可經由匯流排137彼此耦合且可經由匯流排137彼此通訊。

處理器131可被稱為處理單元，且可包括能夠執行任何指令集（例如，因特爾32位元架構（Intel Architecture-32，IA-32）、64位元擴展IA-32、x86-64、威力個人電腦（Power Personal Computer，PowerPC）、可擴充處理器架構（scalable processor architecture，Sparc）、每秒百萬指令（million instructions per second，MIPS）、進階精簡指令集計算機機器（Advanced RISC Machine，ARM）及IA-64）的至少一個核心，如微處理器、應用處理器（AP）、數位訊號處理器（DSP）或GPU。舉例而言，處理器131可經由匯流排137存取記憶體（即RAM 134或ROM 135），且可執行儲存於RAM 134或ROM 135中的指令。

RAM 134可儲存用於根據實施例的積體電路的設計方法的程式134_1或程式134_1的至少一部分，且程式134_1可使得處理器131能夠實行設計積體電路的方法（例如，圖13的方法）中所包括的操作中的至少一些操作。換言之，程式134_1可包括可由處理器131執行的多個指令，且程式134_1中所包括的所述多個指令可使得處理器131能夠實行例如上文所述的流程圖中所包括的操作中的至少一些操作。

即使供應至計算系統130的電力被切斷，儲存器136可仍不會丟失所儲存的資料。舉例而言，儲存器136可包括非揮發性記憶體，或可包括儲存媒體，例如磁帶、光碟、磁碟。儲存器136可能夠自計算系統130拆除。儲存器136可儲存根據實施例的程式134_1，且在藉由處理器131執行程式134_1之前，可將程式134_1或其至少一部分自儲存器136載入至RAM 134中。作為另外一種選擇，儲存器136可儲存以程式設計語言撰寫的檔案，且可將由編譯器或諸如此類產生的程式134_1或來自檔案的程式134_1的至少一部分載入至RAM 134中。如圖15中所示，儲存器136可儲存資料庫（database，DB）136_1，且DB 136_1可包括設計積體電路所需的資訊，例如關於所設計的區塊、圖13的胞元儲存庫D12及/或設計規則D14的資訊。

儲存器136可儲存欲由處理器131處理的資料或已由處理器131處理的資料。換言之，根據程式134_1，處理器131可藉由處理儲存於儲存器136中的資料來產生資料，且可將所產生的資料儲存於儲存器136中。舉例而言，儲存器136可儲存圖13的RTL資料D11、網路連線表資料D13及/或佈局資料D15。

I/O裝置132可包括輸入裝置，例如鍵盤或指向裝置；及輸出裝置，例如列印機或顯示器。舉例而言，使用者可經由I/O裝置132觸發藉由處理器131對程式134_1的執行，可輸入圖13的RTL資料D11及/或網路連線表資料D13，且可檢查圖13的佈局資料D15。

網路介面133可提供對計算系統130之外的網路的存取。舉例而言，網路可包括多個計算系統及通訊鏈路，且所述通訊鏈路可包括有線鏈路、光學鏈路、無線鏈路或任何其他類型的鏈路。

雖然已參考本揭露的實施例特別示出並闡述了本揭露，但將理解，可對本揭露做出形式及細節上的各種改變，而此並不背離以下申請專利範圍的精神及範疇。

10、10A、10B、IC:積體電路 11:裝置絕緣層 12:層間絕緣層 100、100B:唯讀記憶體（ROM）胞元 120:系統晶片（SoC） 121:核心 122:數位訊號處理器（DSP） 123:圖形處理單元（GPU） 124:內部記憶體 125:通訊介面/網路介面 126:記憶體介面 127、137:匯流排 130:計算系統 131:處理器 132:輸入/輸出（I/O）裝置 133:網路介面 134:隨機存取記憶體（RAM） 134_1:程式 135:唯讀記憶體（ROM） 136:儲存器 136_1:資料庫（DB） BCA:主動接觸件 BCB:閘極接觸件 BL:位元線 BL1:位元線/第一位元線 BL2:位元線/第二位元線 BL3:位元線/第三位元線 BL4:位元線/第四位元線 BM1:背側金屬層 BVA:主動通孔 CA:主動接觸件 CB:閘極通孔 C_ON、C_ON1、C_ON2:接通胞元/唯讀記憶體（ROM）胞元 C_OFF、C_OFF1、C_OFF2:關斷胞元/唯讀記憶體（ROM）胞元 D11:暫存器傳送級（RTL）資料 D12:標準胞元儲存庫/胞元儲存庫 D13:網路連線表資料 D14:設計規則 D15:佈局資料 DP:虛設圖案 GL:閘極線 M1:第一金屬層 NS:奈米片堆疊 NS1、NS2、NS3:奈米片 S10、S30、S50、S70、S90:操作 S/D:源極/汲極區 SUB:基板 V0:第一通孔層 VA:通孔 VSSL:電力線 VSSL1:電力線/第一電力線 VSSL2:電力線/第二電力線 VSSL3:電力線/第三電力線 VSSL4:電力線/第四電力線 WL1、WL1B、WL2、WL2B、WL3、WL4、WL4B:字元線 X:方向/第一水平方向 Y:方向/第二水平方向 Y1-Y2、Y3-Y4、Y5-Y6、Y7-Y8、Y9-Y10、Y11-Y12、Y13-Y14:線 Z:方向/垂直方向

結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的實例性實施例，在附圖中： 圖1A是儲存資料「0」的唯讀記憶體（ROM）胞元的等效電路圖，且圖1B是儲存資料「1」的ROM胞元的等效電路圖。 圖2A及圖2B是闡釋根據實施例的積體電路中所包括的ROM胞元之中的接通胞元的佈局圖。 圖3A及圖3B是沿著圖2A的線Y1-Y2截取的剖視圖。 圖4及圖6是闡釋根據實施例的積體電路中所包括的ROM胞元之中的關斷胞元的佈局圖。 圖5是沿著圖4的線Y3-Y4截取的剖視圖，且圖7是沿著圖6的線Y5-Y6截取的剖視圖。 圖8是闡釋根據實施例的積體電路的視圖。 圖9A至圖9C是分別沿著圖8的線Y7-Y8、Y9-Y10及Y11-Y12截取的剖視圖。 圖10是闡釋根據實施例的積體電路的視圖。 圖11是闡釋根據實施例的積體電路的視圖。 圖12是沿著圖11的線Y13-Y14截取的剖視圖。 圖13是製造根據實施例的積體電路的方法的流程圖。 圖14是根據實施例的系統晶片的方塊圖。 圖15是根據實施例的包括儲存程式的記憶體的計算系統的方塊圖。

BL:位元線

BM1:背側金屬層

C_ON1:接通胞元/唯讀記憶體(ROM)胞元

M1:第一金屬層

V0:第一通孔層

VSSL:電力線

Y1-Y2:線

X:方向/第一水平方向

Y:方向/第二水平方向

Z:方向/垂直方向

Claims (20)

1. 一種積體電路，包括唯讀記憶體（ROM）胞元，所述唯讀記憶體胞元包括接通胞元， 其中所述接通胞元包括： 第一源極/汲極區及第二源極/汲極區； 第一前側接觸件，在所述接通胞元的前側上位於所述第一源極/汲極區與位元線之間；以及 第一背側接觸件，在所述接通胞元的背側上位於所述第二源極/汲極區與電力線之間， 其中所述位元線被配置成將位元線訊號提供至所述接通胞元， 其中所述電力線被配置成將供電電壓訊號提供至所述接通胞元，且 其中所述位元線與所述電力線在垂直方向上彼此對齊。
2. 如請求項1所述的積體電路，其中所述接通胞元更包括在第一水平方向上延伸的閘極線。
3. 如請求項2所述的積體電路，其中所述位元線及所述電力線在垂直於所述第一水平方向的第二水平方向上延伸。
4. 如請求項3所述的積體電路，其中所述位元線及所述電力線穿過所述接通胞元的中心。
5. 如請求項1所述的積體電路，其中所述第一前側接觸件包括： 主動接觸件，位於所述第一源極/汲極區上；以及 主動通孔，位於所述主動接觸件與所述位元線之間。
6. 如請求項1所述的積體電路，其中所述第一背側接觸件包括位於所述第二源極/汲極區及所述電力線上的主動通孔。
7. 如請求項1所述的積體電路，其中所述第一背側接觸件包括： 主動接觸件，位於所述第二源極/汲極區上；以及 主動通孔，位於所述主動接觸件與所述電力線之間。
8. 如請求項1所述的積體電路，其中所述唯讀記憶體胞元包括關斷胞元，所述關斷胞元包括： 第三源極/汲極區及第四源極/汲極區； 第二前側接觸件，位於所述位元線與所述第三源極/汲極區之間；以及 第三前側接觸件，位於所述位元線與所述第四源極/汲極區之間。
9. 如請求項1所述的積體電路，其中所述唯讀記憶體胞元包括關斷胞元，所述關斷胞元包括： 第三源極/汲極區及第四源極/汲極區； 第二背側接觸件，位於所述電力線與所述第三源極/汲極區之間；以及 第三背側接觸件，位於所述電力線與所述第四源極/汲極區之間。
10. 一種積體電路，包括： 多個唯讀記憶體（ROM）胞元； 多條位元線，被配置成將位元線訊號提供至所述多個唯讀記憶體胞元； 多條字元線，被配置成將字元線訊號提供至所述多個唯讀記憶體胞元；以及 多條電力線，被配置成將供電電壓提供至所述多個唯讀記憶體胞元， 其中所述多條位元線及所述多條電力線在垂直方向上彼此對齊。
11. 如請求項10所述的積體電路，其中所述多條位元線位於所述多個唯讀記憶體胞元的前側上的第一金屬層中，且 其中所述多條電力線位於所述多個唯讀記憶體胞元的背側上的第二金屬層中。
12. 如請求項10所述的積體電路，其中所述多條位元線位於所述多個唯讀記憶體胞元的背側上的第一金屬層中，且 其中所述多條電力線位於所述多個唯讀記憶體胞元的前側上的第二金屬層中。
13. 如請求項10所述的積體電路，其中所述多條字元線位於所述多個唯讀記憶體胞元的前側上的金屬層中。
14. 如請求項10所述的積體電路，其中所述多條字元線位於所述多個唯讀記憶體胞元的背側上的金屬層中。
15. 如請求項10所述的積體電路，更包括虛設圖案，所述虛設圖案位於所述多個唯讀記憶體胞元上方且與所述多個唯讀記憶體胞元電性分離。
16. 如請求項15所述的積體電路，其中所述虛設圖案與其中形成有所述多條位元線、所述多條字元線及所述多條電力線中的至少一種的層位於同一層中。
17. 如請求項10所述的積體電路，更包括： 第一通孔，將所述多條位元線電性連接至所述多個唯讀記憶體胞元；以及 第二通孔，將所述多條電力線電性連接至所述多個唯讀記憶體胞元， 其中所述多條位元線及所述多條電力線各自在第一水平方向上延伸，且 其中所述第一通孔與所述第二通孔並排設置於所述第一水平方向上。
18. 如請求項17所述的積體電路，其中所述多個唯讀記憶體胞元包括多條閘極線，所述多條閘極線各自在垂直於所述第一水平方向的第二水平方向上延伸。
19. 一種積體電路，包括唯讀記憶體（ROM）胞元，所述唯讀記憶體胞元包括接通胞元，所述接通胞元包括： 第一源極/汲極區及第二源極/汲極區； 背側接觸件，位於所述唯讀記憶體胞元的背側上的背側金屬層中的位元線與所述第一源極/汲極區之間；以及 前側接觸件，位於所述唯讀記憶體胞元的前側上的前側金屬層中的電力線與所述第二源極/汲極區之間， 其中所述位元線被配置成將位元線訊號提供至所述接通胞元， 其中所述電力線被配置成將供電電壓訊號提供至所述接通胞元，且 其中所述位元線與所述電力線在垂直方向上彼此對齊。
20. 如請求項19所述的積體電路，其中所述位元線及所述電力線穿過所述接通胞元的中心。

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