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TW202446207A - 包括電容器的半導體裝置 - Google Patents

包括電容器的半導體裝置 Download PDF

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TW202446207A
TW202446207A TW113100419A TW113100419A TW202446207A TW 202446207 A TW202446207 A TW 202446207A TW 113100419 A TW113100419 A TW 113100419A TW 113100419 A TW113100419 A TW 113100419A TW 202446207 A TW202446207 A TW 202446207A
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TW
Taiwan
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electrode
layer
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crystal
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Application number
TW113100419A
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English (en)
Inventor
朴正敏
林漢鎭
丁炯碩
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：結構，包括導電區；以及電容器，電性連接至結構的導電區。電容器包括：第一電極，電性連接至導電區；第二電極，位於第一電極上；以及介電層，位於第一電極與第二電極之間。第一電極及第二電極中的至少一者包括：第一材料層，包括第一材料區及第二材料區，第一材料區包括第一結晶區及與第一結晶區不同的第二結晶區，第二材料區位於第一結晶區與第二結晶區之間；以及第二材料層，位於第一材料層上。第一材料層的至少一部分位於第二材料層與介電層之間。第一材料區的材料不同於第二材料區的材料。

Description

包括電容器的半導體裝置
各種實例性實施例是有關於一種包括電容器的半導體裝置及/或一種製造所述半導體裝置的方法。 [相關申請案的交叉參考]
本申請案主張於2023年1月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2023-0001628號的權益，所述韓國專利申請案的全部揭露內容出於所有目的併入本案供參考。
正在進行研究來減小半導體裝置中包括的元件的尺寸且提高所述元件的效能。舉例而言，在例如動態隨機存取記憶體（dynamic random access memory，DRAM）等記憶體裝置中，正在進行研究來更可靠及/或更穩定地形成尺寸減小的元件。
各種實例性實施例提供一種包括效能得到提高的電容器的半導體裝置。
作為另一選擇或附加地，各種實例性實施例提供一種製造所述半導體裝置的方法。
提供根據各種實例性實施例的一種半導體裝置。所述半導體裝置包括：結構，包括導電區；以及電容器，電性連接至結構的導電區。電容器包括：第一電極，電性連接至導電區；第二電極，位於第一電極上；以及介電層，位於第一電極與第二電極之間。第一電極及第二電極中的至少一者包括：第一材料層，包括第一材料區及第二材料區，第一材料區包括第一結晶區及與第一結晶區不同的第二結晶區，第二材料區位於第一結晶區與第二結晶區之間；以及第二材料層，位於第一材料層上。第一材料層的至少一部分位於第二材料層與介電層之間，且第一材料區的材料不同於第二材料區的材料。
作為另一選擇或附加地，提供根據一些實例性實施例的一種半導體裝置。所述半導體裝置包括：結構，包括導電區；以及電容器，電性連接至結構。電容器包括：多個第一電極，電性連接至導電區；第二電極，位於第一電極上；以及介電層，位於第一電極與第二電極之間。第一電極及第二電極中的至少一者包括：第一材料區，包括具有(111)晶面的第一結晶區及具有(200)晶面的第二結晶區；以及第二材料區，位於第一結晶區與第二結晶區之間。第一材料區的材料不同於第二材料區的材料，且在第一材料區中，第二結晶區的體積大於或等於第一結晶區的體積。
作為另一選擇或附加地，提供根據各種實例性實施例的一種半導體裝置。所述半導體裝置包括：結構，包括導電區；以及記憶體元件，電性連接至結構的導電區。記憶體元件包括：多個第一電極，電性連接至導電區；第二電極，位於第一電極上；以及介電層，位於第一電極與第二電極之間。第一電極及第二電極中的至少一者包括：第一材料區，包括具有第一柱狀形狀的第一結晶區及具有第二柱狀形狀的第二結晶區，第二柱狀形狀不同於第一柱狀形狀；以及第二材料區，位於第一結晶區與第二結晶區之間。第一材料區的材料不同於第二材料區的材料。在第一材料區中，第二結晶區的體積等於或大於第一結晶區的體積，且第二結晶區的功函數大於第一結晶區的功函數。
在下文中，例如「上部」、「中部」、「下部」等用語可被例如「第一」、「第二」、「第三」等其他用語替換且用於闡述說明書的元件。例如「第一」、「第二」、「第三」等用語可用於闡述各種元件，但該些元件不受該些用語的限制，且「第一元件」可被稱為「第二元件」。
參照圖1，將闡述根據一些實例性實施例的半導體裝置的例示性實例。圖1是概念性地示出根據一些實例性實施例的半導體裝置的剖視圖。
參照圖1，根據一些實例性實施例的半導體裝置SD可包括：結構ST，包括導電區CNT；以及電容器（capacitor，CAP），電性連接至結構ST的導電區CNT。
在結構ST中，導電區CNT可為與胞元電晶體的源極/汲極區電性連接的接觸結構或者可包括與胞元電晶體的源極/汲極區電性連接的接觸結構或者被包括於與胞元電晶體的源極/汲極區電性連接的接觸結構中。導電區CNT亦可藉由例如一或多個接觸結構、接觸插塞或接墊圖案等用語來指代。導電區CNT可包含導電材料。舉例而言，導電區CNT可包含以下材料中的至少一者：經摻雜矽（例如經p摻雜或經n摻雜的單晶矽或多晶矽）、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x、石墨烯及/或碳奈米管。
結構ST可更包括絕緣圖案INS。絕緣圖案INS可覆蓋導電區CNT的側表面的至少一部分。絕緣圖案INS的上表面可與導電區CNT的上表面共面。絕緣圖案INS可包含例如氧化矽或氮化矽等絕緣材料。
半導體裝置SD可更包括位於絕緣圖案INS上的蝕刻終止層ESL。蝕刻終止層ESL可由絕緣材料形成或者包含絕緣材料。舉例而言，蝕刻終止層ESL可包含SiBN材料及SiCN材料中的至少一者。
電容器CAP可包括：第一電極LE，連接至結構ST的導電區CNT；頂部胞元板或第二電極UEa，位於第一電極LE上；以及介電層DIE，位於第一電極LE與第二電極UEa之間。
電容器CAP可為在DRAM裝置中儲存資訊的記憶體胞元的電容器或者可包括在DRAM裝置中儲存資訊的記憶體胞元的電容器或者對應於在DRAM裝置中儲存資訊的記憶體胞元的電容器。電容器CAP亦可被稱為資訊儲存結構或記憶體元件。在一些實例性實施例中，電容器CAP可具有憶阻器性質；然而，實例性實施例並非僅限於此。
在一些實例性實施例中，可設置或佈置多個導電區CNT，且可設置或佈置彼此間隔開的多個第一電極LE。在此種情形中，將主要闡述所述多個第一電極LE之中的一個第一電極LE。
第一電極LE可接觸導電區CNT且電性連接至導電區CNT、穿過蝕刻終止層ESL且向上延伸。第一電極LE可具有柱狀形狀或棱柱狀形狀，但實例性實施例並非僅限於此。舉例而言，第一電極LE可具有圓柱狀形狀。第一電極LE可包含經摻雜半導體（例如經摻雜複晶矽）、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物或其組合。
介電層DIE可包含高介電常數介電質、氧化矽、氮化矽、氮氧化矽或其組合。在此種情形中，高介電常數介電質可為介電常數較氧化矽的介電常數大的介電質。舉例而言，高介電常數介電質可為金屬氧化物。舉例而言，高介電常數介電質可包括氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔及氧化鋁中的至少一者。
第二電極UEa可包括第一材料層UE_L1及位於第一材料層UE_L1上的第二材料層UE_L2。第一材料層UE_L1可設置於介電層DIE與第二材料層UE_L2之間。第二材料層UE_L2可藉由第一材料層UE_L1而與介電層DIE間隔開。
第一材料層UE_L1可包括：第一材料區M1a，包括第一結晶區CP1a及與第一結晶區CP1a不同的第二結晶區CP2a；以及第二材料區M2a，位於（例如，在水平方向上位於）第一結晶區CP1a與第二結晶區CP2a之間。第一材料層UE_L1的至少一部分可設置於第二材料層UE_L2與介電層DIE之間。第一材料區M1a的材料可不同於第二材料區M2a的材料。舉例而言，第一材料區M1a與第二材料區M2a之間可不存在共同的材料。
第一材料區M1a可接觸（或直接接觸）介電層DIE。
第二材料區M2a可與介電層DIE間隔開（或者可不直接接觸介電層DIE）。
第一材料區M1a的材料可為金屬氮化物。舉例而言，第一材料區M1a的材料可包括TiN、CrN、NbN、HfN及/或ZrN中的至少一者。在一些實例性實施例中，第一材料區M1a可由TiN、CrN、NbN、HfN及/或ZrN中的至少一者組成或者本質上由TiN、CrN、NbN、HfN及/或ZrN中的至少一者組成。
第二材料區M2a的材料可包括Al、Si及/或B中的至少一者。在一些實例性實施例中，第二材料區M2a可由Al、Si及/或B中的至少一者組成或者本質上由Al、Si及/或B中的至少一者組成。
在一些實例性實施例中，第一材料區M1a中所包含的任何材料可不包括於第二材料區M2a中所包含的任何材料中。舉例而言，第一材料區M1a與第二材料區M2a之間可不存在共同的交疊材料。
為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，第二材料區M2a在第一材料層UE_L1中可佔約20原子%或小於20原子%。舉例而言，第二材料區M2a中所包含的材料相對於第一材料層UE_L1的原子濃度可為約20原子%或小於20原子%。
為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，第一材料層UE_L1的厚度可介於約10埃至約40埃的範圍內。
第一結晶區CP1a可具有(111)晶面，例如可具有以(111)面佈置的TiN、CrN、NbN、HfN及/或ZrN中的一或多者的單晶或至少一個結晶晶粒（grain of crystal），且第二結晶區CP2a可具有(200)晶面，例如可具有以(200)面佈置的TiN、CrN、NbN、HfN及/或ZrN中的一或多者的單晶或至少一個結晶晶粒。舉例而言，第一材料區M1a可由TiN形成，第一結晶區CP1a可具有(111)晶面，且第二結晶區CP2a可具有(200)晶面。在此種情形中，為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，在第一材料層UE_L1中的第一結晶區CP1a及第二結晶區CP2a之中，第二結晶區CP2a可佔約50%或大於50%的體積。在一些實例性實施例中，第一結晶區CP1a及/或第二結晶區CP2a的定向可藉由各種分析方法（例如但並非僅限於透射電子顯微鏡（transmission electron microscopy，TEM）及/或x射線繞射（x-ray diffraction，XRD））中的一或多者來確定；然而，實例性實施例並非僅限於此。
第二材料層UE_L2可包含與第一材料區M1a的材料相同的材料。舉例而言，第一材料區M1a的材料及第二材料層UE_L2的材料可包括TiN、CrN、NbN、HfN或ZrN中的至少一者。
第一結晶區CP1a可具有第一功函數，且第二結晶區CP2a可具有第二功函數。在此種情形中，第二功函數可大於第一功函數。舉例而言，第一結晶區CP1a可具有約4.4電子伏的功函數，且第二結晶區CP2a可具有約4.6電子伏的功函數。
在第一材料區M1a中，第一結晶區CP1a及第二結晶區CP2a中的第二結晶區CP2a的量可為約50%或大於50%，且在第二材料層UE_L2中，具有(111)晶面的結晶區的量可大於具有(200)晶面的結晶區的量。因此，由於功函數大於第一結晶區CP1a的第二結晶區CP2a的量等於或大於第一結晶區CP1a的量，因此可改善電容器CAP的漏電流特性。
第二電極UEa可更包括位於第二材料層UE_L2上的第三材料層UE_U。第三材料層UE_U可包含與第一材料層UE_L1的材料及第二材料層UE_L2的材料不同的材料。舉例而言，第三材料層UE_U可包含例如SiGe及/或W等材料。
第一材料層UE_L1及第二材料層UE_L2可被稱為第一上部電極層UE_La，且第三材料層UE_U可被稱為第二上部電極層。
第一電極LE可不包括與第二電極UEa的第一材料層UE_L1相同的材料層。在一些實例性實施例中，第一電極LE與第二電極UEa可不包含任何共同的材料。
半導體裝置SD可包括與第一電極LE的側表面接觸的至少一個支撐層SP。舉例而言，當第一電極LE是多個時，且為了防止或減小所述多個第一電極LE發生塌陷及/或變形的可能性，所述至少一個支撐層SP可設置於所述多個第一電極LE之間且可具有開口。
所述至少一個支撐層SP可包括設置於不同水準上的下部支撐層SP1與上部支撐層SP2。上部支撐層SP2可接觸第一電極LE的上部區，且下部支撐層SP1可在較上部支撐層SP2的水準低的水準處接觸第一電極LE。所述至少一個支撐層SP可包含例如氮化矽等絕緣材料。
在電容器CAP中，介電層DIE可沿著第一電極LE的表面設置且可沿著與第一電極LE接觸的所述至少一個支撐層SP的表面設置，且第二電極UEa可覆蓋介電層DIE。在第一上部電極層UE_La的第一材料層UE_L1及第二材料層UE_L2之中，第二材料層UE_L2可自定位於較第一電極LE的上端部高的水準處的區域連續地延伸至定位於較第一電極LE的上端部低的水準處的區域。因此，當第一電極LE的數目為多個時，第二材料層UE_L2設置於彼此相鄰的第一電極LE之間且向上延伸，且可設置於較第一電極LE的上端部高的水準處。第三材料層（例如第二上部電極層UE_U）可接觸第二材料層UE_L2且可與第一材料層UE_L1間隔開。
在下文中，將闡述上述實例性實施例的元件的各種經修改實例。下面闡述的上述實例性實施例的元件的各種經修改實例將集中於經修改或經替換的元件進行闡述。另外，下面闡述的可被修改或替換的元件參照以下圖式進行闡述，但可被修改或替換的元件彼此組合或者與上述元件組合以構成根據實例性實施例的半導體裝置。
將分別參照圖2至圖5來闡述電容器CAP的第一電極LE及第二電極UEa中的至少一者的各種經修改實例。圖2是示出圖1中闡述的第二電極（圖1中的UEa）的一些經修改實例的剖視圖，圖3是示出圖1中闡述的第一電極（圖1中的LE）的一些經修改實例的剖視圖，圖4是示出圖1中闡述的第一電極（圖1中的LE）的一些經修改實例的剖視圖，且圖5是示出圖1中闡述的第一電極（圖1中的LE）及第二電極（圖1中的UEa）的經修改實例的剖視圖。
在經修改實例中，參照圖2，在圖1中闡述的第一上部電極層（圖1中的UE_La）的第一材料層及第二材料層（圖1中的UE_L1及UE_L2）之中，第二材料層（圖1中的UE_L2）可被第一材料層（圖1中的UE_L1）的材料替換。因此，圖1中闡述的第一上部電極層（圖1中的UE_La）可被轉變為可由參照圖1闡述的第一材料層（圖1中的UE_L1）的材料形成的第一上部電極層UE_Lb。因此，第一上部電極層UE_Lb可包括：第一材料區M1a，包括如圖1中所述的第一結晶區CP1a及第二結晶區CP2a；以及第二材料區M2a。
在一些經修改實例中，參照圖3，圖1中闡述的第一電極（圖1中的LE）可被包括第一材料層LE_1及第二材料層LE_2的第一電極LEa替換。第一材料層LE_1可設置於介電層DIE與第二材料層LE_2之間。
當第一電極LEa具有柱狀形狀時，第一電極LEa的第二材料層LE_2具有柱狀形狀，且第一電極LEa的第一材料層LE_1可具有覆蓋第二材料層LE_2的側表面及下表面的U狀形狀。第一電極LEa的第一材料層LE_1及第二材料層LE_2的上端部可接觸介電層DIE。
第一材料層LE_1可包括：第一材料區M1b，包括第一結晶區CP1b及與第一結晶區CP1b不同的第二結晶區CP2b；以及第二材料區M2b，位於第一結晶區CP1b與第二結晶區CP2b之間。
第一電極LEa的第一材料層LE_1可由與參照圖1闡述的第二電極UEa的第一材料層（圖1所示UE_L1）實質上相同的材料形成或者可包含與參照圖1闡述的第二電極UEa的第一材料層（圖1所示UE_L1）實質上相同的材料。第一電極LEa的第二材料層LE_2可由與參照圖1闡述的第二電極UEa的第二材料層（圖1所示UE_L2）實質上相同的材料形成或者可包含與參照圖1闡述的第二電極UEa的第二材料層（圖1所示UE_L2）實質上相同的材料。
第一材料區M1b的材料可為金屬氮化物；例如，第一材料區M1b可由金屬氮化物組成或者本質上由金屬氮化物組成。舉例而言，第一材料區M1b的材料可包括TiN、CrN、NbN、HfN及/或ZrN中的至少一者。
第二材料區M2b的材料可包括Al、Si及/或B中的至少一者，且可包含任何其他材料或者可不包含任何其他材料。
為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，第二材料區M2b可被形成為佔第一電極LEa的第一材料層LE_1中的材料的約20原子%或小於20原子%。
為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，第一電極LEa的第一材料層LE_1的厚度可介於約10埃至約40埃的範圍內。
第一結晶區CP1b可具有呈(111)晶面的單晶及/或晶粒，且第二結晶區CP2b可具有呈(200)晶面的單晶及/或晶粒。舉例而言，第一材料區M1b可由TiN形成，第一結晶區CP1b可被佈置成具有(111)晶面，且第二結晶區CP2b可被佈置成具有(200)晶面。在此種情形中，為了減小或顯著減小電容器CAP的漏電流且增大電容器的電容，在第一電極LEa的第一材料層LE_1中的第一結晶區CP1b及第二結晶區CP2b之中，第二結晶區CP2b可佔約50%大於50%的體積。
在第一電極LEa中，第二材料層LE_2可包含與第一材料區M1b的材料相同的材料。在第一材料區M1b中，第一結晶區CP1b及第二結晶區CP2b中第二結晶區CP2b的量可為約50%或大於50%，且在第二材料層LE_2中，具有(111)晶面的結晶區的量可大於具有(200)晶面的結晶區的量。
在圖1中闡述的第二電極（圖1中的UEa）中，第一上部電極層UE_La可被轉變為不包括第一材料層（圖1中的UE_L1）的第一上部電極層UE_L。第一上部電極層UE_L可包含經摻雜半導體（例如經摻雜單晶矽或多晶矽）、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物或其組合。因此，圖1中闡述的第二電極（圖1中的UEa）可被轉變為包括圖1中闡述的第一上部電極層UE_L及第二上部電極層UE_U的第二電極UE。
在一些經修改實例中，參照圖4，在圖3中闡述的第一電極（圖3所示LEa）的第一材料層及第二材料層（圖3所示LE_1及LE_2）之中，第二材料層（圖3所示LE_2）可被第一材料層（圖3所示LE_1）的材料替換。因此，圖3中闡述的第一電極（圖3中的LEa）可被轉變為可由圖3中闡述的第一材料層（圖3中的LE_1）的材料形成的第一電極（LEb）。因此，第一電極LEb可包括：第一材料區M1b，包括如圖3中所述的第一結晶區CP1b及第二結晶區CP2b；以及第二材料區M2b。
在一些經修改實例中，參照圖5，在包括第一電極、介電層DIE及第二電極的電容器CAP中，第一電極可為圖3中闡述的第一電極（圖3中的LEa）或圖4中闡述的第一電極（圖4中的LEb），且第二電極可為圖1中闡述的第二電極（圖1中的UEa）或圖2中闡述的第二電極（圖2中的UEa）。舉例而言，如圖5中所示，電容器CAP可包括圖3中闡述的第一電極（圖3中的LEa）、圖1中闡述的第二電極（圖1中的UEa）以及位於第一電極Lea與第二電極UEa之間的介電層DIE。
如圖3中所述，第一電極LEa的第一材料層LE_1可包括：第一材料區M1b，包括第一結晶區CP1b及第二結晶區CP2b；以及第二材料區M2b，位於第一結晶區CP1b與第二結晶區CP2b之間。如圖1中所述，第二電極UEa的第一材料層UE_L1可包括：第一材料區M1a，包括第一結晶區CP1a及第二結晶區CP2a；以及第二材料區M2a，位於第一結晶區CP1a與第二結晶區CP2a之間。
第一電極LEa的第一材料層LE_1及第二電極UEa的第一材料層UE_L1可顯著減小電容器CAP的漏電流且增大電容器的電容。
為了將第一電極LEa的第一材料層LE_1與第二電極UEa的第一材料層（圖1中的UE_L1）區分開，可將第一電極LEa的第一材料層LE_1稱為第一下部材料層，且可將參照圖1闡述的第二電極UEa的第一材料層（圖1中的UE_L1）稱為第一上部材料層。另外，將第一電極LEa的第二材料層LE_2稱為第二下部材料層，且可將圖1中闡述的第二電極UEa的第二材料層（圖1中的UE_L2）稱為第二上部材料層。
為了提高或有助於提高半導體裝置SD的生產率，省略了第一電極LEa的第一材料層LE_1及第二電極UEa的第一材料層UE_L1中的一者，且因此，可提供包括圖1至圖4中闡述的電容器CAP中的任一者的半導體裝置SD。
接下來，參照圖6，將闡述圖1至圖5中的第一材料區M1a及M1b以及第二材料區M2a及M2b的經修改實例。圖6是示出圖1至圖5中的第一材料區M1a及M1b以及第二材料區M2a及M2b的經修改實例的局部放大剖視圖。
在一些經修改實例中，參照圖6，在圖3所示第一電極（圖3所示LEa）、圖4所示第一電極（圖4所示LEb）及圖5所示第一電極（圖5所示LEa）中的至少一者中，與介電層DIE間隔開的第二材料區M2b可轉變為與介電層DIE接觸的第二材料區M2。因此，圖3中的第一電極（圖3中的LEa）、圖4中的第一電極（圖4中的LEb）及圖5中的第一電極（圖5中的LEa）中的至少一者可包括：第一材料區M1，包括第一結晶區CP1及第二結晶區CP2；以及第二材料區M2，設置於第一結晶區CP1與第二結晶區CP2之間。在此種情形中，第一結晶區CP1可實質上相同於圖3中的第一結晶區CP1b，且第二結晶區CP2可實質上相同於圖3中的第二結晶區CP2b。因此，第一材料區M1的材料可相同於圖3中的第一材料區M1b的材料。第二材料區M2的材料可相同於圖3中的第二材料區M2b的材料。
在圖1所示第二電極（圖1所示UEa）、圖2所示第二電極（圖2所示UEa）及圖5所示第二電極（圖5所示UEa）中的至少一者中，與介電層DIE間隔開的第二材料區M2a可轉變為與介電層DIE接觸的第二材料區M2。因此，圖1所示第二電極（圖1所示UEa）、圖2所示第二電極（圖2所示UEa）及圖5所示第二電極（圖5所示UEa）中的至少一者可包括：第一材料區M1，包括第一結晶區CP1及第二結晶區CP2；以及第二材料區M2，設置於第一結晶區CP1與第二結晶區CP2之間。在此種情形中，第一結晶區CP1可實質上相同於圖1中的第一結晶區CP1a，且第二結晶區CP2可實質上相同於圖1中的第二結晶區CP2a。因此，第一材料區M1的材料可相同於圖1中的第一材料區M1a的材料，且第二材料區M2的材料可相同於圖1中的第二材料區M2a的材料。
接下來，將參照圖7來闡述參照圖1至圖6闡述的第一材料區M1a、M1b及M1以及第二材料區M2a、M2b及M2的例示性實例。圖7是示出圖1至圖6中闡述的第一材料區M1a、M1b及M1以及第二材料區M2a、M2b及M2的例示性實例的示意圖。
參照圖7，圖1至圖6中闡述的第一材料區M1a、M1b及M1可包括：具有第一柱狀形狀的第一結晶區CP1'，以第一晶粒定向生長且具有第一晶粒定向；以及具有第二柱狀形狀的第二結晶區CP2'，藉由以與第一晶粒定向不同的第二晶粒定向生長而具有第二晶粒定向。舉例而言，第一結晶區CP1'可藉由在(111)方向上進行晶粒生長而形成，且第二結晶區CP2'可藉由在(200)方向上進行晶粒生長而形成。
參照圖1至6闡述的第二材料區M2a、M2b及M2被插入及/或摻雜於具有第一柱狀形狀的第一結晶區CP1'與具有第二柱狀形狀的第二結晶區CP2'之間，且可用於抑制或至少部分地抑制第一結晶區CP1'在(111)方向上的優先生長，且容許或有助於容許第二結晶區CP2'相較於第一結晶區CP1'更有利地形成。
接下來，參照圖8及圖9，將闡述根據一些實例性實施例的半導體裝置的例示性實例。圖8及圖9是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的圖。圖8是概念性地示出根據一些實例性實施例的半導體裝置的例示性實例的俯視圖，且圖9是概念性地示出沿著圖8所示線I-I'及II-II'截取的區的剖視圖。
參照圖8及圖9，根據一些實例性實施例的半導體裝置1可包括下部結構LS及位於下部結構LS上的上部結構US。
下部結構LS可包括：基板5；主動區7a，設置於基板5上；以及裝置隔離區7s，界定主動區7a。
基板5可為半導體基板或者可包括半導體基板。舉例而言，基板5可包含IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽-鍺中的一或多者。舉例而言，基板5可包含矽材料，例如單晶矽材料。基板5可為矽基板、絕緣體上矽（silicon on insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium on insulator，GOI）基板、矽-鍺基板、或包括磊晶層的基板或者可包括矽基板、絕緣體上矽（SOI）基板、鍺基板、絕緣體上鍺（GOI）基板、矽-鍺基板、或包括磊晶層的基板。
裝置隔離區7s可為溝渠裝置隔離層，例如淺溝渠隔離（shallow trench isolation，STI）層。裝置隔離區7s可設置於基板5上且可界定主動區7a的側表面。裝置隔離區7s可包含絕緣材料，例如氧化矽及/或氮化矽。主動區7a可在垂直方向Z上自基板5突出。
下部結構LS可包括：閘極溝渠12，與主動區7a交叉且延伸至裝置隔離區7s；閘極結構15，設置於閘極溝渠12中；以及第一雜質區9a及第二雜質區9b，設置於與閘極結構15的側表面相鄰的主動區7a中。
閘極結構15中的每一者可具有在第一方向D1上延伸的線形狀。主動區7a中的每一者可具有在相對於第一方向D1傾斜的方向上延伸的條形狀。主動區7a的一個胞元主動區可與閘極結構15之中的一對相鄰胞元閘極結構交叉。
在主動區7a中的一個主動區7a中，可設置一對第二雜質區9b及位於所述一對雜質區9b之間的一個第一雜質區9a。在主動區7a中的一者中，第一雜質區9a與第二雜質區9b可藉由一對胞元閘極結構15而彼此間隔開。在一些實例性實施例中，第一雜質區的導電類型與第二雜質區的導電類型可彼此相同，例如二者可為N型導電區或者二者可為P型導電區；然而，實例性實施例並非僅限於此。
在一些實例性實施例中，第一雜質區9a可被稱為第一源極/汲極區，且第二雜質區9b可被稱為第二源極/汲極區。
閘極結構15中的每一者可包括：閘極介電層17a，共形地覆蓋閘極溝渠12的內壁；閘極電極17b，設置於閘極介電層17a上且局部地對閘極溝渠12進行填充；以及閘極頂蓋層17c，設置於閘極電極17b上且對閘極溝渠12的剩餘部分進行填充。
閘極介電層17a、閘極電極17b、第一雜質區9a及第二雜質區9b可構成胞元電晶體TR或被包括於胞元電晶體TR中。
閘極介電層17a可包含氧化矽及高介電常數介電質中的至少一者。高介電常數介電質可包括金屬氧化物及/或金屬氮氧化物。閘極電極17b可為例如DRAM等記憶體半導體裝置的列線或字元線。閘極電極17b可包含經摻雜複晶矽、金屬、導電金屬氮化物、金屬-半導體化合物、導電金屬氧化物、石墨烯、碳奈米管或其組合。閘極頂蓋層17c可包含例如氮化矽等絕緣材料。
下部結構LS可更包括設置於主動區7a、裝置隔離區7s及閘極結構15上的緩衝絕緣層20。
下部結構LS可更包括位元線結構23及接觸結構42。位元線結構23中的每一者可包括依序堆疊的行線或位元線25與位元線頂蓋圖案27。位元線25可具有在與第一方向D1垂直的第二方向D2上延伸的線形狀。位元線25可由導電材料形成。位元線25可包括依序堆疊的第一位元線層25a、第二位元線層25b及第三位元線層25c。舉例而言，第一位元線層25a可包含經摻雜矽（例如具有N型導電性的複晶矽），且第二位元線層25b與第三位元線層25c可包含例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x、石墨烯及/或碳奈米管之中的不同導電材料，。
位元線頂蓋圖案27可包括依序堆疊的第一位元線頂蓋層27a、第二位元線頂蓋層27b及第三位元線頂蓋層27c。位元線頂蓋圖案27可由絕緣材料形成或者可包含絕緣材料。第一位元線頂蓋層27a、第二位元線頂蓋層27b及第三位元線頂蓋層27c中的每一者可由氮化矽或基於氮化矽的絕緣材料形成或者包含氮化矽或基於氮化矽的絕緣材料。
位元線25中的每一者可更包括位元線接觸部分25d，位元線接觸部分25d自第一位元線層25a向下延伸且電性連接至第一雜質區9a。位元線25可形成於緩衝絕緣層20上，且位元線25的位元線接觸部分25d穿透緩衝絕緣層20且可接觸第一雜質區9a。
接觸結構42中的每一者可包括：下部接觸插塞43，穿透緩衝絕緣層20且接觸第二雜質區9b；上部接觸插塞49，位於下部接觸插塞43上；以及金屬-半導體化合物層46，位於下部接觸插塞43與上部接觸插塞49之間。下部接觸插塞43可包含經摻雜矽（例如具有N型導電性的複晶矽）。上部觸插塞49可包括：插塞部分49P；以及接墊部分49L，設置於插塞部分49P上且在垂直方向上與相鄰位元線頂蓋圖案27的一部分交疊。
下部結構LS可更包括與位元線結構23的側表面接觸的位元線間隔件29且可由絕緣材料形成。
下部結構LS可更包括絕緣圖案63，絕緣圖案63在接觸結構42的接墊部分49L之間穿透且向下延伸，並且與位元線25間隔開。絕緣圖案63可由例如氮化矽等絕緣材料形成。接墊部分49L可對應於圖1中闡述的導電區CNT，且絕緣圖案63可對應於圖1中闡述的絕緣圖案INS。
下部結構LS可包括覆蓋接觸結構42及絕緣圖案63的蝕刻終止層67。蝕刻終止層67可實質上相同於圖1中的蝕刻終止層ESL。蝕刻終止層67可由絕緣材料形成或者可包含絕緣材料。舉例而言，蝕刻終止層67可包含SiBN材料及SiCN材料中的至少一者。
上部結構US可更包括例如電容器CAP等記憶體元件及具有開口的至少一個支撐層72。
電容器CAP可為在DRAM裝置中儲存資訊的記憶體胞元的電容器或者可對應於在DRAM裝置中儲存資訊的記憶體胞元的電容器。電容器CAP亦可被稱為資訊儲存結構。
電容器（CAP）可包括：第一電極80；第二電極90，位於第一電極80上；以及介電層85，位於第一電極80與第二電極90之間。
第一電極80中的每一者可實質上相同於圖1及圖2中的第一電極（圖1及圖2中的LE）、圖3中的第一電極（圖3中的LEa）及圖4中的第一電極（圖4中的LEb）中的一者。第二電極90可實質上相同於圖1中的第二電極（圖1中的UEa）、圖2中的第二電極（圖2中的UEa）以及圖3及圖4中的第二電極（圖3及圖4中的UE）中的一者。舉例而言，第二電極90可包括：第一上部電極層90L，對應於圖1中闡述的第一上部電極層UE_La且由與第一上部電極層UE_La實質上相同的材料形成；以及第二上部電極層90U，對應於圖1中闡述的第二上部電極層UE_U且由與第二上部電極層UE_U實質上相同的材料形成。
如圖6中所示，第一電極80及第二電極90中的至少一者可包括第一材料區M1及第二材料區M2。
如圖7中所示，第一電極80及第二電極90中的至少一者可包括第一材料區M1'及第二材料區M2'。
介電層85可包含高介電常數介電質、氧化矽、氮化矽、氮氧化矽或其組合。介電層85可實質上相同於圖1至圖5中闡述的介電層DIE。
第一電極80可接觸接墊部分49L且電性連接至接墊部分49L、穿過蝕刻終止層67且向上延伸。
第一電極80中的每一者可具有柱狀形狀，但實例性實施例並非僅限於此。舉例而言，第一電極80中的每一者可具有圓柱狀形狀或棱柱狀形狀。
所述至少一個支撐層72可實質上相同於圖1中闡述的所述至少一個支撐層SP。所述至少一個支撐層72可包括設置於不同水準上的下部支撐層72a與上部支撐層72b。下部支撐層72a及上部支撐層72b接觸第一電極80的上部區，且可防止或減小第一電極80發生塌陷的可能性，且下部支撐層72a可在較上部支撐層72b低的水準處接觸第一電極80，且防止或減小第一電極80發生變形（例如彎曲）的可能性。所述至少一個支撐層72可包含例如氮化矽等絕緣材料。在電容器CAP中，介電層85可沿著第一電極80的表面設置且可沿著與第一電極80接觸的所述至少一個支撐層72的表面設置。
接下來，將參照圖10及圖11來闡述圖8及圖9中闡述的下部結構LS的經修改實例。在圖10及圖11中，圖10是示意性地示出根據一些實例性實施例的半導體裝置的經修改實例的平面圖，且圖11是示出沿著圖10所示線III-III'及IV-IV'截取的區的剖視圖。
參照圖10及圖11，根據一些實例性實施例的半導體裝置100可包括下部結構LS'（其中圖9及圖10中闡述的下部結構LS發生變形）。
下部結構LS'可包括：基板105；多條第一導電線120，設置於基板105上；通道區130c；下部源極/汲極區130s；上部源極/汲極區130d；胞元閘極電極140；以及胞元閘極介電質150。基板105可為半導體基板。
通道區130c、下部源極/汲極區130s、上部源極/汲極區130d及胞元閘極電極140可構成垂直通道電晶體或被包括於垂直通道電晶體中。在此種情形中，垂直通道電晶體亦可被稱為胞元電晶體。垂直通道電晶體可指其中通道區130c中的每一者的通道長度在垂直方向上自基板105延伸的結構。
下部結構LS'可更包括設置於基板105上的下部絕緣層112。在下部絕緣層112上，所述多條第一導電線120可在第二水平方向上彼此間隔開且可在第一水平方向上延伸。
下部結構LS'可更包括多個第一下部絕緣圖案122，所述多個第一下部絕緣圖案122在下部絕緣層112上對所述多條第一導電線120之間的空間進行填充。所述多個第一下部絕緣圖案122可在第一水平方向上延伸，且所述多個第一下部絕緣圖案122的上表面可設置於與所述多條第一導電線120的上表面相同的水準上。所述多條第一導電線120可用作半導體裝置100的行線或位元線。
在例示性實例中，所述多條第一導電線120可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導電線120可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合形成，但並非僅限於此。所述多條第一導電線120可包括上述材料的單層或多層。在例示性實例中，所述多條第一導電線120可包含二維半導體材料，且例如，二維半導體材料可包括石墨烯、碳奈米管或其組合。
通道區130c可在所述多條第一導電線120上以例如矩形矩陣形式等矩陣形式佈置成在第二水平方向及第一水平方向上彼此間隔開。
下部源極/汲極區130s、通道區130c及上部源極/汲極區130d可依序堆疊。
在一些實例性實施例中，任何一個通道區130c以及設置於所述一個通道區130c下方/上方的下部源極/汲極區130s及上部源極/汲極區130d可在水平方向上具有第一寬度，且在垂直方向上具有第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至10倍，但並非僅限於此。
在一些例示性實例中，通道區130c可包含氧化物半導體，且例如，氧化物半導體可包括In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。通道區130c可包括氧化物半導體的單層或多層。在一些實例中，通道區130c的帶隙能量可大於矽的帶隙能量。舉例而言，通道區130c可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，通道區130c可在具有約2.0電子伏至約4.0電子伏的帶隙能量時具有最佳的通道效能。舉例而言，通道區130c可為多晶的或非晶的，但並非僅限於此。
在一些例示性實例中，通道區130c可包含2D半導體材料，且例如，2D半導體材料可包括半導體性質的石墨烯、半導體性質的碳奈米管或其組合。
在一些實例性實施例中，通道區130c可包含半導體材料（例如矽）或類似材料。
在下文中，儘管主要闡述了一個通道區130c及一個胞元閘極電極140，但通道區130c及胞元閘極電極140可被理解為多個。
胞元閘極電極140可在通道區130c的兩個側壁上在第二水平方向（X）上延伸。胞元閘極電極140可包括：第一子閘極電極140P1，面對通道區130c的第一側壁；以及第二子閘極電極140P2，面對與通道區130c的第一側壁相對的第二側壁。由於一個通道區130c設置於第一子閘極電極140P1與第二子閘極電極140P2之間，因此半導體裝置100可具有雙閘極電晶體結構。然而，本發明概念的技術思想並非僅限於此，並且省略第二子閘極電極140P2且僅形成面對通道區130c的第一側壁的第一子閘極電極140P1，藉此實施單閘極電晶體結構。
胞元閘極電極140可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，胞元閘極電極140可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合形成，但並非僅限於此。
胞元閘極介電質150可環繞通道區130c的側壁，且可夾置於通道區130c與胞元閘極電極140之間。舉例而言，通道區130c的整個側壁可被胞元閘極介電質150環繞，且胞元閘極電極140的側壁的一部分可接觸胞元閘極介電質150。在其他實施例中，胞元閘極介電質150在胞元閘極電極140的延伸方向上延伸，例如在第二水平方向X上延伸，且在通道區130c的側壁之中，僅面對胞元閘極電極140的兩個側壁可接觸胞元閘極介電質150。
在一些實例性實施例中，胞元閘極介電質150可由氧化矽層、氮氧化矽層、介電常數高於氧化矽層的高介電膜或其組合形成。高介電膜可由金屬氧化物或金屬氮氧化物形成。舉例而言，可用作胞元閘極介電質150的高介電膜可由HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合形成，但並非僅限於此。
下部結構LS'可更包括設置於所述多個第一下部絕緣圖案122上的多個第二下部絕緣圖案132。第二下部絕緣圖案132可在第一水平方向上延伸，且在所述多個第二下部絕緣圖案132之中的兩個相鄰的第二下部絕緣圖案132之間可設置有通道區130c。
下部結構LS'可更包括設置於兩個相鄰的通道區130c（通道區130c位於兩個相鄰的第二下部絕緣圖案132之間）之間的空間中的第一填充層134及第二填充層136。第一填充層134設置於兩個相鄰的通道區130c之間的空間的底部部分上，且第二填充層136可被形成為在第一填充層134上對兩個相鄰的通道區130c之間的空間的剩餘部分進行填充。第二填充層136的上表面設置於與通道區130c的上表面相同的水準處，且第二填充層136可覆蓋胞元閘極電極140的上表面。作為另一選擇，所述多個第二下部絕緣圖案132可由與所述多個第一下部絕緣圖案122連續的材料層形成，或者第二填充層136可由與第一填充層134連續的材料層形成。
下部結構LS'可更包括：接觸結構160c，在上部源極/汲極區130d上電性連接至上部源極/汲極區130d；以及絕緣圖案163c，位於接觸結構160c之間。
接觸結構160c可對應於圖1中闡述的導電區CNT，且絕緣圖案163c可對應於圖1中闡述的絕緣圖案INS。
接觸結構160c中的每一者可包括障壁層159a及位於障壁層159a上的金屬層159b。下部結構LS'可更包括覆蓋接觸結構160c及絕緣圖案163c的蝕刻終止層167c。蝕刻終止層167c可實質上相同於圖1中的蝕刻終止層ESL。
半導體裝置100可更包括位於下部結構LS'上的上部結構US'。
上部結構US'可更包括電容器CAP及至少一個支撐層172。電容器CAP可為在DRAM裝置中儲存資訊的記憶體胞元的電容器。電容器CAP亦可被稱為資訊儲存結構。電容器（CAP）可包括：第一電極180；第二電極190，位於第一電極180上；以及介電層185，位於第一電極180與第二電極190之間。
第一電極180中的每一者可實質上相同於圖1及圖2中的第一電極（圖1及圖2中的LE）、圖3中的第一電極（圖3中的LEa）及圖4中的第一電極（圖4中的LEb）中的一者。第二電極190可實質上相同於圖1中的第二電極（圖1中的UEa）、圖2中的第二電極（圖2中的UEa）以及圖3及圖4中的第二電極（圖3及圖4中的UE）中的一者。舉例而言，第二電極190可包括：第一上部電極層190L，對應於圖1中闡述的第一上部電極層UE_La且由與第一上部電極層UE_La實質上相同的材料形成；以及第二上部電極層190U，對應於圖1中闡述的第二上部電極層UE_U且由與第二上部電極層UE_U實質上相同的材料形成。
如圖6中所示，第一電極180及第二電極190中的至少一者可包括第一材料區M1及第二材料區M2。
如圖7中所示，第一電極180及第二電極190中的至少一者可包括第一材料區M1'及第二材料區M2'。介電層185可實質上相同於圖1至圖5中闡述的介電層DIE。
第一電極180可在穿透過蝕刻終止層167c的同時與接觸結構160c接觸且電性連接至接觸結構160c、可穿過蝕刻終止層167c且向上延伸。第一電極180中的每一者可具有柱狀形狀，但實施例並非僅限於此。舉例而言，第一電極180中的每一者可具有圓柱狀形狀。
所述至少一個支撐層172可實質上相同於圖1中闡述的所述至少一個支撐層SP。所述至少一個支撐層172可包括設置於不同水準上的下部支撐層172a與上部支撐層172b。下部支撐層172a及上部支撐層172b接觸第一電極180的上部區，以防止或減小第一電極180發生塌陷的可能性，且下部支撐層172a可在較上部支撐層172b低的水準處接觸第一電極180，且防止或減小第一電極180發生變形（例如彎曲）的可能性。所述至少一個支撐層172可包含例如氮化矽等絕緣材料。在電容器CAP中，介電層185可沿著第一電極180的表面設置且可沿著與第一電極180接觸的所述至少一個支撐層172的表面設置。
接下來，將參照圖12來闡述根據一些實例性實施例的半導體裝置的經修改實例。圖12是示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。
參照圖12，根據一些實例性實施例的半導體裝置200可包括基板201、下部結構210、多個結構SS、多個第一絕緣層221及第二導電圖案250。
下部結構210可設置於基板201上。下部結構210可包括：裝置區，位於基板201上；以及絕緣區，覆蓋裝置區。絕緣區可由包含絕緣材料（例如氧化矽、氮化矽、氮氧化矽及碳氧化矽中的至少一者）的絕緣層形成。
第二導電圖案250可設置於下部結構210上，且可在與基板201的上表面垂直的Z方向上延伸。第二導電圖案250可為位元線BL。
所述多個結構SS與所述多個第一絕緣層221可交替地堆疊於下部結構210上。交替地堆疊的所述多個結構SS與所述多個第一絕緣層221可構成堆疊結構220。
所述多個結構SS中的每一者可包括：主動層230，在X方向上延伸；第一導電圖案240，與主動層230交叉且在與X方向垂直的Y方向上延伸；閘極介電層242，位於主動層230與第一導電圖案240之間；閘極頂蓋層244，位於第一導電圖案240與第二導電圖案250之間；以及第二絕緣層222，覆蓋主動層230的上表面及下表面。閘極介電層242可自夾置於主動層230與第一導電圖案240之間的部分而在第一導電圖案240與第二絕緣層222之間延伸。第一導電圖案240可為閘極電極或字元線WL。
所述多個結構SS的主動層230可在Z方向上彼此間隔開並堆疊。主動層230可分別在X方向上水平地延伸。主動層230中的每一者可具有在與第一導電圖案240相交的同時在X方向上延伸的線形狀、條形狀或柱狀形狀。
主動層230中的每一者可包括第一雜質區230a、第二雜質區230b及通道區230c。第一雜質區230a可為第一源極/汲極區，且第二雜質區230b可為第二源極/汲極區。
在主動層230中的每一者中，通道區230c可設置於第一雜質區230a與第二雜質區230b之間。通道區230c可在垂直方向上與第一導電圖案240交疊。主動層230的第一雜質區230a可電性連接至第二導電圖案250。
第一雜質區230a、第二雜質區230b、通道區230c、第一導電圖案240及閘極介電層242可構成胞元電晶體。因此，所述多個結構SS可分別包括胞元電晶體。
第一絕緣層221及第二絕緣層222中的每一者可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽及碳氧化矽中的至少一者。第二絕緣層222的厚度可大於第一絕緣層221的厚度。
主動層230可包含半導體材料，例如矽、鍺或矽-鍺。
在一些其他實例中，主動層230可包含氧化物半導體，例如氧化鉿矽（hafnium-silicon oxide，HSO）、氧化鉿鋅（hafnium-zinc oxide，HZO）、氧化銦鋅（indium-zinc oxide，IZO）、氧化銦鎵（indium-gallium oxide，IGO）、氧化銦錫（indium-tin oxide，ITO）、氧化銦鎵鋅（indium-gallium-zinc oxide，IGZO）及氧化銦錫鋅（indium-tin-zinc oxide，ITZO）中的至少一者。
在一些其他實例中，主動層230可包含二維材料（（two-dimensional，2D）材料），在二維材料中，原子形成預定的晶體結構且可形成電晶體的通道。2D材料層可包括過渡金屬二硫族化物材料層（（transition metal dichalcogenide，TMD）材料層）、黑磷材料層及六方氮化硼材料層（（hexagonal boron-nitride，hBN）材料層）中的至少一者。舉例而言，二維材料層可包含能夠形成二維材料的BiOSe、Crl、WSe 2、MoS 2、TaS、WS、SnSe、ReS、β-SnTe、MnO、AsS、P(黑色)、InSe、h-BN、GaSe、GaN、SrTiO、MXene及雙面神（Janus）2D材料中的至少一者。
第一導電圖案240可分別在Y方向上水平地延伸。第一導電圖案240被堆疊成多個且在Z方向上彼此間隔開且可在X方向上佈置成多個。
在所述多個結構SS的每一者中，第一導電圖案240可設置於主動層230的通道區230c與第一絕緣層221之間。第一導電圖案240可設置於主動層230的上表面及下表面上。第一導電圖案240可具有在與第二導電圖案250相交的同時在Y方向上延伸的線形狀、條形狀或柱狀形狀。
第一導電圖案240可包含導電材料，且導電材料可包括經摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。
半導體裝置200可更包括電容器CAP。電容器CAP可包括：第一電極280，電性連接至主動層230的第二雜質區230b；第二電極290，位於第一電極280上；以及介電層285，位於第一電極280與第二電極290之間。
第一電極280可在Z方向上彼此間隔開並堆疊。所述多個第一絕緣層221可自設置於所述多個結構SS之間的部分而在第一電極280之間延伸。因此，第一電極280可藉由所述多個第一絕緣層221而在Z方向上彼此間隔開。第一絕緣層221可自設置於所述多個結構SS之間的部分而延伸至第二導電圖案250中。
第一電極280中的每一者可具有圓柱狀形狀，但並非僅限於此，且在各種實例性實施例中可具有柱狀形狀或棱柱狀形狀。
第一電極280中的每一者可實質上相同於圖1及圖2中的第一電極（圖1及圖2中的LE）、圖3中的第一電極（圖3中的LEa）及圖4中的第一電極（圖4中的LEb）中的一者。第二電極290可實質上相同於圖1中的第二電極（圖1中的UEa）、圖2中的第二電極（圖2中的UEa）以及圖3及圖4中的第二電極（圖3及圖4中的UE）中的一者。舉例而言，第二電極290可包括：第一上部電極層290L，對應於圖1中闡述的第一上部電極層UE_La且由與第一上部電極層UE_La實質上相同的材料形成；以及第二上部電極層290U，對應於圖1中闡述的第二上部電極層UE_U且由與第二上部電極層UE_U實質上相同的材料形成。
如圖6中所示，第一電極280及第二電極290中的至少一者可包括第一材料區M1及第二材料區M2。
如圖7中所示，第一電極280及第二電極290中的至少一者可包括第一材料區M1'及第二材料區M2'。介電層185可實質上相同於圖1至圖5中闡述的介電層DIE。
接下來，參照圖13至圖17，將闡述根據一些實例性實施例的形成半導體裝置的方法的例示性實例。圖13及圖14是示出根據一些實例性實施例的形成半導體裝置的方法的例示性實例的製程流程圖。圖13是示意性地示出根據一些實例性實施例在半導體裝置中形成電容器的方法的製程流程圖，且圖14是示意性地示出根據一些實例性實施例的在半導體裝置中形成電容器的第一電極及第二電極中的至少一者的方法的製程流程圖。圖15、圖16及圖17是示意性地示出根據一些實例性實施例的形成半導體裝置的方法的剖視圖。
參照圖15，可形成包括導電區CNT及絕緣圖案INS的結構ST。結構ST可為參照圖1及圖2闡述的結構ST，但實例性實施例並非僅限於此。舉例而言，結構ST可為參照圖8至圖11闡述的下部結構（圖9中的LS或圖11中的LS'）。
可在結構ST上形成模具結構。模具結構可包括依序堆疊的蝕刻終止層（ESL）、下部模具層（MO_L）、下部支撐層（SP1）、上部模具層（MO_U）及上部支撐層（SP2）。下部模具層MO_L與上部模具層MO_U可由相同的材料（例如氧化矽）形成。
執行蝕刻製程以形成第一開口OPa，第一開口OPa穿過上部支撐層SP2、上部模具層MO_U、下部支撐層SP1、下部模具層MO_L及蝕刻終止層ESL且暴露出導電區CNT。
參照圖13、圖14及圖16，可形成第一電極LE（S10）。可在第一開口OPa中形成第一電極LE。第一電極LE可被形成為圖1及圖2中的第一電極（圖1及圖2中的LE）、圖3中的第一電極（圖3中的LEa）及圖4中的第一電極（圖4中的LEb）中的一者。
形成第一電極LE可包括：形成在對第一開口OPa進行填充的同時覆蓋上部支撐層SP2的導電材料；以及對導電材料進行平坦化。
當第一電極LE被形成為圖3中的第一電極（圖3中的LEa）時，形成第一電極LE可包括：形成第一材料層（圖3中的LE_1），第一材料層（圖3中的LE_1）共形地覆蓋第一開口OPa的內壁且覆蓋上部支撐層SP2的上表面；在第一材料層LE_1上形成對第一開口OPa進行填充的第二材料層（圖3中的LE_2）；以及對第一材料層LE_1及第二材料層LE_2進行平坦化。
形成第一材料層LE_1可包括：形成第一材料區（圖3中的M1b），第一材料區（圖3中的M1b）包括具有第一晶面的第一結晶區（圖3中的CP1b）及具有第二晶面的第二結晶區（圖3中的CP2b）（S3）；以及在第一結晶區（圖3中的CP1b）與第二結晶區（圖3中的CP2b）之間形成第二材料區（圖3中的M2b）（S6）。第一結晶區（圖3中的CP1b）可具有(111)晶面，且第二結晶區（圖3中的CP2b）可具有(200)晶面。
第二材料區（圖3中的M2b）可為第二材料區M2'，第二材料區M2'插入或摻雜於具有第一柱狀形狀的第一結晶區CP1'與具有第二柱狀形狀的第二結晶區CP2'之間，且抑制第一結晶區CP1'在(111)方向上的優先生長且容許第二結晶區CP2'相較於第一結晶區CP1'更主要地形成。
當第一電極LE被形成為圖3中的第一電極（圖3中的LEa）時，形成第一材料層LE_1可包括進給（feed）第一前驅物、重複地執行進給反應物一次或n次的第一單元製程、進給第一前驅物、進給第二前驅物、以及重複地執行進給反應物一次至m次的第二單元製程。
在此種情形中，n可為2或大於2的自然數，且m可為2或大於2的自然數。
在此種情形中，第二前驅物可為尺寸小於第一前驅物的前驅物。
在此種情形中，可根據第一材料層LE_1的厚度及第一材料層LE_1中由第二前驅物形成的材料的量來確定n及m。舉例而言，第一材料層UE_L1的厚度可介於約10埃至約40埃的範圍內，且在第一材料層LE_1中，由第二前驅物形成的材料的量可為約20原子%或小於20原子%。
如圖3中所述，當形成包括第一材料區（圖3中的M1b）及第二材料區（圖3中的M2b）的第一材料層（圖3中的LE_1），第一材料區（圖3中的M1b）包括第一結晶區（圖3中的CP1b）及第二結晶區（圖3中的CP2b），第二材料區（圖3中的M2b）位於第一結晶區CP1b與第二結晶區CP2b之間時，將舉例闡述其中第一材料區（圖3中的M1b）的材料是TiN且第二材料區（圖3中的M2b）的材料是Al的情形。
在一些實例中，形成第一材料層LE_1可包括：進給Ti前驅物、藉由重複地進行進給N反應物一次或n次的第一製程來形成TiN材料區、進給Ti前驅物、進給Al前驅物以及重複地進行進給N反應物一次或m次的第二操作。形成第一材料層LE_1可包括重複地執行第一製程及第二製程。在形成第一材料層（圖3中的LE_1）之後，可重複進行第一製程以形成第二材料層（圖3中的LE_2）。
在一些其他實例中，形成第一材料層（圖3中的LE_1）可包括進給Ti前驅物、藉由重複地進行進給N反應物一次或n次的第一製程來形成TiN材料區、以及重複地進行進給Al前驅物的一次或m次的第二製程。形成第一材料層（圖3中的LE_1）可包括重複地執行第一製程及第二製程。
Ti前驅物可為四氯化鈦（TiCl 4）氣體，但實例性實施例並非僅限於此。N反應物可為NH 3氣體，但實例性實施例並非僅限於此。Al前驅物可為三甲基鋁（trimethylaluminum，TMA）（Al(CH 3) 3），但實例性實施例並非僅限於此。舉例而言，作為Ti前驅物，可使用三-二甲基氨基鈦（tris-Dimethylamino Titanium，TDMAT）（Ti[N(CH 3) 2] 4），且作為A1前驅物，亦可使用三(二甲基氨基)鋁（tris(dimethylamido) aluminum，TDMAA）（Al [(CH 3) 2N] 4）或氯化鋁（AlCl 3）。
在一些其他實例中，可使用Hf前驅物、Cr前驅物、Nb前驅物或Zr前驅物來替代Ti前驅物。
在一些其他實例中，可使用Si前驅物或B前驅物來替代Al前驅物。
參照圖13、圖14及圖17，形成開口以穿透上部支撐層SP2、上部模具層MO_U及下部支撐層SP1，且可藉由移除由開口暴露出的上部模具層MO_U及下部模具層MO_L而形成第二開口OPb。
上部支撐層SP2與下部支撐層SP1可構成支撐層SP。第一電極LE可由支撐層SP支撐。
返回參照圖1，可形成介電層（DIE）（S20）。可在結構SS上沿著第一電極LE的表面及支撐層SP的表面共形地形成介電層DIE。可形成第二電極UEa（S30）。第二電極UEa可對第二開口OPb進行填充且覆蓋介電層DIE及第一電極LE。
形成第二電極UEa可包括：形成第一上部電極層UE_La；以及在第一上部電極層UE_La上形成第二上部電極層UE_U。第二電極UEa可由圖2所示第二電極（圖2所示UEa）及圖5所示第二電極（圖5所示UEa）形成。
如圖1中所示，第一上部電極層UE_La可包括第一材料層UE_L1及位於第一材料層UE_L1上的第二材料層UE_L2。
形成第一上部電極層（圖1中的UE_La）的第一材料層（圖1中的UE_L1）可包括：形成第一材料區（圖1中的M1a），第一材料區（圖1中的M1a）包括具有第一晶面的第一結晶區（圖1中的CP1a）及具有第二晶面的第二結晶區（圖1中的CP2a）（S3）；以及形成第二材料區（圖1中的M2a），第二材料區（圖1中的M2a）位於第一結晶區（圖1中的CP1a）與第二結晶區（圖1中的CP2a）之間（S6）。
形成第一上部電極層（圖1中的UE_La）的第一材料層（圖1中的UE_L1）可實質上相同於上面參照圖13、圖14及圖16闡述的形成第一電極LE的第一材料層LE_1。因此，將省略形成第一上部電極層（圖1中的UE_La）的第一材料層（圖1中的UE_L1）的詳細說明。
如上所述，根據各種實例性實施例，可提供一種包括電容器的半導體裝置，電容器包括第一電極、第二電極以及位於第一電極與第二電極之間的介電層。第一電極及第二電極中的至少一者可包括：第一材料區，包括第一結晶區及與第一結晶區不同的第二結晶區；以及第二材料區，位於第一結晶區與第二結晶區之間。第二結晶區可具有(200)晶面，且第一結晶區可具有(111)晶面。第二結晶區的功函數可大於第一結晶區的功函數。
在一些實例性實施例中，第二材料區可相較於第一材料區中的第一結晶區更主要地用於或有助於形成第二結晶區。因此，由於第二材料區，在第一材料區中，第二結晶區的量（體積）可等於或大於第一結晶區的量（體積）。
如此一來，由於第一電極及第二電極中的至少一者包括第一材料區及第二材料區，因此電容器CAP的漏電流可減小或顯著減小及/或電容器的電容可增大。因此，可提供一種包括效能得到提高的電容器的半導體裝置。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其旨在使相關聯的數值包括所陳述數值的製造或操作容差（例如，±10 %）。此外，當詞語「大體上（generally）」及「實質上」與幾何形狀結合使用時，其旨在並不要求幾何形狀的精確性，而是所述形狀的寬容度亦處於本揭露的範圍內。此外，當詞語「大體上（generally）」及「實質上」與材料組成物結合使用時，其旨在並不要求材料的精確性，而是所述材料的寬容度亦處於本揭露的範圍內。
此外，不管數值或形狀是被修改為「約」還是「實質上」，應理解，該些值及形狀應被解釋為包括所陳述數值或形狀的製造或操作容差（例如，±10 %）。因此，儘管在實例性實施例的說明中使用了用語「相同」、「等同」或「相等」，但應理解，可存在一些不精確性。因此，當一個元件或一個數值被稱為與另一元件相同或等於另一數值時，應理解，在期望的製造或操作容差範圍（例如，±10%）內，一個元件或數值相同於另一元件或另一數值。
儘管上文已示出及闡述了各種實例性實施例，但對於熟習此項技術者而言顯而易見的是，可在不背離由所附申請專利範圍所界定的發明概念的範圍的條件下進行修改及變化。另外，實例性實施例並不一定相互排斥。舉例而言，一些實例性實施例可包括參照一或多個圖闡述的一或多個特徵，且亦可包括參照一或多個其他圖闡述的一或多個其他特徵。
1、100、200、SD:半導體裝置 5、105、201:基板 7a:主動區 7s:裝置隔離區 9a、230a:第一雜質區 9b:雜質區/第二雜質區 12:閘極溝渠 15:閘極結構 17a、242:閘極介電層 17b:閘極電極 17c、244:閘極頂蓋層 20:緩衝絕緣層 23:位元線結構 25、BL:位元線 25a:第一位元線層 25b:第二位元線層 25c:第三位元線層 25d:位元線接觸部分 27:位元線頂蓋圖案 27a:第一位元線頂蓋層 27b:第二位元線頂蓋層 27c:第三位元線頂蓋層 29:位元線間隔件 42、160c:接觸結構 43:下部接觸插塞 46:金屬-半導體化合物層 49:上部接觸插塞 49L:接墊部分 49P:插塞部分 63、163c、INS:絕緣圖案 67、167c、ESL:蝕刻終止層 72、172、SP:支撐層 72a、172a、SP1:下部支撐層 72b、172b、SP2:上部支撐層 80、180、280、LE、Lea、LEb:第一電極 85、185、285、DIE:介電層 90、190、290、UE、UEa:第二電極 90L、190L、290L、UE_L、UE_La、UE_Lb:第一上部電極層 90U、190U、290U:第二上部電極層 112:下部絕緣層 120:第一導電線 122:第一下部絕緣圖案 130c、230c:通道區 130d:上部源極/汲極區 130s:下部源極/汲極區 132:第二下部絕緣圖案 134:第一填充層 136:第二填充層 140:胞元閘極電極 140P1:第一子閘極電極 140P2:第二子閘極電極 150:胞元閘極介電質 159a:障壁層 159b:金屬層 210、LS、LS':下部結構 221:第一絕緣層 222:第二絕緣層 230:主動層 230b:第二雜質區 240:第一導電圖案 250:第二導電圖案 CAP:電容器 CNT:導電區 CP1、CP1'、CP1a、CP1b:第一結晶區 CP2、CP2'、CP2a、CP2b:第二結晶區 D1:第一方向 D2:第二方向 I-I'、II-II'、III-III'、IV-IV':線 LE_1、UE_L1:第一材料層 LE_2、UE_L2:第二材料層 M1、M1'、M1a、M1b:第一材料區 M2、M2'、M2a、M2b:第二材料區 MO_L:下部模具層 MO_U:上部模具層 OPa:第一開口 OPb:第二開口 S3、S6、S10、S20、S30:操作 SS、ST:結構 TR:胞元電晶體 UE_U:第二上部電極層/第三材料層 US、US':上部結構 WL:字元線 X:第二水平方向/方向 Y:方向 Z:垂直方向/方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的上述及其他態樣、特徵及優點，在附圖中： 圖1是概念性地示出根據一些實例性實施例的半導體裝置的剖視圖。 圖2是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。 圖3是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。 圖4是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。 圖5是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。 圖6是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的局部放大剖視圖。 圖7是概念性地示出根據一些實例性實施例的半導體裝置的例示性實例的概念圖。 圖8及圖9是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的圖。 圖10及圖11是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的圖。 圖12是概念性地示出根據一些實例性實施例的半導體裝置的經修改實例的剖視圖。 圖13至圖17是概念性地示出根據一些實例性實施例的形成半導體裝置的方法的例示性實例的圖。
CAP:電容器
CNT:導電區
CP1a:第一結晶區
CP2a:第二結晶區
DIE:介電層
ESL:蝕刻終止層
INS:絕緣圖案
LE:第一電極
M1a:第一材料區
M2a:第二材料區
SD:半導體裝置
SP:支撐層
SP1:下部支撐層
SP2:上部支撐層
ST:結構
UEa:第二電極
UE_L1:第一材料層
UE_L2:第二材料層
UE_La:第一上部電極層
UE_U:第二上部電極層/第三材料層

Claims (10)

  1. 一種半導體裝置，包括： 結構，包括導電區；以及 電容器，電性連接至所述結構的所述導電區， 其中所述電容器包括第一電極、第二電極及介電層，所述第一電極電性連接至所述導電區，所述第二電極在所述第一電極上，所述介電層在所述第一電極與所述第二電極之間， 其中所述第一電極及所述第二電極中的至少一者包括： 第一材料層，包括第一材料區及第二材料區，所述第一材料區包括第一結晶區及與所述第一結晶區不同的第二結晶區，所述第二材料區在所述第一結晶區與所述第二結晶區之間；以及 第二材料層，在所述第一材料層上， 其中所述第一材料層的至少一部分在所述第二材料層與所述介電層之間，且 所述第一材料區的材料不同於所述第二材料區的材料。
  2. 如請求項1所述的半導體裝置，其中 所述第一材料區的所述材料及所述第二材料層的材料包括TiN、CrN、NbN、HfN及ZrN中的至少一者，且 所述第二材料區的所述材料包括Al、Si及B中的至少一者。
  3. 如請求項1所述的半導體裝置，其中 所述第二電極更包括在所述第二材料層上的第三材料層，且 其中所述第三材料層包含與所述第一材料層的材料及所述第二材料層的材料不同的材料。
  4. 一種半導體裝置，包括： 結構，包括導電區；以及 電容器，電性連接至所述結構， 其中所述電容器包括多個第一電極、第二電極及介電層，所述多個第一電極電性連接至所述導電區，所述第二電極在所述多個第一電極上，所述介電層在所述多個第一電極與所述第二電極之間， 其中所述多個第一電極及所述第二電極中的至少一者包括： 第一材料區，包括具有(111)晶面的第一結晶區及具有(200)晶面的第二結晶區；以及 第二材料區，在所述第一結晶區與所述第二結晶區之間， 其中所述第一材料區的材料不同於所述第二材料區的材料，且 在所述第一材料區中，所述第二結晶區的體積大於或等於所述第一結晶區的體積。
  5. 如請求項4所述的半導體裝置，其中包括所述第一材料區及所述第二材料區的材料層的厚度介於10 Å至40 Å的範圍內。
  6. 如請求項4所述的半導體裝置，其中在包括所述第一材料區及所述第二材料區的材料層中，所述第二材料區的所述材料為約20原子%或小於20原子%。
  7. 如請求項4所述的半導體裝置，其中 所述第一材料區的一或多種材料包括TiN、CrN、NbN、HfN及ZrN中的至少一者，且 所述第二材料區的一或多種材料包括Al、Si及B中的至少一者。
  8. 一種半導體裝置，包括： 結構，包括導電區；以及 記憶體元件，電性連接至所述結構的所述導電區， 其中所述記憶體元件包括多個第一電極、第二電極及介電層，所述多個第一電極電性連接至所述導電區，所述第二電極在所述多個第一電極上，所述介電層在所述多個第一電極與所述第二電極之間， 其中所述多個第一電極及所述第二電極中的至少一者包括： 第一材料區，包括第一柱狀形狀的第一結晶區及第二柱狀形狀的第二結晶區，所述第二柱狀形狀不同於所述第一柱狀形狀；以及 第二材料區，在所述第一結晶區與所述第二結晶區之間， 其中所述第一材料區的材料不同於所述第二材料區的材料， 在所述第一材料區中，所述第二結晶區的體積等於或大於所述第一結晶區的體積，且 所述第二結晶區的功函數大於所述第一結晶區的功函數。
  9. 如請求項8所述的半導體裝置，其中 所述第一結晶區具有(111)晶面，且 所述第二結晶區具有(200)晶面。
  10. 如請求項8所述的半導體裝置，其中 所述第一材料區的一或多種材料包括TiN、CrN、NbN、HfN及ZrN中的至少一者，且 所述第二材料區的一或多種材料包括Al、Si及B中的至少一者。
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