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TW202431429A - 半導體裝置及記憶體裝置 - Google Patents

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TW202431429A
TW202431429A TW112137641A TW112137641A TW202431429A TW 202431429 A TW202431429 A TW 202431429A TW 112137641 A TW112137641 A TW 112137641A TW 112137641 A TW112137641 A TW 112137641A TW 202431429 A TW202431429 A TW 202431429A
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oxide
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transistor
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TW112137641A
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國武寛司
太田将志
齋藤暁
山崎舜平
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日商半導體能源研究所股份有限公司
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Abstract

提供一種可以實現微型化或高積體化的半導體裝置。半導體裝置包括基板上的第一絕緣體、覆蓋第一絕緣體的氧化物半導體、氧化物半導體上的第一導電體及第二導電體、配置在第一導電體及第二導電體上並具有與第一導電體和第二導電體之間的區域重疊的開口的第二絕緣體、配置在開口中並配置在氧化物半導體上的第三絕緣體、配置在開口中並配置在第三絕緣體上的第三導電體，第一絕緣體的高度比第一絕緣體的寬度長。

Description

半導體裝置及記憶體裝置
本發明的一個實施方式係關於一種使用氧化物半導體層的半導體裝置、記憶體裝置及電子裝置。另外，本發明的一個實施方式係關於一種上述半導體裝置的製造方法。
注意，本發明的一個實施方式不限定於上述技術領域。作為本發明的一個實施方式的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、電子裝置、照明設備、輸入裝置(例如，觸控感測器)、輸入輸出裝置(例如，觸控面板)以及上述裝置的驅動方法或製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。有時可以說顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等包括半導體裝置。
近年來，已對半導體裝置進行開發，LSI、CPU、記憶體等主要用於半導體裝置。CPU是包括將半導體晶圓加工來形成晶片而成的半導體積體電路(至少包括電晶體及記憶體)且形成有作為連接端子的電極的半導體元件的集合體。
LSI、CPU、記憶體等的半導體電路(IC晶片)被安裝在電路板(例如，印刷線路板)上，並被用作各種電子裝置的構件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
另外，已知使用氧化物半導體的電晶體在非導通狀態下洩漏電流極小。例如，專利文獻1已公開了應用使用氧化物半導體的電晶體的洩漏電流小的特性的低功耗CPU等。另外，例如，專利文獻2公開了利用使用氧化物半導體的電晶體的洩漏電流小的特性可以實現存儲內容的長期保持的記憶體裝置等。
近年來，隨著電子裝置的小型化和輕量化，對積體電路的進一步高密度化的要求提高。此外，有提高包含積體電路的半導體裝置的生產率的需求。例如，專利文獻3及非專利文獻1公開了一種技術，其中藉由層疊使用氧化物半導體膜的第一電晶體和使用氧化物半導體膜的第二電晶體，重疊地設置多個記憶單元，由此提高積體電路的密度。另外，例如，如專利文獻4所示，還公開了一種將使用氧化物半導體膜的電晶體的通道沿縱向配置以實現積體電路的高密度化的技術。
[專利文獻1]日本專利申請公開第2012-257187號公報 [專利文獻2]日本專利申請公開第2011-151383號公報 [專利文獻3]國際專利申請公開第2021/053473號 [專利文獻4]日本專利申請公開第2013-211537號公報
[非專利文獻1]M.Oota et.al，“3D-Stacked CAAC-In-Ga-Zn Oxide FETs with Gate Length of 72nm”，IEDM Tech. Dig.，2019，pp.50-53
此外，本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種工作速度快的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種電晶體的電特性不均勻小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種通態電流大的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種生產率高的半導體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置的製造方法。
此外，本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種記憶容量大的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種工作速度快的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。
注意，這些目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。可以從說明書、圖式、申請專利範圍的記載衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括基板上的第一絕緣體、覆蓋第一絕緣體的氧化物半導體、氧化物半導體上的第一導電體及第二導電體、配置在第一導電體及第二導電體上並具有與第一導電體和第二導電體之間的區域重疊的開口的第二絕緣體、配置在開口中並配置在氧化物半導體上的第三絕緣體、配置在開口中並配置在第三絕緣體上的第三導電體，在通道寬度方向上剖視時，第一絕緣體的高度比第一絕緣體的寬度長。
在上述結構中，在俯視時，第二絕緣體的開口的側面較佳為與第一導電體的側面及第二導電體的側面對齊或大致對齊。
此外，在上述結構中，在通道寬度方向上剖視時，第一絕緣體的高度較佳為第一絕緣體的寬度的2倍以上且20倍以下。
此外，在上述結構中，較佳的是，第一導電體被用作電晶體的源極電極和汲極電極中的一個，第二導電體被用作電晶體的源極電極和汲極電極中的另一個，第三導電體被用作電晶體的閘極電極。
此外，在上述半導體裝置中，較佳的是，在通道寬度方向上剖視時，在第一絕緣體的一個側面氧化物半導體和第三導電體隔著第三絕緣體相對，在第一絕緣體的另一個側面氧化物半導體和第三導電體隔著第三絕緣體相對。
此外，在上述半導體裝置中，較佳的是，在通道寬度方向上剖視時，第一導電體在第一絕緣體的一個側面一側以及另一個側面一側與氧化物半導體接觸，第二導電體在第一絕緣體的一個側面一側以及另一個側面一側與氧化物半導體接觸。
此外，在上述結構中，較佳為氧化物半導體包含選自In、Ga及Zn中的一個或多個。
另外，本發明的其他一個實施方式是一種記憶體裝置，該記憶體裝置包括上述半導體裝置以及電容器，電容器的一個電極與半導體裝置的第一導電體電連接。
此外，在上述結構中，較佳的是，電容器配置在第三導電體上，並且電容器的至少一部分與氧化物半導體及第三導電體重疊。
根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種工作速度快的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種電晶體的電特性不均勻小的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種功耗低的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置的製造方法。此外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置的製造方法。
此外，根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的記憶體裝置。此外，根據本發明的一個實施方式，可以提供一種記憶容量大的記憶體裝置。此外，根據本發明的一個實施方式，可以提供一種工作速度快的記憶體裝置。此外，根據本發明的一個實施方式，可以提供一種功耗低的記憶體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的記憶體裝置。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍的記載衍生上述以外的效果。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，為了便於理解，有時圖式中示出的各組件的位置、大小及範圍等並不表示其實際的位置、大小及範圍等。因此，所公開的發明並不必然限於圖式中公開的位置、尺寸及範圍等。
另外，尤其在俯視圖(也稱為“平面圖”)或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線的記載。
注意，在本說明書等中，為了方便起見，附加了“第一”、“第二”等序數詞，而其並不限制組件的個數或組件的順序(例如，製程順序或疊層順序)。此外，在本說明書中的某一部分對組件附加的序數詞與在本說明書中的其他部分或申請專利範圍對該組件附加的序數詞有時不一致。
另外，根據情況或狀況，可以互相調換“膜”和“層”。例如，可以將“導電層”變換為“導電膜”。此外，可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀況，可以將“導電體”調換為“導電層”或“導電膜”。另外，根據情況或狀況，可以將“絕緣體”調換為“絕緣層”或“絕緣膜”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10度以上且10度以下的狀態。因此，也包括該角度為-5度以上且5度以下的狀態。“大致平行”是指兩條直線形成的角度為-30度以上且30度以下的狀態。另外，“垂直”是指兩條直線的角度為80度以上且100度以下的狀態。因此，也包括該角度為85度以上且95度以下的狀態。“大致垂直”是指兩條直線形成的角度為60度以上且120度以下的狀態。
開口例如包括槽、狹縫等。此外，有時將形成有開口的區域稱為開口部。
此外，本說明書的實施方式中使用的圖式示出絕緣體的開口部中的側壁垂直或大致垂直於基板面或被形成面的情況，但是該側壁也可以為錐形形狀。
注意，在本說明書等中，錐形形狀是指組件的側面的至少一部分相對於基板面或被形成面傾斜地設置的形狀。例如，是指具有傾斜的側面和基板面或被形成面所形成的角度(以下，有時也稱為錐角)小於90°的區域的形狀。注意，組件的側面及基板面不一定必須完全平坦，也可以是具有微小曲率的近似平面狀或具有微細凹凸的近似平面狀。
此外，在本說明書等中，“高度一致或大致一致”是指在剖視時距基準面(例如，基板表面等平坦的面)的高度相等的結構。例如，在記憶體裝置的製造程序中，有時由於進行平坦化處理(典型的為CMP處理)，使單層或多個層的表面露出。此時，CMP處理的被處理面具有距基準面的高度相等的結構。但是，根據CMP處理時使用的處理裝置、處理方法或者被處理面的材料，多個層的高度有時會不同。在本說明書等中，這情況也被看作“高度一致或大致一致”。例如，如下情況也稱為“高度一致或大致一致”：包括距基準面的高度不同的兩個層(在此，第一層及第二層)，其中第一層的頂面高度與第二層的頂面高度之差為20nm以下。
在本說明書等中，“側端部對齊或大致對齊”是指在俯視時疊層中的每一個層的輪廓的至少一部分重疊。例如，包括上層及下層藉由同一遮罩圖案或其一部分同一遮罩圖案被加工的情況。但是，嚴密地說，有時輪廓不重疊而上層的輪廓位於下層的輪廓的內側或者上層的輪廓位於下層的輪廓的外側，這些情況也稱為“側端部對齊或大致對齊”。
實施方式1 在本實施方式中，使用圖1至圖21說明包括氧化物半導體層的半導體裝置以及該半導體裝置的製造方法。
＜半導體裝置的結構例子＞ 使用圖1至圖10說明半導體裝置的結構例子。圖1A至圖1D是在基板(未圖示)上包括電晶體200a及電晶體200b的半導體裝置的平面圖及剖面圖。注意，電晶體200b具有與電晶體200a同樣的結構，因此對組件附上與電晶體200a相同的陰影線而沒有附上符號。以下，有時將電晶體200a和電晶體200b總記為電晶體200。藉由在本實施方式所示的半導體裝置中設置與電晶體200a電連接的電容器及與電晶體200b電連接的電容器，可以將其用作兩個1T(電晶體)1C(電容)型記憶單元並用於記憶體裝置。
圖1A是上述半導體裝置的平面圖。另外，圖1B至圖1D是該半導體裝置的剖面圖。在此，圖1B是沿著圖1A中的點劃線A1-A2的部分的剖面圖，也是電晶體200a的通道長度方向的剖面圖。另外，圖1C是沿著圖1A中的點劃線A3-A4的部分的剖面圖，也是電晶體200a及電晶體200b的通道寬度方向的剖面圖。另外，圖1D是沿著圖1A中的點劃線A5-A6的部分的剖面圖，也是電晶體200a及電晶體200b的通道寬度方向的剖面圖。在此，點劃線A1-A2與點劃線A3-A4及點劃線A5-A6正交，點劃線A3-A4和點劃線A5-A6互相平行。注意，在圖1A的平面圖中，為了明確起見，省略部分組件。另外，圖2A示出圖1B的導電體260附近的放大圖。另外，圖2B示出圖1C的絕緣體225附近的放大圖。另外，圖4A示出圖1B的導電體242a附近的放大圖。另外，圖4B示出圖1D的絕緣體225附近的放大圖。
根據本實施方式的半導體裝置包括以嵌入基板(未圖示)上的絕緣體216中的方式設置的導電體205(導電體205a及導電體205b)、絕緣體216及導電體205上的絕緣體221、絕緣體221上的絕緣體222、絕緣體222上的絕緣體225、絕緣體225及絕緣體222上的氧化物230(氧化物230a及氧化物230b)、氧化物230上的導電體242a及導電體242b、氧化物230上的絕緣體250以及絕緣體250上的導電體260(導電體260a及導電體260b)。以下，有時將導電體242a和導電體242b總記為導電體242。
導電體242上設置有絕緣體275，絕緣體275上設置有絕緣體280。絕緣體250及導電體260配置在設置於絕緣體280及絕緣體275中的開口的內部。另外，絕緣體280及導電體260上設置有絕緣體282。另外，絕緣體282上設置有絕緣體283。另外，絕緣體216及導電體205下設置有絕緣體215。
以與絕緣體280等中的開口的內壁接觸的方式設置有絕緣體241a，以與絕緣體241a的側面接觸的方式設置有導電體240a。導電體240a的底面與導電體242a的頂面接觸。以與絕緣體280等中的開口的內壁接觸的方式設置有絕緣體241b，以與絕緣體241b的側面接觸的方式設置有導電體240b。導電體240b的底面與導電體242b的頂面接觸。以下，有時將導電體240a和導電體240b總記為導電體240。另外，有時將絕緣體241a和絕緣體241b總記為絕緣體241。
氧化物230具有用作電晶體200的通道形成區域的區域。另外，導電體260具有用作電晶體200的第一閘極電極(上側的閘極電極)的區域。絕緣體250具有用作電晶體200的第一閘極絕緣體的區域。另外，導電體205具有用作電晶體200的第二閘極電極(下側的閘極電極)的區域。絕緣體222及絕緣體221都具有用作電晶體200的第二閘極絕緣體的區域。
導電體242a具有用作電晶體200的源極電極和汲極電極中的一個的區域。導電體240a被用作連接到導電體242a的插頭。導電體242b具有用作電晶體200的源極電極和汲極電極中的另一個的區域。導電體240b被用作連接到導電體242b的插頭。
氧化物230較佳為包括覆蓋絕緣體225的氧化物230a以及氧化物230a上的氧化物230b。在此，氧化物230a與絕緣體225的頂面及側面以及絕緣體222的頂面接觸。如圖2B等所示，氧化物230a及氧化物230b以覆蓋縱橫比高的絕緣體225的方式設置。因此，氧化物230a及氧化物230b較佳為利用ALD法等覆蓋性高的沉積方法沉積。在此，如圖2B所示，在通道寬度方向的剖面中，氧化物230a及氧化物230b以夾著絕緣體225處於對折狀態的方式形成。藉由採用這種結構，可以在絕緣體225的頂部、A3側的側面及A4側的側面形成電晶體200的通道形成區域，所以可以增大單位面積的通道寬度。
藉由在氧化物230b下包括氧化物230a，可以抑制雜質從形成在氧化物230a下方的結構物擴散到氧化物230b。
本實施方式示出氧化物230具有氧化物230a及氧化物230b的兩層結構的例子，但是不侷限於此。氧化物230例如可以具有氧化物230b的單層結構，也可以具有三層以上的疊層結構。
氧化物230b中形成有電晶體200的通道形成區域以及以夾持通道形成區域的方式設置的源極區域及汲極區域。通道形成區域的至少一部分與導電體260重疊。源極區域與導電體242a重疊，汲極區域與導電體242b重疊。注意，也可以調換源極區域和汲極區域。
由於與源極區域及汲極區域相比其氧空位少或雜質濃度低，所以通道形成區域是載子濃度低的高電阻區域。因此，通道形成區域可以說是i型(本質)或實質上i型的區域。
此外，源極區域及汲極區域的氧空位多或者氫、氮、金屬元素等雜質濃度高，因此是載子濃度高的低電阻區域。就是說，源極區域及汲極區域是比通道形成區域載子濃度高的n型的區域(低電阻區域)。
通道形成區域的載子濃度較佳為1×10 18cm -3以下、低於1×10 17cm -3、低於1×10 16cm -3、低於1×10 15cm -3、低於1×10 14cm -3、低於1×10 13cm -3、低於1×10 12cm -3、低於1×10 11cm -3或者低於1×10 10cm -3。注意，對通道形成區域的載子濃度的下限值沒有特別的限制，例如可以為1×10 -9cm -3。
在以降低氧化物230b的載子濃度為目的的情況下，可以降低氧化物230b中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體(或金屬氧化物)稱為高純度本質或實質上高純度本質的氧化物半導體(或金屬氧化物)。
為了使電晶體200的電特性穩定，降低氧化物230b中的雜質濃度是有效的。為了降低氧化物230b中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。注意，氧化物230b中的雜質例如是指構成氧化物230b的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。
另外，通道形成區域、源極區域及汲極區域不僅可以形成在氧化物230b中還可以形成至氧化物230a中。
在氧化物230中，有時難以明確地觀察各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度並不需要按每區域分階段地變化，也可以在各區域中連續地變化。就是說，越接近通道形成區域，金屬元素和氫及氮等雜質元素的濃度也可以越低。
較佳為將用作半導體的金屬氧化物(以下也稱為氧化物半導體)用於氧化物230(氧化物230a及氧化物230b)。
被用作半導體的金屬氧化物的能帶間隙較佳為2eV以上，更佳為2.5eV以上。藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流(off-state current)。將這樣的在通道形成區域中包含金屬氧化物的電晶體稱為OS電晶體。OS電晶體的關態電流小，所以可以充分降低半導體裝置的功耗。另外，OS電晶體的頻率特性高，所以可以使半導體裝置高速工作。
氧化物230較佳為包含金屬氧化物(氧化物半導體)。作為能夠用於氧化物230的金屬氧化物，例如，可以舉出銦氧化物、鎵氧化物及鋅氧化物。金屬氧化物較佳為至少包含銦(In)或鋅(Zn)。金屬氧化物較佳為包含選自銦、元素M和鋅中的兩個或三個。另外，元素M是與氧的鍵能高的金屬元素或類金屬元素，例如為與氧的鍵能高於銦的金屬元素或類金屬元素。明確而言，作為元素M，可以舉出鋁、鎵、錫、釔、鈦、釩、鉻、錳、鐵、鈷、鎳、鋯、鉬、鉿、鉭、鎢、鑭、鈰、釹、鎂、鈣、鍶、鋇、硼、矽、鍺及銻等。金屬氧化物所包含的元素M較佳為上述元素中的任一種或多種，更佳為選自鋁、鎵、錫和釔中的一種或多種，進一步較佳為鎵。另外，在本說明書等中，有時將金屬元素及類金屬元素統稱為“金屬元素”，並且本說明書等所記載的“金屬元素”有時包括類金屬元素。
氧化物230例如可以使用銦鋅氧化物(In-Zn氧化物)、銦錫氧化物(In-Sn氧化物)、銦鈦氧化物(In-Ti氧化物)、銦鎵氧化物(In-Ga氧化物)、銦鎵鋁氧化物(In-Ga-Al氧化物)、銦鎵錫氧化物(In-Ga-Sn氧化物)、鎵鋅氧化物(Ga-Zn氧化物，也記作GZO)、鋁鋅氧化物(Al-Zn氧化物，也記作AZO)、銦鋁鋅氧化物(In-Al-Zn氧化物，也記作IAZO)、銦錫鋅氧化物(In-Sn-Zn氧化物)、銦鈦鋅氧化物(In-Ti-Zn氧化物)、銦鎵鋅氧化物(In-Ga-Zn氧化物，也記作IGZO)、銦鎵錫鋅氧化物(In-Ga-Sn-Zn氧化物，也記作IGZTO)、銦鎵鋁鋅氧化物(In-Ga-Al-Zn氧化物，也記作IGAZO或IAGZO)等。或者，可以使用包含矽的銦錫氧化物、鎵錫氧化物(Ga-Sn氧化物)、鋁錫氧化物(Al-Sn氧化物)等。
藉由提高包含在金屬氧化物中的相對於所有金屬元素的原子個數的總和的銦的原子個數比，可以提高電晶體的場效移動率。
另外，金屬氧化物也可以代替銦或者除了銦以外還包含一種或多種週期數大的金屬元素。金屬元素的軌域重疊越大，金屬氧化物中的載子傳導趨於越大。因此，藉由包含週期數大的金屬元素，有時可以提高電晶體的場效移動率。作為週期數大的金屬元素，可以舉出屬於第5週期的金屬元素及屬於第6週期的金屬元素等。作為該金屬元素，明確而言，可以舉出：釔、鋯、銀、鎘、錫、銻、鋇、鉛、鉍、鑭、鈰、鐠、釹、鉕、釤及銪等。另外，鑭、鈰、鐠、釹、鉕、釤及銪被稱為輕稀土元素。
另外，金屬氧化物也可以包含一種或多種非金屬元素。在金屬氧化物包含非金屬元素時，有時可以提高電晶體的場效移動率。作為非金屬元素，例如可以舉出碳、氮、磷、硫、硒、氟、氯、溴及氫等。
另外，藉由提高包含在金屬氧化物中的相對於所有金屬元素的原子個數的總和的鋅的原子個數比，金屬氧化物的結晶性提高，由此可以抑制金屬氧化物中的雜質的擴散。因此，電晶體的電特性變動被抑制，由此可以提高可靠性。
另外，藉由提高包含在金屬氧化物中的相對於所有金屬元素的原子個數的總和的元素M的原子個數比，可以抑制金屬氧化物中形成氧空位。因此，起因於氧空位的載子的生成被抑制，由此可以實現關態電流小的電晶體。另外，電晶體的電特性變動被抑制，由此可以提高可靠性。
如上所述，根據用於氧化物230的金屬氧化物的組成而電晶體的電特性及可靠性不同。因此，藉由對應於電晶體所需的電特性及可靠性使金屬氧化物的組成不同，可以實現兼具優異的電特性及高可靠性的半導體裝置。
氧化物230較佳為具有化學組成互不相同的多個氧化物層的疊層結構。例如，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。此外，用於氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。藉由採用該結構，可以抑制雜質及氧從形成在氧化物230a的下方的結構物向氧化物230b擴散。
此外，較佳的是，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。藉由採用該結構，電晶體200可以得到大通態電流及高頻率特性。
此外，當氧化物230a及氧化物230b除了氧以外還包含共同元素作為主要成分時，可以降低氧化物230a與氧化物230b的介面的缺陷態密度。可以降低氧化物230a與氧化物230b的介面的缺陷態密度。由此介面散射給載子傳導帶來的影響變小，從而電晶體200可以得到大通態電流及高頻率特性。
明確而言，作為氧化物230a，可以使用具有In：M：Zn=1：3：2[原子個數比]或其附近的組成、In：M：Zn=1：3：4[原子個數比]或其附近的組成、In：M：Zn=1：1：1[原子個數比]或其附近的組成或者In：M：Zn=1：1：0.5[原子個數比]或其附近的組成的金屬氧化物。此外，作為氧化物230b，可以使用具有In：M：Zn=1：1：1[原子個數比]或其附近的組成、In：M：Zn=1：1：1.2[原子個數比]或其附近的組成、In：M：Zn=1：1：2[原子個數比]或其附近的組成、In：M：Zn=4：2：3[原子個數比]或其附近的組成或者不包含元素M且In：Zn=4：1[原子個數比]或其附近的組成的金屬氧化物。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。此外，作為氧化物230設置氧化物230b的單層的情況下，作為氧化物230b也可以適用可用於氧化物230a的金屬氧化物。此外，可用於氧化物230a及氧化物230b的金屬氧化物的組成不侷限於此。例如，可用於氧化物230a的金屬氧化物的組成也可以適用於氧化物230b。同樣地，可用於氧化物230b的金屬氧化物的組成也可以適用於氧化物230a。作為氧化物230a和氧化物230b中的任一者或兩者，也可以層疊上述組成的金屬氧化物。
此外，在藉由濺射法沉積金屬氧化物時，上述原子個數比不侷限於所沉積的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的沉積的濺射靶材的原子個數比。
氧化物230b較佳為具有結晶性。尤其是，較佳為使用CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體)作為氧化物230b。
CAAC-OS具有結晶性高的緻密結構且是雜質及缺陷(例如，氧空位)少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度(例如，400℃以上且600℃以下)進行熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
此外，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性且可靠性高。
此外，藉由作為氧化物230b使用CAAC-OS等具有結晶性的氧化物，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行熱處理也可以減少氧從氧化物230b被抽出，所以電晶體200對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。
在使用氧化物半導體的電晶體中，如果在氧化物半導體的形成通道的區域中存在雜質及氧空位，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成氫進入氧空位中的缺陷(下面有時稱為V OH)而可能會產生成為載子的電子。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體會具有常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V OH。換言之，較佳的是，氧化物半導體中的通道形成區域的載子濃度降低且被i型化(本質化)或實質上被i型化。
相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧(以下，有時稱為過量氧)的絕緣體而進行熱處理，可以從該絕緣體向氧化物半導體供應氧而減少氧空位及V OH。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體200的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧量在基板面內有不均勻時，包括電晶體的半導體裝置特性發生不均勻。此外，在從該絕緣體供應給氧化物半導體的氧擴散到閘極電極、源極電極及汲極電極等導電體時，有時該導電體被氧化，這導致導電性的損失，因此對電晶體的電特性及可靠性帶來負面影響。
因此，較佳的是，在氧化物半導體中，通道形成區域的載子濃度得到降低且被i型化或實質上被i型化，另一方面，較佳的是，源極區域及汲極區域的載子濃度高且被n型化。換言之，較佳為減少氧化物半導體的通道形成區域的氧空位及V OH。此外，較佳的是，源極區域及汲極區域不被供應過多的氧並且源極區域及汲極區域中的V OH量不被過度降低。此外，較佳為具有抑制導電體260、導電體242a及導電體242b等的導電率的降低的結構。例如，較佳為具有抑制導電體260、導電體242a及導電體242b等的氧化的結構。注意，氧化物半導體中的氫可能會形成V OH，因此為了降低V OH量，需要降低氫濃度。
於是，本實施方式中半導體裝置具有如下結構：降低通道形成區域的氫濃度；抑制導電體242a、導電體242b及導電體260的氧化；以及抑制源極區域及汲極區域中的氫濃度的降低。
與氧化物230b中的通道形成區域接觸的絕緣體250較佳為具有俘獲或固定氫的功能。由此，可以降低氧化物230b的通道形成區域中的氫濃度。因此，可以降低通道形成區域中的V OH而使通道形成區域i型化或實質上i型化。
在此，如圖2A所示，絕緣體250較佳為具有與氧化物230接觸的絕緣體250a、絕緣體250a上的絕緣體250b、絕緣體250b上的絕緣體250c及絕緣體250c上的絕緣體250d的疊層結構。此時，絕緣體250a及絕緣體250c較佳為具有俘獲或固定氫的功能。
作為具有俘獲或固定氫的功能的絕緣體，可以舉出具有非晶結構的金屬氧化物。作為絕緣體250a及絕緣體250c，例如，較佳為使用氧化鎂或者包含鋁和鉿中的一者或兩者的氧化物等金屬氧化物。上述具有非晶結構的金屬氧化物有時具有如下性質：氧原子具有懸空鍵而由該懸空鍵俘獲或固定氫。就是說，可以說具有非晶結構的金屬氧化物的俘獲或固定氫的能力高。
另外，絕緣體250a及絕緣體250c較佳為使用高介電常數(high-k)材料。作為high-k材料的一個例子，有包含鋁和鉿中的一者或兩者的氧化物。當作為絕緣體250a及絕緣體250c使用high-k材料時，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。此外，可以減少用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
作為絕緣體250a及絕緣體250c，較佳為使用包含鋁和鉿中的一者或兩者的氧化物，更佳為使用具有非晶結構並包含鋁和鉿中的一者或兩者的氧化物。
在本實施方式中，作為絕緣體250a使用氧化鋁膜。另外，該氧化鋁較佳為具有非晶結構。在此，藉由以與氧化物230b接觸的方式設置絕緣體250a，可以更有效地俘獲並固定含在氧化物230b等中的氫。
在本實施方式中，作為絕緣體250c使用氧化鉿。在此，藉由在絕緣體250b與絕緣體250d間設置絕緣體250c，可以更有效地俘獲並固定含在絕緣體250b等中的氫。
接著，作為絕緣體250b較佳為使用氧化矽或氧氮化矽等對熱穩定的絕緣體。注意，在本說明書等中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。例如，在記載為“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而在記載為“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
為了抑制導電體242a、導電體242b及導電體260的氧化，較佳為在導電體242a、導電體242b及導電體260的每一個附近設置氧阻擋絕緣體。在本實施方式所說明的半導體裝置中，該絕緣體例如為絕緣體250a、絕緣體250d、絕緣體250c及絕緣體275。
注意，在本說明書等中，阻擋絕緣體是指具有阻擋性的絕緣體。在本說明書等中，具有阻擋性是指具有阻礙所對應的物質的透過的性質(也稱為透過性低)。例如，具有阻擋性的絕緣體具有所對應的物質不容易擴散到該絕緣體內部的性質。例如，具有阻擋性的絕緣體具有在該絕緣體內部俘獲或固定(也稱為吸雜)所對應的物質的功能。
作為氧阻擋絕緣體，例如可以舉出包含鋁和鉿中的一者或兩者的氧化物、氧化鎂、氧化鎵、銦鎵鋅氧化物、氮化矽及氮氧化矽。另外，作為包含鋁和鉿中的一者或兩者的氧化物，例如可以舉出氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)、包含鉿及矽的氧化物(矽酸鉿)。例如，絕緣體250a、絕緣體250c、絕緣體250d及絕緣體275較佳為採用上述氧阻擋絕緣體的單層結構或疊層結構。
絕緣體250a較佳為具有氧阻擋性。絕緣體250a較佳為至少比絕緣體280不容易使氧透過。絕緣體250a具有與導電體242a的側面及導電體242b的側面接觸的區域。當絕緣體250a具有氧阻擋性時，可以抑制導電體242a及導電體242b的側面被氧化而在該側面上形成氧化膜。因此，可以抑制導致電晶體200的通態電流的下降或場效移動率的下降。
絕緣體250a以與氧化物230b的頂面及側面、氧化物230a的側面及絕緣體222的頂面接觸的方式設置。當絕緣體250a具有氧阻擋性時，可以抑制在進行熱處理等時氧從氧化物230b的通道形成區域脫離。因此，可以減少在氧化物230a及氧化物230b中形成氧空位。
另外，藉由設置絕緣體250a，可以抑制過量的氧從絕緣體280供應到氧化物230a及氧化物230b而將適當量的氧供應到氧化物230a及氧化物230b。因此，可以防止源極區域及汲極區域被過度氧化且抑制電晶體200的通態電流的下降或場效移動率的下降。
因為包含鋁和鉿中的一者或兩者的氧化物具有氧阻擋性，所以可以適當地用作絕緣體250a。
絕緣體250d也較佳為具有氧阻擋性。絕緣體250d設置在氧化物230的通道形成區域與導電體260之間以及絕緣體280與導電體260之間。藉由採用該結構，可以抑制氧化物230的通道形成區域中的氧擴散到導電體260而在氧化物230的通道形成區域中形成氧空位。另外，可以抑制氧化物230中的氧及絕緣體280中的氧擴散到導電體260而導致導電體260的氧化。絕緣體250d較佳為至少比絕緣體280不容易使氧透過。例如，作為絕緣體250d較佳為使用氮化矽膜。此時，絕緣體250d為至少包含氮及矽的絕緣體。
此外，絕緣體250d較佳為具有氫阻擋性。由此，可以防止包含在導電體260中的氫等雜質擴散到氧化物230b。
絕緣體275也較佳為具有氧阻擋性。絕緣體275設置在絕緣體280與導電體242a之間以及絕緣體280與導電體242b之間。絕緣體275以與導電體242的側面、氧化物230的側面及絕緣體222的頂面接觸的方式設置。藉由採用該結構，可以抑制包含在絕緣體280中的氧擴散到導電體242。因此，可以抑制包含在絕緣體280中的氧導致導電體242氧化使得電阻率增大。絕緣體275較佳為至少比絕緣體280不容易使氧透過。例如，作為絕緣體275較佳為使用氮化矽。此時，絕緣體275為至少包含氮及矽的絕緣體。
為了抑制氧化物230中的源極區域及汲極區域中的氫濃度降低，較佳為在源極區域的附近及汲極區域的附近設置氫阻擋絕緣體。在本實施方式所說明的半導體裝置中，該氫阻擋絕緣體例如是絕緣體275。
作為氫阻擋絕緣體，可以舉出氧化鋁、氧化鉿、氧化鉭等氧化物、以及氮化矽等氮化物。例如，作為絕緣體275較佳為採用上述氫阻擋絕緣體的單層結構或疊層結構。
藉由設置上述絕緣體275，可以降低源極區域及汲極區域的氫擴散到外部，因此可以抑制源極區域及汲極區域的氫濃度降低。因此，可以使源極區域及汲極區域n型化。
藉由採用上述結構，通道形成區域可以被i型化或實質上被i型化且源極區域及汲極區域可以被n型化，可以提供一種具有良好的電特性的半導體裝置。藉由採用上述結構，即便使半導體裝置微型化或高積體化也可以使其具有良好的電特性。此外，藉由使電晶體200微型化可以提高頻率特性。明確而言，可以提高截止頻率。
絕緣體250a至絕緣體250d被用作閘極絕緣體的一部分。絕緣體250a至絕緣體250d與導電體260一起設置在形成於絕緣體280中的開口中。為了實現電晶體200的微型化，絕緣體250a至絕緣體250d的厚度較佳為小。絕緣體250a至絕緣體250d的厚度都較佳為0.1nm以上且10nm以下，更佳為0.1nm以上且5.0nm以下，進一步較佳為0.5nm以上且5.0nm以下，還進一步較佳為1.0nm以上且小於5.0nm，更進一步較佳為1.0nm以上且3.0nm以下。此外，絕緣體250a至絕緣體250d的至少一部分包括具有上述那樣的厚度的區域即可。
為了如上所述地減小絕緣體250a至絕緣體250d的厚度，較佳為利用原子層沉積(ALD：Atomic Layer Deposition)法進行沉積。另外，為了在絕緣體280等的開口中設置絕緣體250a至絕緣體250d，較佳為利用ALD法進行沉積。ALD法有只利用熱能使前驅物及反應物起反應的熱ALD(Thermal ALD)法、使用受到電漿激發的反應物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，藉由利用電漿可以在更低溫下進行沉積，所以有時是較佳的。
ALD法可以按層沉積原子，從而有能夠沉積極薄的膜、能夠對縱橫比高的結構進行沉積、能夠以針孔等的缺陷少的方式進行沉積、能夠進行覆蓋性高的沉積及能夠在低溫下進行沉積等效果。因此，可以在形成於絕緣體280中的開口部的側面以及導電體242a、242b的側端部等以上述較小的厚度且高覆蓋性沉積絕緣體250。
ALD法中使用的前驅物有時包含碳等。因此，利用ALD法形成的膜有時與利用其它的沉積方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)、X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)或俄歇電子能譜(AES：Auger Electron Spectroscopy)進行。
注意，在上述中說明絕緣體250具有絕緣體250a至絕緣體250d的四層結構，但本發明不侷限於此。絕緣體250可以具有包括絕緣體250a至絕緣體250d中的至少一個的結構。藉由絕緣體250由絕緣體250a至絕緣體250d中的一層、兩層或三層構成，可以簡化半導體裝置的製程，由此可以提高生產率。
例如，如圖3A所示，絕緣體250也可以具有兩層結構。此時，絕緣體250較佳為具有絕緣體250a以及絕緣體250a上的絕緣體250d的疊層結構。可以將high-k材料用於絕緣體250a和絕緣體250d中的至少一個。由此，可以在將絕緣體250a及絕緣體250d的厚度保持為抑制洩漏電流的程度的同時減小等效氧化物厚度(EOT)。
例如，如圖3B所示，絕緣體250也可以具有三層結構。此時，絕緣體250較佳為具有絕緣體250a、絕緣體250a上的絕緣體250b以及絕緣體250b上的絕緣體250d的疊層結構。也就是說，具有對圖3A所示的結構還設置絕緣體250b而成的結構。
在本實施方式中，較佳的是，半導體裝置除了上述結構以外還具有抑制氫混入電晶體200等的結構。例如，較佳的是，以覆蓋電晶體200等的上方和下方中的一者或兩者的方式設置具有抑制氫擴散的功能的絕緣體。在本實施方式中說明的半導體裝置中，該絕緣體例如為絕緣體283、絕緣體282、絕緣體222及絕緣體221等。另外，設置在電晶體200下的絕緣體215也可以具有與絕緣體282和絕緣體283中的任一者或兩者同樣的結構。在此情況下，絕緣體215可以具有絕緣體282與絕緣體283的疊層結構，可以採用絕緣體282位於下方且絕緣體283位於上方的結構，也可以採用絕緣體282位於上方且絕緣體283位於下方的結構。
絕緣體283、絕緣體282、絕緣體222和絕緣體221中的一個或多個較佳為被用作抑制水、氫等雜質從基板一側或電晶體200等的上方擴散到電晶體200等的阻擋絕緣體。因此，絕緣體283、絕緣體282、絕緣體222和絕緣體221中的一個或多個較佳為包含具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N 2O、NO、NO 2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。此外，較佳為包括具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
絕緣體283、絕緣體282、絕緣體222及絕緣體221較佳為都包括具有抑制水、氫等雜質及氧的擴散的功能的絕緣體，例如可以使用氧化鋁、氧化鎂、氧化鉿、氧化鋯、包含鋁及鉿的氧化物(鋁酸鉿)、包含鉿及鋯的氧化物(鉿鋯氧化物)、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。例如，絕緣體283及絕緣體221較佳為使用氫阻擋性更高的氮化矽等。另外，例如絕緣體282較佳為使用俘獲氫或固定氫的能力高的氧化鋁等。另外，例如絕緣體222較佳為使用俘獲氫或固定氫的能力高且為高介電常數(high-k)材料的氧化鉿等。
藉由採用這種結構，可以抑制水、氫等雜質從配置在絕緣體283的上方的層間絕緣膜等擴散到電晶體200等。另外，可以抑制水、氫等雜質從配置在絕緣體221的下方的層間絕緣膜等擴散到電晶體200等。另外，可以將絕緣體280及絕緣體250等中的氫俘獲或固定到絕緣體282或絕緣體222。另外，藉由設置絕緣體282及絕緣體283，可以抑制絕緣體280等中的氧擴散到電晶體200等的上方。另外，藉由設置絕緣體222及絕緣體221，可以抑制氧化物230等中的氧擴散到電晶體200等的下方。如此，藉由採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體圍繞電晶體200的上下的結構，可以減少過剩的氧及氫擴散到氧化物半導體。由此，可以實現半導體裝置的電特性及可靠性的提高。
並且，絕緣體275及絕緣體250d較佳為使用氫阻擋性更高的氮化矽等。另外，絕緣體250a較佳為使用俘獲氫或固定氫的能力高的氧化鋁等。另外，絕緣體250c較佳為使用俘獲氫或固定氫的能力高的氧化鉿等。
絕緣體225在絕緣體222上以與其接觸的方式形成。如圖2B及圖4B所示，在通道寬度方向上剖視時，絕緣體225具有縱橫比高的形狀。在此，通道寬度方向上剖視時的絕緣體225的縱橫比是指絕緣體225的A3-A4方向的長度L(也可以稱作絕緣體225的寬度L)與垂直於絕緣體225的被形成面(例如絕緣體222)的方向的長度H(也可以稱作絕緣體225的高度H)之比。在絕緣體225中，絕緣體225的高度H至少比絕緣體225的寬度L大。絕緣體225的高度H可以比絕緣體225的寬度L的1倍還要大，較佳為2倍以上、更佳為5倍以上、進一步較佳為10倍以上。另外，較佳為絕緣體225的高度H為絕緣體225的寬度L的20倍以下。
覆蓋上述縱橫比高的絕緣體225設置氧化物230a、氧化物230b及導電體242。在電晶體200中，如圖2B所示，以夾著絕緣體225處於對折狀態的方式設置有氧化物230a及氧化物230b，並且覆蓋氧化物230b設置有絕緣體250及導電體260。由此，在通道寬度方向上剖視時，在絕緣體225的頂部、A3側的側面及A4側的側面，氧化物230與導電體260夾著絕緣體250相對。也就是說，絕緣體225的頂部、A3側的側面及A4側的側面都用作通道形成區域。因此，電晶體200的通道寬度比不設置絕緣體225的情況大絕緣體225的A3側的側面及A4側的側面的部分。
如上所述，藉由通道寬度變大，可以提高電晶體200的通態電流、場效移動率、頻率特性等。由此，可以提供一種工作速度快的半導體裝置。此外，可以提高使用該半導體裝置的記憶體裝置的工作速度。此外，在上述結構中，藉由設置絕緣體225，可以在不增加電晶體200的佔有面積的情況下增大通道寬度。由此，可以實現半導體裝置的微型化或高積體化。另外，可以增加使用該半導體裝置的記憶體裝置的記憶容量。
絕緣體225使用可用於絕緣體222、絕緣體280、絕緣體250等的絕緣材料即可。由於絕緣體225具有縱橫比高的形狀，較佳為在犧牲層(後述的絕緣體223)的側面被形成為側壁狀。因此，絕緣體225較佳為利用覆蓋性高的ALD法形成。例如，絕緣體225可以使用利用熱ALD法沉積的氧化鉿等。
如此，藉由以與犧牲層的側面接觸的方式形成側壁狀的絕緣體225，如圖1A等所示，可以同時形成電晶體200a的絕緣體225及電晶體200b的絕緣體225。藉由如此形成兩個絕緣體225，可以根據犧牲層的大小設定兩個絕緣體225的距離。因此，可以縮小絕緣體225的距離來減少電晶體200a及電晶體200b的佔有面積，由此可以實現半導體裝置的高積體化。
注意，絕緣體225從嚴格的意義上不僅限於絕緣材料。例如，也可以使用相對來說絕緣性較高的金屬氧化物等。例如，也可以使用上述可用於氧化物230a的金屬氧化物等。
另外，絕緣體225的頂部也可以具有彎曲形狀。在具有這樣的彎曲形狀時，可以防止在絕緣體225的頂部附近空洞等缺陷形成在氧化物230a、氧化物230b及導電體242中。注意，在圖2B及圖4B等中，絕緣體225的頂部的A3側(A5側)和A4側(A6側)的兩者設置為彎曲形狀。雖然採用對稱結構，但是本發明不侷限於此。例如，有時具有僅在絕緣體225頂部的A3側(A5側)設置彎曲形狀的非對稱結構。
另外，雖然圖1A等示出將絕緣體225在A1-A2方向上延伸的結構，但是本發明不侷限於此。例如，也可以如圖5A至圖5D所示地將絕緣體225設置為周狀(也可以說框狀、閉曲線狀)。圖5A是上述半導體裝置的平面圖。另外，圖5B至圖5D是該半導體裝置的剖面圖。在此，圖5B是沿著圖5A中的點劃線A1-A2所示的部分的剖面圖。另外，圖5C是沿著圖5A中的點劃線A3-A4所示的部分的剖面圖。另外，圖5D是沿著圖5A中的點劃線A7-A8所示的部分的剖面圖。注意，在圖5A的平面圖中，為了容易理解，省略了部分組件。
如圖5D的A7-A8的剖面所示，絕緣體225在電晶體200a和電晶體200b之間被一體化。因此，在電晶體200a與電晶體200b間，絕緣體275接觸於絕緣體225的頂面。如上所述，絕緣體225較佳為以與犧牲層的側面接觸的方式形成為側壁狀。在圖5A至圖5D所示的半導體裝置中，藉由在被絕緣體225圍繞的區域中設置犧牲層形成絕緣體225。
在電晶體200中，導電體205以與氧化物230及導電體260重疊的方式配置。在此，導電體205較佳為以嵌入形成在絕緣體216中的開口部的方式設置。此外，如圖1A及圖1C所示，導電體205較佳為延伸設置在通道寬度方向上。藉由採用這種結構，在設置多個電晶體時導電體205被用作佈線。
如圖1B及圖1C所示，導電體205較佳為包括導電體205a及導電體205b。導電體205a以與上述開口部的底面及側壁接觸的方式設置。導電體205b以嵌入沿著上述開口部形成的導電體205a的凹部中的方式設置。在此，導電體205的頂面的高度與絕緣體216的頂面的高度一致大致一致。
在此，作為導電體205a較佳為包含具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N 2O、NO、NO 2等)、銅原子等雜質的擴散的功能的導電材料。或者，較佳為包含具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由作為導電體205a使用具有減少氫擴散的功能的導電材料，可以防止含在導電體205b中的氫等雜質經過絕緣體216等擴散到氧化物230。此外，藉由作為導電體205a使用具有抑制氧擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率降低。作為具有抑制氧擴散的功能的導電材料，例如可以舉出鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕。導電體205a可以具有上述導電材料的單層結構或疊層結構。例如，導電體205a較佳為包含氮化鈦。
此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。例如，導電體205b較佳為包含鎢。
導電體205可以被用作第二閘極電極。在此情況下，藉由獨立地改變施加到導電體205的電位而不使其與施加到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205施加負電位，可以進一步增大電晶體200的Vth而減少關態電流。由此，與不對導電體205施加負電位的情況相比，在對導電體205施加負電位的情況下，可以減少對導電體260施加的電位為0V時的汲極電流。
此外，導電體205的電阻率考慮上述施加到導電體205的電位設計，導電體205的厚度根據該電阻率設定。此外，絕緣體216的厚度與導電體205大致相同。在此，較佳為在導電體205的設計允許的範圍內減少導電體205及絕緣體216的厚度。藉由減少絕緣體216的厚度，可以降低含在絕緣體216中的氫等雜質的絕對量，所以可以抑制該雜質擴散到氧化物230。
注意，在上述結構中，示出導電體205a和導電體205b的疊層結構，但是本發明不侷限於此，導電體205既可以具有單層結構，又可以具有三層以上的疊層結構。例如，當使導電體205具有三層的疊層結構時，可以採用上述導電體205a和導電體205b的疊層結構並在導電體205b上設置包含與導電體205a同樣的材料的導電體。此時，也可以以嵌入由導電體205a和導電體205b形成的凹部中的方式形成上述導電體，該凹部是以使導電體205b的頂面低於導電體205a的最上部的方式形成的。
另外，本實施方式的半導體裝置也可以如圖6A至圖6D所示地採用不設置導電體205的結構。在此，如圖2B所示，在電晶體200中，氧化物230具有夾著絕緣體225對折的結構。由此，夾著絕緣體225與氧化物230相對的導電體260有時具有與上述導電體205同樣的功能。因此，即便如圖6A至圖6D所示不設置導電體205，有時導電體260的一部分也被用作第二閘極電極。
作為導電體242a、導電體242b及導電體260，較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料。作為該導電材料例如可以舉出包含氮的導電材料及包含氧的導電材料。由此，可以抑制導電體242a、導電體242b及導電體260的導電率降低。在作為導電體242a、導電體242b及導電體260使用包含金屬及氮的導電材料時，導電體242a、導電體242b及導電體260為至少包含金屬及氮的導電體。
導電體242a和導電體242b以彼此分開的方式設置並在氧化物230b上以與其接觸的方式設置。如圖4A及圖4B等所示，導電體242以覆蓋縱橫比高的絕緣體225的方式設置。因此，導電體242較佳為利用ALD法或CVD法等覆蓋性高的沉積方法沉積。
在此，如圖4B所示，在電晶體200a的源極或汲極附近，以夾著絕緣體225處於對折狀態的方式設置氧化物230a、氧化物230b及導電體242a。由此，在通道寬度方向上剖視時，在絕緣體225的頂部、A5側的側面及A6側的側面導電體242a與氧化物230b接觸。因此，導電體242a和氧化物230b的接觸面積比不設置絕緣體225的情況大絕緣體225的A5側的側面及A6側的側面的部分。注意，圖4B示出導電體242a附近，但是導電體242b也是同樣的。就是說，與上述導電體242a和氧化物230b同樣地，導電體242b和氧化物230b的接觸面積增加。
如上所述，在導電體242和氧化物230b的接觸面積增加時，可以在不增加電晶體200的佔有面積的狀態下提高電晶體200的通態電流、頻率特性等。由此，可以提供一種工作速度快的半導體裝置。此外，可以提高使用該半導體裝置的記憶體裝置的工作速度。由此，可以實現半導體裝置的微型化或高積體化。另外，可以增加使用該半導體裝置的記憶體裝置的記憶容量。
因為導電體242a及導電體242b與氧化物230b接觸，所以較佳為使用不容易氧化的導電材料或具有抑制氧擴散的功能的導電材料。由此可以抑制導電體242a、242b的導電率降低。另外，可以抑制氧從氧化物230b被提取而形成過多的氧空位。此外，藉由作為導電體242a、242b使用容易吸取(提取)氫的材料，可以降低氧化物230的氫濃度，所以是較佳的。
作為導電體242較佳為使用金屬氮化物，例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用釕、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
注意，有時包含在氧化物230b等中的氫擴散到導電體242a或導電體242b。尤其是，當作為導電體242a及導電體242b使用包含鉭的氮化物時，有時包含在氧化物230b等中的氫容易擴散到導電體242a或導電體242b，有時該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b等中的氫被導電體242a或導電體242b吸取。
此外，為了抑制導電體242a及導電體242b的導電率下降，作為氧化物230b較佳為使用CAAC-OS等具有結晶性的氧化物。尤其較佳為使用包含銦、鋅及選自鎵、鋁和錫中的一個或多個的金屬氧化物。當使用CAAC-OS時，可以抑制導電體242a或導電體242b從氧化物230b抽出氧。此外，可以抑制導電體242a及導電體242b的導電率下降。
如圖3C所示，導電體242a、242b也可以具有兩層結構。導電體242a可以為導電體242a1及導電體242a1上的導電體242a2的疊層膜，導電體242b可以為導電體242b1及導電體242b1上的導電體242b2的疊層膜。此時，作為與氧化物230b接觸的層(導電體242a1及導電體242b1)較佳為使用上述不容易氧化的導電材料或具有抑制氧擴散的功能的導電材料。由此可以抑制導電體242a、242b的導電率降低。另外，可以抑制氧從氧化物230b被提取而形成過多的氧空位。此外，藉由作為與氧化物230b接觸的層(導電體242a1及導電體242b1)使用容易吸取(提取)氫的材料，可以降低氧化物230的氫濃度，所以是較佳的。
導電體242a2及導電體242b2的導電性較佳為比導電體242a1及導電體242b1高。例如，導電體242a2及導電體242b2的厚度較佳為比導電體242a1及導電體242b1的厚度大。作為導電體242a2及導電體242b2使用上述可用於導電體205b的導電體即可。藉由採用上述結構，可以降低導電體242a2及導電體242b2的電阻。由此，可以增大電晶體200的通態電流來提高根據本實施方式的半導體裝置的工作速度。
例如，作為導電體242a1及導電體242b1可以使用氮化鉭或氮化鈦，作為導電體242a2及導電體242b2可以使用鎢。
如圖3C所示，較佳為在導電體242a2、導電體242b2、絕緣體275及絕緣體280與絕緣體250之間設置絕緣體255。絕緣體255配置在形成於絕緣體280等中的開口中，並與絕緣體280的側面、絕緣體275的側面、導電體242a2的側面、導電體242b2的側面、導電體242a1的頂面及導電體242b1的頂面接觸。換言之，絕緣體255以與形成於絕緣體280等中的開口的側壁接觸的方式形成。就是說，絕緣體255可以被稱為側壁絕緣膜。
絕緣體255以與導電體242a2的側面及導電體242b2的側面接觸的方式形成，並是保護導電體242a2及導電體242b2的無機絕緣體。因為被暴露於氧化氛圍，所以絕緣體255較佳為不容易氧化的無機絕緣體。另外，絕緣體255因為與導電體242a2及導電體242b2接觸所以較佳為不容易使導電體242a2、242b2氧化的無機絕緣體。因此，絕緣體255較佳為使用可用於具有氧阻擋性的絕緣體250d的絕緣材料。例如，作為絕緣體255，可以使用氮化矽。
藉由使用這樣的絕緣體255，即使在將導電體分為導電體242a1和導電體242b1之後且沉積絕緣體250之前在含氧氛圍下進行熱處理，也可以防止導電體242a2及導電體242b2被過度氧化。
注意，圖3C示出絕緣體255的上端與絕緣體280的頂面、絕緣體250的上端及導電體260的上端大致對齊的結構，但是本實施方式不侷限於此。絕緣體255具有覆蓋導電體242a2的側面及導電體242b2的側面的結構即可。例如，也可以採用絕緣體255的上端的位置比絕緣體280的頂面低且比絕緣體275的頂面高的結構。
如圖3C所示，在電晶體200的通道長度方向上剖視時，導電體242a1和導電體242b1之間的距離比導電體242a2和導電體242b2之間的距離小。明確而言，上述距離之差與絕緣體255的厚度的2倍一致或大致一致。在此，絕緣體255的厚度是指絕緣體255的至少一部分的A1-A2方向上的厚度。藉由採用這種結構，可以進一步縮短源極和汲極之間的距離且與此相對應地縮小通道長度。因此，可以提高電晶體200的頻率特性。如此，藉由實現半導體裝置的微型化，可以提供一種工作速度得到提高的半導體裝置。
如圖1B及圖1C所示，導電體260配置在形成於絕緣體280、絕緣體275、導電體242a及導電體242b的開口中。在該開口中，導電體260以隔著絕緣體250覆蓋絕緣體222的頂面、氧化物230a的側面、氧化物230b的側面及氧化物230b的頂面的方式設置。此外，導電體260的頂面以與絕緣體250的最上部及絕緣體280的頂面的高度一致或大致一致的方式配置。
在配置有導電體260及絕緣體250的上述開口中，該開口的側壁既可以垂直或大致垂直於絕緣體222的頂面，又可以具有錐形形狀。藉由側壁具有錐形形狀，可以提高設置在絕緣體280的開口的絕緣體250等的覆蓋性，因此可以降低空洞等缺陷。
導電體260被用作電晶體200的第一閘極電極。在此，如圖1A及圖1C所示，導電體260較佳為延伸設置在通道寬度方向上。藉由採用這種結構，在設置多個電晶體時導電體260被用作佈線。
在本說明書等中，將至少由第一閘極電極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel(S-channel)結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。另一方面，可以將在本說明書等中公開的S-channel結構視為Fin型結構的一種。另外，在本說明書等中，Fin型結構是指以至少包圍通道的兩個面以上(明確而言，兩個面、三個面或四個面等)的方式配置閘極電極的結構。藉由採用Fin型結構及S-channel結構，可以提高對短通道效應的耐性，換言之可以實現不容易發生短通道效應的電晶體。
藉由作為電晶體200採用上述S-channel結構，可以電圍繞通道形成區域。S-channel結構是電圍繞通道形成區域的結構，所以也可以說該結構在實質上與GAA (Gate All Around：全環繞閘極)結構或LGAA(Lateral Gate All Around：橫向全環繞閘極)結構相同。藉由使電晶體200具有S-channel結構、GAA結構或LGAA結構，可以將形成在氧化物230與閘極絕緣體的介面或介面附近的通道形成區域視為氧化物230的整個塊體。因此，可以提高流過電晶體的電流密度，所以可以期待電晶體的通態電流或電晶體的場效移動率的提高。
在圖1B等中，導電體260具有兩層結構。在此，導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。此時，作為導電體260a，較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧擴散的功能時，可以抑制絕緣體280等所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如較佳為使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。
此外，導電體260b較佳為使用導電性高的導電體。例如，導電體260b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電體260b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
此外，在電晶體200中，以填埋形成於絕緣體280等的開口的方式自對準地形成導電體260。在此，上述開口中的絕緣體280的側面與導電體242a的側面及導電體242b的側面對齊或大致對齊。因此，不進行對準也可以以與導電體242a和導電體242b之間的區域重疊的方式配置導電體260。
絕緣體216及絕緣體280各自的介電常數較佳為比絕緣體222低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
例如，絕緣體216及絕緣體280較佳為分別包含氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽中的一個或多個。
尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
此外，絕緣體216及絕緣體280的頂面也可以被平坦化。
絕緣體280中的水、氫等雜質的濃度較佳為得到降低。例如，作為絕緣體280較佳為使用氧化矽、氧氮化矽等包含矽的氧化物。
導電體240a及導電體240b都形成在絕緣體275、絕緣體280、絕緣體282及絕緣體283的開口內。導電體240a的底面與導電體242a的頂面接觸，導電體240b的底面與導電體242b的頂面接觸。在此，導電體240的頂面的高度與絕緣體283的頂面的高度大致相同。
導電體240較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體240也可以採用第一導電體以接觸於絕緣體241的側面的方式設置並在其內側設置有第二導電體的疊層結構。此時，作為第二導電體，可以使用上述導電材料。
另外，當作為導電體240採用疊層結構時，作為配置在絕緣體283、絕緣體282、絕緣體280及絕緣體275附近的第一導電體較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。另外，也可以使用具有抑制水、氫等雜質的透過的功能的導電材料的單層或疊層。藉由採用這種結構，可以防止包含在絕緣體283的上方的層的水、氫等雜質經過導電體240a及導電體240b混入氧化物230。
絕緣體241a及絕緣體241b都以接觸絕緣體275、絕緣體280、絕緣體282及絕緣體283的開口的內壁的方式形成。絕緣體241a的內側的側面與導電體240a接觸，絕緣體241b的內側的側面與導電體240b接觸。
作為絕緣體241，可以使用可用於絕緣體275等的阻擋絕緣膜。例如，作為絕緣體241，可以使用氮化矽、氧化鋁、氮氧化矽等絕緣體。藉由設置絕緣體241，可以防止絕緣體280等所包含的水、氫等雜質經過導電體240a及導電體240b混入氧化物230。特別是，氮化矽因對氫具有高阻擋性而是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
在絕緣體241具有如圖1B所示那樣的疊層結構時，作為與絕緣體280等的開口的內壁接觸的第一絕緣體以及其內側的第二絕緣體較佳為組合使用氧阻擋絕緣膜和氫阻擋絕緣膜。
例如，作為第一絕緣體使用利用熱ALD法沉積的氧化鋁，作為第二絕緣體使用利用PEALD法沉積的氮化矽，即可。藉由採用這種結構，可以抑制導電體240的氧化，並且可以降低氫進入導電體240中。
注意，雖然上述示出絕緣體241具有兩層的疊層結構的例子，但是本發明不侷限於此。例如，絕緣體241也可以具有單層結構或者三層以上的疊層結構。另外，雖然上述示出導電體240具有兩層的疊層結構的例子，但是本發明不侷限於此。例如，導電體240也可以具有單層或三層以上的疊層結構。
另外，圖4B等示出導電體240a僅在絕緣體225的上端部的上方與導電體242a接觸的結構，但是本發明不侷限於此。例如，如圖4C所示，也可以具有導電體240a覆蓋絕緣體225以及夾著絕緣體225處於對折狀態的氧化物230a、氧化物230b及導電體242a的結構。由此，在通道寬度方向上剖視時，在絕緣體225的頂部、A5側的側面及A6側的側面導電體240a與導電體242a接觸。因此，導電體240a和導電體242a的接觸面積比不設置絕緣體225的情況大絕緣體225的A5側的側面及A6側的側面的部分。注意，圖4C示出導電體240a及導電體242a附近，但是導電體240b及導電體242b也是同樣的。就是說，與上述導電體240a和導電體242a同樣地，導電體240b及導電體242b的接觸面積增加。
如上所述，在導電體240和導電體242的接觸面積增加時，可以在沒有大幅增加電晶體200的佔有面積的狀態下提高電晶體200的通態電流、頻率特性等。由此，可以提供一種工作速度快的半導體裝置。此外，可以提高使用該半導體裝置的記憶體裝置的工作速度。由此，可以實現半導體裝置的微型化或高積體化。另外，可以增加使用該半導體裝置的記憶體裝置的記憶容量。
另外，在上述結構中，如圖1C等所示，在電晶體200的通道附近氧化物230a及氧化物230b覆蓋絕緣體225，但是本發明不侷限於此。例如，如圖7A至圖7D及圖8所示，在電晶體200的通道附近絕緣體225的頂面也可以從氧化物230a及氧化物230b露出。圖7A是上述半導體裝置的平面圖。另外，圖7B至圖7D及圖8是該半導體裝置的剖面圖。在此，圖7B是沿著圖7A中的點劃線A1-A2所示的部分的剖面圖。另外，圖7C是沿著圖7A中的點劃線A3-A4所示的部分的剖面圖。另外，圖7D是沿著圖7A中的點劃線A5-A6所示的部分的剖面圖。圖8是沿著圖7A中的點劃線B1-B2所示的部分的剖面圖。注意，在圖7A的平面圖中，為了容易理解，省略了部分組件。
如圖7A、圖7B、圖7C、圖8所示，可以採用如下結構：在不與導電體242等重疊的區域(也可以說是夾在導電體242a和導電體242b之間的區域)中，氧化物230a與絕緣體225的側面接觸，氧化物230b與氧化物230a的側面接觸，並且氧化物230a及氧化物230b不與絕緣體225的頂面的至少一部分接觸。在此，氧化物230a與絕緣體225的側面、氧化物230b的側面及底面以及絕緣體222的頂面接觸。如圖7B、圖7C等所示，絕緣體225的頂面與絕緣體250的底面接觸。此外，如圖7A、圖7D等所示，氧化物230a及氧化物230b在與導電體242等重疊的區域中與圖1D所示的結構同樣地覆蓋絕緣體225。
在圖7B中，雖然看起來在導電體242a與導電體242b之間沒有形成氧化物230a及氧化物230b，但是如圖8所示，在絕緣體225的側面附近形成有氧化物230a及氧化物230b。換言之，氧化物230a及氧化物230b都具有如下形狀：A5側的部分和A6側的部分在與導電體242重疊的區域中夾著絕緣體225以對折的方式形成為一體；A3側的部分和A4側的部分在導電體242a和導電體242b之間的區域中被絕緣體225分割。換言之，絕緣體225幾乎被氧化物230覆蓋，但是在導電體242a和導電體242b之間的區域中，氧化物230中形成有開口，在該區域中絕緣體225從氧化物230露出。
如上所述，在導電體242a和導電體242b之間的區域中，在縱橫比高的絕緣體225的側面氧化物230a及氧化物230b被設置為側壁狀。藉由採用這種結構，可以在絕緣體225的A3側的側面及A4側的側面形成電晶體200的通道形成區域，由此可以增大單位面積的通道寬度。藉由通道寬度變大，可以提高電晶體200的通態電流、場效移動率、頻率特性。因此，藉由將本實施方式的半導體裝置用作記憶體裝置，可以提高工作速度。
在上述結構中，如圖7D等所示，在電晶體200的源極或汲極附近氧化物230a、氧化物230b、導電體242a及導電體242b夾著絕緣體225處於對折狀態，但是本發明不侷限於此。例如，如圖9A至圖9D、圖10A及圖10B所示，也可以採用氧化物230a、氧化物230b、導電體242a及導電體242b以點劃線A1-A2為界分離為A3側的部分及A4側的部分的結構。圖9A是上述半導體裝置的平面圖。另外，圖9B至圖9D以及圖10A及圖10B是該半導體裝置的剖面圖。在此，圖9B是沿著圖9A中的點劃線D1-D2所示的部分的剖面圖。另外，圖9C是沿著圖9A中的點劃線A3-A4所示的部分的剖面圖。另外，圖9D是沿著圖9A中的點劃線A5-A6所示的部分的剖面圖。圖10A是沿著圖9A中的點劃線E1-E2所示的部分的剖面圖。圖10B是沿著圖9A中的點劃線A1-A2所示的部分的剖面圖。注意，在圖9A的平面圖中，為了容易理解，省略了部分組件。
圖9A至圖9D、圖10A及圖10B所示的半導體裝置以點劃線A1-A2(絕緣體225)為界在A3側包括電晶體200aD，在A4側包括電晶體200aE。也就是說，在圖7A至圖7D及圖8所示的半導體裝置中，在沒有大幅增加佔有面積的狀態下將電晶體200a分割為電晶體200aD及電晶體200aE。注意，在圖9A至圖9D、圖10A及圖10B所示的半導體裝置中，不示出對應於圖7A至圖7D及圖8所示的半導體裝置的電晶體200b的組件，但是也可以與圖7A至圖7D及圖8所示的半導體裝置同樣地設置對應於電晶體200b的組件。
因此，對圖7A至圖7D及圖8所示的半導體裝置的組件附上“D”或“E”，將其示出為圖9A至圖9D、圖10A及圖10B所示的半導體裝置的組件。也就是說，A3側的電晶體200aD所包括的組件為氧化物230D(氧化物230aD及氧化物230bD)、導電體242aD、導電體242bD、導電體240aD、導電體240bD、絕緣體241aD、絕緣體241bD。另外，A4側的電晶體200aE所包括的組件為氧化物230E(氧化物230aE及氧化物230bE)、導電體242aE、導電體242bE、導電體240aE、導電體240bE、絕緣體241aE、絕緣體241bE。這些組件的詳細內容可以參照上述記載。
如圖9B及圖9C所示，在絕緣體225上氧化物230aD、氧化物230bD及導電體242aD(導電體242bD)與氧化物230aE、氧化物230bE及導電體242aE(導電體242bE)分開地設置。因此，如圖10B所示，在絕緣體225的至少一部分的上方不形成氧化物230aD、氧化物230bD、導電體242aD、導電體242bD、氧化物230aE、氧化物230bE、導電體242aE及導電體242bE。
另外，如圖9B所示，以與絕緣體225的A3側的側面接觸的方式形成有氧化物230D(氧化物230aD及氧化物230bD)，氧化物230bD中設置有通道形成區域。同樣地，如圖10A所示，以與絕緣體225的A4側的側面接觸的方式形成有氧化物230E(氧化物230aE及氧化物230bE)，氧化物230bE中設置有通道形成區域。
藉由採用圖9A至圖9D、圖10A及圖10B所示的結構，可以在沒有大幅增加佔有面積的狀態下以2倍的數量形成記憶單元。因此，可以實現半導體裝置的微型化或高積體化。另外，可以增加使用該半導體裝置的記憶體裝置的記憶容量。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。注意，構成半導體裝置的各層既可具有單層結構，又可具有疊層結構。
＜＜基板＞＞ 作為形成電晶體的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)及樹脂基板。此外，作為半導體基板，例如可以舉出以矽或鍺為材料的半導體基板、以及由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，例如可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板。此外，作為基板，例如可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板、設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板。或者，也可以使用在這些基板上設置有一種或多種的元件的基板。作為設置在基板上的元件，例如可以舉出電容器、電阻器、切換元件、發光元件及記憶元件。
＜＜絕緣體＞＞ 作為絕緣體，例如可以舉出具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物及金屬氮氧化物。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，例如可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物。
作為相對介電常數較低的絕緣體，例如可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽及樹脂。
此外，藉由使用具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿及鉭中的一種或多種的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以舉出氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸氧化物230的結構，可以填補氧化物230所包含的氧空位。
＜＜導電體＞＞ 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。作為導電體，例如可以舉出氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物。此外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體或者鎳矽化物等矽化物。
在使用疊層結構的導電體的情況下，例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構、組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構或者組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為用作閘極電極的導電體，較佳為使用包含含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用包含上述金屬元素及氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物中的一個或多個。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
＜＜金屬氧化物＞＞ 作為氧化物230，較佳為使用用作半導體的金屬氧化物(氧化物半導體)。下面，對可用於根據本發明的一個實施方式的氧化物230的金屬氧化物進行說明。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。此外，除此之外，較佳為還包含鋁、鎵、釔、錫、銻等。此外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
在此考慮金屬氧化物為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔、錫或銻。作為可以應用於元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈷等。注意，作為元素M有時也可以組合多個上述元素。尤其是，元素M較佳為選自鎵、鋁、釔和錫中的一種或多種。
此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
以下，作為金屬氧化物的一個例子說明In-Ga-Zn氧化物。
作為氧化物半導體的結晶結構，可以舉出非晶(包括completely amorphous)、CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)、CAC(cloud-aligned composite)、單晶(single crystal)及多晶(polycrystal)等。
此外，在著眼於氧化物半導體的結構的情況下，有時氧化物半導體的分類與上述不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。此外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向、或者CAAC-OS膜的表面的法線方向。另外，如圖2B等所示，在氧化物230與絕緣體225接觸的區域中，c軸較佳為沿絕緣體225的膜的表面的法線方向配向。此外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。此外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
此外，上述多個結晶區域的每一個由一個或多個微小結晶(最大徑小於10nm的結晶)構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。此外，在結晶區域由多個微小結晶構成的情況下，有時該結晶區域的最大徑為幾十nm左右。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質、缺陷(氧空位等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。此外，CAAC-OS對製程中的高溫度(所謂熱積存)也很穩定。由此，藉由在OS電晶體中使用CAAC-OS，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。此外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。此外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
接著，說明上述的CAC-OS的詳細內容。此外，CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁(patch)狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構(下面也稱為雲狀)。就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
此外，In-Ga-Zn氧化物中的CAC-OS是指如下構成：在包含In、Ga、Zn及O的材料構成中，部分主要成分為In的區域(第一區域)與部分主要成分為Ga的區域(第二區域)無規律地以馬賽克狀存在。因此，可推測，CAC-OS具有金屬元素不均勻地分佈的結構。
CAC-OS例如可以藉由在對基板不進行加熱的條件下利用濺射法來形成。在利用濺射法形成CAC-OS的情況下，作為沉積氣體，可以使用選自惰性氣體(典型的是氬)、氧氣體和氮氣體中的任一種或多種。此外，沉積時的沉積氣體的總流量中的氧氣體的流量比越低越好。例如，將沉積時的沉積氣體的總流量中的氧氣體的流量比設定為0%以上且低於30%，較佳為0%以上且10%以下。
在此，第一區域是具有比第二區域高的導電性的區域。就是說，當載子流過第一區域時，呈現作為金屬氧化物的導電性。因此，當第一區域以雲狀分佈在金屬氧化物中時，可以實現高場效移動率(μ)。
另一方面，第二區域是具有比第一區域高的絕緣性的區域。就是說，當第二區域分佈在金屬氧化物中時，可以抑制洩漏電流。
由此，在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能(控制開啟/關閉的功能)。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現大通態電流(I on)、高場效移動率(μ)及良好的切換工作。
此外，使用CAC-OS的電晶體具有高可靠性。因此，CAC-OS最適合於顯示裝置等各種半導體裝置。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜＜其他半導體材料＞＞ 作為電晶體的半導體層，也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，也可以使用矽等單個元素的半導體、砷化鎵等化合物半導體。
此外，作為電晶體的半導體層例如較佳為使用用作半導體的過渡金屬硫族化物。作為能夠用於電晶體的半導體層的過渡金屬硫族化物，具體地可以舉出硫化鉬(典型的是MoS 2)、硒化鉬(典型的是MoSe 2)、碲化鉬(典型的是MoTe 2)、硫化鎢(典型的是WS 2)、硒化鎢(典型的是WSe 2)、碲化鎢(典型的是WTe 2)、硫化鉿(典型的是HfS 2)、硒化鉿(典型的是HfSe 2)、硫化鋯(典型的是ZrS 2)、硒化鋯(典型的是ZrSe 2)等。藉由將上述過渡金屬硫族化物用於電晶體的半導體層，可以提供通態電流大的半導體裝置。
＜半導體裝置的製造方法例子＞ 使用圖11A至圖21D說明本發明的一個實施方式的半導體裝置的製造方法例子。在此，以製造圖1A至圖1D所示的半導體裝置的情況為例進行說明。
每個圖式中的A是平面圖。另外，每個圖式中的B是沿著A中的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。每個圖式中的C是沿著A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。另外，每個圖式中的D是沿著A中的點劃線A5-A6的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向的剖面圖。為了明確起見，在每個圖式中的A的平面圖中省略部分組件。
以下，用來形成絕緣體的絕緣材料、用來形成導電體的導電材料或用來形成半導體的半導體材料可以適當地使用濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、ALD法等沉積。
作為濺射法，可以舉出將高頻電源用於濺射用電源的RF濺射法、利用直流電源的DC濺射法、以脈衝方式改變施加到電極的電壓的脈衝DC濺射法。RF濺射法主要在沉積絕緣膜時使用，DC濺射法主要在沉積金屬導電膜時使用。此外，脈衝DC濺射法主要在利用反應性濺射法沉積氧化物、氮化物、碳化物等化合物時使用。
注意，CVD法可以分為利用電漿的電漿增強CVD(PECVD)法、利用熱的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分類為金屬CVD(MCVD：Metal CVD)法、有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。此外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的沉積方法。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。此外，在熱CVD法中，不產生沉積時的電漿損傷，因此能夠得到缺陷較少的膜。
作為ALD法，採用只利用熱能使前驅物及反應物起反應的熱ALD法、使用受到電漿激發的反應物的PEALD法等。
CVD法及ALD法不同於從靶材等中被釋放的粒子沉積的濺射法。因此CVD法及ALD法是不易受被處理物的形狀的影響而具有高步階覆蓋性的沉積方法。尤其是，ALD法具有高步階覆蓋性和厚度均勻性，所以ALD法適合用於覆蓋縱橫比高的開口部的表面的情況等。但是，ALD法的沉積速率比較慢，所以有時較佳為與沉積速率快的CVD法等其他沉積方法組合而使用。
此外，當使用CVD法時，可以藉由調整源氣體的流量比沉積任意組成的膜。例如，當使用CVD法時，可以藉由在沉積的同時改變源氣體的流量比來沉積其組成連續變化的膜。當在改變源氣體的流量比的同時沉積時，因為不需要傳送或調整壓力所需的時間，所以與使用多個沉積室進行沉積的情況相比可以縮短沉積時間。因此，有時可以提高半導體裝置的生產率。
當使用ALD法時，藉由同時導入不同的多種前驅物，可以沉積任意組成的膜。或者，在導入不同的多種前驅物時，藉由控制各前驅物的循環次數可以沉積任意組成的膜。
首先，準備基板(未圖示)，在該基板上沉積絕緣體215(參照圖11A至圖11D)。如上所述，絕緣體215可以使用與絕緣體282和絕緣體283中的任一個或多個的疊層膜同樣的絕緣體。例如，可以藉由濺射法、CVD法、MBE法、PLD法或ALD法沉積絕緣體215。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體215中的氫濃度，所以是較佳的。
接著，在絕緣體215上沉積絕緣體216。絕緣體216較佳為利用濺射法沉積。藉由利用不需要將包含氫的分子用於沉積氣體的濺射法，可以降低絕緣體216中的氫濃度。注意，絕緣體216的沉積方法不侷限於濺射法，例如也可以適當地使用CVD法、MBE法、PLD法或ALD法等。在本實施方式中，作為絕緣體216，利用濺射法沉積氧化矽。
絕緣體215及絕緣體216較佳為以不暴露於大氣的方式連續沉積。例如，可以使用多室方式的沉積裝置。由此，可以降低膜中的氫而沉積絕緣體215及絕緣體216，並且可以降低在各沉積製程之間氫混入膜中。
接著，在絕緣體216中形成到達絕緣體215的開口。在形成開口時，可以使用濕蝕刻，但是對微細加工來說乾蝕刻是較佳的。作為絕緣體215，較佳為選擇在對絕緣體216進行蝕刻以形成槽時被用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽或氧氮化矽時，絕緣體215較佳為使用氮化矽、氧化鋁或氧化鉿等。
在形成開口之後沉積將成為導電體205a的導電膜。將成為導電體205a的導電膜較佳為包括具有抑制氧的透過的功能的導電體。例如，該導電膜可以使用氮化鉭、氮化鎢、氮化鈦等。此外，該導電膜可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金的疊層膜。將成為導電體205a的導電膜例如可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積。
在本實施方式中，作為將成為導電體205a的導電膜沉積氮化鈦。藉由作為導電體205b的下層使用上述金屬氮化物，可以抑制由於絕緣體216等導電體205b被氧化。另外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從導電體205a向外方擴散。
接著，沉積將成為導電體205b的導電膜。作為將成為導電體205b的導電膜，例如可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。該導電膜例如可以利用電鍍法、濺射法、CVD法、MBE法、PLD法或ALD法等沉積。在本實施方式中，作為將成為導電體205b的導電膜沉積鎢。
接著，藉由進行CMP處理，去除將成為導電體205a的導電膜及將成為導電體205b的導電膜的一部分，使絕緣體216露出(參照圖11A至圖11D)。其結果是，導電體205a及導電體205b只殘留在開口部中。注意，有時由於該CMP處理而絕緣體216的一部分被去除。
接著，在絕緣體216及導電體205上沉積絕緣體221(參照圖12A至圖12D)。
絕緣體221使用對氧、氫及水具有阻擋性的絕緣體即可。絕緣體221例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積。在本實施方式中，作為絕緣體221，利用PEALD法沉積氮化矽。
接著，在絕緣體221上沉積絕緣體222(參照圖12A至圖12D)。
作為絕緣體222較佳為沉積包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，例如較佳為使用氧化鋁、氧化鉿或者包含鋁及鉿的氧化物(鋁酸鉿)等。或者，較佳為使用鉿鋯氧化物。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體的周圍的結構體所包含的氫及水經過絕緣體222擴散到電晶體的內側，從而可以抑制氧化物230中的氧空位的生成。
絕緣體222例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積。在本實施方式中，作為絕緣體222利用ALD法沉積氧化鉿。
接著，在絕緣體222上沉積絕緣膜並對該絕緣膜進行蝕刻來形成絕緣體223(參照圖12A至圖12D)。絕緣體223被用作用來形成絕緣體225的犧牲層。作為絕緣體223，例如可以使用可用於絕緣體216的絕緣體。
絕緣體223例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積。在本實施方式中，作為絕緣體223利用濺射法沉積氧化矽。
絕緣體223可以利用光微影法加工成島狀。該加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微細加工。
如圖12C及圖12D所示，也可以採用絕緣體223的側面垂直或大致垂直於絕緣體222的頂面的結構。藉由採用這種結構，在設置多個電晶體時可以實現小面積化、高密度化。
此外，也可以在沉積絕緣體223之前進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地沉積絕緣體223。藉由進行這種處理，可以去除吸附於絕緣體222的表面的水分及氫，而且減少絕緣體222的水分濃度及氫濃度。在此，當以與絕緣體222的底面接觸的方式設置有絕緣體221時，可以防止水分或氫等雜質因該熱處理而從絕緣體221的下方進入。熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將熱處理的溫度設定為250℃。
接著，以覆蓋絕緣體223的方式沉積將成為絕緣體225的絕緣膜225f(參照圖13A至圖13D)。絕緣膜225f是在後面製程中將成為絕緣體225的絕緣膜，可以使用上述絕緣體。絕緣膜225f例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。
由於絕緣膜225f沿著絕緣體223沉積，所以較佳為覆蓋性高。因此，絕緣膜225f較佳為利用具有高覆蓋性的ALD法等沉積。另外，絕緣體225較佳為具有高縱橫比，所以較佳為絕緣膜225f的厚度小。因此，較佳為使用能夠將厚度調整為較小的ALD法來沉積絕緣膜225f。例如，作為絕緣膜225f，較佳為使用熱ALD法沉積氧化鉿。藉由如此沉積絕緣膜225f，絕緣膜225f以接觸於絕緣體223的頂面及側面的方式形成。
接著，利用各向異性蝕刻去除絕緣膜225f的一部分，然後去除絕緣體223(參照圖14A至圖14D)。由此，可以形成縱橫比高的絕緣體225。藉由使用絕緣體225，可以在不增加佔有面積的情況下增加電晶體200的通道寬度，從而可以提高電晶體200的通態電流、場效移動率及頻率特性。另外，可以在不增加佔有面積的情況下增加氧化物230b與導電體242a及導電體242b的接觸面積，由此可以提高電晶體200的通態電流、場效移動率及頻率特性。
如圖14A至圖14D所示，藉由形成兩個絕緣體225，可以根據絕緣體223的大小設置兩個絕緣體225的距離。由此，可以縮短絕緣體225的距離，縮小電晶體200a及電晶體200b的佔有面積，從而實現半導體裝置及記憶體裝置的高積體化。由此可以增加記憶體裝置的記憶容量。
絕緣膜225f的各向異性蝕刻較佳為使用乾蝕刻法。
作為用於乾蝕刻處理的蝕刻氣體，可以使用包含鹵素的蝕刻氣體，明確而言，可以使用包含氟、氯和溴中的一個或多個的蝕刻氣體。作為蝕刻氣體，例如可以使用C 4F 6氣體、C 5F 6氣體、C 4F 8氣體、CF 4氣體、SF 6氣體、CHF 3氣體、CH 2F 2氣體、Cl 2氣體、BCl 3氣體、SiCl 4和BBr 3氣體等中的一種或兩種以上的混合氣體。另外，可以對上述蝕刻氣體適當地添加氧氣體、碳酸氣體、氮氣體、氦氣體、氬氣體、氫氣體或烴氣體等。另外，根據乾蝕刻處理的被處理物，也可以使用不包含鹵素氣體而包含烴氣體或氫氣體的氣體作為蝕刻氣體。作為用於蝕刻氣體的烴，可以使用甲烷(CH 4)、乙烷(C 2H 6)、丙烷(C 3H 8)、丁烷(C 4H 10)、乙烯(C 2H 4)、丙烯(C 3H 6)、乙炔(C 2H 2)及丙炔(C 3H 4)中的一個或多個。可以根據蝕刻對象適當地設定蝕刻條件。
作為乾蝕刻裝置，例如可以使用包括平行平板型電極的電容耦合電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合電漿蝕刻裝置也可以採用對平行平板型電極中的一個施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一個施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用電感耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。可以根據蝕刻對象適當地設定蝕刻裝置。
例如，當絕緣膜225f使用氧化鉿時，CCP蝕刻裝置中作為蝕刻氣體可以使用C 4F 8、H 2及Ar的混合氣體。
另外，在上述加工中，可以利用乾蝕刻法或濕蝕刻法去除絕緣體223。例如，可以利用濕蝕刻法去除絕緣體223。
另外，在利用各向異性蝕刻形成絕緣體225時，其被形成為與絕緣體223的側面接觸的側壁狀。也就是說，圍繞絕緣體223形成周狀的絕緣體225。當使絕緣體225維持周狀地製造半導體裝置時，如圖5A至圖5D所示，絕緣體225在電晶體200a和電晶體200b之間被一體化。
在此，在圖14所示的結構中，去除側壁狀絕緣體中半導體裝置的結構上不需要的部分，由此形成絕緣體225。當形成這樣的絕緣體225時，也可以在對絕緣膜225f進行各向異性蝕刻之前先對絕緣體225的不需要的部分進行蝕刻。
接著，在絕緣體222及絕緣體225上沉積氧化膜230af且在氧化膜230af上沉積氧化膜230bf(參照圖15A至圖15D)。作為氧化膜230af可以使用對應於上述氧化物230a的金屬氧化物，作為氧化膜230bf可以使用對應於上述氧化物230b的金屬氧化物。較佳為在不暴露於大氣環境的情況下連續地沉積氧化膜230af及氧化膜230bf。藉由不暴露於大氣而進行沉積，由於可以防止來自大氣環境的雜質或水分附著於氧化膜230af及氧化膜230bf上，所以可以保持氧化膜230af與氧化膜230bf的介面或介面附近的清潔。
氧化膜230af及氧化膜230bf各自例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。
氧化膜230af及氧化膜230bf的沉積較佳為利用覆蓋性高的ALD法。藉由利用ALD法可以在絕緣體225的側面高覆蓋性地沉積氧化膜230af及氧化膜230bf。由此，在電晶體200中，也可以在絕緣體225的A3側的側面及A4側的側面設置通道形成區域，從而可以增大電晶體200的通道寬度。由此，可以提高電晶體200的場效移動率、通態電流及頻率特性。
在此，ALD法可以根據源氣體的引入量控制所得到的膜的組成。例如，在ALD法中，藉由調節源氣體的引入量、引入次數(也稱為脈衝次數)以及一個脈衝需要的時間(也稱為脈衝時間)等，可以沉積任意組成的氧化膜230af及氧化膜230bf。此外，例如，當利用ALD法時，可以藉由在進行沉積的同時改變源氣體來沉積其組成連續變化的氧化膜230af及氧化膜230bf。當在改變源氣體的同時進行沉積時，因為不需要傳送及調整壓力所需的時間，所以與使用多個沉積室進行沉積的情況相比可以縮短沉積時間。因此，有時可以提高半導體裝置的生產率。
作為氧化膜230af可以利用ALD法沉積In：Ga：Zn=1：3：2[原子個數比]的金屬氧化物層、In：Ga：Zn=1：3：4[原子個數比]的金屬氧化物層或In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物層。另外，作為氧化膜230bf可以利用ALD法沉積In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物層或In：Zn=4：1[原子個數比]的金屬氧化物層。另外，氧化膜230af及氧化膜230bf也可以採用上述金屬氧化物層的疊層結構。例如，氧化膜230bf也可以採用依次層疊有In：Zn=4：1[原子個數比]的金屬氧化物層、In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物層的疊層膜。另外，在上述氧化膜230bf中，也可以使用In：Ga：Zn=1：3：2[原子個數比]的金屬氧化物層或In：Ga：Zn=1：3：4[原子個數比]的金屬氧化物層代替In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物層。
在沉積氧化膜230af及氧化膜230bf時，也可以利用濺射法。例如，在利用濺射法沉積氧化膜230af以及氧化膜230bf的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由提高濺射氣體所包含的氧的比率，可以增加沉積的氧化膜中的過量氧。此外，在利用濺射法沉積上述氧化膜的情況下，可以使用In-M-Zn氧化物靶材等。
在使用濺射法形成氧化膜230bf的情況下，藉由在包含在濺射氣體中的氧的比率為超過30%且為100%以下，較佳為70%以上且100%以下的條件下進行沉積，可以形成氧過剩型氧化物半導體。將氧過剩型氧化物半導體用於通道形成區域的電晶體可以得到比較高的可靠性。注意，本發明的一個實施方式不侷限於此。在利用濺射法形成氧化膜230bf的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的情況下進行沉積時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。此外，藉由在加熱基板的同時進行沉積，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：2[原子個數比]的氧化物靶材、In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：1[原子個數比]的氧化物靶材或In：Ga：Zn=1：1：1.2[原子個數比]的氧化物靶材沉積氧化膜230af。另外，利用濺射法使用In：Ga：Zn=1：1：1[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：1.2[原子個數比]的氧化物靶材、In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：2[原子個數比]的氧化物靶材或In：Zn=4：1[原子個數比]的氧化物靶材沉積氧化膜230bf。各氧化膜較佳為根據氧化物230a及氧化物230b所需的特性適當地選擇沉積條件及原子個數比來形成。
另外，例如，氧化膜230af也可以利用濺射法沉積，氧化膜230bf也可以利用ALD法沉積。在此，氧化膜230af和氧化膜230bf中的一者或兩者也可以採用疊層結構。例如，氧化膜230af可以使用In：Ga：Zn=1：1：1[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：1.2[原子個數比]的氧化物靶材、In：Ga：Zn=1：3：2[原子個數比]的氧化物靶材或In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材中的任意個利用濺射法沉積。
另外，作為氧化膜230bf可以使用利用ALD法沉積的上述金屬氧化物層。例如，作為氧化膜230bf可以沉積依次層疊有In：Zn=4：1[原子個數比]的金屬氧化物層、In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物層的疊層膜。
藉由利用濺射法沉積氧化膜230af可以提高結晶性。例如，藉由先提高氧化膜230af的結晶性之後再在氧化膜230af上沉積氧化膜230bf，可以使部分或整個氧化膜230bf晶化。也就是說，藉由提高氧化膜230af的結晶性還可以提高氧化膜230bf的結晶性。例如，當氧化膜230af為CAAC結構的氧化物半導體膜時，作為形成在氧化膜230af上的氧化膜230bf也可以使用CAAC結構的氧化物半導體。
另外，藉由利用ALD法沉積氧化膜230bf，可以以高可控性沉積較薄的膜。由此，可以使氧化膜230bf具有根據設計的較小的厚度。藉由使用上述氧化膜230af及氧化膜230bf，可以提高電晶體200的電特性及可靠性。
注意，較佳為以不暴露於大氣的方式沉積氧化膜230af及氧化膜230bf。例如，較佳為使用多室方式的沉積裝置。由此，可以降低各沉積製程之間氫混入氧化膜230af及氧化膜230bf中。
接著，較佳為進行熱處理。熱處理在氧化膜230af及氧化膜230bf中不發生多晶化的溫度範圍內進行即可。熱處理的溫度較佳為100℃以上、250℃以上或350℃以上且650℃以下、600℃以下或550℃以下。
熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，將氧氣體的比率較佳為設為20%左右。熱處理也可以在減壓狀態下進行。或者，熱處理也可以在氮氣體或惰性氣體氛圍下進行，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量較佳為1ppb以下，更佳為0.1ppb以下，進一步較佳為0.05ppb以下。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被氧化膜230af及氧化膜230bf等吸收。
在本實施方式中，作為熱處理，在氮氣體與氧氣體的流量比為4：1且450℃的溫度的條件下進行1小時的處理。藉由這樣的包含氧氣體的熱處理可以減少氧化膜230af及氧化膜230bf中的碳、水、氫等雜質。藉由如此減少膜中的雜質，氧化膜230af及氧化膜230bf的結晶性得到提高，可以實現密度更高的緻密結構。因此，可以增大氧化膜230af及氧化膜230bf中的結晶區域，可以降低氧化膜230af及氧化膜230bf中的結晶區域的面內不均勻。因此，可以降低電晶體的電特性的面內不均勻。
另外，藉由進行熱處理，絕緣體216、氧化膜230af和氧化膜230bf中的氫被絕緣體225及絕緣體222吸取。換言之，絕緣體216、氧化膜230af和氧化膜230bf中的氫擴散到絕緣體225及絕緣體222。因此，雖然絕緣體225及絕緣體222中的氫濃度增高，但絕緣體216、氧化膜230af和氧化膜230bf中的氫濃度都降低。在此，當以與絕緣體222的底面接觸的方式設置有絕緣體221時，可以防止水分或氫等雜質因該熱處理而從絕緣體221的下方進入。
尤其是，氧化膜230af及氧化膜230bf(後面的氧化物230a及氧化物230b)被用作電晶體200的通道形成區域。使用氫濃度降低了的氧化膜230af及氧化膜230bf形成的電晶體200具有優異可靠性，所以是較佳的。
接著，在氧化膜230bf上沉積導電膜242f(參照圖15A至圖15D)。作為導電膜242f使用對應於上述導電體242a、242b的導電體即可。在沉積氧化膜230bf後，不經蝕刻製程等而在氧化膜230bf上以與其接觸的方式沉積導電膜242f，由此可以由導電膜242f保護氧化膜230bf的頂面。由此，由於可以降低雜質擴散到構成電晶體的氧化物230，所以可以提高半導體裝置的電特性及可靠性。
導電膜242f例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。藉由利用ALD法可以在絕緣體225的側面以高覆蓋性沉積導電膜242f。例如，作為導電膜242f，可以利用ALD法沉積氮化鉭。如此，藉由以高覆蓋性沉積導電膜242f，可以在不增加佔有面積的狀態下增加氧化物230b與導電體242a及導電體242b的接觸面積。由此，可以提高電晶體200的通態電流及頻率特性。
接著，利用光微影法將氧化膜230af、氧化膜230bf及導電膜242f加工為島狀，由此形成氧化物230a、氧化物230b及導電體242A(參照圖16A至圖16D)。
由此，使形成電晶體200a的氧化物230a、氧化物230b及導電體242A與形成電晶體200b的氧化物230a、氧化物230b及導電體242A分離。此時，較佳為氧化物230a、氧化物230b及導電體242A以分別覆蓋形成電晶體200a的絕緣體225和形成電晶體200b的絕緣體225的方式形成。
上述加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合用於微細加工。關於乾蝕刻法的條件及乾蝕刻裝置可以參照之前的記載。另外，也可以對氧化膜230af、氧化膜230bf及導電膜242f在不同條件下進行加工。
在此，較佳為一次性地將氧化物230a、氧化物230b及導電體242A都加工為島狀。在此，氧化物230a、氧化物230b及導電體242A中的兩個以上的側端部彼此對齊或大致對齊。藉由採用這種結構，可以減少根據本發明的一個實施方式的半導體裝置的製程數。由此，可以提供高生產率的半導體裝置的製造方法。
另外，氧化物230a、氧化物230b及導電體242A的至少一部分以與導電體205重疊的方式形成。另外，在絕緣體222不與氧化物230a、氧化物230b及導電體242A重疊的區域中絕緣體222露出。
如圖16B所示，也可以採用氧化物230a、氧化物230b及導電體242A的側面垂直或大致垂直於絕緣體222的頂面的結構。藉由採用這種結構，在設置多個電晶體時可以實現小面積化、高密度化。
但是，不侷限於上述結構，氧化物230a、氧化物230b及導電體242A的側面也可以具有錐形形狀。氧化物230a、氧化物230b及導電體242A的側面的錐角例如也可以為60°以上且小於90°。如此，藉由側面具有錐形形狀，在後面製程中，絕緣體275等的覆蓋性得到提高，可以降低空洞等缺陷。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，隔著該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，可以使用KrF準分子雷射、ArF準分子雷射、EUV (Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。此外，也可以使用電子束或離子束代替上述光。此外，在使用電子束或離子束的情況下，有時可以不使用遮罩。
加工後不需要的光阻遮罩可以藉由進行利用氧電漿的灰化(以下，有時被稱為氧電漿處理)等乾蝕刻處理、進行濕蝕刻處理、乾蝕刻處理後進行濕蝕刻處理或者濕蝕刻處理後進行乾蝕刻處理來去除。
再者，也可以在光阻遮罩下使用由絕緣體或導電體構成的硬遮罩。當使用硬遮罩時，可以在導電膜242f上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。導電膜242f等的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在氧化膜230bf等的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定需要去除硬遮罩。
另外，也可以在被加工物和光阻遮罩之間沉積SOC(Spin On Carbon：旋塗碳)膜及SOG(Spin On Glass：旋塗玻璃)膜。藉由將SOC膜及SOG膜用作遮罩，可以提高被加工物與光阻遮罩的密接性而提高遮罩圖案的耐久性。例如，可以在被加工物上依次沉積SOC膜、SOG膜以及光阻遮罩來進行光微影。
此外，在圖16A至圖16D所示的製程中，也可以將導電膜242f分割為導電體242a及導電體242b，使用在分割導電體242a及導電體242b時使用的遮罩對氧化膜230af及氧化膜230bf進行各向異性蝕刻。藉由採用這種結構，如圖7A至圖7D及圖8所示，可以在不與導電體242a及導電體242b重疊的區域中對於絕緣體225將氧化物230a及氧化物230b形成為側壁狀。
接著，以覆蓋氧化物230a、氧化物230b及導電體242A的方式沉積絕緣體275，並且在絕緣體275上沉積絕緣體280(參照圖17A至圖17D)。作為絕緣體275及絕緣體280，可以使用上述絕緣體。
在此，絕緣體275較佳為與絕緣體222的頂面接觸。
作為絕緣體280，較佳為藉由形成將成為絕緣體280的絕緣膜而對該絕緣膜進行CMP處理，形成其頂面平坦的絕緣體。此外，也可以在絕緣體280上例如藉由濺射法沉積氮化矽，直到到達絕緣體280為止對該氮化矽進行CMP處理。
絕緣體275及絕緣體280各自例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。
絕緣體275較佳為使用抑制氧透過的功能的絕緣體。例如，作為絕緣體275較佳為利用PEALD法沉積氮化矽。此外，作為絕緣體275較佳為利用濺射法沉積氧化鋁且在其上利用PEALD法沉積氮化矽。在絕緣體275具有上述結構時，可以實現抑制水、氫等雜質及氧的擴散的功能得到提高。
如此，可以由具有抑制氧擴散的功能的絕緣體275覆蓋氧化物230a、氧化物230b及導電體242A。由此，可以降低在後面製程中氧從絕緣體280等直接擴散到氧化物230a、氧化物230b及導電體242A中。
另外，作為絕緣體280較佳為利用濺射法沉積氧化矽。藉由在含氧氛圍下使用濺射法沉積將成為絕緣體280的絕緣膜，可以形成包含過量氧的絕緣體280。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體280中的氫濃度。此外，在沉積該絕緣膜之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地沉積該絕緣膜。藉由進行這種處理，可以去除吸附於絕緣體275的表面等的水分及氫，而且減少氧化物230a及氧化物230b中的水分濃度及氫濃度。該熱處理可以採用上述熱處理的條件。
接著，利用光微影法加工導電體242A、絕緣體275及絕緣體280來形成到達氧化物230b及絕緣體222的開口(參照圖18A至圖18D)。在此，導電體242A被分割而形成導電體242a及導電體242b。上述開口形成在氧化物230b與導電體205重疊的區域。
在光微影法中可以適當地利用上述方法。為了將上述絕緣體280的開口加工成細小，較佳為採用利用EUV光等波長短的光或電子束的光微影法。
較佳為利用乾蝕刻法進行上述加工。在乾蝕刻法中可以進行各向異性蝕刻，因此乾蝕刻法在形成縱橫比高的開口的情況下很合適。注意，乾蝕刻法條件及乾蝕刻裝置可以參照以上的內容。
在導電體242A的加工後，也可以進行利用氧電漿的灰化處理。藉由進行這樣的氧電漿處理，可以去除在上述蝕刻處理中產生而擴散到氧化物230等的雜質。作為該雜質，可以舉出起因於上述蝕刻處理的被加工物中的成分的雜質以及起因於在蝕刻中使用的氣體等中的成分的雜質。例如，可以舉出氯、氟、鉭、矽、鉿等。尤其是，如在上述蝕刻處理中所示，當導電體242A的加工中使用氯氣體時，氧化物230被暴露於包含氯氣體的氛圍，因此較佳為去除附著於氧化物230的氯。藉由如此去除附著於氧化物230的雜質，可以提高電晶體的電特性及可靠性。
為了去除在上述蝕刻製程中附著於氧化物230b表面的雜質等，也可以進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌(也可以稱為濕蝕刻處理)、使用電漿的電漿處理、使用熱處理的洗滌等，也可以適當地組合上述洗滌。注意，藉由進行該洗滌處理有時上述槽部變深。
作為濕式洗滌，可以使用用碳酸水或純水稀釋氨水、草酸、磷酸或氫氟酸中的一個或多個而成的水溶液、純水或碳酸水等進行。或者，也可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。此外，也可以適當地組合上述洗滌。
注意，在本說明書等中，有時將用純水稀釋氫氟酸的水溶液稱為稀氫氟酸且將用純水稀釋氨水的水溶液稱為稀氨水。此外，該水溶液的濃度、溫度等根據要去除的雜質、被洗滌的半導體裝置的結構等適當地調整。稀氨水的氨濃度較佳為設定為0.01%以上且5%以下，更佳為設定為0.1%以上且0.5%以下。此外，稀氫氟酸的氟化氫濃度較佳為設定為0.01ppm以上且100ppm以下，更佳為設定為0.1ppm以上且10ppm以下。
此外，作為超聲波洗滌較佳為使用200kHz以上的頻率，更佳為900kHz以上的頻率。藉由使用該頻率，可以降低對氧化物230b等造成的損傷。
此外，可以多次進行上述洗滌處理，也可以按每個洗滌處理改變洗滌液。例如，作為第一洗滌處理也可以進行使用稀氫氟酸或稀氨水的處理，作為第二洗滌處理也可以進行使用純水或碳酸水的處理。
作為上述洗滌處理，在本實施方式中，使用稀氨水進行濕式洗滌。藉由進行該洗滌處理，可以去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。並且，可以提高氧化物230a、氧化物230b等的結晶性。
較佳為在上述蝕刻或上述洗滌後進行熱處理。熱處理的溫度較佳為100℃以上、250℃以上或350℃以上且650℃以下、600℃以下、550℃以下或400℃以下。熱處理在氮氣體、惰性氣體或包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。較佳為在含氧氛圍下進行該熱處理，例如較佳為以氮氣體與氧氣體的流量比為4：1且350℃的溫度進行1小時的處理。由此，對氧化物230a及氧化物230b供應氧，從而可以減少氧空位。此外，藉由進行上述熱處理，可以提高氧化物230b的結晶性。再者，氧化物230a及氧化物230b中殘留的氫與被供給的氧發生反應而可以將該氫以H 2O的形態去除(脫水化)。由此，可以抑制殘留在氧化物230a及氧化物230b中的氫與氧空位再結合而形成V OH。由此，可以提高設置有氧化物230的電晶體的電特性而提高可靠性。另外，可以抑制形成在同一基板上的多個電晶體的電特性不均勻。上述熱處理也可以在減壓狀態下進行。或者，也可以在氧氛圍下進行熱處理，然後以不暴露於大氣的方式在氮氛圍下連續地進行熱處理。
當在導電體242a及導電體242b與氧化物230b接觸的狀態下進行熱處理時，氧化物230b的與導電體242a重疊的區域及氧化物230b的與導電體242b重疊的區域的片電阻有時降低。另外，有時載子濃度增加。因此，可以使氧化物230b的與導電體242a重疊的區域及氧化物230b的與導電體242b重疊的區域自對準地低電阻化。
接著，以嵌入形成於絕緣體280等中的開口的方式沉積將成為絕緣體250的絕緣膜250A(參照圖19A至圖19D)。在此，絕緣膜250A與絕緣體280、絕緣體275、導電體242a、導電體242b、絕緣體222、、氧化物230a及氧化物230b接觸。
絕緣膜250A可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。例如，絕緣膜250A較佳為利用ALD法沉積。與上述絕緣體250同樣，絕緣膜250A較佳為形成得薄，需要將厚度不均勻性抑制為小。對此，ALD法是交替地導入前驅物及反應物(例如，氧化劑等)進行的沉積方法，由於厚度可以根據反復該循環的次數進行調整，所以可以精密地調整厚度。另外，絕緣膜250A需要以高覆蓋性沉積在上述開口的底面及側面。藉由利用ALD法可以在上述開口的底面及側面上沉積每一層的原子層，所以可以在該開口中以高覆蓋性形成絕緣膜250A。
另外，當利用ALD法沉積絕緣膜250A時，作為氧化劑可以使用臭氧(O 3)、氧(O 2)、水(H 2O)等。藉由使用不包含氫的臭氧(O 3)、氧(O 2)等作為氧化劑，可以減少擴散到氧化物230b的氫。
絕緣體250可以採用圖2等所示的疊層結構。例如，如圖2A所示，絕緣體250可以採用絕緣體250a至絕緣體250d的疊層結構。在該情況下，作為絕緣體250a可以利用熱ALD法沉積氧化鋁，作為絕緣體250b可以利用PEALD法沉積氧化矽，作為絕緣體250c可以利用熱ALD法沉積氧化鉿，作為絕緣體250d可以利用PEALD法沉積氮化矽。
另外，較佳為在沉積絕緣膜250A之後或者在沉積構成絕緣膜250A的任意絕緣體之後在含氧氛圍下進行微波處理。在此，微波處理例如是指使用包括用微波產生高密度電漿的電源的裝置的處理。另外，在本說明書等中，微波是指具有300MHz以上且300GHz以下的頻率的電磁波。
微波處理例如較佳為使用包括用微波產生高密度電漿的電源的微波處理裝置。在此，將微波處理裝置的頻率較佳為設定為300MHz以上且300GHz以下，更佳為2.4GHz以上且2.5GHz以下，例如可以為2.45GHz。藉由使用高密度電漿，可以生成高密度的氧自由基。另外，微波處理裝置的施加微波的電源的功率較佳為1000W以上且10000W以下，更佳為2000W以上且5000W以下。此外，微波處理裝置也可以包括對基板一側施加RF的電源。此外，藉由對基板一側施加RF，可以將由高密度電漿生成的氧離子高效地導入到氧化物230b中。
此外，上述微波處理較佳為在減壓下進行，壓力較佳為10Pa以上且1000Pa以下，更佳為300Pa以上且700Pa以下。此外，處理溫度較佳為750℃以下，更佳為500℃以下，例如可以為250℃左右。此外，也可以在進行氧電漿處理之後以不暴露於外部空氣的方式連續進行熱處理。熱處理的溫度例如較佳為100℃以上且750℃以下，更佳為300℃以上且500℃以下。
另外，例如，上述微波處理可以使用氧氣體及氬氣體進行。在此，氧流量比(O 2/(O 2+Ar))大於0%且為100%以下。較佳的是，氧流量比(O 2/(O 2+Ar))大於0%且為50%以下。更佳的是，氧流量比(O 2/(O 2+Ar))為10%以上且40%以下。進一步較佳的是，氧流量比(O 2/(O 2+Ar))為10%以上且30%以下。如此，藉由在含氧氛圍下進行微波處理，可以降低氧化物230b中的載子濃度。另外，藉由在微波處理中防止對處理室導入過多的氧，可以防止在氧化物230b中載子濃度過度地降低。
藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用於氧化物230b的導電體242a和導電體242b間的區域。藉由電漿、微波等的作用，可以使該區域的V OH分開為氧空位和氫，從該區域去除氫。在此，在採用圖2A等所示的結構時，作為絕緣體250a，較佳為使用具有俘獲氫或固定氫的功能的絕緣膜(例如，氧化鋁等)。藉由採用上述結構，可以使絕緣體250a俘獲或固定藉由微波處理產生的氫。如此，可以減少包含在通道形成區域中的V OH。由此，可以減少通道形成區域中的氧空位及V OH而降低載子濃度。此外，藉由對形成在通道形成區域中的氧空位供應在上述氧電漿中產生的氧自由基，可以進一步降低通道形成區域中的氧空位，由此可以降低載子濃度。
作為注入到通道形成區域中的氧，有氧原子、氧分子、氧離子及氧自由基(也稱為O自由基，包含不成對電子的原子、分子或者離子)等各種形態。注入到通道形成區域中的氧可以為上述形態中的任一個或多個，尤其較佳為氧自由基。另外，由於可以提高絕緣體250的膜品質，電晶體的可靠性得到提高。
另外，藉由進行微波處理可以去除氧化物230b中的碳等雜質。藉由去除氧化物230b中的雜質的碳，可以提高氧化物230b的結晶性。由此，可以使氧化物230b形成為CAAC-OS。尤其是，當利用ALD法沉積氧化物230b時，前驅物中含有的碳有時進入氧化物230b中，所以較佳為利用微波處理去除碳。
另一方面，氧化物230b中具有與導電體242a、242b中任一個重疊的區域。該區域可以被用作源極區域或汲極區域。在此，導電體242a、242b較佳為被用作在含氧氛圍下進行微波處理時保護免受微波、RF等高頻或氧電漿等的作用的遮蔽膜。由此，導電體242a、242b較佳為具有遮蔽300MHz以上且300GHz以下，例如2.4GHz以上且2.5GHz以下的電磁波的功能。
導電體242a、242b遮蔽微波或RF等高頻、氧電漿等的作用，所以不作用於氧化物230b的與導電體242a、242b中任一個重疊的區域。由此，藉由微波處理在源極區域及汲極區域中不發生V OH的下降及過多的氧的供應，所以可以防止載子濃度的降低。
如上所述，可以在氧化物半導體的通道形成區域中選擇性地去除氧空位及V OH而使通道形成區域成為i型或實質上i型。並且，可以抑制用作源極區域或汲極區域的區域被供應過多的氧而保持進行微波處理之前的導電性(低電阻區域的狀態)。由此，可以抑制電晶體的電特性變動而抑制在基板面內電晶體的電特性不均勻。
另外，在微波處理中，有時由於微波與氧化物230b中的分子的電磁相互作用而對氧化物230b直接傳遞熱能。有時因該熱能而氧化物230b被加熱。有時將該熱處理稱為微波退火。藉由在含氧氛圍下進行微波處理，有時可以得到與氧退火相等的效果。另外，可認為：在氧化物230b包含氫時，上述熱能傳遞到氧化物230b中的氫而被活性化的氫從氧化物230b釋放。
此外，藉由進行微波處理而對絕緣體250的膜質進行改質，可以抑制氫、水、雜質等的擴散。由此，可以抑制因將成為導電體260的導電膜的沉積等後製程或熱處理等後處理而氫、水、雜質等經過絕緣體250擴散到氧化物230b、氧化物230a等。如此，藉由提高絕緣體250的膜質，可以提高電晶體的可靠性。
另外，也可以在微波處理之後保持減壓狀態下進行熱處理。藉由進行這種處理，可以高效地去除該絕緣膜中、氧化物230b中及氧化物230a中的氫。此外，氫的一部分有時被導電體242a、242b吸雜。此外，也可以反復在進行微波處理之後保持減壓狀態進行熱處理的步驟。藉由反復進行熱處理，可以進一步高效地去除該絕緣膜中、氧化物230b中及氧化物230a中的氫。注意，熱處理溫度較佳為300℃以上且500℃以下。上述微波處理，即微波退火也可以兼作該熱處理。在藉由微波退火氧化物230b等充分地被加熱時，也可以不進行該熱處理。
當絕緣體250採用絕緣體250a至絕緣體250d的疊層結構時，較佳為在沉積絕緣體250b後進行微波處理。再者，也可以在沉積絕緣體250c之後再次進行微波處理。如此，也可以多次(至少兩次以上)進行在含氧氛圍下的微波處理。
接著，依次沉積將成為導電體260a的導電膜260A及將成為導電體260b的導電膜260B(參照圖20A至圖20D)。導電膜260A及導電膜260B例如可以利用濺射法、CVD法、MBE法、PLD法、電鍍法或ALD法沉積。在本實施方式中，利用ALD法作為導電膜260A沉積氮化鈦，利用CVD法作為導電膜260B沉積鎢。
接著，利用CMP處理直到絕緣體280露出為止對絕緣膜250A、導電膜260A及導電膜260B進行拋光。也就是說，去除絕緣膜250A、導電膜260A及導電膜260B的從上述開口露出的一部分。由此，在與導電體205重疊的開口中形成絕緣體250及導電體260(導電體260a及導電體260b)(參照圖21A至圖21D)。
由此，絕緣體250以在上述開口中與絕緣體280、絕緣體275、導電體242a、導電體242b、氧化物230b、氧化物230a及絕緣體222接觸的方式設置。另外，導電體260以隔著絕緣體250嵌入上述開口中的方式配置。由此形成電晶體200。
接著，在絕緣體250、導電體260及絕緣體280上形成絕緣體282。絕緣體282例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。絕緣體282較佳為利用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體282中的氫濃度。
另外，藉由利用濺射法在含氧氛圍下沉積絕緣體282，可以在進行沉積的同時對絕緣體280添加氧。由此，可以使絕緣體280包含過量氧。此時，較佳為在加熱基板的同時沉積絕緣體282。藉由像這樣沉積絕緣體282，可以將氧從絕緣體280經過絕緣體250擴散至氧化物230b中，由此可以對氧化物230b供應適當量的氧。另外，藉由在絕緣體250中設置絕緣體250a，可以防止過量的氧供應至絕緣體250中而導致導電體242a、242b的絕緣體250附近被過度氧化。
在本實施方式中，作為絕緣體282在包含氧氣體的氛圍下使用鋁靶材利用濺射法沉積氧化鋁。可以根據在濺射法中對基板施加的RF功率的大小控制注入到絕緣體282的下層中的氧量。例如，RF功率越小注入到絕緣體282的下層中的氧量就越少，即使絕緣體282的厚度較小該氧量也容易飽和。另外，RF功率越大注入到絕緣體282的下層中的氧量就越多。藉由降低RF功率，可以抑制注入到絕緣體280中的氧量。或者，也可以沉積具有兩層的疊層結構的絕緣體282。此時，例如，對基板不施加RF功率來沉積絕緣體282的下層，對基板施加RF功率來沉積絕緣體282的上層。
另外，RF的頻率較佳為10MHz以上。典型的是13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
此外，在沉積絕緣體282之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地沉積絕緣體282。藉由進行這種處理，可以去除吸附於絕緣體280的表面的水分及氫，而且減少絕緣體280中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將熱處理的溫度設定為250℃。
接著，在絕緣體282上形成絕緣體283。絕緣體283例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積。絕緣體283較佳為利用濺射法沉積。藉由利用不需要將包含氫的分子用於沉積氣體的濺射法，可以降低絕緣體283中的氫濃度。在本實施方式中，作為絕緣體283利用濺射法沉積氮化矽。
在此，較佳為在不暴露於大氣環境的情況下連續地沉積絕緣體282及絕緣體283。藉由不暴露於大氣而進行沉積，由於可以防止來自大氣環境的雜質或水分附著於絕緣體282及絕緣體283上，所以可以保持絕緣體282與絕緣體283的介面或介面附近的清潔。
另外，也可以在沉積絕緣體283之後進行熱處理。該熱處理的溫度較佳為100℃以上且400℃以下。藉由進行熱處理，絕緣體280、絕緣體250及氧化物230中的氫被絕緣體282吸取。換言之，絕緣體280、絕緣體250及氧化物230中的氫擴散到絕緣體282。因此，雖然絕緣體282的氫濃度變高，但是絕緣體280、絕緣體250及氧化物230的氫濃度都變低。此外，當以與絕緣體282的頂面接觸的方式設置有絕緣體283時，可以防止在該熱處理中水分或氫等雜質從絕緣體283的上方進入。另外，藉由進行熱處理，氧化物230中的氫被絕緣體222吸取。換言之，氧化物230中的氫擴散到絕緣體222。因此，雖然絕緣體222的氫濃度變高，但是氧化物230的氫濃度變低。藉由以與絕緣體222的底面接觸的方式設置絕緣體221，可以防止在該熱處理中水分或氫等雜質從絕緣體221的下方進入。
接著，在絕緣體275、絕緣體280、絕緣體282及絕緣體283中形成到達導電體242a的開口以及到達導電體242b的開口(參照圖1A至圖1D)。該開口的形成可以利用光微影法進行。另外，雖然圖1A中該開口在俯視時的形狀為圓形，但是不侷限於此。例如，在俯視時，該開口也可以具有橢圓等大致圓形形狀、四角形等多角形形狀、使四角形等多角形的角部帶弧形的形狀。
接著，沉積將成為絕緣體241的絕緣膜，並對該絕緣膜進行各向異性蝕刻來在到達導電體242a的開口中形成絕緣體241a並在到達導電體242b的開口中形成絕緣體241b(參照圖1A至圖1D)。可以利用濺射法、CVD法、MBE法、PLD法或ALD法沉積將成為絕緣體241的絕緣膜。作為將成為絕緣體241的絕緣膜，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳的是，利用ALD法沉積氧化鋁，在其上利用PEALD法沉積氮化矽。氮化矽對氫具有高阻擋性，所以是較佳的。
此外，作為對將成為絕緣體241的絕緣膜進行的各向異性蝕刻，例如可以採用乾蝕刻法等。藉由在開口的側壁部設置絕緣體241，可以抑制來自外部的氧的透過，並防止接下來要形成的導電體240a及導電體240b的氧化。此外，可以防止絕緣體280等中的水、氫等雜質擴散到導電體240a及導電體240b。
接著，沉積將成為導電體240a及導電體240b的導電膜。將成為導電體240a及導電體240b的導電膜較佳為採用包括具有抑制水、氫等雜質的透過的功能的導電體的疊層結構。例如，可以是氮化鉭、氮化鈦等和鎢、鉬、銅等的疊層。將成為導電體240a及導電體240b的導電膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積。
接著，藉由進行CMP處理，去除將成為導電體240a及導電體240b的導電膜的一部分，使絕緣體283的頂面露出。其結果是，只在開口殘留該導電膜，由此可以形成其頂面平坦的導電體240a及導電體240b(參照圖1A至圖1D)。注意，有時藉由該CMP處理絕緣體283的頂面的一部分被去除。
如上所述，藉由設置與導電體242a接觸的導電體240a，可以使用作電晶體200的源極和汲極中的一個的導電體240a與佈線電連接。另外，藉由設置與導電體242b接觸的導電體240b，可以使用作電晶體200的源極和汲極中的另一個的導電體240b與佈線電連接。
另外，可以在導電體240a及導電體240b上形成用作佈線的導電膜或用作插頭的導電膜。
藉由上述製程，可以製造圖1所示的半導體裝置。
本實施方式可以與其他實施方式適當地組合。此外，在本說明書中，在一個實施方式中示出多個結構例子的情況下，可以適當地組合該結構例子。
實施方式2 在本實施方式中，說明上述實施方式所示的OS電晶體與在通道形成區域中包含矽的電晶體(也稱為Si電晶體)的對比。
[OS電晶體] 較佳為將載子濃度低的氧化物半導體用於OS電晶體。例如，氧化物半導體的通道形成區域的載子濃度為1×10 18cm -3以下，較佳為低於1×10 17cm -3，更佳為低於1×10 16cm -3，進一步較佳為低於1×10 13cm -3，還進一步較佳為低於1×10 10cm -3，且為1×10 -9cm -3以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。
因為高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，所以有時具有較低的陷阱態密度。此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質可以舉出氫、氮等。注意，氧化物半導體中的雜質例如是指構成氧化物半導體的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。
在OS電晶體中，當氧化物半導體的通道形成區域中存在雜質及氧空位時，電特性容易變動而可能使可靠性下降。此外，在OS電晶體中，氫進入氧化物半導體中的氧空位而形成缺陷(下面有時稱為V OH)，可能會產生成為載子的電子。另外，當在通道形成區域中形成V OH時，有時通道形成區域中的施體濃度增加。隨著通道形成區域中的施體濃度增加，有時臨界電壓不均勻。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體會具有常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V OH。
另外，氧化物半導體的能帶間隙較佳為比矽的能帶間隙(典型的是1.1eV)大，較佳為2eV以上，更佳為2.5eV以上，進一步較佳為3.0eV以上。藉由使用具有比矽大的能帶間隙的氧化物半導體，可以減少電晶體的關態電流(也稱為Ioff)。
例如，在Si電晶體中，隨著電晶體的微型化發展，出現短通道效應(Short Channel Effect：也稱為SCE)。因此，Si電晶體的微型化很困難。作為出現短通道效應的原因之一可以舉出矽的能帶間隙較小。另一方面，在OS電晶體中，使用作為能帶間隙大的半導體材料的氧化物半導體，因此可以抑制短通道效應。換言之，OS電晶體是沒有短通道效應或短通道效應極少的電晶體。
短通道效應是指隨著電晶體的微型化(通道長度的縮小)出現的電特性的劣化。作為短通道效應的具體例子，有臨界電壓的降低、次臨界擺幅值(有時記載為S值)的增大、洩漏電流的增大等。在此，S值是指：以固定的汲極電壓使汲極電流的值變化一個位數的次臨界值區域中的閘極電壓的變化量。
作為對短通道效應的耐性的指標，廣泛地使用特徵長度(Characteristic Length)。特徵長度是指通道形成區域的勢的彎曲性指標。特徵長度越小，勢越急劇上升，因此可以說抗短通道效應能力高。
OS電晶體為積累型電晶體，Si電晶體為反型電晶體。因此，與Si電晶體相比，OS電晶體中的源極區域-通道形成區域間的特徵長度及汲極區域-通道形成區域間的特徵長度小。因此，OS電晶體的抗短通道效應能力比Si電晶體高。就是說，當想要製造通道長度小的電晶體時，OS電晶體比Si電晶體更合適。
即使在將氧化物半導體的載子濃度降低到通道形成區域被i型化或實質上被i型化的情況下，在短通道電晶體中由於Conduction-Band-Lowering(CBL，導帶降低)效應而通道形成區域的導帶底也變低，因此源極區域或汲極區域與通道形成區域之間的導帶底的能量差有可能減小到0.1eV以上且0.2eV以下。由此，可以將OS電晶體看作具有n +/n -/n +的積累型無結電晶體結構或n +/n -/n +的積累型non-junction電晶體結構，其中通道形成區域為n -型區域，源極區域及汲極區為n +型區域。
當作為OS電晶體採用上述結構時，即便使半導體裝置微型化或高積體化也可以實現良好的電特性。例如，即使OS電晶體的閘極長度為20nm以下、15nm以下、10nm以下、7nm以下或6nm以下且1nm以上、3nm以上或5nm以上，也可以得到良好的電特性。另一方面，在Si電晶體中，因為出現短通道效應所以有時難以具有20nm以下或15nm以下的閘極長度。因此，與Si電晶體相比，OS電晶體更適合用作通道長度小的電晶體。閘極長度是電晶體工作時載子移動通道形成區域內部的方向上的閘極電極的長度，是電晶體的俯視圖中的閘極電極的底面的寬度。
此外，藉由使OS電晶體微型化可以提高電晶體的頻率特性。明確而言，可以提高電晶體的截止頻率。當OS電晶體的閘極長度在於上述範圍內時，例如在室溫環境下，電晶體的截止頻率可以為50GHz以上，較佳為100GHz以上，更佳為150GHz以上。
如以上的說明那樣，OS電晶體具有比Si電晶體優異的效果，諸如關態電流小以及可以製造通道長度小的電晶體。
本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。
實施方式3 在本實施方式中，參照圖22至圖28說明使用本發明的一個實施方式的電晶體的記憶體裝置。
在本實施方式中，說明將使用包括上述實施方式中說明的電晶體的記憶單元的記憶體裝置的結構例子。在本實施方式中說明記憶體裝置的結構例子，其中設置有包括層疊的記憶單元的層以及包括具有放大保持在記憶單元中的資料電位並將其輸出的功能的功能電路的層。
[記憶體裝置的結構例子] 圖22是示出本發明的一個實施方式的記憶體裝置的方塊圖。
圖22所示的記憶體裝置300包括驅動電路21及記憶體陣列20。記憶體陣列20包括多個記憶單元10及具有多個功能電路51的功能層50。
圖22示出記憶體陣列20包括配置為m行n列(m及n為2以上的整數)的矩陣狀的多個記憶單元10的例子。此外，圖22示出按每個用作位元線的佈線BL設置功能電路51的例子，也示出功能層50包括對應n個佈線BL設置的n個功能電路51的例子。
在圖22中，將第1行第1列記憶單元10表示為記憶單元10[1,1]，將第m行第n列記憶單元10表示為記憶單元10[m,n]。另外，在本實施方式等中，有時記作“i行”來表示任意行。另外，有時記作“j列”來表示任意列。因此，i為1以上且m以下的整數，j為1以上且n以下的整數。另外，在本實施方式等中，將第i行第j列記憶單元10表示為記憶單元10[i,j]。注意，在本實施方式等中，當表示為“i+α”(α為正整數或負整數)時，“i+α”不小於1且不大於m。同樣，當表示為“j+α”時，“j+α”不小於1且不大於n。
另外，記憶體陣列20包括延伸在行方向上的m個佈線WL、延伸在行方向上的m個佈線PL以及延伸在列方向上的n個佈線BL。在本實施方式等中，將第一個(第1行)設置的佈線WL表示為佈線WL[1]，將第m個(第m行)設置的佈線WL表示為佈線WL[m]。同樣地，將第一個(第1行)設置的佈線PL表示為佈線PL[1]，將第m個(第m行)設置的佈線PL表示為佈線PL[m]。同樣地，將第一個(第1列)設置的佈線BL表示為佈線BL[1]，將第n個(第n列)設置的佈線BL表示為佈線BL[n]。
設置在第i行的多個記憶單元10與第i行佈線WL(佈線WL[i])和第i行佈線PL(佈線PL[i])電連接。設置在第j列的多個記憶單元10與第j列佈線BL(佈線BL[j])電連接。
記憶體陣列20可以使用DOSRAM(註冊商標) (Dynamic Oxide Semiconductor Random Access Memory)。DOSRAM是包括1T(電晶體)1C(電容器)型記憶單元的RAM，且是存取電晶體為OS電晶體的記憶體。OS電晶體在關閉狀態下流過源極和汲極之間的電流，即洩漏電流極小。在DOSRAM中，藉由關閉存取電晶體(使其處於非導通狀態)，可以長時間保持根據保持在電容器中的資料的電荷。因此，與使用在通道形成區域中包含矽的電晶體(Si電晶體)構成的DRAM相比，DOSRAM的更新工作的頻率可以更低。其結果是，可以實現低功耗化。另外，由於OS電晶體的頻率特性高，所以可以進行高速的記憶體裝置的讀出及寫入。由此，可以提供一種工作速度高的記憶體裝置。
例如在圖22所示的記憶體陣列20中可以層疊設置多個記憶體陣列20[1]至20[m]。藉由將記憶體陣列20所包括的記憶體陣列20[1]至20[m]配置在垂直於設置有驅動電路21的基板表面的方向上，可以提高記憶單元10的記憶密度。
佈線BL被用作進行資料的寫入及讀出的位元線。佈線WL被用作控制用作開關的存取電晶體的開啟或關閉(導通狀態或非導通狀態)的字線。佈線PL被用作連接到電容器的恆電位線。此外，作為用作向存取電晶體的OS電晶體的背閘極傳輸背閘極電位的佈線，可以另行設置佈線CL(未圖示)。此外，也可以採用佈線PL兼作傳輸背閘極電位的結構。
記憶體陣列20[1]至20[m]分別包括的記憶單元10藉由佈線BL與功能電路51連接。佈線BL可以配置在垂直於設置有驅動電路21的基板表面的方向上。藉由將從記憶體陣列20[1]至20[m]所包括的記憶單元10延伸設置的佈線BL設置在垂直於基板表面的方向上，可以縮短記憶體陣列20與功能電路51之間的佈線的長度。因此，由於可以縮短連接於位元線的兩個電路之間的信號傳輸距離且可以大幅度降低位元線的電阻及寄生電容，所以可以降低功耗及信號延遲。此外，即使降低記憶單元10所包括的電容器的電容，記憶體裝置也可以工作。
功能電路51具有放大保持在記憶單元10中的資料電位並將其藉由後述的佈線GBL(未圖示)輸出到驅動電路21所包括的感測放大器46的功能。藉由採用該結構，可以在讀出資料時將佈線BL的微小的電位差放大。佈線GBL與佈線BL同樣地可以配置在垂直於設置有驅動電路21的基板表面的方向上。藉由將從記憶體陣列20[1]至20[m]所包括的記憶單元10延伸設置的佈線BL及佈線GBL設置在垂直於基板表面的方向上，可以縮短功能電路51與感測放大器46之間的佈線的長度。因此，由於可以縮短連接於佈線GBL的兩個電路之間的信號傳輸距離且大幅度降低佈線GBL的電阻及寄生電容，所以可以降低功耗及信號延遲。
此外，佈線BL以與記憶單元10所包括的電晶體的半導體層接觸的方式設置。或者佈線BL以與記憶單元10所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者佈線BL以與接觸於記憶單元10所包括的電晶體的半導體層的用作源極或汲極的區域的導電體接觸的方式設置。也就是說，佈線BL可以說是使記憶體陣列20的各層中的記憶單元10所包括的電晶體的源極和汲極中的一個與功能電路51在垂直方向上電連接的佈線。
記憶體陣列20可以重疊設置在驅動電路21上。藉由重疊設置驅動電路21和記憶體陣列20，可以縮短驅動電路21和記憶體陣列20之間的信號傳輸距離。因此，驅動電路21和記憶體陣列20之間的電阻及寄生電容得到降低，可以實現功耗及信號延遲的降低。另外，可以實現記憶體裝置300的小型化。
藉由與DOSRAM的記憶單元10所包括的電晶體同樣地使用OS電晶體，可以與記憶體陣列20[1]至20[m]同樣地將功能電路51自由地配置在使用Si電晶體的電路上等，由此可以容易地進行集成化。藉由採用由功能電路51放大信號的結構可以使後級的電路的感測放大器46等的電路小型化，從而可以實現記憶體裝置300的小型化。
驅動電路21包括PSW22(功率開關)、PSW23及週邊電路31。週邊電路31包括週邊電路41、控制電路32及電壓生成電路33。
在記憶體裝置300中，根據需要可以適當地取捨各電路、各信號及各電壓。或者，也可以追加其它電路或其它信號。信號BW、信號CE、信號GW、信號CLK、信號WAKE、信號ADDR、信號WDA、信號PON1、信號PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
此外，信號BW、信號CE及信號GW為控制信號。信號CE為晶片賦能信號，信號GW為全局寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料，信號RDA為讀出資料。信號PON1、信號PON2為電源閘控控制用信號。此外，信號PON1、信號PON2也可以在控制電路32中生成。
控制電路32為具有控制記憶體裝置300的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定記憶體裝置300的工作模式(例如，寫入工作、讀出工作)。或者，控制電路32生成週邊電路41的控制信號，以執行上述工作模式。
電壓生成電路33具有生成負電壓的功能。信號WAKE具有控制對電壓生成電路33輸入信號CLK的功能。例如，當信號WAKE被施加H位準的信號時，信號CLK被輸入到電壓生成電路33，電壓生成電路33生成負電壓。
週邊電路41是用來對記憶單元10進行資料的寫入及讀出的電路。此外，週邊電路41是輸出用來控制功能電路51的各種信號的電路。週邊電路41包括行解碼器42、列解碼器44、行驅動器43、列驅動器45、輸入電路47、輸出電路48、感測放大器46。
行解碼器42及列解碼器44具有對信號ADDR進行解碼的功能。行解碼器42是用來指定要訪問行的電路，列解碼器44是用來指定要訪問列的電路。行驅動器43具有選擇由行解碼器42指定的佈線WL的功能。列驅動器45具有如下功能：將資料寫入到記憶單元10的功能；從記憶單元10讀出資料的功能；保持所讀出的資料的功能等。
輸入電路47具有保持信號WDA的功能。輸入電路47中保持的資料輸出到列驅動器45。輸入電路47的輸出資料是寫入到記憶單元10的資料(Din)。由列驅動器45從記憶單元10讀出的資料(Dout)被輸出至輸出電路48。輸出電路48具有保持Dout的功能。此外，輸出電路48具有將Dout輸出到記憶體裝置300的外部的功能。從輸出電路48輸出的資料為信號RDA。
PSW22具有控制向週邊電路31供給VDD的功能。PSW23具有控制向行驅動器43供給VHM的功能。在此，記憶體裝置300的高電源電壓為VDD，低電源電壓為GND(接地電位)。此外，VHM是用來使字線成為高位準的高電源電壓，其高於VDD。利用信號PON1控制PSW22的開啟/關閉，利用信號PON2控制PSW23的開啟/關閉。在圖22中，週邊電路31中被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
記憶體陣列20包括記憶體陣列20[1]至20[m] (m為2以上的整數)及功能層50，可以在驅動電路21上重疊設置多個層的記憶體陣列20。藉由重疊設置多個層的記憶體陣列20，可以提高記憶單元10的記憶密度。圖23A是在驅動電路21上重疊設置有功能層50及5層(m=5)的記憶體陣列20[1]至20[5]的記憶體裝置300的立體圖。
在圖23A中，將設置在第一層中的記憶體陣列20記作記憶體陣列20[1]，將設置在第二層中的記憶體陣列20記作記憶體陣列20[2]，將設置在第五層中的記憶體陣列20記作記憶體陣列20[5]。另外，圖23A示出延伸設置在X方向上的佈線WL、佈線PL及佈線CL以及延伸設置在Z方向(垂直於設置有驅動電路的基板表面的方向)上的佈線BL。注意，為了使圖式更易懂，省略記憶體陣列20的每一個所包括的佈線WL及佈線PL的一部分的記載。
圖23B示出說明圖23A所示的連接於佈線BL的功能電路51及連接於佈線BL的記憶體陣列20[1]至20[5]所包括的記憶單元10的結構例子的示意圖。此外，圖23B示出設置在功能電路51與驅動電路21之間的佈線GBL。另外，將一個佈線BL與多個記憶單元(記憶單元10)電連接的結構也稱為“記憶體串”。注意，在圖式中，為了提高易見度，有時用粗線示出佈線GBL。
圖23B示出連接於佈線BL的記憶單元10的電路結構的一個例子。記憶單元10包括電晶體11及電容器12。關於電晶體11、電容器12及各佈線(佈線BL及佈線WL等)，例如有時將佈線BL[1]及佈線WL[1]稱為佈線BL及佈線WL等。在此，電晶體11對應於實施方式1所示的電晶體200。
在記憶單元10中，電晶體11的源極和汲極中的一個與佈線BL連接。電晶體11的源極和汲極中的另一個與電容器12的一個電極連接。電容器12的另一個電極與佈線PL連接。電晶體11的閘極與佈線WL連接。電晶體11的背閘極與佈線CL連接。
佈線PL是供應用來儲存電容器12的電位的恆電位的佈線。佈線CL是供應用來控制電晶體11的臨界電壓的恆電位的佈線。佈線PL及佈線CL也可以為相同的電位。此時，藉由連接兩個佈線，可以減少連接於記憶單元10的佈線數。
圖23B所示的佈線GBL以使驅動電路21與功能層50之間電連接的方式設置。圖24A示出以功能電路51以及記憶體陣列20[1]至20[m]為重複單位70的記憶體裝置300的示意圖。雖然圖24A中示出一個佈線GBL，但也可以根據功能層50中的功能電路51的數量適當地設置佈線GBL。
此外，佈線GBL以與功能電路51所包括的電晶體的半導體層接觸的方式設置。或者，佈線GBL以與功能電路51所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者，佈線GBL以與接觸於功能電路51所包括的電晶體的半導體層的用作源極或汲極的區域的導電體接觸的方式設置。也就是說，佈線GBL可以說是使功能層50的功能電路51所包括的電晶體的源極和汲極中的一個與驅動電路21在垂直方向上電連接的佈線。
此外，也可以具有層疊包括功能電路51及記憶體陣列20[1]至20[m]的重複單位70的結構。本發明的一個實施方式的記憶體裝置300A如圖24B所示可以包括重複單位70[1]至70[p](p為2以上的整數)。佈線GBL與重複單位70所包括的功能層50連接。根據功能電路51的個數適當地設置佈線GBL即可。
在本發明的一個實施方式中，在層疊設置OS電晶體的同時將用作位元線的佈線配置在垂直於設置有驅動電路21的基板表面的方向上。藉由在基板表面的垂直方向上設置從記憶體陣列20延伸設置的用作位元線的佈線，可以縮短記憶體陣列20與驅動電路21之間的佈線的長度。因此，可以大幅度降低位元線的寄生電容。
另外，本發明的一個實施方式在設置有記憶體陣列20的層中包括功能層50，該功能層50包括具有放大保持在記憶單元10中的資料電位並將其輸出的功能的功能電路51。藉由採用該結構，可以將讀出資料時用作位元線的佈線BL的微小的電位差放大而驅動驅動電路21所包括的感測放大器46。由於可以使感測放大器等的電路小型化，所以可以實現記憶體裝置300的小型化。此外，即使降低記憶單元10所包括的電容器12的電容，記憶體裝置300也可以工作。
注意，以上說明包括記憶體陣列20[1]至20[m]的記憶體裝置，但是也可以將根據本發明的半導體裝置用於僅包括記憶體陣列20[1]的單層記憶體裝置。
[記憶體陣列20及功能電路51的結構例子] 參照圖25說明圖22至圖24所說明的功能電路51的結構例子以及記憶體陣列20及驅動電路21所包括的感測放大器46的結構例子。圖25示出驅動電路21，該驅動電路21連接於佈線GBL(佈線GBL_A、佈線GBL_B)，該佈線GBL連接於功能電路51(功能電路51_A、功能電路51_B)，且該功能電路51連接於與不同的佈線BL(佈線BL_A、佈線BL_B)連接的記憶單元10(記憶單元10_A、記憶單元10_B)。作為圖25所示的驅動電路21，除了感測放大器46以外還示出預充電電路71_A、預充電電路71_B、開關電路72_A、開關電路72_B及寫入讀出電路73。
作為功能電路51_A、51_B示出電晶體52_a、52_b、53_a、53_b、54_a、54_b、55_a、55_b。圖25所示的電晶體52_a、52_b、53_a、53_b、54_a、54_b、55_a、55_b與記憶單元10所包括的電晶體11同樣地是OS電晶體。包括功能電路51的功能層50可以與記憶體陣列20[1]至20[m]同樣地層疊設置在驅動電路21上。
佈線BL_A與電晶體52_a的閘極連接，且佈線BL_B與電晶體52_b的閘極連接。佈線GBL_A與電晶體53_a、54_a的源極和汲極中的一個連接。佈線GBL_B與電晶體53_b、54_b的源極和汲極中的一個連接。與佈線BL_A及BL_B同樣地，佈線GBL_A及GBL_B設置在垂直方向上並與驅動電路21所包括的電晶體連接。如圖25所示，電晶體53_a、53_b、54_a、54_b、55_a、55_b的閘極被供應選擇信號MUX、控制信號WE或控制信號RE。
構成圖25所示的感測放大器46、預充電電路71_A及預充電電路71_B的電晶體81_1至81_6及82_1至82_4由Si電晶體構成。構成開關電路72_A及開關電路72_B的開關83_A至83_D也可以由Si電晶體構成。電晶體53_a、53_b、54_a、54_b的源極和汲極中的一個與構成預充電電路71_A、預充電電路71_B、感測放大器46、開關電路72_A的電晶體或開關連接。
預充電電路71_A包括n通道型的電晶體81_1至81_3。預充電電路71_A是根據供應給預充電線PCL1的預充電信號將佈線BL_A及佈線BL_B預充電至相當於高電源電位(VDD)與低電源電位(VSS)之間的電位VDD/2的中間電位VPC的電路。
預充電電路71_B包括n通道型的電晶體81_4至81_6。預充電電路71_B是根據供應給預充電線PCL2的預充電信號將佈線GBL_A及佈線GBL_B預充電至相當於VDD與VSS之間的電位VDD/2的中間電位VPC的電路。
感測放大器46包括連接於佈線VHH或佈線VLL的p通道型的電晶體82_1、82_2及n通道型的電晶體82_3、82_4。佈線VHH或佈線VLL是具有供應VDD或VSS的功能的佈線。電晶體82_1至82_4是構成反相器環路的電晶體。藉由選擇記憶單元10_A、10_B而被預充電的佈線BL_A及佈線BL_B的電位變化，根據該變化將佈線GBL_A及佈線GBL_B的電位設定為VDD或VSS。佈線GBL_A及佈線GBL_B的電位可以經過開關83_C及開關83_D以及寫入讀出電路73輸出到外部。佈線BL_A及佈線BL_B以及佈線GBL_A及佈線GBL_B相當於位元線對。寫入讀出電路73的資料信號的寫入根據信號EN_data被控制。
開關電路72_A是控制感測放大器46與佈線GBL_A及佈線GBL_B之間的導通狀態的電路。開關電路72_A藉由控制切換信號CSEL1可以切換開啟或關閉。在開關83_A及83_B為n通道電晶體的情況下，在切換信號CSEL1為高位準時開啟，而在切換信號CSEL1為低位準時關閉。開關電路72_B是控制寫入讀出電路73與連接於感測放大器46的位元線對之間的導通狀態的電路。開關電路72_B藉由控制切換信號CSEL2可以切換開啟或關閉。開關83_C及83_D可以與開關83_A及83_B同樣地工作。
如圖25所示，記憶體裝置300可以具有藉由設置在最短距離的垂直方向上的佈線BL及佈線GBL使記憶單元10、功能電路51與感測放大器46連接的結構。包括構成功能電路51的電晶體的功能層50增加，但由於降低佈線BL的負載，可以縮短寫入時間且可以易於讀出資料。
另外，如圖25所示，功能電路51_A、51_B所包括的各電晶體根據控制信號WE、RE及選擇信號MUX控制。各電晶體可以根據控制信號及選擇信號將佈線BL的電位經過佈線GBL輸出到驅動電路21。功能電路51_A、51_B可以被用作由OS電晶體構成的感測放大器。藉由採用該結構，可以在讀出時將佈線BL的微小的電位差放大，可以驅動使用Si電晶體的感測放大器46。
＜記憶單元的結構例子＞ 使用圖26A說明用於上述記憶體裝置的記憶單元10的結構例子。
注意，在圖26A中，X方向平行於電晶體的通道寬度方向，Y方向垂直於X方向，Z方向垂直於X方向及Y方向。
如圖26A所示，記憶單元10包括電晶體11及電容器12。電晶體11上設置有絕緣體285且絕緣體285上設置有絕緣體284。絕緣體285及絕緣體284可以使用可用作絕緣體216的絕緣體。另外，電晶體11具有與上述實施方式所示的電晶體200同樣的結構，對相同組件附上相同符號。關於電晶體200的詳細內容，可以參照上述實施方式。另外，以與電晶體11的源極和汲極中的一個(導電體242b)接觸的方式設置導電體240b。導電體240b在Z方向上延伸並被用作佈線BL。
電容器12包括導電體242a上的導電體153、導電體153上的絕緣體154以及絕緣體154上的導電體160 (導電體160a及導電體160b)。
導電體153、絕緣體154及導電體160的每一個的至少一部分配置在設置於絕緣體275、絕緣體280、絕緣體282、絕緣體283及絕緣體285中的開口的內部。導電體153、絕緣體154及導電體160的每一個的端部至少位於絕緣體282上，較佳為位於絕緣體285上。絕緣體154以覆蓋導電體153的端部的方式設置。由此，可以使導電體153與導電體160電絕緣。
設置於絕緣體275、絕緣體280、絕緣體282、絕緣體283及絕緣體285中的開口的深度越深(也就是說，使絕緣體275、絕緣體280、絕緣體282、絕緣體283和絕緣體285中的一個或多個的厚度變大)電容器12的靜電電容可以越大。藉由增大電容器12的單位面積的靜電電容，可以實現記憶體裝置的微型化或高積體化。
導電體153具有用作電容器12的一個電極(下部電極)的區域。絕緣體154具有用作電容器12的介電質的區域。導電體160具有用作電容器12的另一個電極(上部電極)的區域。此外，可以將導電體260的頂部延伸並用作圖23A及圖23B所示的佈線PL。電容器12構成MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)電容器。
以與氧化物230重疊的方式在氧化物230上設置的導電體242a被用作與電容器12的導電體153電連接的電極。
電容器12所包括的導電體153及導電體160分別可以使用可用於導電體205或導電體260的各種導電體形成。導電體153及導電體160較佳為都利用ALD法或CVD法等覆蓋性高的沉積方法沉積。例如，作為導電體153可以使用利用ALD法或CVD法沉積的氮化鈦或氮化鉭。
導電體153的底面與導電體242a的頂面接觸。這裡，藉由作為導電體242a使用導電性良好的導電材料，可以降低導電體153與導電體242a的接觸電阻。
另外，作為導電體160a可以使用利用ALD法或CVD法沉積的氮化鈦，作為導電體160b可以使用利用CVD法沉積的鎢。在此，對絕緣體154的鎢的密接性充分高時，作為導電體160也可以使用利用CVD法沉積的鎢的單層結構。
電容器12中的絕緣體154較佳為使用高介電常數(high-k)材料(相對介電常數較高的材料)。絕緣體154較佳為利用ALD法或CVD法等覆蓋性高的沉積方法沉積。
作為高介電常數(high-k)材料的絕緣體，例如可以舉出包含選自鋁、鉿、鋯及鎵等中的一種以上的金屬元素的氧化物、氧氮化物、氮氧化物及氮化物。此外，上述氧化物、氧氮化物、氮氧化物或氮化物也可以包含矽。此外，也可以將由上述材料構成的絕緣體疊層地使用。
例如，作為高介電常數(high-k)材料的絕緣體例如可以舉出氧化鋁、氧化鉿、氧化鋯、包含鋁及鉿的氧化物、包含鋁及鉿的氧氮化物、包含矽及鉿的氧化物、包含矽及鉿的氧氮化物、包含矽及鋯的氧化物、包含矽及鋯的氧氮化物、包含鉿及鋯的氧化物以及包含鉿及鋯的氧氮化物。藉由使用這種high-k材料，可以以能夠抑制洩漏電流的程度增厚絕緣體154，並且，也可以充分確保電容器12的靜電電容。
此外，較佳為將由上述材料構成的絕緣體疊層地使用，較佳為使用高介電常數(high-k)材料與該高介電常數(high-k)材料相比介電強度大的材料的疊層結構。例如，作為絕緣體154可以使用以氧化鋯、氧化鋁、氧化鋯的順序依次層疊的絕緣體。此外，例如，可以使用以氧化鋯、氧化鋁、氧化鋯、氧化鋁的順序依次層疊的絕緣體。此外，例如，可以使用以鉿鋯氧化物、氧化鋁、鉿鋯氧化物、氧化鋁的順序依次層疊的絕緣膜。藉由將氧化鋁等介電強度比較大的絕緣體層疊地使用，提高介電強度，因此可以抑制電容器12的靜電破壞。
此外，作為絕緣體154，也可以使用可具有鐵電性的材料。作為可具有鐵電性的材料，可以舉出氧化鉿、氧化鋯、HfZrO X(X為大於0的實數)等金屬氧化物。此外，作為可具有鐵電性的材料，可以舉出對氧化鉿添加元素J1(在此，元素J1為選自鋯、矽、鋁、釓、釔、鑭、鍶等中的一個或多個)的材料。在此，可以適當地設定鉿原子的原子個數與元素J1的原子個數之比，例如，可以將鉿原子的原子個數與元素J1的原子個數之比設定為1：1或其附近。此外，作為可具有鐵電性的材料，可以舉出對氧化鋯添加元素J2(在此，元素J2為選自鉿、矽、鋁、釓、釔、鑭、鍶等中的一個或多個)的材料等。此外，可以適當地設定鋯原子的原子個數與元素J2的原子個數之比，例如，可以將鋯原子的原子個數與元素J2的原子個數之比設定為1：1或其附近。此外，作為可具有鐵電性的材料，也可以使用鈦酸鉛(PbTiO X)、鈦酸鋇鍶(BST)、鈦酸鍶、鋯鈦酸鉛(PZT)、鉭酸鍶鉍(SBT)、鐵酸鉍(BFO)、鈦酸鋇等具有鈣鈦礦結構的壓電陶瓷。
此外，作為可具有鐵電性的材料，可以舉出包含元素M1、元素M2及氮的金屬氮化物。在此，元素M1為選自鋁、鎵、銦等中的一個或多個。此外，元素M2為選自硼、鈧、釔、鑭、鈰、釹、銪、鈦、鋯、鉿、釩、鈮、鉭、鉻等中的一個或多個。此外，可以適當地設定元素M1與元素M2的原子個數比。另外，包含元素M1及氮的金屬氧化物即便不包含元素M2也有時具有鐵電性。此外，作為可具有鐵電性的材料，可以舉出對上述金屬氮化物添加元素M3的材料。注意，元素M3為選自鎂、鈣、鍶、鋅、鎘等中的一個或多個。在此，可以適當地設定元素M1的原子個數、元素M2的原子個數與元素M3的原子個數之比。
此外，作為可具有鐵電性的材料，可以舉出SrTaO 2N、BaTaO 2N等鈣鈦礦型氧氮化物、κ型氧化鋁的GaFeO 3等。
注意，在上述說明中，雖然示出金屬氧化物及金屬氮化物的例子，但是不侷限於此。例如，也可以使用對上述金屬氧化物添加氮的金屬氧氮化物或者對上述金屬氮化物添加氧的金屬氮氧化物等。
此外，作為可具有鐵電性的材料，例如，可以使用由選自上述材料中的多個材料構成的混合物或化合物。此外，絕緣體154可以具有由選自上述材料中的多個材料構成的疊層結構。注意，上述所列舉的材料等的晶體結構(特性)可能不僅根據沉積條件而且還根據各種製程等而發生變化，由此在本說明書等中，呈現鐵電性的材料不僅被稱為鐵電體，而且還被稱為可具有鐵電性的材料。
鐵電體為絕緣體，具有在從外部被施加電場時在內部發生極化，並在該電場為0時也保持極化的性質。因此，藉由使用將該材料用作介電質的電容器(以下，有時稱為鐵電電容器)，可以形成非揮發性記憶元件。使用鐵電電容器的非揮發性記憶元件有時被稱為FeRAM(Ferroelectric Random Access Memory：鐵電隨機存取記憶體)、鐵電記憶體等。例如，鐵電記憶體包括電晶體及鐵電電容器，電晶體的源極和汲極中的一個與鐵電電容器的一個端子電連接。由此，在作為電容器12使用鐵電電容器的情況下，本實施方式所示的記憶體裝置被用作鐵電記憶體。
設置在絕緣體275、絕緣體280、絕緣體282、絕緣體283及絕緣體285中的開口的深度越深(也就是說，使絕緣體275、絕緣體280、絕緣體282、絕緣體283和絕緣體285中的一個或多個的厚度變大)電容器12的靜電電容可以越大。在此，由於絕緣體275、絕緣體282及絕緣體283被用作阻擋絕緣體，所以較佳為根據半導體裝置所需的阻擋性設定厚度。此外，由於根據絕緣體280的厚度決定用作閘極電極的導電體260的厚度，所以絕緣體280的厚度較佳為根據半導體裝置所需的導電體260的厚度設定。
因此，較佳的是，藉由調節絕緣體285的厚度設定電容器12的靜電電容。例如，將絕緣體285的厚度設定在50nm以上且250nm以下的範圍內，上述開口的深度為150nm以上且350nm以下左右即可。藉由上述範圍內形成電容器12，使電容器12具有充分的靜電電容，且在層疊多個記憶單元的層的半導體裝置中，可以不使一個層的高度過度增高。在多個記憶單元的層的每一個中，可以使設置在各記憶單元中的電容器的靜電電容不同。在採用該結構時，例如，使設置在各記憶單元的層中的絕緣體285的厚度不同即可。
在配置有電容器12的設置在絕緣體285等中的開口部，該開口部的側壁也可以垂直或大致垂直於絕緣體222的頂面，也可以具有錐形形狀。藉由側壁具有錐形形狀，可以提高設置在絕緣體285等的開口部的導電體153等的覆蓋性，因此可以降低空洞等缺陷。
以與氧化物230重疊的方式在氧化物230上設置的導電體242b被用作與導電體240b電連接的佈線。例如，在圖26A中，導電體242b的頂面及側端部與延伸在Z方向上的導電體240b電連接。尤其是，在圖26A中，導電體242b的頂面及側端部與導電體240b接觸。
當導電體240b直接與導電體242b的頂面和側端部的至少一個接觸時，不需要另行設置用於連接的電極，因此可以縮小記憶體陣列的佔有面積。此外，記憶單元的積體度得到提高，可以增大記憶體裝置的記憶容量。此外，導電體240b較佳為與導電體242b的頂面的一部分及側端部接觸。藉由導電體240b與導電體242b的多個面接觸，可以降低導電體240b與導電體242b的接觸電阻。
導電體240b設置在形成在絕緣體216、絕緣體221、絕緣體222、絕緣體275、絕緣體280、絕緣體282、絕緣體283、絕緣體285及絕緣體284中的開口中。
另外，如圖26A所示，較佳為以與導電體240b的側面接觸的方式設置絕緣體241b。明確而言，以與絕緣體216、絕緣體221、絕緣體222、絕緣體275、絕緣體280、絕緣體282、絕緣體283、絕緣體285及絕緣體284的開口的內壁接觸的方式設置絕緣體241b。此外，在該開口中突出形成的氧化物230的側面也形成有絕緣體241。在此，導電體242b的至少一部分從絕緣體241b露出並與導電體240b接觸。也就是說，導電體240b以隔著絕緣體241b嵌入在上述開口的內部的方式設置。
如圖26A所示，形成在導電體242b的下方的絕緣體241b的最上部較佳為位於導電體242b的頂面的下方。藉由採用該結構，導電體240b可以與導電體242b的側端部的至少一部分接觸。此外，形成在導電體242b的下方的絕緣體241b較佳為包括與氧化物230的側面接觸的區域。藉由採用該結構，可以抑制絕緣體280等所包含的水、氫等雜質經過導電體240b混入到氧化物230。
在配置有導電體240b及絕緣體241b的開口部，該開口部的側壁也可以垂直或大致垂直於絕緣體222的頂面，也可以為錐形形狀。藉由側壁具有錐形形狀，設置在該開口部中的絕緣體241b等的覆蓋性得到提高。
另外，在圖26A所示的記憶單元10中電容器12的導電體153與電晶體11的導電體242a接觸，但是本發明不侷限於此。例如，如圖26B所示，也可以在電晶體11中設置導電體240a且在其上設置電容器12。
在圖26B所示的記憶單元10中，可以在絕緣體283上設置絕緣體286，可以在絕緣體286上設置絕緣體287，可以在絕緣體287上設置絕緣體288。作為絕緣體286、絕緣體287及絕緣體288使用可用於絕緣體284的絕緣體即可。另外，以嵌入絕緣體286中的方式設置導電體246a及導電體246b。導電體246a及導電體246b被用作佈線或電極，使用可用於導電體205的導電體即可。另外，以嵌入絕緣體287及絕緣體288中的方式設置電容器12。圖26B所示的電容器12具有與圖26A同樣的結構。另外，如圖1B等所示的電晶體200同樣地，圖26B所示的電晶體11包括嵌入在絕緣體280等中的導電體240a、導電體240b、絕緣體241a及絕緣體241b。
如圖26B所示，導電體240a與導電體242a接觸，導電體246a與導電體240a接觸，導電體153與導電體246a接觸。因此，作為電容器12的下部電極的導電體153藉由導電體246a及導電體240a電連接到作為電晶體11的源極和汲極中的一個的導電體242a。
另外，如圖26B所示，導電體240b與導電體242b接觸，導電體246b與導電體240b接觸。在此，藉由在同一層中延伸設置導電體246b，可以將其用作佈線BL。此時，圖26B所示的記憶單元10在同一層中設置為行列狀而形成記憶體陣列。另外，不侷限於此，與圖26A所示的導電體240b同樣地，也可以在Z方向上延伸設置。
另外，在圖26B所示的記憶單元10中導電體246a和導電體246b形成在同一層中，但是本發明不侷限於此。例如，如圖27A所示，也可以將導電體246a設置在導電體246b的上方的層中。
在圖27A所示的記憶單元10中，可以在絕緣體286上設置絕緣體289，可以在絕緣體289上設置絕緣體290。作為絕緣體289使用可用於絕緣體283的絕緣體即可，作為絕緣體290使用可用於絕緣體284的絕緣體即可。另外，以嵌入絕緣體290中的方式設置導電體246a。
藉由採用上述結構，可以在不會給導電體246b帶來影響的狀態下將導電體246a重疊配置在電晶體11上。因此，可以將設置在導電體246a上的電容器12重疊配置在電晶體11上。在此，較佳的是，電容器12中的至少一部分，例如導電體153、絕緣體154和導電體160重疊的部分與氧化物230及導電體260重疊。藉由採用這種結構，可以在沒有大幅增加佔有面積的狀態下設置包括電晶體11及電容器12的記憶單元10。由此，可以增加記憶體裝置的單位面積的記憶容量。
注意，絕緣體289較佳為在形成導電體246a時被用作蝕刻停止層。藉由採用這種結構，即使導電體246a的一部分與導電體246b重疊，也可以防止該導電體246a的一部分與導電體246b接觸。
另外，在圖26A所示的記憶單元10中電容器12設置在電晶體11上，但是本發明不侷限於此。例如，如圖27B所示，電容器12也可以設置在電晶體11下。
在圖27B所示的記憶單元10中，與圖1B同樣地可以在絕緣體216下設置絕緣體215，可以在絕緣體215下設置絕緣體291，可以在絕緣體291下設置絕緣體292，可以在絕緣體292下設置絕緣體293。作為絕緣體291、絕緣體292及絕緣體293，使用可用於絕緣體284的絕緣體即可。另外，以嵌入絕緣體293中的方式設置導電體294。導電體294被用作佈線或電極，使用可用於導電體205的導電體即可。另外，以嵌入絕緣體291及絕緣體292中的方式設置電容器12。圖27B所示的電容器12具有與圖26A同樣的結構。另外，以嵌入絕緣體215及絕緣體216中的方式設置導電體206。導電體206可以利用雙鑲嵌法藉由與導電體205相同的製程形成。此外，以嵌入絕緣體221、絕緣體222、絕緣體275、絕緣體280、絕緣體282及絕緣體283中的方式設置導電體240c及絕緣體241c。導電體240c可以藉由與導電體240a及導電體240b相同的製程形成，絕緣體241c可以藉由與絕緣體241a及絕緣體241b相同的製程形成。
如圖27B所示，導電體240a與導電體242a接觸，導電體246a與導電體240a接觸，導電體240c與導電體246a接觸，導電體206與導電體240c接觸，導電體160與導電體206接觸。因此，作為電容器12的上部電極的導電體160藉由導電體206、導電體240c、導電體246a及導電體240a電連接到作為電晶體11的源極和汲極中的一個的導電體242a。
如圖27B所示，導電體294與導電體153接觸。在此，可以將導電體153用作佈線PL。
藉由採用上述結構，可以將電容器12重疊配置在電晶體11下。在此，較佳的是，電容器12中的至少一部分，例如導電體153、絕緣體154和導電體160重疊的部分與氧化物230及導電體260重疊。藉由採用這種結構，可以在沒有大幅增加佔有面積的狀態下設置包括電晶體11及電容器12的記憶單元10。由此，可以增加記憶體裝置的單位面積的記憶容量。
＜記憶體裝置300的結構例子＞ 使用圖28說明上述記憶體裝置300的結構例子。
記憶體裝置300包括：包括電晶體310等的層的驅動電路21；驅動電路21上的包括電晶體52、53、54、55等的層的功能層50；以及功能層50上的記憶體陣列20[1]至20[m]。電晶體52對應於上述電晶體52_a、52_b，電晶體53對應於上述電晶體53_a、53_b，電晶體54對應於上述電晶體54_a、54_b，並且電晶體55對應於上述電晶體55_a、55_b。
圖28示出驅動電路21所包括的電晶體310。電晶體310設置在基板311上，並包括用作閘極的導電體316、用作閘極絕緣體的絕緣體315、包含基板311的一部分的半導體區域313以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體310可以是p通道型電晶體或n通道型電晶體。作為基板311，例如可以使用單晶矽基板。
在此，在圖28所示的電晶體310中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體310也被稱為Fin型電晶體。此外，也可以以與凸部的頂部接觸的方式具有用於形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體膜。
注意，圖28所示的電晶體310的結構只是一個例子，不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體。
在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體310上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，導電體328等嵌入絕緣體320及絕緣體322中。此外，導電體330等嵌入絕緣體324及絕緣體326中。此外，導電體328及導電體330被用作接觸插頭或佈線。
此外，用作層間膜的絕緣體也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光(CMP：Chemical Mechanical Polishing)法等的平坦化處理實現平坦化。
此外，圖28示出功能層50中的電晶體52、53、55。電晶體52、53、55具有與記憶單元10中的電晶體11同樣的結構。電晶體52、53、55彼此的源極及汲極串聯連接。
電晶體52、53、55上設置有絕緣體208，形成在絕緣體208中的開口中設置有導電體207。並且，絕緣體208上設置有絕緣體210，形成在絕緣體210中的開口中設置有導電體209。再者，絕緣體210上設置有絕緣體212，絕緣體212上設置有絕緣體214。形成在絕緣體212及絕緣體214中的開口嵌入有設置在記憶體陣列20[1]中的導電體240b的一部分。在此，絕緣體208及絕緣體210可以使用可用作絕緣體216的絕緣體。另外，絕緣體212可以使用可用作絕緣體283的絕緣體。另外，絕緣體214可以使用可用作絕緣體282的絕緣體。
導電體207的底面以與電晶體52的導電體260的頂面接觸的方式設置。此外，導電體207的頂面以與導電體209的底面接觸的方式設置。另外，導電體209的頂面接觸於設置在記憶體陣列20[1]中的導電體240b的底面。藉由採用這種結構，可以將相當於佈線BL的導電體240b與電晶體52的閘極電連接。
記憶體陣列20[1]至20[m]都包括多個記憶單元10。各記憶單元10所包括的導電體240b電連接於上層的導電體240b及下層的導電體240b。
如圖28所示，相鄰的記憶單元10共同使用導電體240b。另外，在相鄰的記憶單元10中，以導電體240b為界右側的結構和左側的結構呈對稱設置。
這裡，用作下層(例如記憶體陣列20[1]的層)的電容器12的上部電極的導電體160及用作上層(例如記憶體陣列20[2]的層)的電晶體11的第二閘極電極的導電體205可以形成在同一層中。換言之，下層的電容器12的導電體160及上層的電晶體11的導電體205以嵌入形成在同一絕緣體216中的開口中的方式形成。此外，也可以藉由加工用於下層的電容器12的導電體160的導電膜形成上層的電晶體11的導電體205。此時，上層的電晶體11的導電體205包含與下層的電容器12的導電體160相同的材料。
如上所述，藉由下層的電容器12的導電體160以及上層的電晶體11的導電體205同時形成，可以縮減根據本實施方式的記憶體裝置的製程，由此可以提高該記憶體裝置的生產率。
在上述記憶體陣列20中可以層疊設置多個記憶體陣列20[1]至20[m]。藉由將記憶體陣列20所包括的記憶體陣列20[1]至20[m]配置在垂直於設置有驅動電路21的基板表面的方向上，可以提高記憶單元10的記憶密度。此外，記憶體陣列20可以在垂直方向上反復使用相同的製程製造。記憶體裝置300可以降低記憶體陣列20的製造成本。
本實施方式可以與其他實施方式適當地組合。
實施方式4 在本實施方式中，參照圖29說明安裝有本發明的一個實施方式的記憶體裝置的晶片的一個例子。
在圖29A及圖29B所示的晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip：SoC)。
如圖29A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖29B所示那樣與封裝基板1201的第一面連接。此外，在封裝基板1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM用於DRAM1221。由此，可以使DRAM1221低功耗化、高速化及大容量化。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述DOSRAM用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用上述實施方式所示的OS電晶體的影像處理電路或積和運算電路，可以以低功耗執行影像處理或積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有A/D(類比/數位)轉換電路和D/A(數位/類比)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有用作DRAM1221的控制器的電路及用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、照相機、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用USB(Universal Serial Bus：通用序列匯流排)、HDMI(High-Definition Multimedia Interface：高清晰度多媒體介面)(註冊商標)等。
網路電路1216具有用來與LAN(Local Area Network：區域網路)等網路連接的電路。此外，還可以具有網路安全用電路。
上述電路(系統)可以經同一製造程序形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製造程序，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的封裝基板1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減小其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等方法，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組1204用作AI系統模組。
本實施方式可以與其他實施方式適當地組合。
實施方式5 在本實施方式中，說明可以使用在上述實施方式中說明的半導體裝置的電子構件、電子裝置、大型電腦、太空設備及資料中心(Data Center：也稱為DC)。使用本發明的一個實施方式的半導體裝置的電子構件、電子裝置、大型電腦、太空設備及資料中心對低功耗等高性能的實現很有效。
[電子構件] 圖30A示出安裝有電子構件700的基板(電路板704)的立體圖。圖30A所示的電子構件700在模子711內包括半導體裝置710。在圖30A中，省略電子構件700的一部分記載以表示其內部。電子構件700在模子711的外側包括連接盤(land)712。連接盤712電連接於電極焊盤713，電極焊盤713藉由引線714電連接於半導體裝置710。電子構件700例如安裝於印刷電路板702上。藉由組合多個該電子構件並使其分別在印刷電路板702上電連接，由此完成電路板704。
另外，半導體裝置710包括驅動電路層715及記憶體層716。記憶體層716具有層疊有多個記憶單元陣列的結構。層疊有驅動電路層715及記憶體層716的結構可以採用單片疊層的結構。在單片疊層的結構中，可以不用TSV(Through Silicon Via：矽通孔)等貫通電極技術及Cu-Cu直接接合等接合技術而連接各層間。當以單片的方式層疊驅動電路層715和記憶體層716時，例如，可以實現在處理器上直接形成記憶體的所謂的晶載記憶體的結構。藉由採用晶載記憶體的結構，可以實現處理器與記憶體的介面部分的高速工作。
另外，藉由採用晶載記憶體的結構，與使用TSV等貫通電極的技術相比，可以縮小連接佈線等的尺寸，因此可以增加引腳數量。藉由增加引腳數量可以進行並聯工作，由此可以提高記憶體的帶寬度(也稱為記憶體頻寬)。
另外，較佳的是，使用OS電晶體形成記憶體層716中的多個記憶單元陣列，以單片的方式層疊該多個記憶單元陣列。當多個記憶單元陣列採用單片疊層時，可以提高記憶體的帶寬度和記憶體的訪問延遲中的任一者或兩者。帶寬度是指單位時間的資料傳輸量，訪問延遲是指訪問和開始資料的交換之間的時間。當在記憶體層716中使用Si電晶體時，與OS電晶體相比，實現單片疊層的結構更困難。因此，在單片疊層的結構中，OS電晶體比Si電晶體優異。
另外，可以將半導體裝置710稱為裸片。在本說明書等中，裸片是指在半導體晶片的製程中例如在圓盤狀的基板(也稱為晶圓)等上形成電路圖案，切割成矩形小片而得的晶片。作為可用於裸片的半導體材料，例如可以舉出矽(Si)、碳化矽(SiC)或氮化鎵(GaN)等。例如，有時將從矽基板(也稱為矽晶圓)得到的裸片稱為矽晶圓。
接著，圖30B示出電子構件730的立體圖。電子構件730是SiP(System in Package：系統封裝)或MCM (Multi Chip Module：多晶片模組)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個半導體裝置710。
電子構件730示出將半導體裝置710用作高頻寬記憶體(HBM：High Bandwidth Memory)的例子。此外，半導體裝置735可以用於CPU(Central Processing Unit：中央處理器)、GPU(Graphics Processing Unit：圖形處理器)或FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等積體電路。
封裝基板732例如可以使用陶瓷基板、塑膠基板或玻璃環氧基板。插板731例如可以使用矽插板或樹脂插板。
插板731具有多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時將插板也稱為“重佈線基板(rewiring substrate)”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。此外，在使用矽插板的情況下，也可以使用TSV作為貫通電極。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP及MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另一方面，當利用矽插板及TSV等使端子間距不同的多個積體電路電連接時，需要該端子間距的寬度等的空間。因此，當想要縮小電子構件730的尺寸時，上述端子間距的寬度成為問題，有時難以設置為實現較寬的記憶體頻寬需要的較多的佈線。於是，如上所述，使用OS電晶體的單片疊層的結構是較佳的。另外，也可以採用組合利用TSV層疊的記憶單元陣列與以單片的方式層疊的記憶單元陣列的複合結構。
此外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使半導體裝置710與半導體裝置735的高度一致。
為了將電子構件730安裝在其他基板上，也可以在封裝基板732的底部設置電極733。圖30B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)的安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)的安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。作為安裝方法例如可以舉出SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)及QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)。
[電子裝置] 接著，圖31A示出電子裝置6500的立體圖。圖31A所示的電子裝置6500是可用作智慧手機的可攜式資訊終端。電子裝置6500包括外殼6501、顯示部6502、電源按鈕6503、按鈕6504、揚聲器6505、麥克風6506、相機6507、光源6508及控制裝置6509等。控制裝置6509例如包括選自CPU、GPU及記憶體裝置中的任一個或多個。可以將本發明的一個實施方式的半導體裝置用於顯示部6502、控制裝置6509等。
圖31B所示的電子裝置6600是可用作筆記本式個人電腦的資訊終端。電子裝置6600包括外殼6611、鍵盤6612、指向裝置6613、外部連接埠6614、顯示部6615、控制裝置6616等。控制裝置6616例如包括選自CPU、GPU及記憶體裝置中的任一個或多個。可以將本發明的一個實施方式的半導體裝置用於顯示部6615、控制裝置6616等。此外，藉由將本發明的一個實施方式的半導體裝置用於上述控制裝置6509及控制裝置6616，可以降低功耗，所以是較佳的。
[大型電腦] 接著，圖31C示出大型電腦5600的立體圖。在圖31C所示的大型電腦5600中，多個機架式電腦5620收納在機架5610中。此外，也可以將大型電腦5600稱為超級電腦。
電腦5620例如可以具有圖31D所示的立體圖的結構。在圖31D中，電腦5620包括主機板5630，主機板5630包括多個插槽5631以及多個連接端子等。插槽5631插入有個人電腦卡5621。並且，個人電腦卡5621包括連接端子5623、連接端子5624、連接端子5625，它們連接到主機板5630。
圖31E所示的個人電腦卡5621是包括CPU、GPU、記憶體裝置等的處理板的一個例子。個人電腦卡5621具有板5622。此外，板5622包括連接端子5623、連接端子5624、連接端子5625、半導體裝置5626、半導體裝置5627、半導體裝置5628以及連接端子5629。注意，圖31E示出半導體裝置5626、半導體裝置5627以及半導體裝置5628以外的半導體裝置，關於這些半導體裝置的說明，參照以下記載的半導體裝置5626、半導體裝置5627以及半導體裝置5628的說明即可。
連接端子5629具有可以插入主機板5630的插槽5631的形狀，連接端子5629被用作連接個人電腦卡5621與主機板5630的介面。作為連接端子5629的規格例如可以舉出PCIe等。
連接端子5623、連接端子5624、連接端子5625例如可以被用作用來對個人電腦卡5621供電或輸入信號等的介面。此外，例如，可以被用作用來進行個人電腦卡5621所計算的信號的輸出等的介面。作為連接端子5623、連接端子5624、連接端子5625各自的規格例如可以舉出USB(通用序列匯流排)、SATA(Serial ATA：串列ATA)、SCSI(Small Computer System Interface：小型電腦系統介面)等。此外，當從連接端子5623、連接端子5624、連接端子5625輸出視頻信號時，作為各規格可以舉出HDMI(註冊商標)等。
半導體裝置5626包括進行信號的輸入及輸出的端子(未圖示)，藉由將該端子插入板5622所包括的插座(未圖示)，可以電連接半導體裝置5626與板5622。
半導體裝置5627包括多個端子，例如藉由將該端子以回流焊方式銲接到板5622所包括的佈線，可以電連接半導體裝置5627與板5622。作為半導體裝置5627，例如，可以舉出FPGA、GPU、CPU等。作為半導體裝置5627，例如可以使用電子構件730。
半導體裝置5628包括多個端子，例如藉由將該端子以回流焊方式銲接到板5622所包括的佈線，可以電連接半導體裝置5628與板5622。作為半導體裝置5628，例如，可以舉出記憶體裝置等。作為半導體裝置5628，例如可以使用電子構件700。
大型電腦5600可以用作平行電腦。藉由將大型電腦5600用作平行電腦，例如可以進行人工智慧的學習及推論所需要的大規模計算。
[太空設備] 可以將本發明的一個實施方式的半導體裝置適用於處理並儲存資訊的設備等的太空設備。
本發明的一個實施方式的半導體裝置可以包括OS電晶體。該OS電晶體的因被照射輻射線而導致的電特性變動小。換言之，對於輻射線的耐性高，所以在有可能入射輻射線的環境下也可以適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。
在圖32中，作為太空設備的一個例子示出人造衛星6800。人造衛星6800包括主體6801、太陽能電池板6802、天線6803、二次電池6805以及控制裝置6807。另外，圖32示出在宇宙空間有行星6804的例子。注意，宇宙空間例如是指高度100km以上，但是本說明書所示的宇宙空間也可以包括熱層、中間層及平流層。
另外，雖然圖32中未圖示，但是也可以將電池管理系統(也稱為BMS)或電池控制電路設置到二次電池6805。當將OS電晶體用於上述電池管理系統或電池控制電路時，功耗低，並且即使在宇宙空間也實現高可靠性，所以是較佳的。
另外，宇宙空間是其輻射劑量為地面的100倍以上的環境。作為輻射線，例如可以舉出：以X射線及γ射線為代表的電磁波(電磁輻射線)；以及以α射線、β射線、中子射線、質子射線、重離子射線、介子射線等為代表的粒子輻射線。
在陽光照射到太陽能電池板6802時產生人造衛星6800進行工作所需的電力。然而，例如在陽光不照射到太陽能電池板的情況或者在照射到太陽能電池板的陽光量較少的情況下，所產生的電力量減少。因此，有可能不會產生人造衛星6800進行工作所需的電力。為了在所產生的電力較少的情況下也使人造衛星6800工作，較佳為在人造衛星6800中設置二次電池6805。另外，有時將太陽能電池板稱為太陽能電池模組。
人造衛星6800可以生成信號。該信號藉由天線6803傳送，例如地面上的接收機或其他人造衛星可以接收該信號。藉由接收人造衛星6800所傳送的信號，可以測量接收該信號的接收機的位置。由此，人造衛星6800可以構成衛星定位系統。
另外，控制裝置6807具有控制人造衛星6800的功能。控制裝置6807例如使用選自CPU、GPU和記憶體裝置中的任一個或多個構成。另外，作為控制裝置6807較佳為使用本發明的一個實施方式的半導體裝置。與Si電晶體相比，OS電晶體的因被照射輻射線而導致的電特性變動小。因此，OS電晶體在有可能入射輻射線的環境下也可靠性高且可以適當地使用。
另外，人造衛星6800可以包括感測器。例如藉由包括可見光感測器，人造衛星6800可以具有檢測地面上的物體反射的陽光的功能。或者，藉由包括熱紅外線感測器，人造衛星6800可以具有檢測從地表釋放的熱紅外線的功能。由此，人造衛星6800例如可以被用作地球觀測衛星。
注意，在本實施方式中，作為太空設備的一個例子示出人造衛星，但是不侷限於此。例如，本發明的一個實施方式的半導體裝置可以適當地應用於太空船、太空艙、太空探測器等太空設備。
如以上的說明那樣，與Si電晶體相比，OS電晶體具有優異的效果，諸如可以實現較寬的記憶體頻寬、耐輻射線高。
[資料中心] 例如，可以將本發明的一個實施方式的半導體裝置適用於資料中心等採用的儲存系統。資料中心被要求保證資料不變性等進行資料的長期管理。在進行資料的長期管理時需要使設施大型化，諸如設置用來儲存龐大的資料的儲存及伺服器、確保穩定的電源以保持資料或者確保在資料的保持中需要的冷卻設備等。
藉由將本發明的一個實施方式的半導體裝置用於資料中心採用的儲存系統，可以實現資料保持所需的功率的降低、保持資料的半導體裝置小型化。因此，可以實現儲存系統的小型化、用來保持資料的電源的小型化、冷卻設備規模的縮小等。由此，可以實現資料中心的省空間。
此外，本發明的一個實施方式的半導體裝置的功耗少，因此可以降低電路發熱。由此，可以減少因該發熱而給電路本身、週邊電路及模組帶來的負面影響。此外，藉由使用本發明的一個實施方式的半導體裝置，可以實現高溫環境下也穩定工作的資料中心。因此，可以提高資料中心的可靠性。
圖33示出可用於資料中心的儲存系統。圖33所示的儲存系統7000作為主機7001(圖示為主機電腦)包括多個伺服器7001sb。另外，作為儲存7003(圖示為儲存)包括多個記憶體裝置7003md。示出主機7001和儲存7003藉由儲存區域網路7004(圖示為SAN：Storage Area Network)及儲存控制電路7002(圖示為儲存控制器)連接的形態。
主機7001相當於訪問儲存在儲存7003中的資料的電腦。主機7001彼此也可以藉由網路連接。
在儲存7003中，藉由使用快閃記憶體縮短資料的存取速度，即縮短資料的存儲及輸出所需要的時間，但是該時間比可用作儲存7003中的快取記憶體的DRAM所需要的時間長得多。在儲存系統中，為了解決儲存7003的存取速度較長的問題，一般在儲存7003中設置快取記憶體來縮短資料的存儲及輸出所需要的時間。
在儲存控制電路7002及儲存7003中使用上述快取記憶體。主機7001和儲存7003交換的資料在儲存在儲存控制電路7002及儲存7003中的該快取記憶體之後輸出到主機7001或儲存7003。
當作為用來儲存上述快取記憶體的資料的電晶體使用OS電晶體來保持對應於資料的電位時，可以減少更新頻率來降低功耗。此外，藉由層疊記憶單元陣列可以實現儲存的小型化。
注意，藉由將本發明的一個實施方式的半導體裝置用於選自電子構件、電子裝置、大型電腦、太空設備和資料中心中的任一個或多個，可期待功耗降低的效果。因此，目前被認為隨著半導體裝置的高性能化或高積體化能量需求增加，藉由使用本發明的一個實施方式的半導體裝置，也可以減少以二氧化碳(CO 2)為代表的溫室氣體的排放量。另外，本發明的一個實施方式的半導體裝置具有低功耗，因此作為全球暖化的措施也有效。
本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。
ADDR:信號 BL[1]:佈線 BL[j]:佈線 BL[n]:佈線 BL_A:佈線 BL_B:佈線 BL:佈線 BW:信號 CE:信號 CLK:信號 EN_data:信號 GBL_A:佈線 GBL_B:佈線 GBL:佈線 GW:信號 MUX:選擇信號 PL[1]:佈線 PL[i]:佈線 PL[m]:佈線 PL:佈線 RDA:信號 RE:控制信號 VHH:佈線 VLL:佈線 VPC:中間電位 WAKE:信號 WDA:信號 WE:控制信號 WL[1]:佈線 WL[i]:佈線 WL[m]:佈線 WL:佈線 10[1,1]:記憶單元 10[i,j]:記憶單元 10[m,n]:記憶單元 10_A:記憶單元 10_B:記憶單元 10:記憶單元 11:電晶體 12:電容器 20[1]:記憶體陣列 20[2]:記憶體陣列 20[5]:記憶體陣列 20[m]:記憶體陣列 20:記憶體陣列 21:驅動電路 22:PSW 23:PSW 31:週邊電路 32:控制電路 33:電壓生成電路 41:週邊電路 42:行解碼器 43:行驅動器 44:列解碼器 45:列驅動器 46:感測放大器 47:輸入電路 48:輸出電路 50:功能層 51_A:功能電路 51_B:功能電路 51:功能電路 52_a:電晶體 52_b:電晶體 52:電晶體 53_a:電晶體 53_b:電晶體 53:電晶體 54_a:電晶體 54_b:電晶體 54:電晶體 55_a:電晶體 55_b:電晶體 55:電晶體 70[1]:重複單位 70:重複單位 71_A:預充電電路 71_B:預充電電路 72_A:開關電路 72_B:開關電路 73:寫入讀出電路 81_1:電晶體 81_3:電晶體 81_4:電晶體 81_6:電晶體 82_1:電晶體 82_2:電晶體 82_3:電晶體 82_4:電晶體 83_A:開關 83_B:開關 83_C:開關 83_D:開關 153:導電體 154:絕緣體 160a:導電體 160b:導電體 160:導電體 200a:電晶體 200aD:電晶體 200aE:電晶體 200b:電晶體 200:電晶體 205a:導電體 205b:導電體 205:導電體 206:導電體 207:導電體 208:絕緣體 209:導電體 210:絕緣體 212:絕緣體 214:絕緣體 215:絕緣體 216:絕緣體 221:絕緣體 222:絕緣體 223:絕緣體 225f:絕緣膜 225:絕緣體 230a:氧化物 230aD:氧化物 230aE:氧化物 230af:氧化膜 230b:氧化物 230bD:氧化物 230bE:氧化物 230bf:氧化膜 230D:氧化物 230E:氧化物 230:氧化物 240a:導電體 240aD:導電體 240aE:導電體 240b:導電體 240bD:導電體 240bE:導電體 240c:導電體 240:導電體 241a:絕緣體 241aD:絕緣體 241aE:絕緣體 241b:絕緣體 241bD:絕緣體 241bE:絕緣體 241c:絕緣體 241:絕緣體 242A:導電體 242a:導電體 242aD:導電體 242aE:導電體 242b:導電體 242bD:導電體 242bE:導電體 242f:導電膜 242:導電體 246a:導電體 246b:導電體 250a:絕緣體 250A:絕緣膜 250b:絕緣體 250c:絕緣體 250d:絕緣體 250:絕緣體 255:絕緣體 260a:導電體 260A:導電膜 260b:導電體 260B:導電膜 260:導電體 275:絕緣體 280:絕緣體 282:絕緣體 283:絕緣體 284:絕緣體 285:絕緣體 286:絕緣體 287:絕緣體 288:絕緣體 289:絕緣體 290:絕緣體 291:絕緣體 292:絕緣體 293:絕緣體 294:導電體 300A:記憶體裝置 300:記憶體裝置 310:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 700:電子構件 702:印刷電路板 704:電路板 710:半導體裝置 711:模子 712:連接盤 713:電極焊盤 714:引線 715:驅動電路層 716:記憶體層 730:電子構件 731:插板 732:封裝基板 733:電極 735:半導體裝置 1200:晶片 1201:封裝基板 1202:凸塊 1203:主機板 1204:GPU模組 1211:CPU 1212:GPU 1213:類比運算部 1214:記憶體控制器 1215:介面 1216:網路電路 1221:DRAM 1222:快閃記憶體 5600:大型電腦 5610:機架 5620:電腦 5621:電腦卡 5622:板 5623:連接端子 5624:連接端子 5625:連接端子 5626:半導體裝置 5627:半導體裝置 5628:半導體裝置 5629:連接端子 5630:主機板 5631:插槽 6500:電子裝置 6501:外殼 6502:顯示部 6503:電源按鈕 6504:按鈕 6505:揚聲器 6506:麥克風 6507:相機 6508:光源 6509:控制裝置 6600:電子裝置 6611:外殼 6612:鍵盤 6613:指向裝置 6614:外部連接埠 6615:顯示部 6616:控制裝置 6800:人造衛星 6801:主體 6802:太陽能電池板 6803:天線 6804:行星 6805:二次電池 6807:控制裝置 7000:儲存系統 7001sb:伺服器 7001:主機 7002:儲存控制電路 7003md:記憶體裝置 7003:儲存
[圖1A]是示出半導體裝置的一個例子的俯視圖，[圖1B]至[圖1D]是示出半導體裝置的一個例子的剖面圖。 [圖2A]及[圖2B]是示出半導體裝置的一個例子的剖面圖。 [圖3A]至[圖3C]是示出半導體裝置的一個例子的剖面圖。 [圖4A]至[圖4C]是示出半導體裝置的一個例子的剖面圖。 [圖5A]是示出半導體裝置的一個例子的俯視圖。[圖5B]至[圖5D]是示出半導體裝置的一個例子的剖面圖。 [圖6A]是示出半導體裝置的一個例子的俯視圖。[圖6B]至[圖6D]是示出半導體裝置的一個例子的剖面圖。 [圖7A]是示出半導體裝置的一個例子的俯視圖。[圖7B]至[圖7D]是示出半導體裝置的一個例子的剖面圖。 [圖8]是示出半導體裝置的一個例子的剖面圖。 [圖9A]是示出半導體裝置的一個例子的俯視圖。[圖9B]至[圖9D]是示出半導體裝置的一個例子的剖面圖。 [圖10A]及[圖10B]是示出半導體裝置的一個例子的剖面圖。 [圖11A]是示出半導體裝置的一個例子的俯視圖。[圖11B]至[圖11D]是示出半導體裝置的一個例子的剖面圖。 [圖12A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖12B]至[圖12D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖13A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖13B]至[圖13D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖14A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖14B]至[圖14D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖15A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖15B]至[圖15D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖16A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖16B]至[圖16D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖17A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖17B]至[圖17D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖18A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖18B]至[圖18D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖19A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖19B]至[圖19D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖20A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖20B]至[圖20D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖21A]是示出半導體裝置的製造方法的一個例子的俯視圖。[圖21B]至[圖21D]是示出半導體裝置的製造方法的一個例子的剖面圖。 [圖22]是示出記憶體裝置的一個例子的方塊圖。 [圖23A]及[圖23B]是示出記憶體裝置的一個例子的示意圖及電路圖。 [圖24A]及[圖24B]是示出記憶體裝置的一個例子的示意圖。 [圖25]是示出記憶體裝置的一個例子的電路圖。 [圖26A]及[圖26B]是示出記憶體裝置的一個例子的剖面圖。 [圖27A]及[圖27B]是示出記憶體裝置的一個例子的剖面圖。 [圖28]是示出記憶體裝置的一個例子的剖面圖。 [圖29A]及[圖29B]是示出半導體裝置的一個例子的圖。 [圖30A]及[圖30B]是示出電子構件的一個例子的圖。 [圖31A]及[圖31B]是示出電子裝置的一個例子的圖，[圖31C]至[圖31E]是示出大型電腦的一個例子的圖。 [圖32]是示出太空設備的一個例子的圖。 [圖33]是示出可用於資料中心的儲存系統的一個例子的圖。
200a:電晶體
205:導電體
205a:導電體
205b:導電體
215:絕緣體
216:絕緣體
221:絕緣體
222:絕緣體
225:絕緣體
230:氧化物
230a:氧化物
230b:氧化物
240a:導電體
240b:導電體
241a:絕緣體
241b:絕緣體
242a:導電體
242b:導電體
250:絕緣體
260:導電體
260a:導電體
260b:導電體
275:絕緣體
280:絕緣體
282:絕緣體
283:絕緣體

Claims (9)

  1. 一種半導體裝置，包括： 基板上的第一絕緣體； 覆蓋該第一絕緣體的氧化物半導體； 該氧化物半導體上的第一導電體及第二導電體； 配置在該第一導電體及該第二導電體上並具有與該第一導電體和該第二導電體之間的區域重疊的開口的第二絕緣體； 配置在該開口中並配置在該氧化物半導體上的第三絕緣體；以及 配置在該開口中並配置在該第三絕緣體上的第三導電體， 其中，在通道寬度方向上剖視時，該第一絕緣體的高度比該第一絕緣體的寬度長。
  2. 如請求項1之半導體裝置， 其中在俯視時，該第二絕緣體的開口的側面與該第一導電體的側面及該第二導電體的側面對齊或大致對齊。
  3. 如請求項1之半導體裝置， 其中在通道寬度方向上剖視時，該第一絕緣體的高度為該第一絕緣體的寬度的2倍以上且20倍以下。
  4. 如請求項1之半導體裝置， 其中該第一導電體被用作電晶體的源極電極和汲極電極中的一個， 該第二導電體被用作該電晶體的源極電極和汲極電極中的另一個， 並且該第三導電體被用作該電晶體的閘極電極。
  5. 如請求項4之半導體裝置， 其中在通道寬度方向上剖視時， 在該第一絕緣體的一個側面該氧化物半導體和該第三導電體隔著該第三絕緣體相對， 在該第一絕緣體的另一個側面該氧化物半導體和該第三導電體隔著該第三絕緣體相對。
  6. 如請求項4之半導體裝置， 其中在通道寬度方向上剖視時， 該第一導電體在該第一絕緣體的一個側面一側以及另一個側面一側與該氧化物半導體接觸， 該第二導電體在該第一絕緣體的一個側面一側以及另一個側面一側與該氧化物半導體接觸。
  7. 如請求項1至6中任一項之半導體裝置， 其中該氧化物半導體包含選自In、Ga和Zn中的任一個或多個。
  8. 一種記憶體裝置，包括： 如請求項7之半導體裝置；以及 電容器， 其中，該電容器的一個電極與該半導體裝置的該第一導電體電連接。
  9. 如請求項8之記憶體裝置， 其中該電容器配置在該第三導電體上， 並且該電容器的至少一部分與該氧化物半導體及該第三導電體重疊。
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