TW202439919A - 記憶體裝置 - Google Patents

Abstract

提供一種記憶體裝置。所述記憶體裝置包括：記憶體胞元陣列，包括排列成多個行及多個列的多個記憶體胞元且包括位於同一行及不同列中的第一記憶體胞元與第二記憶體胞元，所述多個行與所述多個列在平面圖中相交；第一位元線電晶體，電性連接於第一記憶體胞元與第一位元線金屬線之間；以及第二位元線電晶體，電性連接於第二記憶體胞元與第二位元線金屬線之間，其中第一位元線金屬線位於記憶體胞元陣列的上表面上，且第二位元線金屬線位於記憶體胞元陣列的與記憶體胞元陣列的上表面相對的下表面上。

Description

包括使用背面金屬的掩埋位線和掩埋字線的SRAM裝置

本揭露大體而言是有關於一種靜態隨機記憶體裝置，且更具體而言，是有關於一種包括使用背面金屬的位元線及字元線的靜態隨機記憶體裝置。

由於半導體使用者的積極期望及半導體製造商的持續努力，因此與半導體裝置相關的技術在全球範圍內不斷增長及發展。此外，半導體製造商不斷努力使半導體裝置進一步小型化、增加半導體裝置的高積體度並增加半導體裝置的容量，同時加快研究及開發以使得更加快速地實行更穩定且積極的操作。半導體製造商的該些努力推動了微製程技術、超小型裝置技術及電路設計技術的進步，在例如動態隨機存取記憶體（dynamic random access memory，DRAM）及靜態隨機存取記憶體（static random access memory，SRAM）等半導體記憶體胞元的技術方面取得了顯著成就。

在隨機存取記憶體的情形中，隨著積體度的提高，位元線或字元線的長度通常會增加，並且相互連接的裝置的數目亦會增加。然而，隨著位元線或字元線的數目增加以及每一位元線或每一字元線的長度增加，由於金屬線的特性，寄生電容相應地增大，並且在設計中存在應當考量位元線及字元線佈線的困難。

如本揭露的一或多個實施例所示，本揭露具體而言是有關於一種靜態隨機記憶體裝置，所述靜態隨機記憶體裝置包括使用背面金屬的位元線及字元線。本揭露的一或多個實施例提供一種可改良裝置性能及可靠性同時減少佈線區域的記憶體裝置。在一些實施例中，提供一種可減少用於位元線金屬線的佈線的額外區域的記憶體裝置。

本揭露的一個實施例提供一種記憶體裝置，所述記憶體裝置包括：記憶體胞元陣列，包括排列成多個行及多個列的多個記憶體胞元且包括與同一行相關聯且位於不同列中的第一記憶體胞元與第二記憶體胞元；第一位元線電晶體，電性連接於第一記憶體胞元與第一位元線金屬線之間；以及第二位元線電晶體，電性連接於第二記憶體胞元與第二位元線金屬線之間，其中第一位元線金屬線位於記憶體胞元陣列的上表面上，且第二位元線金屬線位於記憶體胞元陣列的下表面上。

本揭露的另一實施例提供一種記憶體裝置，所述記憶體裝置包括：一對第一位元線金屬線，位於第一金屬層級處；記憶體胞元陣列，位於第一金屬層級上方的基板上，所述記憶體胞元陣列包括與同一行相關聯的第一記憶體胞元與第二記憶體胞元；第一電源金屬線及第二電源金屬線以及一對第二位元線金屬線，位於基板上方的第二金屬層級處；以及感測放大器，位於基板中且電性連接至所述一對第一位元線金屬線及所述一對第二位元線金屬線，其中第一記憶體胞元連接至所述一對第一位元線金屬線，且第二記憶體胞元連接至所述一對第二位元線金屬線。

本揭露的其他實施例提供一種記憶體裝置，所述記憶體裝置包括：記憶體胞元陣列，在基板中包括多個記憶體胞元；一對第一位元線金屬線，在基板下方的下部金屬層級處彼此間隔開且在第一方向上延伸；第一電源金屬線，在基板上方的第一上部金屬層級處在第一方向上延伸；一對第二電源金屬線，在第一上部金屬層級處在第二方向上與所述一對第一電源金屬線間隔開且在第一方向上延伸；一對下部字元線金屬線，在第一上部金屬層級處在與所述一對第二電源金屬線的方向軸相同的第一方向軸上在第二方向上與所述一對第二電源金屬線間隔開；一對第二位元線金屬線，在第一上部金屬層級處設置於所述一對第二電源金屬線中的每一者與第一電源金屬線之間且在第一方向上延伸；以及多個上部字元線金屬線，在第一上部金屬層級上方的第二上部金屬層級處在第二方向上延伸。

在本揭露中，「一側」或「一個方向」及「另一側」或「另一個方向」可用作相對的概念來闡釋本揭露的技術精神。因此，「一側」及「另一側」可彼此兼容，而不指定特定（即，絕對）方向、位置或組件。舉例而言，「一側」可解釋為「另一側」，或者反之。用語「一側」可由例如「第一側」等的序數用語來代替，且相似地，用語「另一側」可由序數用語「第二側」來代替。儘管例如「第一」及「第二」等序數用語可用於闡述本揭露中的各種元件或組件，但是該些元件或組件不受該些用語的限制。該些用語僅用於區分單個元件或組件與其他元件或組件，而不應被解釋為傳達所述元件相對於彼此的任何特定次序。因此，在不背離本揭露的範圍或技術思想的情況下，下文提及的第一元件或組件可被稱為第二元件或組件，且相似地，第二元件可被稱為第一元件。在本揭露中，用語「兩側」旨在指代一個表面及另一個表面二者。

在本揭露中，第一方向及第二方向或X方向、Y方向及Z方向用作相對的概念來更清楚地闡釋本揭露的技術概念。因此，第一方向與第二方向或X方向、Y方向與Z方向可彼此兼容而不指代特定方向。在以下實施例中，第一方向可表達為X方向且第二方向可表達為Y方向，或者反之。然而，在同一實施例中，第一方向與第二方向不可交換使用。

在下文中，將參照圖1至圖13來闡述根據本揭露的一些實施例的記憶體裝置。

圖1是根據本揭露的一些實施例示出實例性記憶體裝置的至少一部分的示意性方塊圖。

參照圖1，記憶體裝置10可接收（例如，自外部源接收）命令CMD、位址ADDR、時脈CLK及寫入資料DATA_IN，且可提供讀取資料DATA_OUT（例如，提供至外部裝置）。舉例而言，記憶體裝置10可接收指示寫入操作的命令CMD（可被稱為寫入命令）、位址ADDR（可被稱為寫入位址）以及寫入資料DATA_IN，且可將寫入資料DATA_IN儲存於記憶體胞元陣列11的對應於位址ADDR的區中。另外，記憶體裝置10可接收指示讀取操作的命令CMD（可被稱為讀取命令）及位址ADDR（可被稱為讀取位址），且可將儲存於記憶體胞元陣列11的對應於位址ADDR的區中的讀取資料DATA_OUT輸出至外部。

記憶體胞元陣列11可包括多個記憶體胞元（位元胞元）12。記憶體胞元12中的每一者可連接至多個字元線WL中的一者，且可連接至多個位元線BL中的至少一者。

列驅動器14可經由所述多個字元線WL連接至記憶體胞元陣列11。列驅動器14可被配置為基於由列驅動器14接收到的列位址ROW來啟用所述多個字元線WL之中的一個字元線。因此，所述多個記憶體胞元12之中的連接至被啟用的字元線WL的記憶體胞元可被選定。即，列驅動器14可選擇所述多個字元線WL中的一者。

控制區塊15可接收命令CMD、位址ADDR及時脈CLK訊號，且可產生列位址ROW、行位址COL及控制訊號CTR。舉例而言，控制方塊15可藉由對命令CMD進行解碼來辨識讀取命令，並產生讀取訊號作為列位址ROW、行位址COL及控制訊號CTR以自記憶體胞元陣列11讀取讀取資料DATA_OUT。另外，控制區塊15可藉由對命令CMD進行解碼來辨識寫入命令，並可產生寫入訊號作為列位址ROW、行位址COL及控制訊號CTR以將寫入資料DATA_IN寫入記憶體胞元陣列11中的所選擇的記憶體胞元12中。

根據一些實施例，輸入/輸出（I/O）區塊13可包括位元線預充電電路、行驅動器、讀取電路及寫入電路。

根據一些實施例，半導體裝置10可更包括與SRAM裝置整合於一起的其他裝置/電路模組（例如，邏輯裝置、高頻率裝置、影像感測裝置、動態隨機存取記憶體（DRAM）裝置或其組合）。

圖2示出圖1的記憶體胞元陣列11的一個實施例，且圖3是示出圖2的記憶體胞元陣列11的詳細邏輯電路圖。圖4是根據一或多個實施例示出圖2的記憶體胞元陣列11的位元線金屬線的實例性佈置方式的詳細概念圖。

參照圖2，圖1的記憶體胞元陣列11包括多個記憶體胞元12。記憶體胞元12排列成多個行及多個列。根據一些實施例，記憶體胞元12中的每一者可為隨機存取記憶體，儘管各實施例並非僅限於此。記憶體胞元12可為例如靜態隨機存取記憶體，或作為另一實例，可為動態隨機存取記憶體。

在一些實施例中，記憶體胞元陣列11中的記憶體胞元12的每一行可沿第一方向X延伸，且記憶體胞元12的每一列可沿與第一方向X相交（例如，垂直於第一方向X）的第二方向Y延伸。舉例而言，每一行可包括沿第一方向X被配置成一條線（行）的一或多個記憶體胞元12，且每一列可包括沿第二方向Y被配置成一條線（列）的一或多個記憶體胞元12。即，記憶體胞元陣列11可包括由若干列N1及若干行N2（N1 x N2）構成的記憶體胞元12，其中N1及N2為正整數；N1可等於或可不等於N2。

參照圖3，記憶體胞元12的至少一個子集中的每一者可包括六個電晶體。舉例而言，記憶體胞元12可包括位元線電晶體、互補位元線電晶體及兩個反相器。反相器中的每一者包括上拉電晶體及下拉電晶體。

在一些實施例中，第一反相器的輸入端子連接至第二反相器的輸出端子，且第二反相器的輸入端子連接至第一反相器的輸出端子。所述兩個反相器的輸入/輸出彼此連接以彼此接合，使得記憶體胞元12可以位元為單位儲存資料且因此亦可被稱為「位元胞元」。

位元線電晶體連接至第一反相器的輸入端子，且互補位元線電晶體連接至第二反相器的輸入端子。位元線電晶體的源極金屬連接至第一反相器的輸入端子，且位元線電晶體的汲極金屬連接至位元線金屬線BL的一端。互補位元線電晶體的源極金屬連接至第二反相器的輸入端子，且互補位元線電晶體的汲極金屬連接至互補位元線金屬線BL的一端。字元線金屬線連接至位元線電晶體及互補位元線電晶體各自的閘極。

當將適當層級的字元線訊號施加至位元線電晶體的閘極時，位元線電晶體被導通，使得儲存於記憶體（即，位元）胞元12中的資料位元被提供至連接至位元線金屬線BL的另一端的感測放大器（未明確示出），且感測放大器放大並輸出經由位元線金屬線BL接收的訊號。

在記憶體胞元陣列的多個行中的一行中，第一記憶體胞元可自最上部字元線連接至第（n）字元線，其中n是整數，且第二記憶體胞元可自第（n+1）字元線連接至最下部字元線。即，第一記憶體胞元可設置於N個列中，且第二記憶體胞元可設置於M個列中，其中N及M為整數；給定行中的列的總數K可為N個列與M個列的總和（即，K = N + M）。與第一記憶體胞元連接的位元線金屬線BL可被實作為形成於其中設置有記憶體胞元陣列11的基板下方（例如，基板的下表面上）的背面金屬線（BL BSM）（例如，BSM1或BSM1）。根據一些實施例，使用背面金屬線的位元線可被稱為掩埋位元線。與第二記憶體胞元連接的位元線金屬線BL可被實作為設置於其中設置有記憶體胞元陣列11的基板上（例如，設置於基板的與下表面相對的上表面上）的前面金屬線BL FSM（例如，FSM1或FSM2）。

參照圖4，連接於同一行中的第一記憶體胞元的位元線與第二記憶體胞元的位元線可端視其基於基板設置於前面還是後面而彼此不同，但仍連接至同一感測放大器（SA）。

在所示的實例中，在每一行中，第一記憶體胞元被闡述為設置於N個列中且第二記憶體胞元被闡述為設置於M個列中。然而，根據另一實施例，在第一行中，第一記憶體胞元可設置於N個列中且第二記憶體胞元可設置於M個列中。在相鄰於第一行的第二行中，第二記憶體胞元可設置於N個列中而第一記憶體胞元可設置於M個列中。舉例而言，記憶體胞元陣列包括多個子組。所述多個子組的第一子組電性連接至感測放大器，使得設置第一記憶體胞元且然後自第一行中的最上部字元線至最下部字元線在第一方向上設置第二記憶體胞元。所述多個子組中的第二子組電性連接至感測放大器，使得設置第二記憶體胞元且然後在第二行中在第一方向上設置第一記憶體胞元。第一子組的第一行與第二子組的第二行在與第一方向相交的第二方向上交替地設置，第一方向與第二方向平行於記憶體胞元陣列的上表面。根據各種實施例，第一行與第二行可逐一地交替設置（1-2-1-2-1-2-…），或至少兩個行可交替地設置（1-1-2-2-1-1-2-2-…）為第一行與第二行。然而應理解，實施例並非僅限於記憶體胞元的行的任何特定的佈置方式。

作為另外一種選擇，在所示實例中，在每一行中，第一記憶體胞元被闡述為自最上部字元線至最下部字元線設置於N個較高的列中，且第二記憶體胞元被闡述為設置於M個較低的列中。

然而，根據另一實施例，第一記憶體胞元及第二記憶體胞元可以在同一行中自最上部字元線至最下部字元線的k個子組（k為大於或等於2的自然數）交替地設置。舉例而言，在一個行中，第一記憶體胞元可設置於第一列至第十列中，第二記憶體胞元可設置於第11列至第20列中，第一記憶體胞元可設置於第21列至第30列中，且第二記憶體胞元可設置於第31列至第41列中。因此，相鄰位元線之間的電容可減小且可不需要基於位元線密度的額外的佈線區域。

圖5是根據一或多個實施例示出圖4的記憶體胞元陣列的金屬線的實例性佈置方式的概念性立體佈局圖。

以下說明將基於基板及位元線金屬線的佈置方式。為了便於說明，提供關於金屬線及基板的佈置方式來闡述相對於基板的X-Y平面的相對位置，且所述佈置方式可被稱為第一金屬層級、第二金屬層級及第三金屬層級等。可在各個平面層級之間設置其他層級的組件。舉例而言，可例如在基板與第一金屬層級之間進一步設置另一金屬組件。金屬組件可為通孔、接觸件或貫穿電極（例如，貫穿矽通孔）。

參照圖5，第一記憶體胞元Cell1與第二記憶體胞元Cell2分別設置於同一行及不同列中；第一記憶體胞元Cell1可設置於具有多個列（N個列）的第一子集中且第二記憶體胞元Cell2可設置於具有多個列（M個列）的第二子集中。記憶體胞元中的每一者中所包括的多個電晶體形成並設置於基板中。

第一金屬層級包括設置於基板上的金屬線，同時在垂直於基板的上表面的Z方向上與基板間隔開。第一金屬層級（其可為前面金屬層級）可包括電源金屬線VDD及VSS、第一位元線金屬線BL FSM_p1及BL FSM_p2、以及字元線金屬線WL_p1及WL_p2。第一電源金屬線VDD可在平行於基板的上表面的Y方向上縱向延伸，且第二電源金屬線VSS可在Y方向上延伸並在X方向上與第一電源金屬線VDD間隔開。舉例而言，可將電源電壓施加至第一電源金屬線VDD，且可以將電源接地電壓施加至第二電源金屬線VSS。下部字元線金屬線WL_p1及WL_p2可在與第二電源金屬線VSS的軸相同的Y軸上在Y方向上延伸（即，下部字元線金屬線WL_p1及WL_p2可在X方向上與第二電源金屬線VSS對齊），同時在Y方向上與第二電源金屬線VSS間隔開。

第二金屬層級包括在基板下方（例如，在基板的底表面上）在Z方向上與基板間隔開的金屬線。第二金屬層級包括第二位元線金屬線BL BSM_p1及BL BSM_p2。

第三金屬層級可包括設置於第一金屬層級上的金屬線，同時在Z方向上與第一金屬層級間隔開。第三金屬層級可包括例如上部字元線金屬線。

根據一個實施例，每一金屬層級可包括在一個方向上延伸的金屬線。舉例而言，第一金屬層級及第三金屬層級可包括在Y方向上延伸的金屬線，且第二金屬層級可包括在平行於基板的上表面且與Y方向相交的X方向上延伸的金屬線。根據另一實施例，第一金屬層級至第三金屬層級可包括分別在X方向及Y方向上延伸的雙向金屬線。

第一電源金屬線VDD可在第一記憶體胞元Cell1及第二記憶體胞元Cell2在X方向上的中心點上在基板的上表面上在Y方向上延伸。一對第二電源金屬線VSS可在Y方向上延伸，同時在X方向上朝向兩側與第一電源金屬線VDD間隔開。一對下部字元線金屬線WL_p1及WL_p2亦可在Y方向上延伸，同時在X方向上朝向兩側與第一電源金屬線VDD間隔開。所述一對第二電源金屬線VSS及所述一對下部字元線金屬線WL_p1及WL_p2在同一方向軸（例如，Y軸）上在Y方向上彼此間隔開。第（2-1）電源金屬線VSS及第一下部字元線金屬線WL_p1被設置為與第（2-2）下部字元線金屬線WL_p2及第二電源金屬線VSS點對稱。即，自Y軸方向觀察，第一下部字元線金屬線WL_p1設置於第（2-1）電源金屬線VSS後面，而第（2-2）下部字元線金屬線WL_p2設置於第二電源金屬線VSS前面。

第一記憶體胞元Cell1電性連接至設置於基板下方的下部金屬層級處的一對第一位元線金屬線BL BSM_p1及BL BSM_p2以及所述一對下部字元線金屬線WL_p1及WL_p2。本文中可使用的用語「連接（connected）」（或「連接（connecting）」、「接觸（contact/ contacting）」或類似用語）旨在指代二或更多個元件之間的實體連接及/或電性連接，且可包括其他中間元件。所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2可在Y方向上延伸且在X方向上彼此間隔開。即，所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2被實作為掩埋位元線。

第二記憶體胞元Cell2電性連接至設置於基板的上表面上的第一上部金屬層級處的一對第二位元線金屬線BL FSM_p1及BL FSM_p2以及所述一對下部字元線金屬線WL_p1及WL_p2。所述一對第二位元線金屬線BL FSM_p1及BL FSM_p2在Y方向上延伸，同時在X方向上朝向兩側與第一電源金屬線VDD間隔開。第二位元線金屬線BL FSM_p1及BL FSM_p2中的每一者可設置於在X方向上與第一電源金屬線VDD、所述一對下部字元線金屬線WL_p1及WL_p2或所述一對第二電源金屬線VSS間隔開的部分處。

根據一些實施例，所述一對第一位元線金屬線BL BSM及所述一對第二位元線金屬線BL FSM可設置於相同的Y軸上，同時在Z方向上彼此間隔開。

圖6是根據一或多個實施例示出第一記憶體胞元的實例性佈置方式的概念性立體佈局圖。圖7是示出圖6的第一記憶體胞元的平面圖，且圖8是沿圖7的第一記憶體胞元的線Y1-Y1'截取的剖視圖。

圖9是根據一或多個實施例示出第二記憶體胞元的實例性佈置方式的概念性立體佈局圖。圖10是示出圖9的第二記憶體胞元的平面圖，且圖11是沿圖10的第二記憶體胞元的線Y2-Y2'截取的剖視圖。

參照圖6至圖11，根據一些實施例，第一記憶體胞元Cell1及第二記憶體胞元Cell2可包括六個電晶體。舉例而言，第一記憶體胞元Cell1及第二記憶體胞元Cell2中的每一者包括設置於電源金屬線VDD下方的N型阱（N阱）區中的第一上拉電晶體PUL及第二上拉電晶體PUR、以及各自設置於與位元線/互補位元線電晶體的源極/汲極區對應的N型區（N+區域）中的第一下拉電晶體PDL、第二下拉電晶體PDR、第一通閘電晶體PGL及第二通閘電晶體PGR。舉例而言，第一上拉電晶體PUL、第一下拉電晶體PDL及第一通閘電晶體PGL可為連接至位元線金屬線的電晶體，且第二上拉電晶體PUR、第二下拉電晶體PDR及第二通閘電晶體PGR可為連接至互補位元線金屬線的電晶體。

參照圖6至圖8，第一記憶體胞元Cell1包括設置於基板下方（例如，在基板的底表面上）的下部金屬層級處的一對第一位元線金屬線BL BSM_p1及BL BSM_p2。所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2連接至第一記憶體胞元的位元線電晶體及互補位元線電晶體的源極/汲極金屬。第一記憶體胞元Cell1可更包括直接背面接觸件（下文中稱為DBC）。DBC設置於所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2的上表面與第一記憶體胞元的位元線電晶體及互補位元線電晶體的源極/汲極金屬的下表面之間，以將第一記憶體胞元Cell1電性連接至第一位元線金屬線。

根據一些實施例，參照圖7及圖8，第一記憶體胞元Cell1的直接背面接觸件DBC1、DBC2設置於與在Y方向上延伸的位元線電晶體及互補位元線電晶體的源極/汲極區對應的N型區（N+區）下方。DBC1在Z方向上穿過基板Si，且電性連接至在基板Si的下表面上在方向Y1-Y1'上延伸的第一位元線金屬線BL BSM_p1、BL BSM_p2。在一些實施例中，基板可包括基板Si及基板SiO2。

第一記憶體胞元Cell1的所述一對下部字元線金屬線WL_p1及WL_p2可分別電性連接至第一記憶體胞元Cell1的位元線電晶體的閘極電極及互補位元線電晶體的閘極電極。

第一記憶體胞元Cell1更包括設置於在Z方向上位於第一上部金屬層級上方的第二上部金屬電極處的上部字元線金屬線WLM。不同於下部字元線金屬線WL_p1及WL_p2（其可在Y方向上延伸），上部字元線金屬線WLM可在X方向上延伸，且可為在Y方向上的寬度大於下部字元線金屬線WL_p1及WL_p2在X方向上的寬度的金屬線。在一些實施例中，第一記憶體胞元Cell1更包括字元線通孔WL_Via。

字元線通孔WL_Via設置於下部字元線金屬線WL_p1及WL_p2的上表面與上部字元線金屬線WLM的下表面之間，以將第一記憶體胞元Cell1電性連接至上部字元線金屬線WLM。

參照圖9至圖11，第二記憶體胞元Cell2包括在基板上設置於第一上部金屬層級處的一對第二位元線金屬線BL FSM_p1及BL FSM_p2。如上文參照圖5所述，第（2-1）位元線金屬線BL FSM_p1在Y方向上延伸，同時在X方向上與第一電源金屬線VDD及第二電源金屬線VSS間隔開。第（2-2）位元線金屬線BL FSM_p2在Y方向上延伸，同時在X方向上與第一電源金屬線VDD及下部字元線金屬線WL_p2間隔開。

所述一對第二位元線金屬線BL FSM_p1及BL FSM_p2連接至第二記憶體胞元Cell2的位元線電晶體及互補位元線電晶體的源極/汲極金屬。第二記憶體胞元Cell2可更包括位元線通孔VIA1、VIA2。位元線通孔VIA1、VIA2設置於所述一對第二位元線金屬線BL FSM_p1及BL FSM_p2的下表面與第二記憶體胞元Cell2的位元線電晶體及互補位元線電晶體的源極/汲極金屬的上表面之間，以將第二記憶體胞元Cell2電性連接至第二位元線金屬線。

第二記憶體胞元Cell2更包括設置於在Z方向上位於第一上部金屬層級上方的第二上部金屬層級處的上部字元線金屬線WLM。與和第一記憶體胞元Cell1連接的上部字元線金屬線WLM的訊號不同的字元線訊號可被施加至與第二記憶體胞元Cell2連接的上部字元線金屬線WLM。

根據一些實施例，參照圖10及圖11，位元線通孔VIA1、VIA2設置於與在Y方向上延伸的位元線電晶體及互補位元線電晶體的源極/汲極區對應的N型區（N+區）的金屬上。此外，位元線通孔VIA1、VIA2設置於第二記憶體胞元Cell2的上表面、N型區（N+區）的上部部分與在方向Y2-Y2'上延伸的第二位元線金屬線BL FSM之間，以將N型區（N+區）上的源極/汲極金屬與第二位元線金屬線BL FSM電性連接。

穿過第二記憶體胞元Cell2的所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2可在基板Si下方的下部金屬層級處設置於第二記憶體胞元Cell2中。然而，所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2不電性連接至第二記憶體胞元Cell2。即，由於不存在DBC（如圖7及圖8所示），因此第二記憶體胞元Cell2可獨立於連接至第一位元線金屬線的第一記憶體胞元Cell1而操作。

圖12是示出圖3的記憶體胞元陣列的一行的概念性立體佈局圖，且圖13是根據一或多個實施例沿圖12所示的第一記憶體胞元及第二記憶體胞元的線A1-A2截取的剖視圖。

參照圖12及圖13，記憶體胞元陣列中所包括的任一行可如圖12所示進行實作。即，所述一對第一位元線金屬線BL BSM_p1及BL BSM_p2可在其中設置有屬於同一行的所有記憶體胞元的基板下方（即，在基板的下表面上）在Y方向上縱向延伸，且所述一對第二位元線金屬線BL FSM_p1及BL FSM_p2可在其中設置有屬於同一行的一些記憶體胞元的基板上在Y方向上延伸。

在圖13的沿A1-A2的橫截面中，第一記憶體胞元Cell1經由位於位元線電晶體的源極/汲極主動圖案下方的DBC而連接至第二位元線金屬線BL BSM。第二記憶體胞元Cell2經由位於位元線電晶體的源極/汲極主動圖案之上的源極/汲極金屬的上表面上的位元線通孔VIA而連接至第一位元線金屬線BL FSM。在一些實施例中，第二位元線金屬線BL BSM與第一位元線金屬線BL FSM之間可設置有接觸件。

圖14是示出根據一些實施例的記憶體裝置的方塊圖，且圖15是示出根據一些實施例的記憶體胞元陣列的字元線金屬線的詳細概念圖。為了便於說明，將省略圖1中的重複說明。

參照圖14，記憶體胞元陣列11可更包括位於記憶體胞元陣列的兩端處的貫穿接觸結構區STCL及STCR。記憶體胞元陣列中的記憶體胞元的每一列沿著第一方向X延伸，且所述記憶體胞元的每一行沿著第二方向Y延伸。每一列包括沿第一方向X縱向延伸的多個字元線WL，且每一行包括沿著第二方向Y縱向延伸的多個位元線BL。貫穿接觸結構區分別位於每一字元線WL的兩端處。

記憶體胞元陣列11包括多個位元胞元，且根據各種實施例，一個位元胞元可被實作為單埠位元胞元，或可被實作為兩埠位元胞元或雙埠位元胞元。相較於單埠位元胞元，兩埠位元胞元及雙埠位元胞元可更包括其中讀取路徑與寫入路徑彼此分離的兩個字元線及兩個通路電晶體，使用位元胞元中分離的字元線同時存取所述多個位元胞元。在下文中，將闡述由兩埠位元胞元實施的記憶體裝置的實施例，但本揭露的範圍並非僅限於此，且本揭露的技術精神亦可應用於單埠位元胞元。

將參照圖15更詳細地闡述圖14的區A中所示的一個字元線。屬於任一列的各記憶體胞元連接至在X方向上延伸的兩個字元線金屬線M2 WLA及M2 WLB。兩個字元線金屬線M2 WLA及M2 WLB中的每一者的一端電性連接至列解碼器14中的驅動電路WLA DRV及WLB DRV。舉例而言，字元線金屬線M2 WLA可連接至讀取埠的驅動電路WLA DRV，且字元線金屬線M2 WLB可連接至寫入埠的驅動電路WLB DRV。作為另外一種選擇，字元線金屬線M2 WLA可連接至寫入埠的驅動電路WLA DRV，且字元線金屬線M2 WLB可連接至讀取埠的驅動電路WLB DRV。為了便於說明，所述兩個字元線金屬線M2 WLA及M2 WLB被稱為第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB，但顯而易見，本揭露的範圍並非僅限於此，且字元線金屬線可被稱為各種用語。

在根據一些實施例的記憶體裝置中，第一子字元線金屬線M2 WLA的訊號路徑及第二子字元線金屬線M2 WLB的訊號路徑可設置成使得所述路徑分別分離成前面字元線金屬線M4 WWLA及背面字元線金屬線BS WLB且然後進行佈線。即，兩埠（或雙埠）位元胞元的子字元線金屬線分別連接至基板Sub的上表面的前面字元線金屬線WWLA及基板的下表面的背面字元線金屬線BS WLB。

第一子字元線金屬線M2 WLA經由至少一個通孔而電性連接至設置於第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB上方的前面字元線金屬線M4 WWLA。第二子字元線金屬線M2 WLB經由貫穿接觸結構STCL及STCR而電性連接至設置於記憶體胞元Cell下方的背面字元線金屬線BS WLB。背面字元線金屬線BS WLB經由貫穿接觸結構（例如，設置於記憶體胞元陣列11的兩端處的貫穿接觸結構）而連接至第二子字元線金屬線M2 WLB。前面金屬線M4 WWLA及背面字元線金屬線BS WLB在X方向上延伸且具有較子字元線金屬線M2 WLA、M2 WLB寬的寬度。

圖16是示出根據一些實施例的記憶體胞元陣列11的一列的平面圖，圖17是沿圖16的線X1-X1'截取的剖視圖，且圖18是沿圖16的線X2-X2'截取的剖視圖。在下文中，在闡述金屬配線線的佈置方式時，在Z方向上直接設置於閘極電極PC上方的金屬配線線被稱為第一層級金屬線M1，且然後在上部Z方向上的隨後的金屬線被稱為第二層級金屬線M2、第三層級金屬線M3及第四層級金屬線M4。

參照圖16、圖17及圖18，位元胞元Cell包括第一字元線連接金屬線WLB1、第二字元線連接金屬線WLB2及第三字元線連接金屬線WLA、位元線金屬線BL及RBL、互補位元線金屬線BLB、電源線VSS及VDD、第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB、前面字元線金屬線M4 WWLA以及背面字元線金屬線BS WLB。第一字元線連接金屬線WLB1、第二字元線連接金屬線WLB2、第三字元線連接金屬線WLA、位元線金屬線BL及RBL、互補位元線金屬線BLB以及電源線VSS及VDD分別在X方向上以預定間隔彼此間隔開，且在Y方向上延伸的同時平行地設置。

在Z軸平面上設置於第二層級金屬線M2上的第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB在Y方向上彼此間隔開，且在X方向上延伸的同時平行地設置。

前面字元線金屬線M4 WWLA在與第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB對應的上表面的Z軸平面上設置於第四層級金屬線M4上，且設置成在X方向上延伸。背面字元線金屬線BS WLB設置於與第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB對應的基板的下表面上，且設置成在X方向上延伸。前面字元線金屬線M4 WWLA及背面字元線金屬線BS WLB可在Y方向上具有較第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB中的每一者的寬度寬的寬度。第一子字元線金屬線M2 WLA與第二子字元線金屬線M2 WLB可在Y方向上具有相同的寬度。

在本揭露中，圖17及圖18中的本揭露的實施例並非僅限於胞元區中的閘極電極PC或源極/汲極接觸件CA與第一層級金屬線M1之間的各種連接關係，且因此將省略對胞元區Cell中的第一層級金屬線M1與閘極電極PC之間的連接的闡述。

參照圖17的橫截面X1-X1'，第一子字元線金屬線M2 WLA可設置於第二層級金屬線M2上，且第一子字元線金屬線M2 WLA經由通孔V2及V3以及第三層級金屬線M3而電性連接至設置於第四層級金屬線M4上的前面字元線金屬線M4 WWLA。然而，第一子字元線金屬線M2 WLA不連接至設置於基板Sub的下表面上的背面字元線金屬線BS WLB。

前面字元線金屬線M4 WWLA在Y方向上具有較第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB中的每一者的寬度大的寬度。即，前面字元線金屬線M4 WWLA的寬度寬於第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB的每一寬度。第一子字元線金屬線M2 WLA的寬度相同或相似於第二子字元線金屬線M2 WLB的寬度。由於前面字元線金屬線M4 WWLA的寬度更寬，因此字元線金屬線的電阻可減小。另外，可藉由隨著字元線金屬線的電阻的減小而產生的訊號裕度來調整具有M2層級的子字元線金屬線的寬度，進而可有望解決前面字元線金屬線M4 WWLA的內部電阻（internal resistance，IR）下降。

參照圖18的橫截面X2-X2'，第二子字元線金屬線M2 WLB可設置於第二層級金屬線M2上，且第二子字元線金屬線M2 WLB經由貫穿接觸結構STC而電性連接至基板Sub下方的背面字元線金屬線BS WLB。如同前面字元線金屬線M4 WWLA一樣，背面字元線金屬線BS WLB在Y方向上具有較第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB中的每一者的寬度大的寬度。

根據一些實施例，基板的下表面的背面字元線金屬線BS WLB經由貫穿接觸結構STC而連接至第二子字元線金屬線M2 WLB。根據一些實施例，貫穿接觸結構STC的區設置於記憶體胞元陣列11在X方向上的兩端的邊緣側上，且因此位元胞元Cell均勻地設置於記憶體胞元陣列內，藉此解決了訊號的臨界通路不平衡（critical pass imbalance）。在本揭露中，貫穿接觸結構STC為用於自基板的下表面的背面字元線金屬線連接基板的上表面的第一層級金屬線M1、第二層級金屬線M2、第三層級金屬線M3及第四層級金屬線M4中的任一者的金屬配線線的結構，且根據各種實施例，貫穿接觸結構STC可以各種方式被稱為背面接觸結構、背面導體結構、訊號分接頭胞元結構等。

形成於基板Sub中的背面線結構BS0經由貫穿接觸結構連接至第二子字元線金屬線M2 WLB，所述貫穿接觸結構包括位於基板Sub上的多個堆疊的訊號分接頭胞元結構STC、CASTC及VASTC、第一層級金屬線圖案M1以及通孔VS1/VS2。儘管未示出，然而訊號分接頭胞元結構STC包括在Z方向上堆疊的多個貫穿接觸件，且每一貫穿接觸件可包括貫穿導電膜及貫穿間隔件。貫穿導電膜可包含例如鋁（Al）、銅（Cu）、鎢（W）、鉬（Mo）、鈷（Co）、釕（Ru）或其合金中的至少一者作為導電材料，且貫穿間隔件可由環繞貫穿導電膜的絕緣材料形成。訊號分接頭胞元結構可將背面字元線金屬線BS WLB的訊號傳送至第二子字元線金屬線M2 WLB。第一貫穿接觸件STC可在Z方向上在基板Sub上形成於與閘極電極PC相同的層級處，第二貫穿接觸件CASTC可在Z方向上形成於與閘極接觸件CB3或源極/汲極接觸件CA相同的層級處，且第三貫穿接觸件VASTC可在Z方向上形成於與閘極接觸件上的通孔相同的層級處。

然而，第二子字元線金屬線M2 WLB不電性連接至前面字元線金屬線M4 WWLA。第二子字元線金屬線M2 WLB的訊號路徑獨立於第一子字元線金屬線M2 WLA的訊號路徑。

圖19是示出根據一些實施例的記憶體胞元陣列的字元線金屬線的詳細概念圖，且圖20是示出圖19的記憶體胞元陣列中的一列的佈局圖。圖21是根據一些實施例沿圖20的線B1-B1'截取的剖視圖，圖22是根據一些實施例沿圖20的線C1-C1'截取的剖視圖。為了便於說明，將省略圖15的重複說明。

將參照圖19更詳細地闡述圖14的區A中所示的一個字元線。屬於任一列的記憶體胞元連接至在X方向上延伸的兩個字元線金屬線M2 WLA及M2 WLB。第一子字元線金屬線M2 WLA電性連接至設置於第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB上方的前面金屬線M4 WWLA。第二子字元線金屬線M2 WLB電性連接至設置於記憶體胞元Cell下方的背面字元線金屬線BS WLB。

然而，不同於圖15的實施例，在單列中，即在字元線中，在記憶體胞元陣列11在X方向上的中間點中更包括貫穿接觸結構。設置於記憶體胞元陣列的中間點處的貫穿接觸結構可被稱為通孔貫穿接觸圖案。

第二子字元線M2 WLB中的每一者藉由貫穿接觸結構STC而連接至背面字元線金屬線BS WLB。在一些實施例中，將藉由舉例方式來闡述設置於兩列中的四個位元胞元陣列Cell1、Cell2、Cell3及Cell4。貫穿接觸區STCL1、STCR1、STCL2及STCR2在X方向上設置於四個位元胞元陣列的兩端處。圖19中繪製的通孔貫穿接觸圖案Via STC pattern設置於記憶體胞元陣列Cell1與Cell2之間。使用通孔貫穿接觸圖案Via STC pattern，在設計上具有防置及佈線（place and routing，PnR）的優勢，同時僅利用通孔貫穿接觸圖案的相對小的區域更穩定地施加訊號，而不需要實施任何額外的包括至少一個電晶體的重緩衝器電路（re-buffer circuit）-即使當記憶體胞元陣列的大小大時，所述重緩衝器電路亦佔據較大的區域。

將參照圖19及圖21詳細闡述貫穿接觸結構。在貫穿接觸結構中，背面字元線金屬線BS WLB設置於基板Sub下方，且背面線結構BS0形成並設置於基板中的背面字元線金屬線BS WLB上。根據一些實施例，貫穿接觸結構STC亦可被稱為各種用語，例如背面接觸結構或背面導體結構。

貫穿接觸結構設置於與基板Sub上的背面線結構BS0對應的上表面上。貫穿接觸結構經由第一層級金屬線M1及通孔VS1而連接至第二子字元線金屬線M2 WLB。根據此種佈置方式，第二子字元線金屬線M2 WLB可將訊號傳送至背面字元線金屬線BS WLB或將背面字元線金屬線BS WLB的訊號傳送至第二子字元線金屬線M2 WLB。

在一些實施例中，貫穿接觸結構包括第一貫穿接觸件STC、第二貫穿接觸件CASTC及第三貫穿接觸件VASTC。第一貫穿接觸件STC可在Z方向上在基板Sub上形成於與閘極電極PC相同的層級處，第二貫穿接觸件CASTC可在Z方向上形成於與閘極接觸件CB3或源極/汲極接觸件CA相同的層級處，且第三貫穿接觸件VASTC可在Z方向上形成於與閘極接觸件上的通孔相同的層級處。在一些實施例中，第一貫穿接觸件STC的寬度可自Z軸的上表面朝向下表面逐漸增加。第二貫穿接觸件CASTC的寬度及第三貫穿接觸件VASTC的寬度可自Z軸的上表面朝向下表面逐漸減小。

第三貫穿接觸件VASTC經由第一層級金屬線M1及通孔VS1而電性連接至第二子字元線金屬線M2 WLB。

將參照圖22闡述其中子字元線金屬線連接至前面字元線金屬線的結構。背面字元線金屬線BS WLB設置於基板Sub下方，且胞元主動區MBC設置於基板Sub上。源極/汲極接觸件CA或閘極電極PC設置於胞元主動區MBC上，且第一子字元線金屬線M2 WLA經由通孔V1及第一層級金屬線M1而連接至閘極電極PC。第一子字元線金屬線M2 WLA經由通孔V2及V3以及第三層級金屬線M3而連接至前面字元線金屬線M4 WWLA。

圖23及圖24是示出用於闡述根據一些實施例的字元線佈置方式的記憶體胞元陣列的佈局圖。為了便於說明，未示出胞元區Cell中的位元線的任何連接。圖23僅示出來自背面字元線金屬線的第二層級金屬線。圖24僅示出來自第二層級金屬線的前面字元線金屬線。

參照圖23及圖24，第一子字元線金屬線M2 WLA及第二子字元線金屬線M2 WLB在Y方向上彼此間隔開預定間隔，且被設置成以WLA1-WLB1、WLB2-WLA2、WLA3-WLB3及WLB4-WLA4的次序在X方向上延伸。

舉例而言，字元線金屬線具有其中記憶體胞元的彼此相鄰的奇數列中的字元線與偶數列中的字元線被設置成在Y方向上互成鏡像的形式。即，線WLB被平行地設置成彼此面對，使得奇數列WLA1-WLB1被鏡像至偶數列WLB2-WLA2，且WLA1及WLA2設置於其基於X軸而互成鏡像的位置處。奇數列WLA3-WLB3具有與其相鄰的奇數列WLA1-WLB1的佈置方式相同的佈置方式。

前面字元線金屬線M4 WWL可設置於子字元線金屬線M2 WLA及子字元線金屬線M2 WLB中的每一者的上表面的中心處，且可經由以通孔CV1及CV2進行連接的第三層級金屬圖案C而電性連接至第一子字元線金屬線M2 WLA。

圖25是示出用於闡述根據一些實施例的貫穿接觸區的佈置方式的記憶體裝置的方塊圖。圖26是示出圖25的記憶體胞元陣列的佈局圖。為了便於說明，以下說明將基於與圖14的不同之處。

參照圖25及圖26，根據一些實施例，當包括於記憶體胞元陣列中的位元胞元的數目大時，貫穿接觸區可包括於記憶體胞元陣列的端部區及中間區二者中。即，在記憶體胞元陣列11中，多個位元胞元可設置於區R2及區R4中，且用於與背面字元線金屬線進行連接的每一貫穿接觸結構STCL、STCM、STCR可設置於區R1、區R3及區R5中。

在根據本揭露的實施例的記憶體裝置中，位元線及字元線被設置成在基板的上表面及下表面上按行分佈，進而可減少在BEOL層中進行佈線的開銷（overhead）。上部位元線或上部字元線的金屬線寬度被實作為較先前技術的寬度更寬，使得用於位元線或字元線的相鄰的金屬線之間的電阻及電容減小。不需要用於位元線或字元線的額外佈線區域，藉此在放置及佈線（PnR）方面具有優勢。

儘管已參照附圖闡述了本揭露的實施例，然而對於熟習此項技術者而言將顯而易見，本揭露可以各種形式來製作而並非僅限於上述實施例，且可在不背離本揭露的技術精神及實質特性的條件下以其他特定形式實施。因此，以上實施例在所有方面皆被視為例示性的而非限制性的。

10:記憶體裝置/半導體裝置 11:記憶體胞元陣列 12:記憶體胞元/位元胞元 13:輸入/輸出（I/O）區塊 14:列解碼器/列驅動器 15:控制區塊 A、R1、R2、R3、R4、R5:區 A1-A2:線 ADDR:位址 BL:位元線金屬線/位元線/互補位元線金屬線 BLB:互補位元線金屬線 BL BSM:背面金屬線/第一位元線金屬線 BL BSM_p1、BL BSM_p2:第一位元線金屬線 BL FSM:前面金屬線/第二位元線金屬線 BL FSM_p1:第二位元線金屬線/第（2-1）位元線金屬線 BL FSM_p2:第二位元線金屬線/第（2-2）位元線金屬線 BS0:背面線結構 BS WLB:背面字元線金屬線 C:第三層級金屬圖案 CA:源極/汲極接觸件 CASTC:第二貫穿接觸件/訊號分接頭胞元結構 Cell:位元胞元/記憶體胞元/胞元區 Cell1:位元胞元陣列/記憶體胞元陣列/第一記憶體胞元 Cell2:位元胞元陣列/記憶體胞元陣列/第二記憶體胞元 Cell3、Cell4:位元胞元陣列 CLK:時脈 CMD:命令 COL:行位址 CTR:控制訊號 CV1、CV2、V1、V2、V3、VS1、VS2:通孔 DATA_IN:寫入資料 DATA_OUT:讀取資料 DBC1、DBC2:直接背面接觸件 M1:第一層級金屬線/第一層級金屬線圖案 M2:第二層級金屬線 M3:第三層級金屬線 M4:第四層級金屬線 M2 WLA:字元線金屬線/第一子字元線金屬線/子字元線金屬線 M2 WLB:字元線金屬線/第二子字元線金屬線/子字元線金屬線 M4 WWLA:前面字元線金屬線/前面金屬線 MBC:胞元主動區 PC:閘極電極 PDL:第一下拉電晶體 PDR:第二下拉電晶體 PGL:第一通閘電晶體 PGR:第二通閘電晶體 PUL:第一上拉電晶體 PUR:第二上拉電晶體 RBL:位元線金屬線 ROW:列位址 Si、SiO2、Sub:基板 STC:貫穿接觸結構/訊號分接頭胞元結構/第一貫穿接觸件 STCL、STCR:貫穿接觸結構/貫穿接觸結構區 STCL1、STCL2、STCR1、STCR2:貫穿接觸區 STCM:貫穿接觸結構 VASTC:第三貫穿接觸件/訊號分接頭胞元結構 VDD:電源線/電源金屬線/第一電源金屬線 VIA、VIA1、VIA2:位元線通孔 Via STC pattern:通孔貫穿接觸圖案 VSS:電源線/電源金屬線/第二電源金屬線/第（2-1）電源金屬線 WL:字元線 WLA:第三字元線連接金屬線 WLA1、WLA3、WLB3:奇數列 WLA2、WLA4、WLB4:偶數列 WLA DRV、WLB DRV:驅動電路 WLB1:第一字元線連接金屬線/奇數列 WLB2:第二字元線連接金屬線/偶數列 WLM:上部字元線金屬線 WL_p1:字元線金屬線/下部字元線金屬線/第一下部字元線金屬線 WL_p2:字元線金屬線/下部字元線金屬線/第（2-2）下部字元線金屬線 WL_Via:字元線通孔 X:方向/第一方向/軸 Y:方向/第二方向/軸 Z:方向/軸 X1-X1'、X2-X2':線/橫截面 Y1-Y1'、Y2-Y2':線/方向

藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，其中相同的參考編號（在使用時）所有圖式中指示對應的元件，在附圖中： 圖1是根據本揭露的一些實施例示出實例性記憶體裝置的至少一部分的示意性方塊圖。 圖2是示出圖1的實例性記憶體胞元陣列的一個實施例的示意性方塊圖。 圖3是根據本揭露的一或多個實施例示出圖2的記憶體胞元陣列的詳細邏輯電路圖。 圖4是根據本揭露的一或多個實施例示出圖2的實例性記憶體胞元陣列的位元線金屬線的佈置方式的詳細概念圖。 圖5是根據本揭露的一或多個實施例示出圖4的記憶體胞元陣列的金屬線的實例性佈置方式的概念性立體佈局圖。 圖6是根據本揭露的一或多個實施例示出第一記憶體胞元的實例性佈置方式的概念性立體佈局圖。 圖7是示出圖6的第一記憶體胞元的平面圖。 圖8是沿圖7的第一記憶體胞元的線Y1-Y1'截取的剖視圖。 圖9是根據本揭露的一或多個實施例示出第二記憶體胞元的實例性佈置方式的概念性立體佈局圖。 圖10是示出圖9的第二記憶體胞元的平面圖。 圖11是沿圖10的第二記憶體胞元的線Y2-Y2'截取的剖視圖。 圖12是根據本揭露的一或多個實施例示出圖3的實例性記憶體胞元陣列的一行的概念性立體佈局圖。 圖13是沿圖12的第一記憶體胞元及第二記憶體胞元的線A1-A2截取的剖視圖。 圖14是示出根據一些實施例的記憶體裝置的方塊圖。 圖15是示出根據一些實施例的記憶體胞元陣列的字元線金屬線的詳細概念圖。 圖16是示出根據一些實施例的記憶體胞元陣列的一列的平面圖。 圖17是沿圖16的線X1-X1'截取的剖視圖。 圖18是沿圖16的線X2-X2'截取的剖視圖。 圖19是示出根據一些實施例的記憶體胞元陣列的字元線金屬線的詳細概念圖。 圖20是示出圖19的記憶體胞元陣列中的一列的佈局圖。 圖21是沿圖20的線B1-B1'截取的剖視圖。 圖22是沿圖20的線C1-C1'截取的剖視圖。 圖23及圖24是示出記憶體胞元陣列的佈局圖，用於闡述根據一些實施例的字元線佈置方式。 圖25是示出記憶體裝置的方塊圖，用於闡述根據一些實施例的貫穿接觸區的佈置方式。 圖26是示出圖25的記憶體胞元陣列的佈局圖。

BL BSM:背面金屬線/第一位元線金屬線

BL FSM:前面金屬線/第二位元線金屬線

Claims (20)

1. 一種記憶體裝置，包括： 記憶體胞元陣列，包括排列成多個行及多個列的多個記憶體胞元且包括位於同一行及不同列中的第一記憶體胞元與第二記憶體胞元，所述多個行與所述多個列在平面圖中相交； 第一位元線電晶體，電性連接於所述第一記憶體胞元與第一位元線金屬線之間；以及 第二位元線電晶體，電性連接於所述第二記憶體胞元與第二位元線金屬線之間， 其中所述第一位元線金屬線位於所述記憶體胞元陣列的上表面上，且所述第二位元線金屬線位於所述記憶體胞元陣列的與所述記憶體胞元陣列的所述上表面相對的下表面上。
2. 如請求項1所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者為靜態隨機存取記憶體胞元。
3. 如請求項2所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括位元線電晶體、互補位元線電晶體以及兩個反相器。
4. 如請求項1所述的記憶體裝置，其中所述記憶體胞元陣列中的所述多個行中的每一者包括多個子組， 在自第一行中的至少一者中的最上部字元線至最下部字元線在第一方向上設置所述第一記憶體胞元、且然後設置所述第二記憶體胞元之後，所述多個子組中的第一子組電性連接至感測放大器， 在第二行中的至少一者中在所述第一方向上設置所述第二記憶體胞元、且然後設置所述第二記憶體胞元之後，所述多個子組中的第二子組電性連接至所述感測放大器，且 所述第一子組的所述第一行與所述第二子組的所述第二行在與所述第一方向相交的第二方向上交替地設置，所述第一方向與所述第二方向平行於所述記憶體胞元陣列的所述上表面。
5. 如請求項1所述的記憶體裝置，其中所述第一位元線金屬線為位於基板的上表面上的前面金屬線，且所述第二位元線金屬線為位於所述基板的與所述基板的所述上表面相對的下表面上的背面金屬線，所述多個記憶體胞元形成於所述基板上。
6. 如請求項4所述的記憶體裝置，更包括直接背面接觸件，所述直接背面接觸件位於所述第二位元線金屬線的上表面與所述第二位元線電晶體的源極/汲極金屬的下表面之間以將所述第二位元線金屬線與所述第二位元線電晶體的所述源極/汲極金屬電性連接。
7. 如請求項4所述的記憶體裝置，更包括位元線通孔，所述位元線通孔位於所述第一位元線金屬線的下表面與所述第一位元線電晶體的源極/汲極金屬的上表面之間以將所述第一位元線金屬與所述第一位元線電晶體的所述源極/汲極金屬電性連接。
8. 如請求項1所述的記憶體裝置，其中所述第一位元線金屬線與所述第二位元線金屬線分別連接至所述多個行中的同一行的感測放大器。
9. 一種記憶體裝置，包括： 一對第一位元線金屬線，位於第一金屬層級處； 記憶體胞元陣列，位於所述第一金屬層級上方的基板上，所述記憶體胞元陣列包括位於同一行中的第一記憶體胞元與第二記憶體胞元； 第一電源金屬線及第二電源金屬線以及一對第二位元線金屬線，位於所述基板上方的第二金屬層級處；以及 感測放大器，位於所述基板中且電性連接至所述一對第一位元線金屬線及所述一對第二位元線金屬線， 其中所述第一記憶體胞元連接至所述一對第一位元線金屬線，且所述第二記憶體胞元連接至所述一對第二位元線金屬線。
10. 如請求項9所述的記憶體裝置，其中所述第一記憶體胞元及所述第二記憶體胞元中的每一者為包括位元線電晶體、互補位元線電晶體以及兩個反相器的靜態隨機存取記憶體。
11. 如請求項10所述的記憶體裝置，其中所述第二記憶體胞元包括第一位元線通孔，所述第一位元線通孔位於所述第二位元線金屬線的下表面與所述第二記憶體胞元的所述位元線電晶體的源極/汲極金屬的上表面之間，以將所述第二記憶體胞元電性連接至所述第二位元線金屬線。
12. 如請求項11所述的記憶體裝置，其中所述第二記憶體胞元包括第二位元線通孔，所述第二位元線通孔位於第二互補位元線金屬線的下表面與所述第二記憶體胞元的所述互補位元線電晶體的源極/汲極金屬的上表面之間以將所述第二記憶體胞元電性連接至所述第二互補位元線金屬線。
13. 如請求項10所述的記憶體裝置，其中所述第一記憶體胞元包括第一直接背面接觸件，所述第一直接背面接觸件位於第一位元線金屬線的上表面與所述第一記憶體胞元的所述位元線電晶體的源極/汲極金屬的下表面之間以將所述第一位元線金屬線與所述第一記憶體胞元的所述位元線電晶體的所述源極/源極金屬電性連接。
14. 如請求項13所述的記憶體裝置，其中所述第一記憶體胞元包括第二直接背面接觸件，所述第二直接背面接觸件位於第二互補位元線金屬線的上表面與所述第二記憶體胞元的所述互補位元線電晶體的源極/汲極金屬的下表面之間以將所述第二互補位元線金屬線與所述第二記憶體胞元的所述互補位元線電晶體的所述源極/汲極金屬電性連接。
15. 一種記憶體裝置，包括： 記憶體胞元陣列，在基板中包括多個記憶體胞元； 一對第一位元線金屬線，於在第三方向上位於所述基板下方的下部金屬層級處在第二方向上彼此間隔開，且在第一方向上延伸，所述第一方向與所述第二方向彼此相交且平行於所述基板的上表面，且所述第三方向垂直於所述基板的所述上表面且垂直於所述第一方向及所述第二方向； 第一電源金屬線，於在所述第三方向上位於所述基板上方的第一上部金屬層級處在所述第一方向上延伸； 一對第二電源金屬線，在所述第一上部金屬層級處在所述第二方向上與所述第一電源金屬線間隔開且在所述第一方向上延伸； 一對下部字元線金屬線，在所述第一上部金屬層級處在與所述一對第二電源金屬線的方向軸相同的第一方向軸上在所述第二方向上與所述一對第二電源金屬線間隔開； 一對第二位元線金屬線，在所述第一上部金屬層級處位於所述一對第二電源金屬線中的每一者與所述第一電源金屬線之間且在所述第一方向上延伸；以及 多個上部字元線金屬線，於在所述第三方向上位於所述第一上部金屬層級上方的第二上部金屬層級處在所述第二方向上延伸。
16. 如請求項15所述的記憶體胞元，其中所述多個記憶體胞元中的每一者為包括位元線電晶體、互補位元線電晶體以及兩個反相器的靜態隨機存取記憶體。
17. 如請求項15所述的記憶體裝置，其中所述多個記憶體胞元中的第一記憶體胞元及第二記憶體胞元包括於所述多個記憶體胞元的一行中， 所述第一記憶體胞元電性連接至所述一對第一位元線金屬線及一對第一下部字元線金屬線，且所述第二記憶體胞元電性連接至所述一對第二位元線金屬線及一對第二下部字元線金屬線。
18. 如請求項17所述的記憶體裝置，更包括直接背面接觸件，所述直接背面接觸件位於所述一對第一位元線金屬線的上表面與所述第一記憶體胞元的所述互補位元線電晶體及所述位元線電晶體的源極/汲極金屬的下表面之間，且 所述第一記憶體胞元電性連接至所述一對第一位元線金屬線。
19. 如請求項18所述的記憶體裝置，其中所述一對第一下部字元線金屬線在所述第一上部金屬層級處沿著與所述第一電源金屬線的軸相同的第一軸在所述第一方向上延伸，將所述第二記憶體胞元的所述位元線電晶體及所述互補位元線電晶體各自的閘極電極與第二上部字元線金屬線電性連接。
20. 如請求項17所述的記憶體裝置，更包括位元線通孔，所述位元線通孔位於所述一對第二位元線金屬線的下表面與所述第二記憶體胞元的所述位元線電晶體及所述互補位元線電晶體中的每一者的源極/汲極金屬的上表面之間， 其中所述第二記憶體胞元經由所述位元線通孔電性連接至所述一對第二位元線金屬線。