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TW202437358A - 半導體製造的方法及半導體結構 - Google Patents

半導體製造的方法及半導體結構 Download PDF

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Abstract

一種用於半導體製造的方法，包括形成由第一氧化矽層圍繞的金屬閘極，其中金屬閘極之金屬表面被曝露。方法進一步包括選擇性地在金屬表面上而不在第一氧化矽層上沉積氮化矽層，以及在第一氧化矽層上且在氮化矽層上沉積第二氧化矽層。

Description

選擇性氮化矽覆蓋於金屬閘極上以防止金屬氧化
半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。積體電路材料及設計的技術進步產生了一代又一代的IC，其中每一代均具有比前一代更小且更複雜的電路。在IC演進的過程中，功能密度(即，每一晶片面積的互連裝置之數目)一般增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減小。這一規模縮小的過程一般藉由提高生產效率及降低相關成本來提供益處。此類規模縮寫亦已增加處理及製造IC之複雜性。
舉例而言，一些半導體製造製程利用高k金屬閘極。在這些製程中，在形成高k金屬閘極之後，通常藉由電漿增強製程來沉積氧化物膜，並將其用作層間介電(interlayer dielectric，ILD)及鈍化層。在氧化物膜沉積期間產生的一些氧電漿物種可導致下伏層(例如，金屬閘極)之氧化，而這係非所需的。本揭露解決了這一問題及其他問題。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。仍然進一步地，當數目或數目之範圍用「約」、「大約」、及類似者來描述時，除非另有規定，否則該術語意欲為涵蓋所描述數目的+/-10%以內的數目。舉例而言，術語「約5 nm」涵蓋範圍自4.5 nm至5.5 nm的維度。
本申請案一般係關於半導體製造製程及結構，且特別係關於在包括高k金屬閘極的金屬閘極之頂部上選擇性沉積SiN (氮化矽，例如，Si 3N 4)，從而防止或減少金屬閘極之氧化。這提供了多個益處，諸如更穩定的金屬閘極操作、平滑的源極及汲極(或者源極/汲極或S/D)接觸輪廓等。
在一些利用金屬閘極的半導體製造製程中，在形成金屬閘極之後，可藉由電漿增強製程來沉積氧化物膜，並將其用作層間介電(interlayer dielectric，ILD)及鈍化層。在氧化物膜沉積期間產生的一些氧電漿物種可能非所需地引起諸如金屬閘極的下伏層之氧化。此類氧化係非所需的，因為其可降低下伏層之操作及性能。防止此類氧化的一種方式係在金屬閘極及圍繞金屬閘極的任何層(例如，ILD層)上方坦覆沉積(而非選擇性沉積) SiN覆蓋層。運用這些方法，用於形成S/D接觸孔的蝕刻製程可在突破這一SiN覆蓋層時在接觸孔輪廓中產生小的側向凹槽(或小袋)(其看起來類似進入源極/汲極接觸孔之側壁中的凹部)。在形成S/D觸點時，此類凹槽可能難以填充，從而產生裝置可靠性問題。如本文所用，源極/汲極(或S/D)可係指裝置之源極或汲極。其亦可係指為多個裝置提供源極及/或汲極的區。
本揭露之一些實施例藉由選擇性地僅在金屬閘極之頂部上而不在將形成S/D接觸孔的圍繞金屬閘極的ILD層上沉積SiN覆蓋層來解決上述問題。在一些實施例中，SiN覆蓋層可部分或完全延伸至金屬閘極之側壁上的閘極間隔物上。有利地，用於形成S/D接觸孔的蝕刻製程不會突破這一SiN覆蓋層，從而導致平滑的S/D接觸孔輪廓，即，S/D接觸孔之側壁以實質恆定的角度自S/D接觸孔之底部至S/D接觸孔之頂部連續延伸。平滑的S/D接觸孔使得更容易在其中填充導電材料，並允許以良好的完整性及可靠性形成S/D觸點。
在本揭露之實施例中，藉由原子層沉積(atomic layer deposition，ALD)製程來達成選擇性SiN沉積，ALD製程利用了SiN成核在氧化矽上比在金屬表面上花費更長時間的特性。在實施例中，ALD製程包括經由四個階段循環：半反應自限前驅物吸附階段、淨化階段、半反應自限共反應物吸附階段、及另一淨化階段。利用ALD製程，在根據本揭露之實施例的一些裝置中，已在金屬表面上而不在氧化矽表面上生長約3 nm至5 nm厚的SiN覆蓋層。藉由參考隨附圖式進一步論述本揭露的這一特徵及其他特徵。
第1圖顯示可係積體電路(integrated circuit，IC)的半導體裝置200的一部分之俯視圖。裝置200形成有(第2A圖、第2B圖、第3A圖、及第3B圖中所示的)基板110或者形成於基板110上，並可包括閘極全環繞(gate-all-around，GAA)電晶體、FinFET、其他電晶體、或其組合。如第1圖中所示，裝置200包括接合半導體材料之通道區211的閘極堆疊220以及在閘極堆疊220之兩側上的兩個S/D區212。裝置200進一步包括設置於S/D區212上並電連接至S/D區212的S/D觸點214。根據兩個實施例，在第2A圖、第2B圖、第3A圖、及第3B圖中顯示裝置200之進一步細節。
第2A圖及第2B圖分別顯示裝置200的沿著第1圖中的X剖切線及Y剖切線的兩個橫截面圖。X剖切線沿著通道區211之長度方向，Y剖切線沿著通道區211之寬度方向。第2A圖至第2B圖中所示的實施例中的裝置200包括一或多個閘極全環繞(gate-all-around，GAA)電晶體。
共同參考第2A圖及第2B圖，在基板110之一區上方形成裝置200。裝置200之通道區211包括連接兩個S/D區212的半導體層210之堆疊。閘極堆疊220包括閘極介電層224及金屬閘電極226。閘極介電層224可包括直接在個別半導體層210上的介電介面層及在介面層上的一或多個高k介電層。裝置200進一步包括在閘極堆疊220之側壁上的閘極間隔物216。閘極堆疊220之部分垂直(沿著Z方向)設置於兩個相鄰半導體層210之間。內部間隔物216a側向(沿著X方向)設置於閘極堆疊220的該些部分與S/D區212之間。閘極間隔物216與內部間隔物216a可在不同的製程步驟處形成並可包括相同或不同的材料。在第2A圖及第2B圖中所示的實施例中，裝置200進一步包括在S/D區212之頂表面上且在閘極間隔物216之側壁上的接觸蝕刻終止(contact etch stop，CES)層209。裝置200進一步包括隔離結構204及基板110上方的層間介電(interlayer dielectric，ILD)層206。閘極堆疊220、閘極間隔物216、及層間介電層206設置於隔離結構204上方。此外，層間介電層206設置於閘極間隔物216之側壁上方及接觸蝕刻終止層209上方。在一些實施例中，省略了接觸蝕刻終止層209。
裝置200進一步包括設置於金屬閘電極226上的覆蓋層225。在實施例中，覆蓋層225直接設置於金屬閘電極226之頂表面上(即，與之直接接觸)。在本實施例中，覆蓋層225包括氮化矽(例如，Si 3N 4)並可稱為SiN覆蓋層225。在一些實施例中，覆蓋層225可包括SiCN、SiC、AlN、TaN、或其他元素。在一些實施例中，覆蓋層225水平(沿著X及Y方向)延伸，以不僅覆蓋金屬閘電極226之頂表面，且亦覆蓋閘極介電層224之頂表面。在一些進一步的實施例中，覆蓋層225水平(沿著X及Y方向)延伸至閘極間隔物216之頂表面。在該些實施例中，覆蓋層225完全覆蓋金屬閘電極226及閘極介電層224之頂表面，並可部分或完全覆蓋閘極間隔物216之頂表面。在又進一步的實施例中，覆蓋層225水平(沿著X及Y方向)延伸至接觸蝕刻終止層209之頂表面。在該些進一步的實施例中，覆蓋層225完全覆蓋金屬閘電極226、閘極介電層224、及閘極間隔物216之頂表面，並可部分或完全覆蓋接觸蝕刻終止層209之頂表面。在第2A圖至第2B圖中所描繪的實施例中，覆蓋層225不設置於主要包括氧化矽(二氧化矽)的層間介電層206之頂表面上。此外，在第2A圖至第2B圖中所描繪的實施例中，覆蓋層225在X及Y方向上在其末端上具有圓角。覆蓋層225之圓角可直接設置於金屬閘電極226、閘極介電層224、閘極間隔物216、或接觸蝕刻終止層209上，這取決於覆蓋層225在以上各個實施例中所論述的範圍。
如第2A圖至第2B圖中所示，裝置200進一步包括在層間介電層206、接觸蝕刻終止層209、閘極間隔物216、及覆蓋層225上的另一層間介電層306。S/D觸點214穿透層間介電層306、層間介電層206、及CEL層209 (當存在時)並電連接至S/D區212。S/D觸點214與覆蓋層225間隔開(即，不直接接觸)。S/D觸點214中之每一側壁自底部至頂部以實質恆定的角度連續延伸。裝置200進一步包括層間介電層306上的介電層308及336以及S/D觸點214上的S/D通孔264。裝置200進一步包括穿透介電層336及308以及覆蓋層225並電接觸金屬閘電極226的閘極通孔242。裝置200進一步包括設置於S/D觸點214中之一些上方並將其與金屬閘電極226中之一些進行連接的對接觸點269。裝置200進一步包括在介電層336上的各種介電層338、346、348、及356，以及嵌入這些介電層中的多層互連結構，包括金屬接線M0、M1，通孔V0，以及其他金屬接線及通孔(未顯示)。半導體裝置200可包括第2A圖至第2B圖中未顯示的其他特徵。
第3A圖及第3B圖分別顯示在裝置200包括一或多個FinFET電晶體的另一實施例中裝置200的沿著第1圖中的X剖切線及Y剖切線的兩個橫截面圖。除本實施例中的通道區211包括一或多個半導體鰭片210'而非半導體層210之堆疊以外，本實施例中裝置200之結構與第2A圖至第2B圖中所描繪的實質上相同。本實施例中的閘極介電層224及金屬閘電極226設置於半導體鰭片210'之頂部及側壁上。
以下將進一步描述裝置200之各種元件。在本實施例中，基板110係矽基板。或者，基板110可包含另一元素半導體，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻化銦；合金半導體，包括矽鍺、磷砷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及磷砷化鎵銦；或其組合物。
隔離結構204可包含氧化矽、氮化矽、氧氮化矽、氟矽玻璃(FSG)、低k介電材料、及/或其他適合的絕緣材料。隔離結構204可包括淺溝槽隔離(shallow trench isolation，STI)結構。其他隔離結構，諸如場氧化物、矽局部氧化(LOCal Oxidation of Silicon，LOCOS)、及/或其他適合的結構亦係可能的。隔離結構204可包括多層結構，舉例而言，在一或多個熱氧化物襯裡層上方具有非共形氧化物層。
層間介電層206及306可包括介電材料，諸如氧化矽或主要係氧化矽。另外或其他，層間介電層206及306可包括氮化矽、氧氮化矽、TEOS形成之氧化物、SiH 4形成之氧化物、磷矽玻璃(PSG)、低k介電材料、其他適合的介電材料、或其組合物。
半導體層210及半導體鰭片210'可包括單晶矽。或者，半導體層210及半導體鰭片210'可包含鍺、矽鍺、或另一適合的半導體材料。S/D區212可包括具有用適當的n型或p型摻雜劑磊晶生長的半導體材料。舉例而言，S/D區212可包括矽，並可摻雜有碳、磷、砷、其他n型摻雜劑、或其組合物(舉例而言，形成Si:C磊晶源極/汲極特徵、Si:P磊晶源極/汲極特徵、或Si:C:P磊晶源極/汲極特徵)。或者，S/D區212可包括矽鍺或鍺，並可摻雜有硼、其他p型摻雜劑、或其組合物(舉例而言，形成Si:Ge:B磊晶源極/汲極特徵)。
閘極介電層224可包括介面層及高k介電層。介面層可包括SiO 2、HfSiO、SiON、其他含矽介電材料、其他適合的介電材料、或其組合物。高k介電層可包括HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、Si 3N 4、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他適合的高k介電材料、或其組合物。高k介電材料一般係指具有高介電常數，舉例而言，大於氧化矽之介電常數(k≈3.9)的介電材料。
金屬閘電極226可包括功函數金屬層及體金屬層。功函數金屬層可係n型功函數金屬或p型功函數金屬。p型功函數層包括任何適合的p型功函數材料，諸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他p型功函材料、或其組合物。n型功函數層包括任何適合的n型功函數材料，諸如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、Ti AlN、其他n型功函材料、或其組合物。體金屬層包括適合的導電材料，諸如Co、Al、W、及/或Cu。體金屬層可另外或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他適合的材料、或其組合物。
閘極間隔物216及內部間隔物216a可包括具有矽、氧、碳、氮、其他適合材料、或其組合物的介電材料(例如，氧化矽、氮化矽、氧氮化矽(SiON)、碳化矽、碳氮化矽(SiCN)、氧碳化矽(SiOC)、氧碳氮化矽(SiOCN))。
介電層336、346、及356可包括與層間介電層206中材料類似的材料。舉例而言，介電層336、346、及356可包括介電材料，諸如氧化矽、TEOS形成之氧化物、磷矽玻璃(PSG)、低k介電材料、其他適合的介電材料、或其組合物。
接觸蝕刻終止層209可包括與層間介電層206不同的材料。舉例而言，在層間介電層206包括低k介電材料的情況下，接觸蝕刻終止層209可包括矽及氮，諸如氮化矽或氧氮化矽。介電層308、338、及348可包括與接觸蝕刻終止層209中的介電材料類似的介電材料。在分別蝕刻層336、346、及356時，介電層308、338、及348亦可用作蝕刻終止層。
S/D觸點214包括導電材料，諸如金屬。適合用於S/D觸點214的金屬包括鋁、鋁合金(諸如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他適合的金屬、或其組合物。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或其組合物。S/D觸點214可包括導電阻障層以及在導電阻障層上方的導電填充層。
通孔(包括S/D接觸通孔264、閘極通孔242、V0)、對接觸點269、及金屬接線(包括M0及M1)中之各者可包括導電阻障層以及在導電阻障層上方的金屬填充層。導電阻障層可包括鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)、或導電氮化物，諸如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)、或其組合物。金屬填充層可包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、或其他金屬。
第4A圖圖示根據一些實施例的用於形成半導體裝置200的方法400之流程圖。方法400僅係實例，並不意欲為對本揭露的限制超出申請專利範圍中明確敘述的範圍。可在方法400之前、期間、及之後提供額外的操作，且針對方法之額外實施例，所描述的一些操作可經替換、消除、或到處移動。以下結合第5A圖至第11B圖及第12A圖至第18B圖來描述方法400，這些圖圖示根據方法400的製造步驟期間的半導體裝置200之各種橫截面圖。更具體地，第5A圖、6A圖、第7A圖、第8A圖、第9A圖、第10A圖、及第11A圖圖示根據第2A圖至第2B圖中所示的實施例的半導體裝置200沿著第1圖中的X剖切線之橫截面圖；第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、及第11B圖圖示根據第2A圖至第2B圖中所示的實施例的半導體裝置200沿著第1圖中的Y剖切線之橫截面圖；第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、及第18A圖圖示根據第3A圖至第3B圖中所示的實施例的半導體裝置200沿著第1圖中的X剖切線之橫截面圖；第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、及第18B圖圖示根據第3A圖至第3B圖中所示的實施例的半導體裝置200沿著第1圖中的Y剖切線之橫截面圖。
在操作402處，方法400提供了或提供有處於中間製造狀態的半導體裝置200，如第5A圖至第5B圖及第12A圖至第12B圖中所示。參考第5A圖至第5B圖，半導體裝置200包括S/D區212、半導體層210之堆疊、閘極間隔物216、內部間隔物216a、接觸蝕刻終止層209、及層間介電層206，如參考第2A圖及第2B圖所述。半導體裝置200進一步包括在成對的側向相對之閘極間隔物216之間以及在成對的縱向相對之內部間隔物216a之間的閘極溝槽225。半導體層210曝露於閘極溝槽225中。在實施例中，閘極溝槽225產生自移除閘極間隔物216之間的犧牲閘極堆疊的製程以及移除垂直位於半導體層210之間的犧牲半導體層的製程。參考第12A圖至第12B圖，半導體裝置200包括S/D區212、半導體鰭片210'、閘極間隔物216、內部間隔物216a、接觸蝕刻終止層209、及層間介電層206，如參考第3A圖及第3B圖所述。半導體裝置200進一步包括在成對的側向相對之閘極間隔物216之間的閘極溝槽225'。半導體鰭片210'曝露於閘極溝槽225'中。在實施例中，閘極溝槽225'產生自移除閘極間隔物216之間的犧牲閘極堆疊的製程。
在操作404處，方法400在諸如第6A圖至第6B圖中所示的閘極溝槽225或者諸如第13A圖至第13B圖中所示的閘極溝槽225'中形成閘極介電層224及金屬閘電極226。參考第6A圖至第6B圖，沉積閘極介電層224以包覆於半導體層210中之各者周圍，在基板110之頂表面上，在隔離結構204之頂表面上，以及在閘極間隔物216及內部間隔物216a之側壁上。參考第13A圖至第13B圖，閘極介電層224沉積於半導體鰭片210'之頂部及側壁上、基板110之頂表面上、隔離結構204之頂表面上、及閘極間隔物216之側壁上。接著，在兩個實施例中，金屬閘電極226沉積於閘極介電層224上方並分別填充閘極溝槽225及225'之其餘部分。此外，金屬閘電極226中之一或多個金屬層過度填充個別閘極溝槽225及225'，並沉積於閘極間隔物216、接觸蝕刻終止層209、及層間介電層206之頂表面上。閘極介電層224可藉由一或多個製程形成，包括化學氧化、熱氧化、ALD、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合的方法。金屬閘電極226可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、電鍍、及/或其他適合的製程來形成。
在操作406處，方法400對半導體裝置200執行平坦化製程，諸如化學機械平坦化(chemical mechanical planarization，CMP)。平坦化製程自閘極間隔物216、接觸蝕刻終止層209、及層間介電層206之頂表面移除金屬閘電極226中之一或多個金屬層。結果，閘極間隔物216、接觸蝕刻終止層209、及層間介電層206之頂表面以及閘極介電層224及金屬閘電極226之頂表面被曝露，諸如第7A圖至第7B圖及第14A圖至第14B圖中所示。由於平坦化製程，這些表面實質上共面。在一些實施例中，層間介電層206可用作平坦化製程的終止擋塊。
在一些方法中，可藉由電漿增強製程(諸如電漿增強CVD)將氧化物膜沉積至閘極間隔物216、接觸蝕刻終止層209、層間介電層206、閘極介電層224及金屬閘電極226之頂表面上。在氧化物膜沉積期間產生的一些氧電漿物種可能非所需地引起下伏層(諸如金屬閘電極226)之氧化。防止此類氧化的一種方式係在氧化物膜沉積之前在閘極間隔物216、接觸蝕刻終止層209、層間介電層206、閘極介電層224、及金屬閘電極226之頂表面上方坦覆沉積SiN覆蓋層。然而，當在稍後階段形成S/D觸點時，這可能會引入非所需的影響，諸如在S/D接觸孔中產生側向袋。在本實施例中，SiN覆蓋層選擇性地沉積至金屬閘電極226上而不沉積至層間介電層206上，如將在操作408處所論述的。這不僅防止對金屬閘電極226之氧化，且亦在形成S/D觸點時提供了益處，諸如允許容易地形成平滑的S/D接觸孔輪廓。
在操作408處，方法400將覆蓋層225選擇性地沉積至金屬閘電極226之頂表面上而不沉積至層間介電層206之頂表面上，諸如第8A圖至第8B圖及第15A圖至第15B圖中所示。在實施例中，覆蓋層225包括或主要包括氮化矽(Si 3N 4)，且層間介電層206之頂表面包括或主要包括氧化矽(SiO 2)。為了進一步實施這一實施例，藉由ALD製程來達成覆蓋層225之選擇性沉積，其中氧化矽表面上的氮化矽成核相對於金屬表面上的氮化物成核延遲。因此，藉由控制ALD製程之持續時間及成核循環，可將覆蓋層225 (具有例如氮化矽)選擇性地沉積至金屬閘電極226 (其為金屬)之頂表面上而不沉積至層間介電層206 (其主要為例如氧化矽)之頂表面上。
這在第4B圖及第4C圖中進一步圖示。參考第4B圖，在實施例中，操作408包括在每一ALD循環中具有四個階段的ALD製程。這四個階段用408A、408B、408C、及408D表示。
階段408A係前驅物吸附階段。在階段408A期間，將用於覆蓋層225中材料的前驅物引入保持半導體裝置200的ALD反應腔室中。前驅物之原子及/或顆粒吸附至金屬閘電極226之金屬表面上。在前驅物之原子及/或顆粒與金屬閘電極226之金屬表面之間形成的鍵的強度足以承受在階段408B期間發生的淨化之物理力。另外，在階段408A期間，前驅物之原子或顆粒未吸附至層間介電層206之氧化矽表面上。在一些情況下，前驅物中之一些原子或顆粒可能落到層間介電層206之氧化矽表面上，但其未充分鍵結至層間介電層206之氧化矽表面並可藉由在階段408B期間發生的淨化之物理力來淨化。在實施例中，控制階段408A之持續時間以達成上述結果。舉例而言，階段408A之持續時間可控制為在0.1秒至5秒的範圍內，諸如0.1秒至3秒或者0.2秒至3秒。若階段408A之持續時間大於5秒，則前驅物中之一些原子或顆粒將吸附至層間介電層206之氧化矽表面上，並將充分鍵結於其上。若階段408A之持續時間小於0.1秒，則可能不足以使前驅物之原子或顆粒吸附至金屬閘電極226之金屬表面上。針對覆蓋層225之選擇性沉積，這兩種情況(即，在設計之持續時間範圍之外)均不可取。在實施例中，在階段408A中使用的前驅物可係或可包括SiH 2Cl 2(DCS)、SiH 2I 2(二碘矽烷)、提供Si (矽)的其他前驅物、或其組合物。在實施例中，階段408A可在0.5托至30托範圍內的壓力下以及250 ℃至500 ℃範圍內的溫度下執行。
階段408B係淨化階段。在階段408B期間，淨化氣體，諸如N 2、Ar、H 2、或其混合物供應至(或流入)保持半導體裝置200的反應腔室中。以足夠的力供應淨化氣體以自反應腔室移除前驅物中之任何未吸附之原子及/或顆粒。在實施例中，淨化氣體之流動速率可控制為在0.5 slm至40 slm (標準升/分鐘)的範圍內。這一範圍設計成使得其提供足夠強的物理力以自反應腔室移除前驅物中之未吸附之原子及/或顆粒，並自層間介電層206之表面移除前驅物中之任何原子及/或顆粒，而不移除吸附至金屬閘電極226之金屬表面上的前驅物之原子及/或顆粒。在實施例中，階段408B之持續時間可控制為在0.5秒至10秒的範圍內。
階段408C係共反應物吸附階段。在階段408C期間，用於覆蓋層225中的材料的共反應物引入反應腔室中。共反應物之原子及/或顆粒吸附至金屬閘電極226之金屬表面上並與在階段408A期間吸附至金屬閘極電極226之表面上的前驅物之原子及/或顆粒反應。前驅物與共反應物之間的反應在覆蓋層225中產生一層材料。另外，在階段408C期間，共反應物之原子或顆粒未吸附至層間介電層206之氧化矽表面上。在一些情況下，共反應物中之一些原子或顆粒可落到層間介電層206之氧化矽表面上，但其未充分鍵結至層間介電層206之氧化矽並可藉由在階段408D期間發生的淨化之物理力來淨化。在實施例中，控制階段408C之持續時間以達成上述結果。舉例而言，階段408C之持續時間可控制為在3秒至10秒的範圍內，諸如3秒至8秒或者5秒至7秒。若階段408C之持續時間大於10秒，則共反應物之一些原子或顆粒將吸附至層間介電層206之氧化矽表面上並將充分鍵結於其上。若階段408C之持續時間小於3秒，則共反應物之原子或顆粒可能不足以吸附至前驅物之原子及/或顆粒上。針對覆蓋層225之選擇性沉積，這兩種情況(即，在設計之持續時間範圍之外)均不可取。在實施例中，在階段408C中使用的共反應物可係或可包括NH 3、N 2、NH 3與H 2之混合物、提供N (氮)的其他共反應物、或其組合物。在實施例中，階段408C可在0.5托至30托範圍內的壓力下以及250℃至500℃範圍內的溫度下執行。
階段408D係另一淨化階段。在階段408D期間，諸如Ar、N 2、H 2、或其混合物的淨化氣體供應至(或流入)反應腔室中。淨化氣體供應有足夠的力以自反應腔室移除共反應物中之任何未吸附之原子及/或顆粒。在實施例中，淨化氣體之流動速率可控制為在0.5 slm至30 slm的範圍內。這一範圍經設計，使得其提供足夠強的物理力以自反應腔室移除共反應物中之未吸附之原子及/或顆粒並自層間介電層206之表面移除共反應物之任何原子及/或顆粒，而不移除吸附至金屬閘電極226之金屬表面上的共反應物及前驅物之原子及/或顆粒。在實施例中，階段408D的持續時間可控制為在0.5秒至20秒的範圍內。
操作408可重複階段408A、408B、408C、及408D，以選擇性地在金屬閘電極226之表面上沉積覆蓋層225，而不沉積於層間介電層206之表面上。第4C圖顯示圖形450，圖示ALD循環數目(橫軸)與沉積於兩個不同表面上的覆蓋層之厚度(縱軸)之間的關係，這係操作408中的情況。具體地，直線452圖示沉積於金屬表面(諸如金屬閘電極226之頂表面)上的覆蓋層225之厚度隨著ALD循環數目的增加而線性生長。此外，直線454圖示沉積於氧化矽表面(諸如層間介電層206之頂表面)上的覆蓋層225之厚度最初為0 (未沉積)，並保持為0，直到「N」個ALD循環之後。在「N」個ALD循環之後，隨著ALD循環數目增加，覆蓋層225在兩個表面上呈線性(或幾乎呈線性)生長。換言之，在不在層間介電層206上沉積蓋層255的情況下，在操作408中的ALD製程中可重複的循環數目為「N」。當ALD循環數目超過N時，除金屬閘電極226之頂表面以外，覆蓋層225亦將沉積至層間介電層206之頂表面上。在一些實施例中，數目N在15至300的範圍內。在操作408之一些實施例中，覆蓋層225沉積至範圍自約3 nm至約5 nm的厚度TH，這在ALD製程的N個循環內。
第4D圖顯示沉積至由膜206'圍繞的金屬閘電極226之頂表面上的覆蓋層225之實例。膜206'主要包括類似於層間介電層206的氧化矽(或二氧化矽)。如第4D圖中所示，覆蓋層225具有在中間部分較厚並朝向兩個末端逐漸變薄的形狀。在中間部分中量測的厚度TH (亦在第4B圖及第4C圖中圖示)為約3 nm至約5 nm。如第4D圖中所示，覆蓋層225未沉積至膜206'之表面上。
參考第8A圖至第8B圖及第15A圖至第15B圖，在一些實施例中，覆蓋層225水平延伸(沿著X及Y方向)，從而不僅覆蓋金屬閘電極226之頂表面，且亦覆蓋閘極介電層224之頂表面。在一些進一步的實施例中，覆蓋層225完全覆蓋金屬閘電極226及閘極介電層224之頂表面，並可部分或完全覆蓋閘極間隔物216之頂表面。在又進一步的實施例(未顯示)中，覆蓋層225水平延伸(沿著X及Y方向)至接觸蝕刻終止層209之頂表面。此外，在第8A圖至第8B圖及第15A圖至第15B圖中所示的實施例中，覆蓋層225在X及Y方向上在其末端上具有圓角。覆蓋層225之圓角可直接設置於金屬閘電極226、閘極介電層224、閘極間隔物216、或接觸蝕刻終止層209上，這取決於覆蓋層225在以上各個實施例中所論述的範圍。圓角可係由於金屬表面限制覆蓋層225之初始成核而形成的。
在操作410處，方法400在層間介電層206、覆蓋層225、CES層206、閘極間隔物216、閘極介電層224、及金屬閘電極226上方沉積另一層間介電層306，諸如第9A圖至第9B圖及第16A圖至第16B圖中所示。層間介電層306可包括介電材料，諸如氧化矽、TEOS形成之氧化物、磷矽玻璃(PSG)、低k介電材料、其他適合的介電材料、或其組合物。在實施例中，層間介電層306與層間介電層206包括相同的材料，從而簡化了S/D接觸孔蝕刻製程。層間介電層306可使用電漿增強CVD或其他適合的方法來沉積。因為覆蓋層225，層間介電層306之沉積不會氧化金屬閘電極226之頂表面，從而確保金屬閘電極226之良好可靠性及性能。在沉積層間介電層306之後，可執行平坦化製程(例如，CMP)以平坦化層間介電層306之頂表面。
在操作412處，方法400在半導體裝置200中形成S/D接觸孔。這可涉及多個製程，包括光學微影術、圖案化、及蝕刻。舉例而言，操作412可在層間介電層306上方形成硬遮罩310，如第10A圖至第10B圖及第17A圖至第17B圖中所示。接著，操作412可例如藉由旋轉塗佈在硬遮罩310上方形成光阻劑層(未顯示)。接下來，操作412使用光學微影術製程對光阻劑層進行圖案化以形成經圖案化光阻劑，並經由經圖案化光阻劑蝕刻硬遮罩310，從而形成經圖案化硬遮罩310。隨後，操作412經由至少經圖案化硬遮罩310蝕刻層間介電層306及206，從而在半導體裝置200中形成S/D接觸孔311，以曝露S/D區212。在半導體裝置200包括接觸蝕刻終止層209的實施例中，操作412可執行多個蝕刻。舉例而言，操作412可首先蝕刻層間介電層306及206並終止於接觸蝕刻終止層209，接著蝕刻接觸蝕刻終止層209以曝露S/D區212。為此，接觸蝕刻終止層209包括與層間介電層306及206中材料不同的材料。具有接觸蝕刻終止層209可有利地允許半導體裝置200之不同區域中(例如，在密集區域及稀疏區域兩者中)的S/D接觸孔311蝕刻有實質上相同的深度。
如第10A圖及第17A圖中所示，S/D接觸孔311經蝕刻離開覆蓋層225而不曝露覆蓋層225。即使在S/D接觸孔311無意中錯位並位於覆蓋層225之一部分的直接之上的情況下，操作412中設計成蝕刻層間介電層306/206 (其主要包括例如氧化矽)的蝕刻製程亦不會突破覆蓋層225 (其主要包括例如氮化矽)。因此，覆蓋層225提供了在S/D接觸孔蝕刻製程期間保護金屬閘電極226免受意外蝕刻的額外益處。
此外，在氮化矽層坦覆沉積於金屬閘電極226及層間介電層206上方的方法中，S/D接觸孔蝕刻製程將需要在蝕刻層間介電層306之後突破這一坦覆氮化矽層。這可涉及選擇性地對不同材料(氧化矽與氮化矽)切換蝕刻劑或電漿物種，這不像本文的實施例(其中層間介電層306與206包括相同的材料，諸如氧化矽)那樣簡單。仍然進一步地，突破坦覆氮化矽層有時會在層間介電層306與層間介電層206之間產生側向凹槽(或袋)。這些側向凹槽在形成S/D觸點214 (在第11A圖、第18A圖中)時難以填充，且會降低裝置之可靠性。相反，在本實施例中，因為層間介電層306與層間介電層206包括大約相同的材料(例如，兩者均主要具有二氧化矽)，且在層間介電層206與306之間不存在具有不同材料的中間層，所以S/D接觸孔311可經蝕刻以具有平滑側壁。如第10A圖及第17A圖中所示，S/D接觸孔311具有以恆定或實質上恆定的角度自接觸孔之底部延伸至接觸孔之頂部的側壁。此類平滑輪廓使得在S/D接觸孔311中填充導電材料變得容易。
在操作414處，方法400在S/D接觸孔311中形成S/D觸點214，如第11A圖及第18A圖中所示。在實施例中，操作414包括將一或多個導電材料(諸如導電阻障層及導電填充層)沉積至S/D接觸孔311中，接著對該一或多個導電材料執行平坦化製程(諸如CMP)。硬遮罩310可在沉積一或多個導電材料之前經移除，或者可在平坦化製程期間經移除。在平坦化製程之後殘留於S/D接觸孔311中的一或多個導電材料變成S/D觸點214。在一些實施例中，操作414包括在形成S/D觸點214之前在S/D區212上形成矽化物層。由於S/D接觸孔311之平滑輪廓，S/D觸點214可形成有良好均勻性及完整性。
在操作416處，方法400對半導體裝置200執行進一步的製造。舉例而言，方法400可在層間介電層306及S/D觸點214上方沉積介電層308及336 (見第2A圖及第3A圖)、在介電層308及336中形成通孔264及242以及對接觸點269、以及形成各種上部介電層(諸如第2A圖及第3A圖中的介電層338、346、348、及356)及上部金屬層(諸如第2A圖及第3A圖中的金屬接線M0及M1以及通孔V0)。
儘管並非意欲為限制性的，但本揭露之一或多個實施例為半導體裝置及其形成提供了許多益處。舉例而言，本揭露之實施例提供了一種用於選擇性地在金屬閘電極之表面上而不在圍繞金屬閘極電極的ILD層之表面上沉積覆蓋層的製程。在金屬閘電極上方沉積另一ILD層的製程期間，覆蓋層保護金屬閘電極免受氧化。此外，使覆蓋層選擇性地沉積於金屬閘電極上而不沉積於ILD層上允許S/D接觸孔蝕刻有平滑側壁，這提高了半導體裝置之可靠性。仍然進一步地，本揭露之實施例簡化了S/D接觸孔蝕刻製程，因為係蝕刻相同的材料(例如，氧化矽)而非蝕刻不同的材料(例如，氧化矽及氮化矽兩者)。
在一個例示性態樣中，本揭露涉及一種半導體製造的方法。方法包括形成由第一氧化矽層圍繞的金屬閘極，其中金屬閘極之金屬表面被曝露；選擇性地在金屬表面上而不在第一氧化矽層上沉積氮化矽層；以及在第一氧化矽層及氮化矽層上沉積第二氧化矽層。
在方法之實施例中，氮化矽層之選擇性沉積包括使用原子層沉積(atomic layer deposition，ALD)製程，原子層沉積製程包括前驅物吸附階段、第一淨化階段、共反應物吸附階段、及第二淨化階段。在進一步的實施例中，前驅物吸附階段經定時，使得氮化矽前驅物吸附至金屬表面上而不吸附至第一氧化矽層上。在進一步的實施例中，共反應物吸附階段經定時，使得氮化矽共反應物與氮化矽前驅物反應且不吸附於第一氧化矽層上。在進一步的實施例中，前驅物吸附階段的持續時間在0.1秒至3秒的範圍內，共反應物吸附階段的持續時間在3秒至10秒的範圍內。在進一步的實施例中，第一淨化階段的持續時間在0.5秒至10秒的範圍內，第二淨化階段的持續時間在0.5秒至20秒的範圍內。
在方法之實施例中，金屬閘極夾在兩個閘極間隔物之間，且兩個閘極間隔物由第一氧化矽層圍繞，其中氮化矽層形成為直接在兩個閘極間隔物之頂部上延伸。在另一實施例中，方法進一步包括蝕刻與金屬閘極相鄰的接觸孔，其中接觸孔延伸至第一及第二氧化矽層中而不曝露氮化矽層；以及在接觸孔中形成金屬觸點。在另一實施例中，接觸孔之側壁具有連續成角度的面。
在另一例示性態樣中，本揭露涉及一種半導體製造的方法。方法包括提供一種結構，結構具有基板、在基板上方的源極及汲極、連接源極與源極的一或多個半導體通道層、在基板上方的閘極間隔物、在源極及汲極上方且在閘極間隔物之側壁上的第一層間介電(interlayer dielectric，ILD)層，從而在兩個閘極間隔物之間提供閘極溝槽並曝露該一或多個半導體通道層。方法進一步包括將金屬閘電極沉積至閘極溝槽中並沉積於閘極間隔物及第一層間介電層上方；對金屬閘電極執行化學機械平坦化製程，直到第一層間介電層被曝露且金屬閘電極之頂表面被曝露；選擇性地在金屬閘電極之頂表面上而不在第一層間介電層上沉積氮化矽層；以及在第一層間介電層上及氮化矽層上沉積第二層間介電層。
在實施例中，方法進一步包括蝕刻與閘極間隔物中之一者相鄰的接觸孔，並在接觸孔中形成金屬觸點，其中接觸孔延伸穿過第一及第二層間介電層，並到達源極及汲極中之一者而不曝露氮化矽層。在進一步的實施例中，接觸孔之兩個相對側壁具有延伸穿過第一及第二層間介電層的連續成角度的面。
在方法之實施例中，氮化矽層之選擇性沉積包括使用原子層沉積(atomic layer deposition，ALD)製程，原子層沉積製程包括前驅物吸附階段、第一淨化階段、共反應物吸附階段、及第二淨化階段，其中控制前驅物吸附階段，使得氮化矽前驅物吸附至金屬閘電極之頂表面上而不吸附至第一層間介電層上。在進一步的實施例中，控制共反應物吸附階段，使得氮化矽共反應物與氮化矽前驅物反應且不吸附於第一層間介電層上。在另一進一步的實施例中，前驅物吸附階段的持續時間控制為在0.1秒至5秒的範圍內。在進一步的實施例中，共反應物吸附階段的持續時間控制為在3秒至10秒的範圍內。
在又另一例示性態樣中，本揭露涉及一種半導體結構，半導體結構具有在源極與汲極之間的金屬閘極；第一在金屬閘極之側壁上且在源極及汲極之頂部上的氧化矽層；在金屬閘極之頂部上而不在第一氧化矽層之頂部上的氮化矽覆蓋層；在氮化矽覆蓋層上且在第一氧化矽層上的第二氧化矽層；以及至少在第二氧化矽層中並電接觸源極或汲極的第一觸點，其中第一觸點不直接接觸氮化矽覆蓋層。
在實施例中，半導體結構進一步包括穿過第二氧化矽層及氮化矽覆蓋層並電接觸金屬閘極的閘極通孔。在另一實施例中，半導體結構進一步包括在金屬閘極之側壁上且在第一氧化矽層與金屬閘極之間的介電閘極間隔物。在進一步的實施例中，氮化矽覆蓋層在閘極間隔物的正上方具有圓角。
前述內容概述若干實施例的特徵，使得一般技藝人士可更佳地理解本揭露的態樣。一般技藝人士應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。一般技藝人士亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
110:基板 200:裝置 204:隔離結構 206:層間介電層 206' :膜 209:接觸蝕刻終止層 210:半導體層 210' :半導體鰭片 211:通道區 212:S/D區 214:S/D觸點 216:閘極間隔物 216a:內部間隔物 224:閘極介電層 225:閘極溝槽 225':閘極溝槽 226:金屬閘電極 220:閘極堆疊 242:通孔 264:通孔 269:對接觸點 306:層間介電層 308:介電層 310:硬遮罩 311:S/D接觸孔 336:介電層 338:介電層 346:介電層 348:介電層 356:介電層 400:方法 402~416:操作 408A~408D:階段 450:圖形 452:直線 454:直線
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應強調，根據行業中的標準規範，各種特徵未按比例繪製且僅用於說明的目的。實際上，各種特徵的維度可為了論述清楚經任意地增大或減小。 第1圖係根據本揭露之各個態樣的半導體裝置的一部分(諸如積體電路(integrated circuit，IC))之簡化俯視圖。 第2A圖及第2B圖顯示根據實施例的第1圖之半導體裝置的一部分之橫截面圖。 第3A圖及第3B圖顯示根據另一實施例的第1圖之半導體裝置的一部分之橫截面圖。 第4A圖顯示根據本揭露之諸態樣的用於形成第1圖中所示的半導體裝置的方法之流程圖。 第4B圖圖示根據實施例的第4A圖中的方法中利用的原子層沉積(atomic layer deposition，ALD)製程之流程圖。 第4C圖及第4D圖圖示根據實施例的第4B圖中的ALD製程之某些特性。 第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、及第11B圖圖示根據一些實施例的在根據第4A圖之方法的製造製程期間的第2A圖及第2B圖中的半導體裝置的實施例之橫截面圖。 第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、及第18B圖圖示根據一些實施例的在根據第4A圖之方法的製造製程期間的第3A圖及第3B圖中的半導體裝置的實施例之橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:裝置
211:通道區
212:S/D區
214:S/D觸點
220:閘極堆疊

Claims (20)

  1. 一種半導體製造的方法，包含以下步驟： 形成由一第一氧化矽層圍繞的一金屬閘極，其中該金屬閘極之一金屬表面被曝露； 選擇性地在該金屬表面上而不在該第一氧化矽層上沉積一氮化矽層；及 在該第一氧化矽層上且在該氮化矽層上沉積一第二氧化矽層。
  2. 如請求項1所述之方法，其中該氮化矽層之該選擇性沉積之步驟包括以下步驟：使用一原子層沉積製程，該原子層沉積製程包括一前驅物吸附階段、一第一淨化階段、一共反應物吸附階段、及一第二淨化階段。
  3. 如請求項2所述之方法，其中該前驅物吸附階段經定時，使得氮化矽前驅物吸附至該金屬表面上而不吸附至該第一氧化矽層上。
  4. 如請求項3所述之方法，其中該共反應物吸附階段經定時，使得氮化矽共反應物與該氮化矽前驅物反應且不吸附於該第一氧化矽層上。
  5. 如請求項4所述之方法，其中該前驅物吸附階段的持續時間在0.1秒至3秒的一範圍內，且該共反應物吸附階段的持續時間在3秒至10秒的一範圍內。
  6. 如請求項5所述之方法，其中該第一淨化階段的持續時間在0.5秒至10秒的一範圍內，且該第二淨化階段的持續時間在0.5秒至20秒的一範圍內。
  7. 如請求項1所述之方法，其中該金屬閘極夾在兩個閘極間隔物之間，且該兩個閘極間隔物由該第一氧化矽層圍繞，其中該氮化矽層形成為直接在該兩個閘極間隔物之頂部上延伸。
  8. 如請求項1所述之方法，進一步包含以下步驟： 蝕刻與該金屬閘極相鄰的一接觸孔，其中該接觸孔延伸至該第一氧化矽層及該第二氧化矽層中而不曝露該氮化矽層；及 在該接觸孔中形成一金屬觸點。
  9. 如請求項8所述之方法，其中該接觸孔之一側壁具有一連續成角度的面。
  10. 一種半導體製造的方法，包含以下步驟： 提供一結構，該結構具有一基板、在該基板上方的一源極及一汲極、連接該源極與該汲極的一或多個半導體通道層、在該基板上方的多個閘極間隔物、在該源極及該汲極上方且在該些閘極間隔物之多個側壁上的一第一層間介電層，從而在該兩個閘極間隔物之間提供一閘極溝槽並曝露該一或多個半導體通道層； 將一金屬閘電極沉積至該閘極溝槽中以及該些閘極間隔物及該第一層間介電層上方； 對該金屬閘電極執行一化學機械平坦化製程，直到該第一層間介電層被曝露且該金屬閘電極之一頂表面被曝露； 選擇性地在該金屬閘電極之該頂表面上而不在該第一層間介電層上沉積一氮化矽層；及 在該第一層間介電層上且在該氮化矽層上沉積一第二層間介電層。
  11. 如請求項10所述之方法，進一步包含以下步驟： 蝕刻與該些閘極間隔物中之一者相鄰的一接觸孔，其中該接觸孔延伸穿過該第一層間介電層及該第二層間介電層並到達該源極及該汲極中之一者而不曝露該氮化矽層；及 在該接觸孔中形成一金屬觸點。
  12. 如請求項11所述之方法，其中該接觸孔之兩個相對側壁具有延伸穿過該第一層間介電層及該第二層間介電層的多個連續成角度的面。
  13. 如請求項10所述之方法，其中該氮化矽層之該選擇性沉積之步驟包括以下步驟：使用一原子層沉積製程，該原子層沉積製程包括一前驅物吸附階段、一第一淨化階段、一共反應物吸附階段、及一第二淨化階段，其中控制該前驅物吸附階段，使得氮化矽前驅物吸附至該金屬閘電極之該頂表面上而不吸附至該第一層間介電層上。
  14. 如請求項13所述之方法，其中控制該共反應物吸附階段，使得氮化矽共反應物與該氮化矽前驅物反應且不吸附於該第一層間介電層上。
  15. 如請求項13所述之方法，其中該前驅物吸附階段的持續時間控制為在0.1秒至5秒的一範圍內。
  16. 如請求項15所述之方法，其中該共反應物吸附階段的持續時間控制為在3秒至10秒的一範圍內。
  17. 一種半導體結構，包含： 在一源極與一汲極之間的一金屬閘極； 在該金屬閘極之多個側壁上且在該源極及該汲極之頂部上的一第一氧化矽層； 在該金屬閘極之頂部上而不在該第一氧化矽層之頂部上的一氮化矽覆蓋層； 在該氮化矽覆蓋層上且在該第一氧化矽層上的一第二氧化矽層；及 在至少該第二氧化矽層中並電接觸該源極或該汲極的一第一觸點，其中該第一觸點不直接接觸該氮化矽覆蓋層。
  18. 如請求項17所述之半導體結構，進一步包含一閘極通孔，該閘極通孔穿過該第二氧化矽層及該氮化矽覆蓋層並電接觸該金屬閘極。
  19. 如請求項17所述之半導體結構，進一步包含在該金屬閘極之多個側壁上且在該第一氧化矽層與該金屬閘極之間的多個介電閘極間隔物。
  20. 如請求項19所述之半導體結構，其中該氮化矽覆蓋層在該些閘極間隔物直接之上具有多個圓角。
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