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TW202422886A - 半導體裝置、半導體裝置的製造方法以及電子裝置 - Google Patents

半導體裝置、半導體裝置的製造方法以及電子裝置 Download PDF

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TW202422886A
TW202422886A TW112139930A TW112139930A TW202422886A TW 202422886 A TW202422886 A TW 202422886A TW 112139930 A TW112139930 A TW 112139930A TW 112139930 A TW112139930 A TW 112139930A TW 202422886 A TW202422886 A TW 202422886A
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conductive layer
insulating layer
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semiconductor
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TW112139930A
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山崎舜平
松嵜𨺓徳
井坂史人
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日商半導體能源研究所股份有限公司
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Abstract

提供一種電特性良好的半導體裝置。提供一種半導體裝置，包括電晶體、第一層間絕緣層、第一層間絕緣層上的第二層間絕緣層。電晶體包括用作源極電極和汲極電極中的一個的第一導電層及用作源極電極和汲極電極中的另一個的第二導電層，在第一導電層與第二導電層之間設置第一和第二層間絕緣層。在第一和第二層間絕緣層以及第二導電層中設置有到達第一導電層的開口部，以具有位於該開口部的內部的區域的方式依次設置半導體層、第一閘極絕緣層及第一閘極電極。在第一層間絕緣層與第二層間絕緣層之間以覆蓋半導體層的側面的方式設置第二閘極電極。第二閘極電極包括具有與半導體層接觸的區域的氧化物區域。氧化物區域被用作第二閘極絕緣層。

Description

半導體裝置、半導體裝置的製造方法以及電子裝置
本發明的一個實施方式係關於一種半導體裝置以及半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種記憶體裝置以及記憶體裝置的製造方法。此外，本發明的一個實施方式係關於一種電晶體以及電晶體的製造方法。此外，本發明的一個實施方式係關於一種電子裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。作為本發明的一個實施方式的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、電子裝置、照明設備、輸入裝置(例如，觸控感測器)、輸入輸出裝置(例如，觸控面板)、上述裝置的驅動方法以及上述裝置的製造方法。
注意，在本說明書等中，半導體裝置是指利用半導體特性的裝置並是指包括半導體元件(電晶體、二極體或光電二極體等)的電路及包括該電路的裝置等。此外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片以及封裝中容納有晶片的電子構件。此外，有時記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，並且包括半導體裝置。
近年來，對半導體裝置進行開發，例如將大型積體電路(LSI：Large Scale Integration)用於半導體裝置。例如，將中央處理器(CPU：Central Processing Unit)以及記憶體等用於半導體裝置。CPU是包括將半導體晶圓加工來形成晶片而成的半導體積體電路(至少包括電晶體及記憶體)且形成有作為連接端子的電極的半導體元件的集合體。
CPU以及記憶體等半導體電路(IC晶片)安裝在印刷線電路等電路板上，並被用作各種電子裝置的構件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到注目。該電晶體廣泛地應用於積體電路(IC：Integrated Circuit)以及顯示裝置等的電子器件。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
另外，已知使用氧化物半導體的電晶體的在非導通狀態下的洩漏電流極小。例如，專利文獻1公開了利用使用氧化物半導體的電晶體的洩漏電流小的特徵的低功耗的CPU等。另外，例如，專利文獻2公開了利用使用氧化物半導體的電晶體的洩漏電流小的特徵而能夠長期保持存儲內容的記憶體裝置等。
此外，近年來，隨著電子裝置的小型化和輕量化，對積體電路的進一步高密度化的要求提高。此外，有提高包括積體電路的半導體裝置的生產率的需求。例如，專利文獻3及非專利文獻1公開了一種技術，其中藉由層疊使用氧化物半導體的第一電晶體和使用氧化物半導體的第二電晶體，重疊地設置多個記憶單元，由此提高積體電路的密度。
並且，如果可以實現縱向電晶體，可以提高積體電路的密度。例如，專利文獻4公開了氧化物半導體的側面隔著閘極絕緣層被閘極電極覆蓋的縱向電晶體。
[專利文獻1] 日本專利申請公開第2012/257187號公報 [專利文獻2] 日本專利申請公開第2011/151383號公報 [專利文獻3] 國際專利申請公開第2021/053473號 [專利文獻4] 日本專利申請公開第2013/211537號公報 [非專利文獻]
[非特許文獻1] M.Oota et.al，“3D-Stacked CAAC-In-Ga-Zn Oxide FETs with Gate Length of 72nm”，IEDM Tech. Dig.，2019，pp.50-53
電晶體的臨界電壓影響到電晶體的工作。例如，當在n通道型電晶體中電晶體的臨界電壓低時，電晶體容易具有常開啟特性。
本發明的一個實施方式的目的之一是提供一種能夠控制電晶體的臨界電壓的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種電特性良好的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種以高速驅動的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種能夠微型化或高積體化的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種小型的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種大容量的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種廉價的半導體裝置或者記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種通態電流大的電晶體。此外，本發明的一個實施方式的目的之一是提供一種關態電流(off-state current)小的電晶體。此外，本發明的一個實施方式的目的之一是提供一種電特性良好的電晶體。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置、記憶體裝置或者電晶體。
本發明的一個實施方式的目的之一是提供一種能夠控制電晶體的臨界電壓的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種電特性良好的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種以高速驅動的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種能夠微型化或高積體化的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種小型的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種大容量的記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種良率高的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種通態電流大的電晶體的製造方法。此外，本發明的一個實施方式的目的之一是提供一種關態電流小的電晶體的製造方法。此外，本發明的一個實施方式的目的之一是提供一種電特性良好的電晶體的製造方法。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置的製造方法、記憶體裝置的製造方法或者電晶體的製造方法。
注意，這些目的的記載並不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍的記載衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置，包括電晶體、第一絕緣層及第二絕緣層，其中，電晶體包括第一導電層、第二導電層、第三導電層、第四導電層、半導體層及第三絕緣層，第一絕緣層設置在第一導電層上，第二導電層設置在第一絕緣層上，第二絕緣層設置在第二導電層上，第三導電層設置在第二絕緣層上，第一絕緣層、第二導電層、第二絕緣層及第三導電層中設置有到達第一導電層的開口部，第二導電層中設置有包括開口部中的側面的氧化物區域，半導體層以具有位於開口部的內部的區域的方式設置，半導體層具有與第一導電層接觸的區域、與氧化物區域接觸的區域及與第三導電層接觸的區域，第三絕緣層以具有位於開口部的內部的區域的方式設置在半導體層上，第四導電層以具有位於開口部的內部的區域且具有夾著第三絕緣層與半導體層對置的區域的方式設置。
另外，在上述實施方式中，氧化物區域也可以包含第二導電層所包含的材料的氧化物。
另外，在上述實施方式中，第二導電層及第四導電層也可以在開口部的內部具有夾著半導體層的通道形成區域的區域。
另外，在上述實施方式中，也可以包括如下結構：第一導電層包括第一層及第二層，第二層設置在第一層上，並且半導體層具有與第一層的頂面接觸的區域及與第二層的側面接觸的區域。
另外，在上述實施方式中，也可以包括如下結構：第一絕緣層包括第一層、第二層及第三層，第二絕緣層包括第四層、第五層及第六層，第二層設置在第一層上，第三層設置在第二層上，第五層設置在第四層上，第六層設置在第五層上，並且第一層、第三層、第四層及第六層包含氮。
另外，在上述實施方式中，第二層及第五層也可以包含氧。
另外，包括本發明的一個實施方式的半導體裝置及照相機的電子裝置也是本發明的一個實施方式。
另外，本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：形成第一導電層；在第一導電層上形成第一絕緣層；在第一絕緣層上形成第二導電層；在第二導電層上形成第二絕緣層；在第二絕緣層上形成第三導電層；在第一絕緣層、第二導電層、第二絕緣層及第三導電層中形成到達第一導電層的開口部；藉由對第二導電層的開口部中的側面進行氧化處理，在第二導電層中形成氧化物區域；以具有位於開口部的內部的區域且具有與第一導電層接觸的區域、與氧化物區域接觸的區域及與第三導電層接觸的區域的方式形成半導體層；以具有位於開口部的內部的區域的方式在半導體層上形成第三絕緣層；以及以具有位於開口部的內部的區域且具有夾著第三絕緣層與半導體層對置的區域的方式形成第四導電層。
另外，在上述實施方式中，氧化處理也可以藉由在含氧氛圍下的微波處理進行。
另外，在上述實施方式中，還可以包括如下步驟：作為第一導電層形成第一層、第一層上的第二層，在形成第三導電層之後，在第一絕緣層、第二導電層、第二絕緣層及第三導電層中形成到達第二層的開口部，並且在氧化處理之後且形成半導體層之前，去除第二層的與開口部重疊的區域。
另外，在上述實施方式中，也可以在形成開口部之後且形成氧化物區域之前對第二導電層的開口部中的側面進行加工。
另外，在上述實施方式中，加工也可以藉由各向同性蝕刻進行。
另外，在上述實施方式中，還可以包括如下步驟：在形成開口部之後且形成氧化物區域之前，形成開口部中具有與第二導電層的側面接觸的區域的第四絕緣層並對其進行氧化處理，而去除第四絕緣層來形成半導體層。
另外，在上述實施方式中，還可以包括如下步驟：作為第一絕緣層，形成第一層、第一層上的第二層及第二層上的第三層，作為第二絕緣層，形成第四層、第四層上的第五層及第五層上的第六層，第四絕緣層以具有與第六層的頂面接觸的區域的方式形成，第四絕緣層包含氧，第六層包含氮。
另外，在上述實施方式中，第一層、第三層及第四層也可以包含氮。
另外，在上述實施方式中，第二層及第五層也可以包含氧。
另外，在上述實施方式中，半導體層也可以包含金屬氧化物。金屬氧化物也可以包含選自銦、鋅和元素M中的一個或多個，並且元素M也可以為選自鋁、鎵、錫、釔、鈦、釩、鉻、錳、鐵、鈷、鎳、鋯、鉬、鉿、鉭、鎢、鑭、鈰、釹、鎂、鈣、鍶、鋇、硼、矽、鍺和銻中的一個或多個。
根據本發明的一個實施方式可以提供一種能夠控制電晶體的臨界電壓的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種電特性良好的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種可靠性高的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種以高速驅動的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種能夠微型化或高積體化的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種小型的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種大容量的記憶體裝置。此外，根據本發明的一個實施方式可以提供一種功耗低的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種廉價的半導體裝置或者記憶體裝置。此外，根據本發明的一個實施方式可以提供一種通態電流大的電晶體。此外，根據本發明的一個實施方式可以提供一種關態電流小的電晶體。此外，根據本發明的一個實施方式可以提供一種電特性良好的電晶體。此外，根據本發明的一個實施方式可以提供一種新穎的半導體裝置、記憶體裝置或者電晶體。
根據本發明的一個實施方式可以提供一種能夠控制電晶體的臨界電壓的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種電特性良好的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種可靠性高的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種以高速驅動的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種能夠微型化或高積體化的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種小型的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種大容量的記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種功耗低的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種良率高的半導體裝置的製造方法或者記憶體裝置的製造方法。此外，根據本發明的一個實施方式可以提供一種通態電流大的電晶體的製造方法。此外，根據本發明的一個實施方式可以提供一種關態電流小的電晶體的製造方法。此外，根據本發明的一個實施方式可以提供一種電特性良好的電晶體的製造方法。此外，根據本發明的一個實施方式可以提供一種新穎的半導體裝置的製造方法、記憶體裝置的製造方法或者電晶體的製造方法。
注意，這些效果的記載並不妨礙其他效果的存在。發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍的記載衍生上述以外的效果。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加符號。
另外，為了便於理解，有時圖式中示出的各組件的位置、大小及範圍等並不表示其實際的位置、大小及範圍等。因此，所公開的發明並不侷限於圖式中公開的位置、尺寸及範圍等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等非意圖性地被減薄，但是為了便於理解有時不反映於圖式中。
注意，在本說明書等中，為了方便起見，附加了“第一”及“第二”等序數詞，而其並不限制組件的個數或組件的順序(例如，製程順序或疊層順序)。此外，在本說明書中的某一部分對組件附加的序數詞與在本說明書中的其他部分或申請專利範圍對該組件附加的序數詞有時不一致。
電晶體是半導體元件的一種，並且可以實現放大電流或電壓的功能、控制導通或非導通的切換工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有形成通道的區域(也稱為通道形成區域)，並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
此外，在採用不同極性的電晶體或者電路工作中的電流方向變化的情況等下，“源極”和“汲極”的功能有時相互調換。因此，在本說明書中“源極”和“汲極”可以相互調換。
注意，半導體的雜質例如是指構成半導體的主要成分之外的元素。例如，濃度低於0.1atomic%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的增高或者結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。明確而言，例如，有氫、鋰、鈉、矽、硼、磷、碳以及氮等。此外，有時水也作為雜質起作用。此外，例如有時雜質的混入導致氧化物半導體中的氧空位(也稱為為V O)的形成。
注意，在本說明書等中，氧氮化物是指在其組成中含氧量多於含氮量的材料。氮氧化物是指在其組成中含氮量多於含氧量的材料。
例如可以利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)或X射線光電子能譜法(XPS：X-ray Photoelectron Spectroscopy)分析出膜中的氫、氧、碳以及氮等元素的含量。在目的元素的含有率高(例如為0.5atomic%以上或1atomic%以上)時，XPS很合適。另一方面，在目的元素的含有率低(例如為0.5atomic%以下或1atomic%以下)時，SIMS很合適。在比較元素含量時，更佳為採用SIMS和XPS的兩者分析方法進行複合分析。
此外，在本說明書等中，根據狀況，可以互相調換“膜”及“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”且將“導電膜”調換為“導電層”。此外，例如有時可以將“絕緣膜”調換為“絕緣層”且將“絕緣層”調換為“絕緣膜”。並且，例如有時可以將“半導體膜”調換為“半導體層”且將“半導體層”調換為“半導體膜”
在本說明書等中，“平行”是指兩條直線所形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線所形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線所形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線所形成的角度為60°以上且120°以下的狀態。
此外，在本說明書等中，可以適當地調換“電壓”和“電位”。”電壓”是指與參考電位之間的電位差，例如在參考電位為地電位(接地電位)時，也可以將“電壓”稱為“電位”。地電位不一定意味著0V。此外，電位是相對性的，根據基準的電位的變化，例如供應到佈線的電位、施加到電路的電位以及從電路輸出的電位等也產生變化。
在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接對象間的電信號的授收，就對其沒有特別的限制。例如，“具有某種電作用的元件”除了電極或佈線以外還包括電晶體等切換元件、電阻元件、線圈、電容器、其他具有各種功能的元件等。
另外，在本說明書等中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態或遮斷狀態)時的源極-汲極間的洩漏電流。在沒有特別的說明的情況下，在n通道型電晶體中，關閉狀態是指閘極與源極間的電壓V gs低於臨界電壓V th(在p通道型電晶體中V gs高於V th)的狀態。
在本說明書等中，組件的頂面形狀是指從平面看時的該組件的輪廓形狀。另外，平面視是指從該組件的被形成面或形成有該組件的支撐體(例如基板)的表面的法線方向看的情況。
在本說明書等中，錐形形狀是指組件的側面的至少一部分相對於基板面或被形成面傾斜地設置的形狀。例如，較佳為具有傾斜的側面和基板面或被形成面所形成的角度(也稱為錐角)小於90度的區域。注意，組件的側面、基板面及被形成面不一定必須完全平坦，也可以是具有微小曲率的近似平面狀或具有微細凹凸的近似平面狀。
在本說明書等中，在有A與B接觸的記載的情況下，A的至少一部分與B接觸。因此，例如，可以換稱為A具有與B接觸的區域。
在本說明書等中，在有A位於B上的記載的情況下，A的至少一部分位於B上。因此，例如，可以換稱為A包括位於B上的區域。
在本說明書等中，在有A覆蓋B的記載的情況下，A的至少一部分覆蓋B。因此，例如，可以換稱為A包括覆蓋B的區域。
在本說明書等中，在有A與B重疊的記載的情況下，A的至少一部分與B重疊。因此，例如，可以換稱為A包括與B重疊的區域。
另外，在本說明書等中，為了方便起見，使用“上”、“下”、“左”以及“右”等表示配置的詞句以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書所說明的詞句，根據情況可以適當地換詞句。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物例如被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也簡稱為OS)。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，OS電晶體可以換稱為包含金屬氧化物或氧化物半導體的電晶體。注意，有時將包含氮的金屬氧化物統稱為金屬氧化物。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
實施方式1 在本實施方式中，參照圖式說明本發明的一個實施方式的半導體裝置以及其製造方法。
本發明的一個實施方式係關於包括電晶體的半導體裝置。電晶體可以為形成在基板上的第一層間絕緣層和第一層間絕緣層上的第二層間絕緣層中的開口部的內部設置有半導體層的電晶體。藉由採用這種結構，可以使電晶體的通道長度方向為沿著開口部中的第一和第二層間絕緣層的側面的方向。由此，通道長度不受到製造電晶體時使用的曝光裝置的性能的影響，所以可以使通道長度小於曝光裝置的極限解析度。因此，增大電晶體的通態電流，從而可以以高速驅動半導體裝置。
在此，作為電晶體的源極電極和汲極電極中的一個，使用設置在開口部下的第一導電層。明確而言，在第一導電層上設置第一和第二層間絕緣層，在第一和第二層間絕緣層中以到達第一導電層的方式設置開口部。此外，作為電晶體的源極電極和汲極電極中的另一個，使用設置在第二層間絕緣層上且包括與上述開口部重疊的開口部的第二導電層。並且，以具有與第一導電層接觸的區域及與第二導電層接觸的區域的方式設置半導體層。另外，在半導體層上設置第一閘極絕緣層，在第一閘極絕緣層上設置第一閘極電極。
另一方面，在n通道型電晶體中，在減小電晶體的通道長度時，電晶體的臨界電壓變小，有時例如成為常開啟特性。於是，在本發明的一個實施方式的半導體裝置所包括的電晶體中設置第二閘極電極。由此，例如可以控制電晶體的臨界電壓。因此，例如，藉由使電晶體的臨界電壓與在電晶體中不設置第二閘極電極的情況相比變高，可以抑制電晶體成為常開啟特性。換言之，可以使電晶體成為常關閉特性。因此，可以提供一種電特性良好的半導體裝置。
在本說明書等中，電晶體具有常開啟特性是指如下狀態：即使不對電晶體的閘極供應電位也在半導體層中存在通道，而電流流過電晶體的源極-汲極之間。另外，電晶體具有常關閉特性是指如下狀態：在不對電晶體的閘極供應電位的狀態下，電流不流過電晶體的源極-汲極之間。在此，可以說電晶體具有常開啟特性是指如下狀態：在電晶體包括第一閘極電極和第二閘極電極的情況下，即使不對具有控制流過半導體層的通道形成區域的電流的大小的功能的第一閘極電極供應電位也電流流過電晶體的源極-汲極之間。此外，電晶體具有常關閉特性是指如下狀態：在不對第一閘極電極供應電位的狀態下，電流不流過電晶體的源極-汲極之間。
在本發明的一個實施方式的半導體裝置中，第二閘極電極設置在第一層間絕緣層與第二層間絕緣層之間。第二閘極電極包括與設置在第一和第二層間絕緣層中的開口部重疊的開口部，該開口部中的側面和其附近的區域為氧化物區域。氧化物區域是其電阻率高於第二閘極電極的氧化物區域以外的區域的區域，並具有絕緣性。另外，氧化物區域覆蓋半導體層的位於第二閘極電極的開口部的內部的區域。如上所述，第二閘極電極的氧化物區域被用作第二閘極絕緣層。
在製造本發明的一個實施方式的半導體裝置所包括的電晶體時，首先依次形成基板上的第一導電層、第一導電層上的第一層間絕緣層、第一層間絕緣層上的第二閘極電極、第二閘極電極上的第二層間絕緣層、第二層間絕緣層上的第二導電層。接著，在第一層間絕緣層、第二閘極電極、第二層間絕緣層以及第二導電層中形成到達第一導電層的開口部。然後，對第二閘極電極的開口部中的側面進行氧化處理。作為氧化處理，例如可以舉出含氧的氛圍下的微波處理。藉由氧化處理，在第二閘極電極中形成氧化物區域，而且該氧化物區域被用作第二閘極絕緣層。
在本說明書等中，微波處理是指使用包括用微波產生高密度電漿的電源的裝置的處理。另外，在本說明書等中，微波是指具有300MHz以上且300GHz以下的頻率的電磁波。微波處理也可以被稱為微波激發高密度電漿處理。
接著，以具有位於上述開口部的內部的區域的方式，依次形成半導體層、第一閘極絕緣層以及第一閘極電極。如上所述，可以製造本發明的一個實施方式的半導體裝置所包括的電晶體。
＜半導體裝置的結構例子1＞ 圖1是示出本發明的一個實施方式的半導體裝置的結構例子的立體圖，並且示出半導體裝置所包括的電晶體100的結構例子。圖2A1是示出從Z方向、明確地說從Z方向的頂面看圖1時的結構例子的平面圖。在圖2A1中，為了明確起見，省略絕緣層等的部分組件。在下面所示的平面圖中也省略部分組件。圖2B是圖2A1所示的點劃線A1-A2的剖面圖，圖2C是圖2A1所示的點劃線A3-A4的剖面圖。
在圖1、圖2A1、圖2B以及圖2C中，示出X方向、Y方向以及Z方向作為坐標軸。在圖2A1、圖2B以及圖2C中，點劃線A1-A2的方向為X方向，點劃線A3-A4的方向為Y方向，並且垂直於XY面的方向為Z方向。X方向、Y方向以及Z方向可以為彼此交叉的方向，具體地可以為彼此正交的方向。注意，在下面的圖式中也以坐標軸來示出X方向、Y方向以及Z方向的定義，但是有時該定義與圖1、圖2A1、圖2B以及圖2C中的定義相同或不同。另外，在圖1、圖2A1、圖2B以及圖2C中，以箭頭示出X方向、Y方向以及Z方向，但是除非特別敘述不區別正向和反向。在下面的圖式中也是同樣的。
在本說明書等中，有時將X方向、Y方向和Z方向中的一個成為“第一方向”。此外，有時將其中的其他一個稱為“第二方向”。並且，有時將剩下一個稱為“第三方向”。
本發明的一個實施方式的半導體裝置包括基板(未圖示)上的絕緣層101以及絕緣層101上的電晶體100。此外，本發明的一個實施方式的半導體裝置包括絕緣層101上的絕緣層103、絕緣層103上的絕緣層104以及絕緣層104和電晶體100上的絕緣層107。在此，絕緣層101、絕緣層103以及絕緣層104被用作層間絕緣層。包括這些絕緣層的用作層間絕緣層的層較佳為被平坦化。注意，用作層間絕緣層的層也可以不被平坦化。
電晶體100包括導電層111、導電層112、半導體層113、絕緣層105、導電層115以及導電層117。在此，圖2A2示出省略了圖2A1所示的組件中的導電層115、半導體層113以及導電層112的平面圖。在圖2A1中，示出導電層115延伸在X方向上且導電層112延伸在Y方向上的例子。另外，在圖2A1和圖2A2中，示出導電層117延伸在Y方向上的例子。
絕緣層101、絕緣層103、絕緣層104、絕緣層105以及絕緣層107可以使用將在後面說明的[絕緣體]中記載的絕緣體的單層或疊層。導電層111、導電層112、導電層115以及導電層117可以使用將在後面說明的[導電體]中記載的導電體的單層或疊層。半導體層113可以使用將在後面說明的[金屬氧化物]中記載的金屬氧化物的單層或疊層。此外，半導體層113可以使用將在後面說明的[其他的半導體材料]中記載的矽等的材料的單層或疊層。
在本說明書等中，將金屬氧化物用於半導體層的通道形成區域的電晶體被稱為OS電晶體。此外，將矽用於半導體層的通道形成區域的電晶體被稱為Si電晶體。在將金屬氧化物用於半導體層113的情況下，電晶體100可以為OS電晶體。在將矽用於半導體層113的情況下，電晶體100可以為Si電晶體。
導電層111被用作電晶體100的源極電極和汲極電極中的一個。導電層112被用作電晶體100的源極電極和汲極電極中的另一個。絕緣層105被用作電晶體100的閘極絕緣層。導電層115和導電層117被用作電晶體100的閘極電極。
絕緣層101上設置有導電層111，絕緣層101和導電層111上設置有絕緣層103，絕緣層103上設置有導電層117，絕緣層103和導電層117上設置有絕緣層104，絕緣層104上設置有導電層112。導電層111與導電層117可以具有隔著絕緣層103彼此重疊的區域。導電層117與導電層112可以具有隔著絕緣層104彼此重疊的區域。如上所述，導電層111與導電層112可以具有隔著絕緣層103和絕緣層104彼此重疊的區域。
絕緣層103、導電層117、絕緣層104以及導電層112包括到達導電層111的開口部121。開口部121可以藉由在形成絕緣層103、導電層117、絕緣層104以及導電層112之後對它們的一部分例如利用蝕刻法進行加工來形成。尤其是，利用乾蝕刻法的加工適於微細加工，所以是較佳的。
在圖2A1和圖2A2中，示出從平面看時的開口部121的形狀為圓形的例子。藉由使開口部121的平面形狀為圓形，可以提高形成開口部121時的加工精度，因此可以形成微細尺寸的開口部121。注意，在本說明書等中，圓形不侷限於正圓。此外，開口部121的平面形狀例如可以為橢圓形。
在圖1、圖2A1以及圖2B中，示出在X方向上導電層111的側端部位於導電層117的不面對開口部121的側端部的外側，並且導電層117的不面對開口部121的側端部位於導電層112的不面對開口部121的側端部的外側的例子。也就是說，在圖1、圖2A1以及圖2B中示出如下例子：在X方向上導電層112的不面對開口部121的側端部與導電層117和導電層111重疊且導電層117的不面對開口部121的側端部與導電層111重疊，但是導電層111的側端部不與導電層112和導電層117重疊且導電層117的不面對開口部121的側端部不與導電層112重疊。在此，本發明的一個實施方式不侷限於此，例如導電層111的側端部既可以位於導電層117的不面對開口部121的側端部的內側，也可以位於導電層112的不面對開口部121的側端部的內側。此外，導電層117的側端部也可以位於導電層112的不面對開口部121的側端部的內側。
半導體層113覆蓋開口部121，並以具有位於開口部121的內部的區域的方式設置。半導體層113可以具有沿著導電層111的頂面、絕緣層103的側面、絕緣層104的側面以及導電層112的側面和頂面的形狀的形狀。由此，半導體層113在與開口部121重疊的位置上具有凹部。半導體層113可以具有與導電層111的頂面接觸的區域、與絕緣層103的側面接觸的區域、與絕緣層104的側面接觸的區域、與導電層112的側面接觸的區域以及與導電層112的頂面接觸的區域。
半導體層113較佳為覆蓋導電層112的開口部121一側的側端部。例如，在圖1、圖2A1、圖2B以及圖2C中示出半導體層113的側端部位於導電層112上的結構。在採用該結構時，可以說半導體層113的下端部接觸於導電層112的頂面。另外，在X方向上半導體層113的側端部也可以位於導電層112的側端部的外側。在此情況下，半導體層113可以覆蓋導電層112的不面對開口部121的側面。
在本說明書中，上端部是指側端部的最上部，下端部是指側端部的最下部。換言之，上端部和下端部都是側端部的一部分。
注意，在圖1、圖2A1、圖2B以及圖2C中示出半導體層113在X方向和Y方向的兩者中被分離而成為島狀的例子。在此，島狀是指使用相同的製程和材料形成的兩個以上的層物理分離的狀態。
絕緣層105覆蓋開口部121，並以具有位於開口部121的內部的區域的方式設置。絕緣層105設置在半導體層113、導電層112以及絕緣層104上。絕緣層105可以具有沿著半導體層113的頂面和側面、導電層112的頂面和側面以及絕緣層104的頂面的形狀的形狀。藉由絕緣層105具有沿著半導體層113的頂面和側面的形狀，絕緣層105在與開口部121重疊的位置上具有凹部。絕緣層105可以具有與半導體層113的頂面接觸的區域、與半導體層113的側面接觸的區域、與導電層112的頂面接觸的區域、與導電層112的側面接觸的區域以及與絕緣層104的頂面接觸的區域。
導電層115設置在絕緣層105上，並可以具有與絕緣層105的頂面和凹部側面接觸的區域。導電層115具有位於開口部121的內部的區域。導電層115及半導體層113在沿著開口部121的側壁和底部的位置上具有夾持絕緣層105對置的區域。在此，半導體層113可以在開口部121的內部隔著絕緣層105覆蓋導電層115的側面和底面。例如，在開口部121的內部絕緣層105可以具有與半導體層113的側面接觸的區域、與半導體層113的凹部頂面接觸的區域、與導電層115的側面接觸的區域以及與導電層115的底面接觸的區域。
如上所述，圖1、圖2B以及圖2C所示的電晶體100是形成在層間絕緣層的開口部的內部設置有半導體層、閘極絕緣層以及閘極電極的電晶體。由此，電晶體100的通道長度方向可以為沿著開口部121中的絕緣層103和絕緣層104的側面的方向。因此，由於通道長度不受到用來製造電晶體100的曝光裝置的性能的影響，所示可以使通道長度比曝光裝置的極限解析度小。由此，可以使電晶體100的通態電流大。因此，可以提供一種以高速驅動的半導體裝置。注意，例如在圖2A1中示出具有開口部121的整體與導電層111、半導體層113以及導電層115重疊的區域的例子，但是也可以開口部121的一部分不與導電層111、半導體層113和導電層115中的至少一個重疊。
如圖1、圖2B以及圖2C所示，導電層115的一部分位於開口部121的外部，即導電層112和絕緣層104上。此時，如圖2C所示，導電層115的側端部較佳為位於半導體層113的側端部的內側。由此，例如，可以減小由導電層112、絕緣層105以及導電層115形成的寄生電容。注意，導電層115的側端部也可以位於半導體層113的側端部的外側。在此情況下，導電層115可以覆蓋半導體層113整體。
在電晶體100中，包括開口部121的導電層117設置在絕緣層103與絕緣層104之間。絕緣層104可以覆蓋導電層117的頂面和側面。在此，如圖1、圖2A2、圖2B以及圖2C所示，導電層117的開口部121中的側面和其附近的區域為氧化物區域117ox。氧化物區域117ox是與導電層117相比電阻率高的區域，並具有絕緣性。在此，氧化物區域117ox具有絕緣性，因此氧化物區域117ox可以是與半導體層113相比電阻率高的區域。另外，氧化物區域117ox覆蓋半導體層113的位於開口部121的內部的區域。明確而言，氧化物區域117ox覆蓋半導體層113的位於設置在導電層117中的開口部121的內部的區域。例如，在開口部121中，氧化物區域117ox與半導體層113接觸。並且，導電層117不被氧化的區域覆蓋氧化物區域117ox。例如，導電層117的不被氧化的區域不與半導體層113接觸。如上所述，導電層117被用作閘極電極，氧化物區域117ox被用作閘極絕緣層。另外，氧化物區域117ox只要具有絕緣性，就也可以不被氧化。氧化物區域117ox可以換稱為高電阻區域。
在本說明書等中，氧化物區域117ox包括在導電層117中，即氧化物區域117ox可以為導電層117的一部分。注意，氧化物區域117ox也可以不包括在導電層117中。
如上所述，電晶體100是包括兩個閘極電極的雙閘極結構的電晶體，用作第一閘極電極的導電層115和用作第二閘極電極的導電層117以在開口部121的內部具有夾持半導體層113的通道形成區域的區域的方式設置。在此，例如，根據導電層115的電位可以控制流過半導體層113的通道形成區域的電流的大小，並且根據導電層117的電位可以控制電晶體100的臨界電壓。
如上所述，電晶體100的通道長度小，例如比曝光裝置的極限解析度小。在此情況下，在電晶體100為n通道型電晶體時電晶體100的臨界電壓變小，例如有時電晶體100成為常開啟特性。由此，藉由控制導電層117的電位來控制電晶體100臨界電壓，明確而言，例如藉由與電晶體100中不設置有導電層117的情況相比增高電晶體100的臨界電壓，可以控制電晶體100成為常開啟特性。換言之，可以使電晶體100成為常關閉特性。此外，藉由控制電晶體100的臨界電壓，可以減小電晶體100的臨界電壓且增大電晶體100的通態電流。另外，藉由根據導電層117的電位控制電晶體100的臨界電壓，可以降低各電晶體100的電特性的不均勻，明確地說可以降低各電晶體100的臨界電壓的不均勻。如上所述，可以提供一種電特性良好的半導體裝置。
注意，在電晶體100為通道型電晶體的情況下，例如藉由適當地使本說明書所示的各種電位和臨界電壓等的大小關係與電晶體100為n通道型電晶體的情況相反，可以應用本發明的一個實施方式。
在本說明書等中，可以將第一閘極電極稱為前閘極電極且將第二閘極電極稱為背閘極電極。另外，在將導電層115稱為第一閘極電極且將導電層117稱為第二閘極電極的情況下，可以將絕緣層105稱為第一閘極絕緣層且將氧化物區域117ox稱為第二閘極絕緣層。注意，也可以調換第一閘極電極和第二閘極電極。例如，可以將導電層115用作第二閘極電極且將導電層117用作第一閘極電極。在此情況下，可以將絕緣層105稱為第二閘極絕緣層且將絕緣層106稱為第一閘極絕緣層。
例如，可以對導電層117供應恆電位。例如，藉由對導電層117供應接地電位或負電位，可以抑制電晶體100成為常開啟特性。此外，也可以對導電層117供應與導電層115的電位相同的電位。由此，例如可以增大電晶體100的通態電流。另外，在電晶體100為n通道型電晶體的情況下，例如在使電晶體100成為開啟狀態時對導電層117供應的電位可以高於在使電晶體100成為關閉狀態時對導電層117供應的電位。例如，也可以在使電晶體100成為開啟狀態時對導電層117供應正電位，且在使電晶體100成為關閉狀態時對導電層117供應接地電位或負電位。
導電層117使用藉由氧化等的化學反應增加電阻率而例如具有絕緣性的材料。作為導電層117，例如可以使用金屬或金屬的氮化物。作為可用於導電層117的材料，例如可以舉出氮化鉭、氮化鈦，包含鈦和鋁的氮化物、包含鉭和鋁的氮化物以及鎢。
氧化物區域117ox包含導電層117所包含的材料的氧化物。例如，作為導電層117使用氮化鉭的情況下，氧化物區域117ox包含氧化鉭，作為導電層117使用氮化鈦的情況下，氧化物區域117ox包含氧化鈦。注意，氧化物區域117ox例如也可以包含氮。
在此，有時來自導電層117的電場不到達半導體層113的不被導電層117覆蓋的區域中。在半導體層113的來自導電層117的電場不到達的區域的電阻率低於來自導電層117的電場能夠到的區域的電阻率時，例如可以增大電晶體100的通態電流，所以是較佳的。例如，接觸於絕緣層103的區域和接觸於絕緣層104的區域的電阻率較佳為低於接觸於氧化物區域117ox的區域的電阻率。
例如，在作為絕緣層103和絕緣層104使用包含氮的絕緣體時，可以對半導體層113供應氮。由此，在半導體層113使用金屬氧化物的情況下，有時在半導體層113中產生作為載子的電子而增加載子濃度。因此，例如，接觸於絕緣層103的區域和接觸於絕緣層104的區域的電阻率可以低於接觸於氧化物區域117ox的區域的電阻率。作為包含氮的絕緣體，例如可以舉出氮化矽。另外，作為絕緣層103和絕緣層104，例如也可以使用氮氧化矽或氮化鋁。
此外，作為絕緣層103和絕緣層104，也可以使用包含氧的絕緣體。在此情況下，配置在半導體層113的通道形成區域附近的絕緣層103和絕緣層104較佳為包含藉由加熱脫離的氧(以下，有時被稱為過量氧)。藉由對包含過量氧的絕緣層103和絕緣層104進行熱處理，可以將氧從絕緣層103和絕緣層104供應到半導體層113的通道形成區域中，而減少氧空位或者氫進入氧空位缺陷(以下，被稱為VoH)。因此可以使電晶體100的電特性穩定，從而可以提高可靠性。作為包含氧的絕緣體，例如可以舉出氧化矽以及氧氮化矽。
再者，作為配置在半導體層113的通道形成區域附近的絕緣層103和絕緣層104，也可以使用具有俘獲或固定氫的功能的絕緣體。藉由採用這種結構，可以俘獲或固定(也被稱為吸雜)半導體層113的通道形成區域中的氫，而減低半導體層113的氫濃度。作為上述那樣的絕緣層103和絕緣層104，例如可以舉出氧化鎂以及氧化鋁。
藉由在導電層112、絕緣層104、導電層117以及絕緣層103中形成開口部121之後進行氧化處理，可以形成導電層117的氧化物區域117ox。作為氧化處理，例如可以舉出含氧氛圍下的微波處理。
在此，當在形成導電層111和導電層112之後進行上述氧化處理時，不僅對導電層117而且對導電層111和導電層112進行氧化處理。由此，導電層111和導電層112使用與導電層117相比不容易氧化的材料或者被氧化也具有導電性的材料。導電層111和導電層112例如可以使用包含氧的導電材料。作為導電層111和導電層112，例如可以使用銦錫氧化物(也被稱為ITO)、添加有矽的銦錫氧化物(也被稱為ITSO)或者銦鋅氧化物(也被稱為IZO(註冊商標))等的單層或疊層。
在導電層115及絕緣層105上設置絕緣層107。絕緣層107可以以覆蓋導電層115的頂面及側面的方式設置。絕緣層107具有抑制雜質進入電晶體100的功能，例如具有抑制雜質進入半導體層113的功能。
在圖1、圖2B以及圖2C中示出絕緣層105以面狀設置的例子，但本發明的一個實施方式不侷限於此。在圖2D中示出圖2C所示的絕緣層105的側端部與導電層115的側端部一致或大致一致的例子。例如，藉由使用與導電層115相同的圖案加工絕緣層105，可以使絕緣層105的側端部與導電層115的側端部一致或大致一致。
圖3A是圖2C所示的電晶體100和其附近的放大圖。此外，圖3B示出圖3A所示的電晶體100的XY面的平面圖。注意，在圖3B中沒有示出導電層111和導電層117。
如圖3A所示，半導體層113包括區域113i以及以夾著區域113i的方式設置的區域113na及區域113nb。
區域113na是半導體層113的與導電層111接觸的區域。區域113na的至少一部分被用作電晶體100的源極區域和汲極區域中的一個。區域113nb是半導體層113的與導電層112接觸的區域。區域113nb的至少一部分被用作電晶體100的源極區域和汲極區域中的另一個。如圖3B所示，導電層112與半導體層113的外周整體接觸。因此，電晶體100的源極區域和汲極區域中的另一個有可能形成在半導體層113的形成在與導電層112相同的層中的部分的外周整體。
區域113i是半導體層113的區域113na與區域113nb之間的區域。區域113i的至少一部分被用作電晶體100的通道形成區域。也就是說，電晶體100的通道形成區域位於半導體層113中的導電層111與導電層112之間的區域。此外，電晶體100的通道形成區域也可以說是位於半導體層113的與絕緣層103接觸的區域或其附近的區域、與氧化物區域117ox接觸的區域或其附近的區域以及與絕緣層104接觸的區域或其附近的區域。
電晶體的通道長度為源極區域與汲極區域之間的距離。換言之，可以說電晶體100的通道長度根據導電層111上的絕緣層103、氧化物區域117ox以及絕緣層104的厚度決定。在圖3A中以虛線的雙箭頭示出電晶體100的通道長度L。通道長度L在從剖面看時成為半導體層113接觸於導電層111的區域的端部與半導體層113接觸於導電層112的區域的端部之間的距離。也就是說，通道長度L相當於從剖面看時的絕緣層103、氧化物區域117ox以及絕緣層104的開口部121一側的側面的長度。
在習知的電晶體中，明確地說在平面電晶體中，例如根據光微影法的曝光極限設定通道長度，但在本發明中，可以根據絕緣層103、氧化物區域117ox以及絕緣層104的接觸於導電層111的區域的厚度設定通道長度。因此，可以將電晶體100的通道長度設定為非常微細，即光微影的曝光極限以下(例如，60nm以下、50nm以下、40nm以下、30nm以下20nm以下或者10nm以下，且為1nm以上或者5nm以上)。由此，電晶體100的通態電流增大。因此，可以提供一種以高速驅動的半導體裝置。
在此，OS電晶體的對短通道效應的耐性比Si電晶體高，將後面詳細說明其內容。此外，如上所述，例如可以使圖3A及圖3B等所示的結構的電晶體100的通道長度比平面電晶體短。由此，在電晶體100例如具有圖3A及圖3B所示的結構時，半導體層113較佳為使用金屬氧化物。此外，作為半導體層113也可以使用矽等金屬氧化物以外的材料。
再者，如上所述，可以在開口部121中形成通道形成區域、源極區域及汲極區域。因此，與在XY平面上分別設置通道形成區域、源極區域及汲極區域的平面電晶體等相比，可以減小電晶體的佔有面積。由此，可以使半導體裝置小型化。
如圖3B所示，在包括半導體層113的通道形成區域的XY平面上半導體層113、絕緣層105及導電層115設置為同心圓狀。因此，設置在中心的導電層115的側面隔著絕緣層105與半導體層113的側面對置。也就是說，在從平面看時半導體層113的外周整體為通道形成區域。此時，例如，根據半導體層113的外周長度決定電晶體100的通道寬度。也就是說，可以說電晶體100的通道寬度根據開口部121的最大寬度(在從平面看時的開口部121為圓形的情況下，最大徑)的大小決定。圖3A及圖3B以雙點劃線的雙箭頭示出開口部121的最大寬度D。圖3B以點劃線的雙箭頭示出電晶體100的通道寬度W。
開口部121的最大寬度D例如較佳為5nm以上、10nm以上或20nm以上且100nm以下、60nm以下、50nm以下、40nm以下或30nm以下。此外，當從平面看時的開口部121為圓形時，開口部121的最大寬度D相當於開口部121的直徑，通道寬度W可以以“D×π”算出。藉由應用上述本發明的一個實施方式的開口部的形成方法，可以容易使開口部121的最大寬度D小。由此，可以使電晶體100微型化。另一方面，藉由增大開口部121的最大寬度D的大小，可以增大電晶體100的單位面積的通道寬度，由此可以增大通態電流。
在本發明的一個實施方式的半導體裝置中，電晶體100的通道長度L較佳為至少比電晶體100的通道寬度W小。電晶體100的通道長度L為電晶體100的通道寬度W的0.1倍以上且0.99倍以下，較佳為0.5倍以上且0.8倍以下。藉由採用這種結構，可以實現具有良好的電特性及高可靠性的電晶體。
藉由半導體層113、絕緣層105及導電層115設置為同心圓狀，導電層115與半導體層113之間的距離大致均勻。因此，可以對半導體層113大致均勻地施加閘極電場。
開口部121的側壁例如較佳為與導電層111的頂面垂直。藉由採用這種結構，可以使電晶體100微型化。此外，開口部121的側壁也可以為錐形形狀。
以下，說明本發明的一個實施方式的半導體裝置的組件。
如上所述，作為半導體層113，可以使用後述的[金屬氧化物]所記載的金屬氧化物的單層或疊層。此外，作為半導體層113，可以使用後述的[其他半導體材料]所記載的矽等的材料的單層或疊層。
在半導體層113使用金屬氧化物時，明確而言，作為半導體層113可以使用具有In：M：Zn=1：3：2[原子個數比]或其附近的組成、In：M：Zn=1：3：4[原子個數比]或其附近的組成、In：M：Zn=1：1：0.5[原子個數比]或其附近的組成、In：M：Zn=1：1：1[原子個數比]或其附近的組成、In：M：Zn=1：1：1.2[原子個數比]或其附近的組成、In：M：Zn=1：1：2[原子個數比]或其附近的組成或In：M：Zn=4：2：3[原子個數比]或其附近的組成的金屬氧化物。此外，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。
另外，在藉由濺射法沉積金屬氧化物時，上述原子個數比不侷限於所沉積的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的沉積的濺射靶材的原子個數比。
用於半導體層113的金屬氧化物的組成的分析例如可以使用能量色散X射線分析法(EDX：Energy Dispersive X-ray Spectrometry)、XPS、電感耦合電漿質譜分析法(ICP-MS：Inductively Coupled Plasma-Mass Spectrometry)或電感耦合電漿原子發射光譜法(ICP-AES：Inductively Coupled Plasma-Atomic Emission Spectrometry)。或者，也可以組合多個上述方法而分析。注意，含有率低的元素有時受分析精度的影響實際上的含有率與分析所得的含有率不同。例如，當元素M的含有率低時，有時分析所得的元素M的含有率低於實際上的含有率。
金屬氧化物可以適當地利用原子層沉積(ALD：Atomic Layer Deposition)法形成。
或者，金屬氧化物也可以利用濺射法或化學氣相沉積(CVD：Chemical Vapor Deposition)法形成。
注意，在利用濺射法形成金屬氧化物的情況下，形成後的金屬氧化物的組成與濺射靶材的組成有時不同。尤其是，形成後的金屬氧化物中的鋅含有率有時減少到濺射靶材的50%左右。
用於半導體層113的金屬氧化物較佳為具有結晶性。作為具有結晶性的氧化物半導體，可以舉出CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向晶體氧化物半導體)、nc-OS(nanocrystalline oxide semiconductor：奈米晶氧化物半導體)、多晶氧化物半導體及單晶氧化物半導體等。作為半導體層113較佳為使用CAAC-OS或nc-OS，特別較佳為使用CAAC-OS。
CAAC-OS較佳為具有多個層狀晶體區域且其c軸在被形成面的法線方向上配向。例如，半導體層113較佳為具有大致平行於開口部121的側壁的層狀晶體，尤其是大致平行於絕緣層103、氧化物區域117ox以及絕緣層104的側面的層狀晶體。藉由採用這種結構，半導體層113的層狀晶體大致平行於電晶體100的通道長度方向，所以可以增大電晶體100的通態電流。
CAAC-OS具有結晶性高的緻密結構且是雜質及缺陷(例如，氧空位等)少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度(例如，400℃以上且600℃以下)進行加熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
此外，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性及高可靠性。
此外，當作為半導體層113使用CAAC-OS等具有結晶性的金屬氧化物時，可以抑制源極電極或汲極電極從半導體層113抽出氧。因此，即使進行熱處理也可以抑制氧從半導體層113被抽出，所以電晶體100對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。
半導體層113的結晶性例如可以藉由X射線繞射(XRD：XRay Diffraction)、穿透式電子顯微鏡(TEM：Transmission Electron Microscope)或電子繞射(ED：Electron Diffraction)分析。或者，也可以組合多個上述方法而分析。
半導體層113的厚度較佳為1nm以上、3nm以上或5nm以上且為20nm以下、15nm以下、12nm以下或10nm以下。
注意，在圖1、圖2B及圖2C等中以單層示出半導體層113，但本發明的一個實施方式不侷限於此。半導體層113也可以具有化學組成互不相同的多個氧化物層的疊層結構。例如，也可以採用適當地層疊選自上述金屬氧化物中的多種的結構。
如上所述，半導體層113可以具有與導電層111接觸的區域以及與導電層112接觸的區域。藉由半導體層113與導電層111接觸，有時形成金屬化合物或氧空位，由此半導體層113的區域113na低電阻化。藉由與導電層111接觸的半導體層113低電阻化，可以降低半導體層113與導電層111的接觸電阻。同樣地，藉由半導體層113與導電層112接觸，有時半導體層113的區域113nb低電阻化。因此，可以降低半導體層113與導電層112的接觸電阻。
作為用作閘極絕緣層的絕緣層105，例如可以使用氧化矽或氧氮化矽。氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
此外，作為絕緣層105也可以使用後述的[絕緣體]所記載的相對介電常數高的材料，所謂high-k材料。例如，也可以使用氧化鉿或氧化鋁等。
絕緣層105的厚度較佳為0.5nm以上且15nm以下，更佳為0.5nm以上且12nm以下，進一步較佳為0.5nm以上且10nm以下。絕緣層105的至少一部分較佳為包括具有上述那樣的厚度的區域。
絕緣層105中的水及氫等的雜質濃度較佳為得到降低。由此，可以抑制水及氫等雜質混入半導體層113的通道形成區域。
注意，圖1、圖2B以及圖2C等示出單層的絕緣層105，但是本發明不侷限於此。絕緣層105也可以具有疊層結構。
作為用作閘極電極的導電層115，例如可以使用鎢、鋁或銅等導電性高的導電材料。另外，作為導電層115可以使用合金，例如可以使用鋁和鈦的合金(Al-Ti)。
作為導電層115，較佳為使用不容易氧化的導電材料或具有抑制氧的擴散的功能的導電材料等。作為該導電材料，可以舉出包含氮的導電材料(例如，氮化鈦或氮化鉭等)及包含氧的導電材料(例如，氧化釕等)等。由此，可以抑制導電層115的導電率降低。此外，作為導電層115也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體或鎳矽化物等矽化物。
注意，在圖1、圖2B及圖2C等中，以單層示出導電層115，但本發明的一個實施方式不侷限於此。導電層115也可以具有疊層結構。
絕緣層101的相對介電常數較佳為低。由此，可以降低佈線間產生的寄生電容。作為絕緣層101，可以使用後述的[絕緣體]所記載的包含相對介電常數低的材料的絕緣體的單層或疊層。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
另外，絕緣層101中的水及氫等的雜質濃度較佳為得到降低。由此，可以抑制水及氫等雜質混入半導體層113的通道形成區域。
作為絕緣層107，較佳為使用後述的[絕緣體]所記載的對氫具有阻擋性的絕緣體。由此，可以抑制氫從電晶體100的外部經過絕緣層105擴散到半導體層113。氮化矽及氮氧化矽具有很少釋放水及氫等雜質且氧及氫不容易透過的特徵，所以可以適當地用於絕緣層107。
作為絕緣層107，較佳為使用後述的[絕緣體]所記載的具有俘獲氫的功能或固定氫的功能的絕緣體。藉由採用這種結構，抑制氫從絕緣層107的上方擴散到半導體層113，且俘獲或固定半導體層113的氫，由此可以降低半導體層113的氫濃度。作為絕緣層107，可以使用氧化鎂、氧化鋁或氧化鉿等。此外，例如，作為絕緣層107也可以使用氧化鋁及該氧化鋁上的氮化矽的疊層膜。
在圖2B及圖2C等中示出在電晶體100的頂面形成絕緣層107的結構，但不侷限於此。例如，也可以在電晶體100的側面及底面形成絕緣層107或者具有與絕緣層107同樣的功能及材料的絕緣層，由絕緣層107圍繞電晶體100。藉由採用該結構，可以抑制水及氫等雜質進入電晶體100的內部。
＜半導體裝置的結構例子2＞ 圖4A及圖4B分別是圖2B及圖2C所示的導電層111具有導電層111a和導電層111a上的導電層111b的兩層疊層結構的情況的圖。圖4C是圖4B所示的導電層111和其附近的區域的放大圖。圖4C示出至少其一部分被用作電晶體100的源極區域和汲極區域中的一個的區域113na以及至少其一部分被用作電晶體100的通道形成區域的區域113i。
在圖4A至圖4C所示的例子中，開口部121也設置在導電層111b中，並到達導電層111a。在此情況下，半導體層113可以在開口部121的內部具有與導電層111a的頂面接觸的區域以及與導電層111b的側面接觸的區域。
在製造圖4A至圖4C所示的結構的電晶體100的情況下，形成絕緣層101、導電層111a、導電層111b、絕緣層103、導電層117、絕緣層104以及導電層112，然後在導電層112、絕緣層104、導電層117、以及絕緣層103中形成到達導電層111b的開口部121。接著，對導電層117進行氧化處理，來形成氧化物區域117ox。接著，去除導電層111b的與開口部121重疊的區域，由此使開口部121到達導電層111a。然後，以具有位於開口部121的內部的區域的方式形成半導體層113、絕緣層105以及導電層115。如上所述，可以製造圖4A至圖4C所示的結構的電晶體100。另外，有時具有與開口部121重疊的區域的凹部設置在導電層111a中。此外，有時開口部121不達到導電層111a且具有與開口部121重疊的區域的凹部設置在導電層111b中。
在電晶體100具有圖4A至圖4C所示的結構的情況下，在進行上述氧化處理之後去除導電層111b的一部分。由此，即使在藉由上述氧化處理導電層111b被氧化的情況下，也可以藉由對導電層111進行上述氧化處理去除被氧化的區域的至少一部分。因此，可以使導電層111與半導體層113的接觸介面的電阻減小。由此，例如在電晶體100為開啟的情況下，可以抑制電流不流過半導體層113中的導電層111與導電層112之間以及流過的電流減小。由此，可以提供一種可靠性高的半導體裝置。此外，例如導電層111可以使用耐氧化性低且導電性高的材料，所以可以擴大導電層111的材料的選擇範圍。另外，如圖1、圖2B以及圖2C等所示，例如在導電層111具有單層的情況下，也可以在進行上述氧化處理之後去除導電層111的被氧化的區域的至少一部分。在此情況下，導電層111包括具有與開口部121重疊的區域的凹部。
此外，在圖4C所示的例子中，導電層111的頂面位於導電層115的底面的上方。由此，在沿著開口部121的側壁的位置上，導電層111與導電層115具有夾持半導體層113及絕緣層105對置的區域。由此，可以防止在區域113i與區域113na之間形成偏置區域。此外，即使在不具有該對置的區域的情況下，也可以縮短區域113i與區域113na之間的偏置區域的長度。如上所述，可以抑制因偏置區域而電晶體100的實效通道長度變長。因此，可以抑制電晶體100的通態電流減小。
作為導電層111a及導電層111b，可以使用將在後面說明的[導電體]中記載的導電體。例如，作為導電層111a和導電層111b中的一者或兩者，可以使用鎢、鋁或銅等的導電性高的導電材料。另外，作為導電層111a和導電層111b中的一者或兩者，與圖2B及圖2C所示的導電層111同樣，可以使用包含氧的導電材料。例如，可以將鎢用於導電層111a和導電層111b中的一方且將添加有矽的銦錫氧化物用於導電層111a和導電層111b中的另一方。另外，導電層111也可以具有三層以上的疊層結構。
圖5A及圖5B分別示出圖2B及圖2C所示的開口部121的側壁具有錐形形狀，即開口部121中的絕緣層103、氧化物區域117ox、絕緣層104及導電層112的側面具有錐形形狀的例子。
藉由使開口部121的側壁具有錐形形狀，半導體層113及絕緣層105等的覆蓋性得到提高，可以減少空洞等的缺陷。例如，開口部121中的絕緣層103的側面與導電層111的頂面所形成的角度θ較佳為45度以上且小於90度，更佳為45度以上且75度以下，進一步較佳為45度以上且65度以下。此外，如上所述，開口部121的側壁可以垂直於導電層111的頂面。就是說，角度θ可以為90度。
圖5A及圖5B所示的開口部121的形狀為圓台形狀。在此情況下，從平面看時的開口部121為圓形，從介面看時的開口部121為梯形。另外，圓台形狀的上底面(例如，設置在導電層112中的開口部121的頂面)的面積比圓台形狀的下底面(開口部121中露出的導電層111的頂面)的面積大。此時，開口部121的最大徑根據圓台形狀的上底面算出即可。
在開口部121的側壁具有錐形形狀的情況下，可以根據與導電層111重疊的區域中的絕緣層103、氧化物區域117ox及絕緣層104的厚度以及開口部121中的絕緣層103的側面與導電層111的頂面所形成的角度θ設定通道長度。另外，從平面看時的半導體層113的外周長度例如根據與導電層112接觸的區域的位置或者導電層117的厚度的一半的位置即可。注意，根據需要，可以將開口部121的任意位置(深度)上的周長設為電晶體100的通道寬度。例如，既可以將開口部121的最下部的周長設為通道寬度，又可以將開口部121的最上部的周長設為通道寬度。
在圖5A及圖5B中，開口部121中的導電層112的側面、開口部121中的絕緣層104的側面、開口部121中的氧化物區域117ox的側面、開口部121中的絕緣層103的側面較佳為對齊，但是本發明的一個實施方式不侷限於此。例如，開口部121中的導電層112的側面與開口部121中的絕緣層104的側面也可以不連續。此外，開口部121中的導電層112的側面的傾斜度、開口部121中的絕緣層104的側面的傾斜度、開口部121中的氧化物區域117ox的側面的傾斜度、開口部121中的絕緣層103的側面的傾斜度中的至少一個也可以與其中的其他不同。此外，例如，開口部121中的導電層112的側面與導電層111的頂面所形成的角度較佳為小於角度θ。藉由採用上述結構，對開口部121中的導電層112的側面的半導體層113的覆蓋性得到提高，由此可以減少空洞等的缺陷。
如圖5A及圖5B所示，位於開口部121的內部的導電層115的底部具有平坦的區域。注意，根據開口部121的最大寬度(從平面看時的開口部121為圓形的情況下，最大徑)的大小、與導電層111重疊的區域中的絕緣層103、氧化物區域117ox及絕緣層104的厚度(相當於開口部121的深度)、半導體層113的厚度以及絕緣層105的厚度等，有時位於開口部121的內部的導電層115的底部不具有平坦的區域。圖5C及圖5D分別示出圖5A及圖5B所示的導電層115的位於開口部121的內部的底部形狀為針狀的例子。
在此，針狀是指越靠近頂端(越靠近位於開口部121的內部的導電層115的底部)越細的形狀。另外，針狀的頂端既可以為銳角，又可以向下凸的曲面形狀。另外，針狀中的其頂端具有銳角的形狀也可以被稱為V字形狀。
位於開口部121的內部的導電層115中的隔著絕緣層105與半導體層113對置的區域被用作閘極電極。由此，嵌入在開口部121中且其底部形狀為針狀的導電層115也可以被稱為針狀閘極。此外，如圖5A及圖5B所示，即使在導電層115的底部為具有平坦的區域的形狀時，有時也可以將其稱為針狀閘極。
開口部121的側壁也可以為反錐形形狀。換言之，角度θ也能可以大於90度。
在此，反錐形形狀是指在平行於基板的方向上側部或上部比底部突出的形狀。此時，開口部121的形狀為圓台形狀。在此情況下，從平面看時的開口部121為圓形，從剖面看時的開口部121為梯形。另外，圓台形狀的上底面(例如，設置在導電層112中的開口部121的頂面)的面積比圓台形狀的下底面(開口部121中露出的導電層111的頂面)的面積小。藉由採用這種結構，可以擴大半導體層113接觸於導電層111的面積。
在圖6A及圖6B中，圖2B及圖2C所示的絕緣層103及絕緣層104具有三層的疊層結構。在圖6A及圖6B所示的例子中，絕緣層103包括絕緣層103a、絕緣層103a上的絕緣層103b以及絕緣層103b上的絕緣層103。另外，絕緣層104包括絕緣層104a、絕緣層104a上的絕緣層104b以及絕緣層104b上的絕緣層104c。
作為絕緣層103a、絕緣層103c、絕緣層104a以及絕緣層104c，例如可以使用氮化矽、氮氧化矽或氮化鋁等包含氮的絕緣體。此外，絕緣層103b及絕緣層104b可以為被平坦化的層。較佳的是，絕緣層103b是與絕緣層103a相比容易被平坦化的層，絕緣層104b是與絕緣層104a相比容易被平坦化的層。作為絕緣層103b及絕緣層104b，例如可以使用氧化矽等包含氧的絕緣體。在上述結構的半導體裝置中，半導體層113的接觸於絕緣層103a的區域、接觸於絕緣層103c的區域、接觸於絕緣層104a的區域以及接觸於絕緣層104c的區域的電阻率可以低於半導體層113的接觸於氧化物區域117ox的區域的電阻率，並可以低於半導體層113的接觸於絕緣層103b的區域以及接觸於絕緣層104b的區域的電阻率。
藉由使絕緣層103及絕緣層104具有圖6A及圖6B所示的結構，可以在絕緣層103及絕緣層104被平坦化的同時使半導體層113的接觸於絕緣層103的區域以及接觸於絕緣層104的區域的至少一部分的電阻率低於例如接觸於氧化物區域117ox的區域的電阻率。由此，可以提供一種容易製造且例如與絕緣層103及絕緣層104不包括包含氮的層的情況相比以高速驅動的半導體裝置。注意，當絕緣層103b及絕緣層104b的厚度小時，可以降低半導體層113中的來自導電層117的電場不到達且例如不包含氮的區域的高度，由此可以增大電晶體100的通態電流。另一方面，在增大絕緣層103b的厚度時，可以減小由導電層111、絕緣層103以及導電層117形成的寄生電容。另外，在增大絕緣層104b的厚度時，可以減小由導電層117、絕緣層104以及導電層112形成的寄生電容。
在圖6C及圖6D中，示出圖6A及圖6B所示的絕緣層103b及絕緣層104b不與半導體層113接觸的例子。在圖6C及圖6D所示的例子中，絕緣層103a的頂面可以與絕緣層103b的頂面一致或大致一致。此外，絕緣層104a的頂面可以與絕緣層104b的頂面一致或大致一致。絕緣層103a的頂面除了接觸於絕緣層103b的區域以外還可以具有接觸於絕緣層103c的區域。此外，絕緣層104a的頂面除了接觸於絕緣層104b的區域以外還可以具有接觸於絕緣層104c的區域。
在圖6C及圖6D所示的例子中，與圖6A及圖6B所示的例子相比，例如可以縮小電晶體100的通道長度，由此可以增大電晶體100的通態電流。另一方面，在圖6A及圖6B所示的例子中，與圖6C及圖6D所示的例子相比，可以減小由導電層111、絕緣層103及導電層117形成的寄生電容以及由導電層117、絕緣層104及導電層112形成的寄生電容。另外，在圖6A及圖6B所示的例子中，藉由使絕緣層103b及絕緣層104b包含過量氧，可以減少半導體層113的通道形成區域中的VoH。因此，可以使電晶體100的電特性穩定，來提高可靠性。
在圖6A至圖6D所示的例子中，絕緣層103c可以具有與導電層117的底面接觸的區域，絕緣層104a可以具有與導電層117的頂面和側面接觸的區域。此時，在絕緣層103c及絕緣層104a為不包含氧的絕緣層的情況下，例如即使在絕緣層103b及絕緣層104b包含氧的情況下，也可以抑制導電層117的離半導體層113遠的區域被氧化。因此，可以抑制導電層117的佈線電阻增大。此外，在絕緣層104c為不包含氧的絕緣層的情況下，例如即使在絕緣層104b包含氧的情況下，也可以抑制導電層112被氧化。另外，也可以採用如下結構：不設置絕緣層104c，並且絕緣層104具有絕緣層104a和絕緣層104b的兩層結構。藉由減少絕緣層104的層的個數，可以使半導體裝置的製程簡化。
圖2A1、圖2A2、圖2B及圖2C示出導電層117的形狀為延伸在Y方向上的帶狀的例子，但是本發明的一個實施方式不侷限於此。在圖7A1、圖7A2、圖7B及圖7C中，圖2A1、圖2A2、圖2B及圖2C所示的導電層117的形狀為面狀。另外，導電層117也可以為延伸在X方向上的帶狀。
在圖8A及圖8B中，圖2B及圖2C所示的半導體層113、絕緣層105及導電層115具有疊層結構。圖8C是圖8B所示的電晶體100的放大圖。
在圖8A至圖8C所示的例子中，半導體層113具有半導體層113a和半導體層113a上的半導體層113b的兩層結構。此外，在圖8A至圖8C所示的例子中，絕緣層105具有絕緣層105a、絕緣層105a上的絕緣層105b和絕緣層105b上的絕緣層105c的三層結構。並且，在圖8A至圖8C所示的例子中，導電層115具有導電層115a和導電層115a上的導電層115b的兩層結構。
用於半導體層113a的材料的導電率較佳為與用於半導體層113b的材料的導電率不同。
例如，半導體層113a可以使用與半導體層113b相比導電率高的材料。藉由將導電率高的材料用於接觸於導電層111及導電層112的半導體層113a，可以降低半導體層113與導電層111的接觸電阻及半導體層113與導電層112的接觸電阻。由此，可以實現通態電流大的電晶體100。
在此，在將導電率高的材料用於設置在導電層115一側的半導體層113b的情況下，例如電晶體100的臨界電壓降低，有時電晶體100成為常開啟特性。由此，半導體層113b較佳為使用與半導體層113a相比導電率低的材料。因此，在電晶體100為n通道型電晶體的情況下可以增大臨界電壓，可以抑制電晶體100成為常開啟特性。換言之，可以使電晶體100成為常關閉特性。
如上所述，藉由使半導體層113具有疊層結構且將與半導體層113b相比導電率高的材料用於半導體層113a，可以實現具有常關閉特性且通態電流大的電晶體100。由此，可以提供一種功耗低且以高速驅動的半導體裝置。
另外，半導體層113a的載子濃度較佳為比半導體層113b的載子濃度高。藉由提高半導體層113a的載子濃度而導電率得到提高，可以降低半導體層113與導電層111的接觸電阻及半導體層113與導電層112的接觸電阻。由此，可以實現通態電流大的電晶體100。此外，藉由降低半導體層113b的載子濃度而導電率變低，可以使電晶體100成為常關閉特性。
在此，示出半導體層113a使用與半導體層113b相比導電率高的材料的例子，但是本發明的一個實施方式不侷限於此。半導體層113a也可以使用與半導體層113b相比導電率低的材料。在此情況下，半導體層113a的載子濃度可以低於半導體層113b的載子濃度。
用於半導體層113a的第一金屬氧化物的能帶間隙較佳為與用於半導體層113b的第二金屬氧化物的能帶間隙不同。例如，第一金屬氧化物的能帶間隙與第二金屬氧化物的能帶間隙之差異較佳為0.1eV以上，更佳為0.2eV以上，進一步較佳為0.3eV以上。
用於半導體層113a的第一金屬氧化物的能帶間隙可以小於用於半導體層113b的第二金屬氧化物的能帶間隙。由此，可以降低半導體層113與導電層111的接觸電阻及半導體層113與導電層112的接觸電阻，可以實現通態電流大的電晶體100。此外，可以增大電晶體100的臨界電壓而將電晶體100成為常關閉特性。
在此，示出第一金屬氧化物的能帶間隙小於第二金屬氧化物的能帶間隙的例子，但是本發明的一個實施方式不侷限於此。第一金屬氧化物的能帶間隙可以為第二金屬氧化物的能帶間隙以上。
如上所述，用於半導體層113a的第一金屬氧化物的能帶間隙可以小於用於半導體層113b的第二金屬氧化物的能帶間隙。第一金屬氧化物的組成較佳為與第二金屬氧化物的組成不同。藉由使第一金屬氧化物與第二金屬氧化物的組成不同，可以控制能帶間隙。例如，第一金屬氧化物的元素M的含有率較佳為低於第二金屬氧化物的元素M的含有率。明確而言，第一金屬氧化物及第二金屬氧化物為In-M-Zn氧化物的情況下，第一金屬氧化物為In：M：Zn=1：1：1[原子個數比]或其附近的組成，第二金屬氧化物為In：M：Zn=1：3：2[原子個數比]或其附近的組成或者In：M：Zn=1：3：4[原子個數比]或其附近的組成。作為元素M，尤其較佳為使用鎵、鋁和錫中的一個或多個。
第一金屬氧化物也可以不包含元素M。例如，用於半導體層113a的第一金屬氧化物可以為In-Zn氧化物，用於半導體層113b的第二金屬氧化物可以為In-M-Zn氧化物。明確而言，第一金屬氧化物可以為In-Zn氧化物，第二金屬氧化物可以為In-Ga-Zn氧化物。更明確而言，第一金屬氧化物可以為In：Zn=1：1[原子個數比]或其附近的組成或者In：Zn=4：1[原子個數比]或其附近的組成，第二金屬氧化物可以為In：Ga：Zn=1：1：1[原子個數比]或其附近的組成。
在此，示出第一金屬氧化物的元素M的含有率低於第二金屬氧化物的元素M的含有率的例子，但是本發明的一個實施方式不侷限於此。第一金屬氧化物的元素M的含有率也可以高於第二金屬氧化物的元素M的含有率。注意，只要第一金屬氧化物與第二金屬氧化物的組成不同，第一金屬氧化物與第二金屬氧化物的元素M以外的元素的含有率也可以不同。例如，也可以將第二金屬氧化物用於半導體層113a且將第一金屬氧化物用於半導體層113b。
半導體層113的厚度優選為1nm以上、3nm以上或5nm以上，且為20nm以下、15nm以下、12nm以下或10nm以下。
構成半導體層113的各層(在此，半導體層113a及半導體層113b)的厚度以半導體層113的厚度在上述範圍內的方式決定即可。半導體層113a的厚度可以以半導體層113a與導電層111的接觸電阻及半導體層113a與導電層112的接觸電阻成為所希望的範圍內的方式決定。此外，半導體層113b的厚度可以以電晶體100的臨界電壓成為所希望的範圍內的方式決定。另外，半導體層113a的厚度也可以與半導體層113b的厚度相同或不同。
圖8A至圖8C示出半導體層113具有半導體層113a和半導體層113b的兩層疊層結構的例子，但是本發明的一個實施方式不侷限於此。半導體層113也可以具有三層以上的疊層結構。
在半導體層113為三層的疊層結構的情況下，例如也可以採用如下結構：從導電層111一側依次設置In：Ga：Zn=1：1：1[原子個數比]或其附近的組成的金屬氧化物、In：Zn=1：1[原子個數比]或其附近的組成或者In：Zn=4：1[原子個數比]或其附近的組成的金屬氧化物以及In：Ga：Zn=1：1：1[原子個數比]或其附近的組成的金屬氧化物。此外，可以採用如下結構：從導電層111依次設置In：Ga：Zn=1：3：4[原子個數比]或其附近的組成的金屬氧化物、In：Zn=4：1[原子個數比]或其附近的組成的金屬氧化物以及In：Ga：Zn=1：3：4[原子個數比]或其附近的組成的金屬氧化物。藉由採用上述結構，可以增大電晶體100的通態電流。此外，可以減少電晶體100的電特性的不均勻，由此可以提高半導體裝置的可靠性。
絕緣層105a較佳為使用將在後面說明的[絕緣體]中記載的具有氧阻擋性的絕緣體。絕緣層105a具有與半導體層113接觸的區域。藉由絕緣層105a具有氧阻擋性，例如可以在進行熱處理時抑制氧從半導體層113脫離。由此，可以抑制在半導體層113中形成氧空位。因此，可以使電晶體100具有良好的電特性，可以提高本發明的一個實施方式的半導體裝置的可靠性。作為絕緣層105a，例如較佳為使用氧化鋁。在此情況下，絕緣層105a至少包含氧及鋁。
絕緣層105b較佳為使用將在後面說明的[絕緣體]中記載的相對介電常數低的材料。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。在此情況下，絕緣層105b至少包含氧及矽。藉由採用上述結構，可以減小導電層115與導電層112之間的寄生電容。此外，絕緣層105b中的水及氫等的雜質濃度較佳為得到降低。
絕緣層105c較佳為使用將在後面說明的[絕緣體]中記載的具有氫阻擋性的絕緣體。由此，可以抑制包含在導電層115的雜質擴散到半導體層113。尤其是，氮化矽的氫阻擋性高，所以適合於絕緣層105c。在此情況下，絕緣層105c至少包含氮及矽。
絕緣層105c也可以還具有氧阻擋性。絕緣層105c設置在絕緣層105b與導電層115之間。因此，可以抑制包含在絕緣層105b的氧擴散到導電層115而導電層115被氧化。
另外，也可以在絕緣層105b與絕緣層105c之間設置絕緣體。該絕緣體較佳為使用將在後面說明的[絕緣體]中記載的具有俘獲或固定氫的功能的絕緣體。藉由設置該絕緣體，可以更高效地俘獲或固定包含在半導體層113的氫。由此，可以降低半導體層113中的氫濃度。作為該絕緣體，例如較佳為使用氧化鉿。在此情況下，該絕緣體至少包含氧及鉿。此外，該絕緣體也可以具有非晶結構。
為了實現電晶體100的微型化，較佳的是，絕緣層105a至絕緣層105c的厚度小，並在上述範圍內。典型的是，將絕緣層105a、絕緣層105b、具有俘獲或固定氫的功能的絕緣體及絕緣層105c的厚度分別設為1nm、2nm、2nm及1nm。藉由採用上述結構，即使電晶體100微型化也可以具有良好的電特性。
圖8A至圖8C示出絕緣層105具有絕緣層105a至絕緣層105c的三層疊層結構，但是本發明的一個實施方式不侷限於此。絕緣層105也可以具有兩層或四層以上的疊層結構。此時，包括在絕緣層105中的各層可以在絕緣層105a至絕緣層105c和具有俘獲或固定氫的功能的絕緣體中適當地選擇。
在導電層115具有導電層115a和導電層115b的兩層結構的情況下，例如將氮化鈦用於導電層115a且將鎢用於導電層115b。如此，藉由設置包含鎢的層，可以提高導電層115的導電性，由此可以降低導電層115的佈線電阻。
在圖8A至圖8C中，導電層115具有導電層115a和導電層115b的兩層疊層結構，但是本發明的一個實施方式不侷限於此。導電層115也可以具有三層以上的疊層結構。
圖9A及圖9B分別示出如下例子：在圖2B及圖2C所示的開口部121中氧化物區域117ox的側面位於比絕緣層103及絕緣層104的側面例如更靠近與導電層111的中心的相反一側，即更靠近導電層111的側面一側。在圖9A及圖9B所示的例子中，由絕緣層103和絕緣層104以及氧化物區域117ox形成凹部131。
將在後面說明詳細內容，在本發明的一個實施方式的半導體裝置的製造方法中，有時在導電層117中形成開口部121之後對開口部121中的導電層117的側面例如利用各向同性蝕刻進行加工，然後進行氧化處理，來形成氧化物區域117ox。在此情況下，如圖9A及圖9B所示，有時氧化物區域117ox的側面與絕緣層103及絕緣層104的側面相比例如位於導電層111的側面一側。
在圖9C及圖9D中，分別示出在圖2B及圖2C所示的開口部121中氧化物區域117ox的側面位於比絕緣層103及絕緣層104的側面更靠近導電層111的中心一側的例子。在圖9C及圖9D所示的例子中，在開口部121中具有氧化物區域117ox突出的區域，即具有凸部。
藉由使導電層117氧化而形成氧化物區域117ox，有時包括氧化物區域117ox的導電層117的體積增大。由此，例如即使在絕緣層104、導電層117及絕緣層103中形成開口部121時開口部121中的絕緣層104、導電層117及絕緣層103的側面對齊，有時在開口部121中具有氧化物區域117ox突出的區域。
圖10A示出圖2A2所示的開口部121的從平面看時的形狀為四角形的例子。注意，在圖10A中開口部121的從平面看時的形狀為正方形，但是開口部121的形狀不侷限於此，例如從平面看時的形狀也可以為長方形、菱形或平行四邊形。此外，開口部121的從平面看時的形狀例如可以為三角形或五角形以上的多角形或者星形。
圖10B示出圖10A所示的開口部121的角部帶弧形的例子。也就是說，圖10B示出開口部121的從平面看時的形狀為其角部帶弧形的四角形的例子。注意，在圖10B中，開口部121的從平面看時的形狀為其角部帶弧形的四角形，但是開口部121的形狀不侷限於此，例如開口部121的從平面看時的形狀為其角部帶弧形的長方形、其角部帶弧形的菱形、其角部帶弧形的平行四邊形、其角部帶弧形的三角形、其角部帶弧形的五角形以上的多角形或者其角部帶弧形。
另外，圖2A2、圖10A及圖10B等示出氧化物區域117ox的平面形狀與開口部121的平面形狀同樣的例子。明確而言，其中示出氧化物區域117ox與導電層117的不被氧化的區域的邊界的平面形狀與氧化物區域117ox的開口部121中的側面的平面形狀同樣的例子。但是，本發明的一個實施方式不侷限於此，開口部121的平面形狀的種類也可以與氧化物區域117ox的平面形狀的種類不同。例如，開口部121的平面形狀可以為圓形，並且氧化物區域117ox與導電層117的不被氧化的區域的邊界的平面形狀可以為四角形或者其角部帶弧形的四角形。此外，開口部121的平面形狀可以為四角形，並且氧化物區域117ox與導電層117的不被氧化的區域的邊界的平面形狀可以為其角部帶弧形的四角形或者圓形。
在圖11A、圖11B及圖11C中，分別示出圖2A1、圖2B及圖2C所示的半導體層113延伸在Y方向上的例子。換言之，圖11A、圖11及圖11C示出半導體層113延伸在平行於導電層112的延伸方向上的例子。注意，與圖2A1、圖2B及圖2C所示的例子同樣，導體層113在圖11A、圖11B及圖11C所示的例子中也在X方向上被分開。
圖12A、圖12B及圖12C分別是圖2A1、圖2B及圖2C所示的結構的變形例子，其中示出設置在絕緣層103、氧化物區域117ox及絕緣層104中的開口部121的平面形狀不與設置在導電層112中的開口部121的平面形狀一致的例子。在此，在圖12A至圖12C中，將設置在絕緣層103、氧化物區域117ox及絕緣層104中的開口部121設為開口部121a且將設置在導電層112中的開口部121設為開口部121b。在圖12A至圖12C所示的例子中，開口部121b的平面形狀為其半徑比開口部121a大的圓形。另外，開口部121a的平面形狀和開口部121b的平面形狀中的一者或兩者也可以不是圓形。例如，開口部121a的平面形狀和開口部121b的平面形狀中的一者或兩者可以為四角形或者其角部帶弧形的四角形等的上述開口部121可具有的形狀。
圖12A至圖12C示出開口部121b的從平面看時的面積大於開口部121a的從平面看時的面積的例子，但是開口部121b的從平面看時的面積也可以小於開口部121a的從平面看時的面積。在此情況下，導電層112具有相對於開口部121a的側壁突出的區域。
例如，在使用不同的製程形成開口部121a及開口部121b的情況下，有時開口部121a的平面形狀與開口部121b的平面形狀不同。另外，即使在使用相同的製程形成開口部121a及開口部121b的情況下，例如在X方向及Y方向上的導電層112的蝕刻速度與X方向及Y方向上的絕緣層103、導電層117及絕緣層104的蝕刻速度不同的情況下，有時開口部121a的平面形狀與開口部121b的平面形狀不同。例如，在X方向及Y方向的導電層112的蝕刻速度高於X方向及Y方向的絕緣層103、導電層117及絕緣層104的蝕刻速度的情況下，即使在使用相同的製程形成開口部121a及開口部121b的情況下，有時開口部121b的從平面看時的面積大於開口部121a的從平面看時的面積。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。
[基板] 作為形成電晶體100的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(例如釔安定氧化鋯基板)及樹脂基板等。此外，作為半導體基板，例如可以舉出以矽或鍺為材料的半導體基板以及由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅及氧化鎵構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI (Silicon On Insulator；絕緣層上覆矽)基板。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板及導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板以及包含金屬氧化物的基板等。此外，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板以及設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。
[絕緣體] 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物及金屬氮氧化物等。
例如，當進行電晶體的微型化時，由於閘極絕緣層的薄膜化，有時發生洩漏電流等的問題。藉由作為用作閘極絕緣層的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。此外，可以減少用作閘極絕緣層的絕緣體的等效氧化物厚度(EOT)。另一方面，藉由將相對介電常數低的材料用於用作層間絕緣層的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。此外，相對介電常數低的材料也是介電強度大的材料。
作為相對介電常數高(high-k)的材料，例如可以舉出氧化鋁、氧化鎵、氧化鉿、氧化鉭、氧化鋯、鉿鋯氧化物、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物以及含有矽及鉿的氮化物等。
作為相對介電常數低的材料，例如可以舉出氧化矽、氧氮化矽及氮氧化矽等無機絕緣材料以及聚酯、聚烯烴、聚醯胺(尼龍及芳香族聚醯胺等)、聚醯亞胺、聚碳酸酯及丙烯酸樹脂等樹脂。另外，作為相對介電常數低的其他無機絕緣材料，例如可以舉出添加有氟的氧化矽、添加有碳的氧化矽以及添加有碳及氮的氧化矽等。另外，例如可以舉出具有空孔的氧化矽。注意，這些氧化矽也可以包含氮。此外，氧化矽例如也可以使用四乙氧基矽烷(TEOS)等有機矽烷形成。
此外，藉由由具有抑制雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等金屬氧化物或者氮化鋁、氮氧化矽及氮化矽等金屬氮化物。
另外，閘極絕緣層等的與半導體層接觸的絕緣體或設置在半導體層附近的絕緣體較佳為具有包含過量氧的區域的絕緣體。例如，藉由使具有包含過量氧的區域的絕緣體與半導體層接觸或者設置在半導體層附近，可以減少半導體層中的氧空位。作為容易形成包含過量氧的區域的絕緣體，可以舉出氧化矽、氧氮化矽或具有空孔的氧化矽等。
另外，作為具有氧阻擋性的絕緣體，可以舉出包含鋁和鉿中的一者或兩者的氧化物、包含鉿和矽的氧化物(矽酸鉿)、氧化鎂、氧化鎵、鎵鋅氧化物、銦鎵鋅氧化物、氮化矽以及氮氧化矽等。另外，作為包含鋁和鉿中的一者或兩者的氧化物，可以舉出氧化鋁、氧化鉿以及包含鋁和鉿的氧化物(鋁酸鉿)等。
另外，作為具有氫阻擋性的絕緣體，可以舉出氧化鋁、氧化鎂、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽及氮氧化矽等。
具有氧阻擋性的絕緣體及具有氫阻擋性的絕緣體可以說是對氧和氫中的一者或兩者具有阻擋性的絕緣體。
另外，作為具有俘獲或固定氫的功能的絕緣體，可以舉出包含鎂的氧化物以及包含鋁和鉿中的一者或兩者的氧化物。另外，這些氧化物更佳為具有非晶結構。在具有非晶結構的氧化物中，氧原子具有懸空鍵，有時具有由該懸空鍵俘獲或固定氫的性質。這些氧化物較佳為具有非晶結構，其一部分也可以形成有晶體區域。
注意，在本說明書等中，阻擋絕緣膜是指具有阻擋性的絕緣膜。另外，阻擋性是指所對應的物質不容易擴散的性質(也稱為所對應的物質不容易透過的性質、所對應的物質的透過性低的性質或者抑制所對應的物質擴散的功能)。此外，可以將俘獲或固定所對應的物質的功能也可以換稱為阻擋性。注意，作為所對應的物質記載的氫例如是指氫原子、氫分子、水分子和OH -等與氫鍵合的物質等中的至少一個。另外，在沒有特別說明的情況下，作為所對應的物質記載的雜質是指通道形成區域或半導體層中的雜質，例如是指氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N 2O、NO及NO 2等)和銅原子等中的至少一個。另外，作為所對應的物質記載的氧例如是指氧原子和氧分子等中的至少一個。明確而言，氧阻擋性是指氧原子和氧分子等中的至少一個不容易擴散的性質。
[導電體] 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。作為以上述金屬元素為成分的合金，也可以使用該合金的氮化物或該合金的氧化物。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含釕的氮化物、包含鉭及鋁的氮化物或者包含鈦及鋁的氮化物等含氮導電材料、氧化釕、包含鍶及釕的氧化物或者包含鑭及鎳的氧化物等含氧導電材料以及包含鈦、鉭或釕等金屬元素的材料是不容易氧化的導電材料、具有抑制氧擴散的功能的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。注意，作為包含氧的導電材料，可以舉出包含氧化鎢的銦氧化物、包含氧化鈦的銦氧化物、銦錫氧化物、包含氧化鈦的銦錫氧化物、添加矽的銦錫氧化物、銦鋅氧化物及包含氧化鎢的銦鋅氧化物等。在本說明書等中，有時將包含氧的導電材料稱為氧化物導電體。
另外，以鎢、銅或鋁為主要成分的導電材料具有高導電性，所以是較佳的。
此外，也可以層疊多個由上述材料形成的導電體。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將金屬氧化物用於電晶體的通道形成區域的情況下，作為用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為用作閘極電極的導電體，較佳為使用包含被形成通道的金屬氧化物所包含的的金屬元素及氧的導電材料。此外，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦或氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物及添加有矽的銦錫氧化物中的一個或多個。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲被形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
[金屬氧化物] 金屬氧化物有時具有晶格缺陷。作為晶格缺陷，有原子空位及奇異原子等點缺陷、位錯等線缺陷、晶界等面缺陷以及空隙等體缺陷。另外，作為晶格缺陷的生成原因，有構成元素的原子個數的比例偏離(構成原子的過或不足)及雜質等。
當將金屬氧化物用於電晶體的半導體層時，金屬氧化物中的晶格缺陷會導致載子的生成或俘獲等。因此，當將晶格缺陷較多的金屬氧化物用於電晶體的半導體層時，該電晶體的電特性有可能不穩定。因此，用於電晶體的半導體層的金屬氧化物中的晶格缺陷較佳為少。
在使用金屬氧化物的電晶體中，尤其是，當在金屬氧化物的通道形成區域中存在氧空位(V O)及雜質時，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成V OH而可能會生成成為載子的電子。因此，當在金屬氧化物的通道形成區域中包含氧空位時，電晶體容易具有常開啟特性。由此，在金屬氧化物的通道形成區域中，較佳為儘量減少氧空位及雜質。換言之，較佳的是，金屬氧化物的通道形成區域的載子濃度降低且被i型化(本質化)或實質上被i型化。
容易存在於金屬氧化物中的晶格缺陷的種類及晶格缺陷的存在量根據金屬氧化物的結構或金屬氧化物的沉積方法等而不同。
金屬氧化物的結構被分為單晶結構與其他結構(非單晶結構)。作為非單晶結構，例如有CAAC結構、多晶(polycrystalline)結構、nc結構、amorphous-like(a-like)結構及非晶結構等。a-like結構具有介於nc結構和非晶結構之間的結構。
另外，在具有a-like結構的金屬氧化物及具有非晶結構的金屬氧化物中存在空洞或低密度區域。換言之，具有a-like結構的金屬氧化物及具有非晶結構的金屬氧化物的結晶性比具有nc結構的金屬氧化物及具有CAAC結構的金屬氧化物低。另外，具有a-like結構的金屬氧化物中的氫濃度比具有nc結構的金屬氧化物及具有CAAC結構的金屬氧化物高。因此，在具有a-like結構的金屬氧化物及具有非晶結構的金屬氧化物中容易生成晶格缺陷。
因此，較佳為將結晶性高的金屬氧化物用於電晶體的半導體層。例如，較佳為使用具有CAAC結構的金屬氧化物或單晶結構的金屬氧化物。藉由將該金屬氧化物用於電晶體，可以實現一種具有良好的電特性的電晶體。另外，可以實現一種可靠性高的電晶體。
另外，電晶體的通道形成區域較佳為使用增高該電晶體的通態電流的金屬氧化物。為了增高該電晶體的通態電流，增高用於該電晶體的金屬氧化物的移動率即可。為了增高金屬氧化物的移動率，需要提高載子(n通道型電晶體時為電子)的傳輸或者減少給載子的傳輸帶來影響的散射因素。載子經過通道形成區域從源極流至汲極。因此，藉由設置載子在通道長度方向上容易流過的通道形成區域，可以增高電晶體的通態電流。
在此，作為具有通道形成區域的金屬氧化物較佳為採用結晶性高的金屬氧化物。再者，該晶體較佳為具有層疊有多個層(例如，第一層、第二層和第三層)的晶體結構。換言之，該晶體具有層狀晶體結構(也稱為層狀晶體、層狀結構)。此時，該晶體的c軸方向為層疊有多個層的方向。具有該晶體的金屬氧化物例如包括單晶氧化物半導體及CAAC-OS等。
另外，上述晶體的c軸較佳為在金屬氧化物的被形成面或膜表面的法線方向上配向。由此，多個層以平行或大致平行於金屬氧化物的被形成面或膜表面的方式配置。就是說，多個層延伸在通道長度方向上。
例如，上述三層的層狀晶體結構具有如下結構。第一層具有該第一層所包含的金屬存在於中心的氧八面體的原子配位結構。第二層具有該第二層所包含的金屬存在於中心的氧三角雙錐形或四面體的原子配位結構。第三層具有該第三層所包含的金屬存在於中心的氧三角雙錐形或四面體的原子配位結構。
作為上述晶體的晶體結構，例如有YbFe 2O 4型結構、Yb 2Fe 3O 7型結構及它們的變形結構等。
再者，較佳的是，第一層至第三層都由一個金屬元素或具有相同化合價的多個金屬元素以及氧構成。較佳的是，構成第一層的一個或多個金屬元素的化合價與構成第二層的一個或多個金屬元素的化合價相同。另外，第一層及第二層也可以包含相同金屬元素。另外，較佳的是，構成第一層的一個或多個金屬元素的化合價與構成第三層的一個或多個金屬元素的化合價不同。
藉由採用上述結構，可以提高金屬氧化物的結晶性而提高該金屬氧化物的移動率。由此，藉由將該金屬氧化物用於電晶體的通道形成區域，電晶體的通態電流增高，而可以提高該電晶體的電特性。
作為本發明的一個實施方式的金屬氧化物，例如可以舉出銦氧化物、鎵氧化物及鋅氧化物。本發明的一個實施方式的金屬氧化物較佳為至少包含銦(In)或鋅(Zn)。此外，金屬氧化物較佳為包含選自銦、元素M和鋅中的兩個或三個。元素M是與氧的鍵能高的金屬元素或半金屬元素，例如是與氧的鍵能比銦高的金屬元素或半金屬元素。作為元素M，明確而言可以舉出鋁、鎵、錫、釔、鈦、釩、鉻、錳、鐵、鈷、鎳、鋯、鉬、鉿、鉭、鎢、鑭、鈰、釹、鎂、鈣、鍶、鋇、硼、矽、鍺及銻等。金屬氧化物所包含的元素M較佳為上述元素中的任一種或多種，更佳為選自鋁、鎵、錫和釔中的一種或多種，進一步較佳為鎵。在金屬氧化物所包含的元素M為鎵時，本發明的一個實施方式的金屬氧化物較佳為包含選自銦、鎵和鋅中的任一個或多個。注意，在本說明書等中，有時將金屬元素及半金屬元素總稱為“金屬元素”，有時本說明書等所記載的“金屬元素”包括半金屬元素。
作為本發明的一個實施方式的金屬氧化物例如可以使用銦鋅氧化物(In-Zn氧化物)、銦錫氧化物(In-Sn氧化物)、銦鈦氧化物(In-Ti氧化物)、銦鎵氧化物(In-Ga氧化物)、銦鎵鋁氧化物(In-Ga-Al氧化物)、銦鎵錫氧化物(In-Ga-Sn氧化物，也記為IGTO)、鎵鋅氧化物(Ga-Zn氧化物，也稱為GZO)、鋁鋅氧化物(Al-Zn氧化物，也稱為AZO)、銦鋁鋅氧化物(In-Al-Zn氧化物，也稱為IAZO)、銦錫鋅氧化物(In-Sn-Zn氧化物)、銦鈦鋅氧化物(In-Ti-Zn氧化物)、銦鎵鋅氧化物(In-Ga-Zn氧化物，也稱為IGZO)、銦鎵錫鋅氧化物(In-Ga-Sn-Zn氧化物，也稱為IGZTO)、銦鎵鋁鋅氧化物(In-Ga-Al-Zn氧化物，也稱為IGAZO或IAGZO)等。或者，可以舉出包含矽的銦錫氧化物、鎵錫氧化物(Ga-Sn氧化物)、鋁錫氧化物(Al-Sn氧化物)等。或者，可以使用具有非晶結構的上述氧化物。例如，可以使用具有非晶結構的銦氧化物或具有非晶結構的銦錫氧化物等。
藉由提高相對於金屬氧化物中的相對於所有金屬元素的原子個數的總和的銦的原子個數的比率，可以提高電晶體的場效移動率。
金屬氧化物也可以代替銦包含一種或多種元素週期表中的週期數大的金屬元素。或者，金屬氧化物也可以除了銦以外還包含一種或多種週期數大的金屬元素。金屬氧化物有金屬元素的軌域的重疊越大金屬氧化物中的載子傳導越大的傾向。因此，藉由包含週期數大的金屬元素，有時可以提高電晶體的場效移動率。作為週期數大的金屬元素，可以舉出屬於第5週期的金屬元素以及屬於第6週期的金屬元素等。作為該金屬元素，明確而言，可以舉出釔、鋯、銀、鎘、錫、銻、鋇、鉛、鉍、鑭、鈰、鐠、釹、鉕、釤及銪等。注意，鑭、鈰、鐠、釹、鉕、釤及銪被稱為輕稀土元素。
金屬氧化物也可以包含非金屬元素的一種或多種。藉由金屬氧化物包含非金屬元素，有時可以提高電晶體的場效移動率。作為非金屬元素，例如可以舉出碳、氮、磷、硫、硒、氟、氯、溴及氫等。
另外，藉由提高相對於金屬氧化物中的所有金屬元素的原子個數的總和的鋅的原子個數的比率，金屬氧化物的結晶性提高，由此可以抑制金屬氧化物中的雜質的擴散。由此，電晶體的電特性的變動得到抑制，而可以提高可靠性。
另外，藉由提高相對於金屬氧化物中的所有金屬元素的原子個數的總和的元素M的原子個數的比率，可以抑制金屬氧化物中形成氧空位。因此，起因於氧空位的載子生成得到抑制，由此可以實現關態電流小的電晶體。此外，電晶體的電特性的變動得到抑制，由此可以提高可靠性。
此外，藉由提高相對於金屬氧化物中的所有金屬元素的原子個數的總和的In的原子個數的比率，可以得到通態電流大且頻率特性高的電晶體。
在本實施方式中，有時以In-Ga-Zn氧化物為例進行說明。
為了形成上述具有層狀晶體結構的金屬氧化物，較佳為一層一層沉積原子。藉由利用ALD法，容易形成具有上述層狀晶體結構的金屬氧化物。
作為ALD法可以舉出只利用熱能使前驅體及反應物起反應的熱ALD(Thermal ALD)法、使用受到電漿激發的反應物的電漿ALD(PEALD：Plasma Enhanced ALD)法等。
ALD法可以一層一層沉積原子，從而具有能夠沉積得極薄、能夠對縱橫比高的結構進行沉積、能夠以針孔等缺陷少的方式進行沉積、能夠進行覆蓋性高的沉積及在低溫下能夠進行沉積等的效果。因為利用電漿，可以在更低的溫度下進行沉積，所以PEALD法有時是較佳的。ALD法中使用的前驅體有時包含碳或氯等元素。因此，利用ALD法設置的膜有時與利用其他的沉積方法設置的膜相比包含更多的碳或氯等元素。另外，上述元素的定量可以利用XPS或SIMS進行。
在作為金屬氧化物的沉積方法利用ALD法時，藉由採用沉積時的基板溫度高的條件和雜質去除處理的實施中一者或兩者，與不採用它們而利用ALD法的情況相比，可以減少膜中的碳及氯的量。
例如，在沉積金屬氧化物時，較佳為在含氧氛圍下間歇地進行雜質去除處理。此外，在沉積金屬氧化物之後，較佳為在含氧氛圍下進行雜質去除處理。藉由在金屬氧化物的沉積中和沉積後中的一者或兩者進行雜質去除處理，可以去除膜中的雜質。由此，可以抑制前驅體等原料所包含的雜質(氫、碳及氮等)殘留在金屬氧化物中。因此，可以降低金屬氧化物中的雜質濃度。另外，可以提高金屬氧化物的結晶性。由此，金屬氧化物例如可以為CAAC-OS，可以提供一種可靠性高的半導體裝置。
作為雜質去除處理，例如可以舉出微波處理以及加熱處理。
當進行微波處理時，較佳為將基板溫度設定為室溫(例如25℃)以上、100℃以上、200℃以上、300℃以上或400℃以上且500℃以下或450℃以下。另外，較佳為將加熱處理的溫度設定為100℃以上、200℃以上、300℃以上或400℃以上且500℃以下或450℃以下。
尤其是，藉由將雜質去除處理中的溫度設定為電晶體或半導體裝置的製程中的最高溫度以下的溫度，可以減少金屬氧化物的雜質含量而生產率不下降，所以是較佳的。例如，藉由將本發明的一個實施方式的半導體裝置的製造中的最高溫度設定為500℃以下，較佳為450℃以下，可以提高半導體裝置的生產率。
微波處理例如較佳為使用包括用微波產生高密度電漿的電源的微波處理裝置。在此，將微波處理裝置的頻率較佳為設定為300MHz以上且300GHz以下，更佳為2.4GHz以上且2.5GHz以下，例如可以為2.45GHz。藉由使用高密度電漿，可以生成高密度的氧自由基。另外，微波處理裝置的施加微波的電源的功率較佳為1000W以上且10000W以下，較佳為2000W以上且5000W以下。此外，微波處理裝置也可以包括對基板一側施加RF(Radio Frequency)的電源。此外，藉由對基板一側施加RF，可以將由高密度電漿生成的氧離子高效地導入到膜中。
微波處理較佳為在減壓下進行，壓力較佳為10Pa以上且1000Pa以下，更佳為300Pa以上且700Pa以下。此外，處理溫度較佳為室溫(25℃)以上且750℃以下，更佳為300℃以上且500℃以下，進一步較佳為400℃以上且450℃以下。
此外，也可以在進行微波處理之後以不暴露於外部空氣的方式連續進行加熱處理。加熱處理的溫度例如較佳為100℃以上且750℃以下，更佳為300℃以上且500℃以下，進一步較佳為400℃以上且450℃以下。
例如，上述微波處理可以使用氧氣體及氬氣體進行。在此，氧流量比(O 2/(O 2+Ar))大於0%且為100%以下。較佳的是，氧流量比(O 2/(O 2+Ar))大於0%且為50%以下。更佳的是，氧流量比(O 2/(O 2+Ar))為10%以上且40%以下。進一步較佳的是，氧流量比(O 2/(O 2+Ar))為10%以上且30%以下。
加熱處理在氮氣體或非活性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行加熱處理時，將氧氣體的比率較佳為設為20%左右。加熱處理也可以在減壓狀態下進行。或者，也可以在氮氣體或非活性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。加熱處理可以在超乾燥空氣(水含量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)氛圍下進行。
藉由如此進行加熱處理，可以去除包含在金屬氧化物中的氫或碳等雜質。例如，可以將金屬氧化物中的碳釋放為CO 2及CO，可以將金屬氧化物中的氫釋放為H 2O。並且，在去除上述雜質的同時金屬原子及氧原子被重新排列，因此可以提高結晶性。由此，可以形成結晶性高的層狀晶體結構的金屬氧化物，尤其是上述CAAC結構的金屬氧化物。
例如不同於從靶材等中被釋放的粒子沉積的沉積方法，ALD法是因被處理物表面的反應而形成膜的沉積方法。因此，ALD法是不易受被處理物的形狀的影響而具有良好的步階覆蓋性的沉積方法。尤其是，ALD法具有良好的步階覆蓋性和厚度均勻性，所以ALD法例如適合用於覆蓋縱橫比高的開口部的表面的情況。但是，ALD法的沉積速率比較慢，所以有時較佳為與沉積速率快的濺射法或CVD法等其他沉積方法組合而使用。例如，可以舉出利用濺射法沉積第一金屬氧化物，利用ALD法在該第一金屬氧化物上沉積第二金屬氧化物的方法。例如，在上述第一金屬氧化物具有晶體部時，有時在上述第二金屬氧化物中以該晶體部為核發生結晶生長。
ALD法可以根據源氣體的引入量控制所得到的膜的組成。例如，在ALD法中，藉由調節源氣體的引入量、引入次數(也稱為脈衝次數)以及一個脈衝需要的時間(也稱為脈衝時間)等，可以沉積任意組成的膜。此外，例如，當利用ALD法時，可以藉由在進行沉積的同時改變源氣體來沉積其組成連續變化的膜。當在改變源氣體的同時進行沉積時，因為不需要傳送及調整壓力所需的時間，所以與使用多個沉積室進行沉積的情況相比可以縮短沉積時間。因此，有時可以提高半導體裝置的生產率。
[[包含金屬氧化物的電晶體]] 接著，說明將金屬氧化物(氧化物半導體)用於電晶體的情況。
藉由將本發明的一個實施方式的金屬氧化物(氧化物半導體)用於電晶體，可以實現場效移動率高的電晶體。此外，可以實現可靠性高的電晶體。此外，可以實現微型化的電晶體。例如，可以製造通道長度為2nm以上且30nm以下的電晶體。
較佳為將載子濃度低的氧化物半導體用於電晶體的通道形成區域。例如，氧化物半導體的通道形成區域的載子濃度為1×10 18cm -3以下，較佳為1×10 17cm -3以下，更佳為1×10 15cm -3以下，進一步較佳為1×10 13cm -3以下，還較佳為1×10 11cm -3以下，更進一步較佳為低於1×10 10cm -3，且為1×10 -9cm -3以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，較佳為降低氧化物半導體膜的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質可以舉出氫、碳及氮等。注意，氧化物半導體中的雜質例如是指構成氧化物半導體的主要成分之外的元素。例如，濃度低於0.1atomic%的元素可以說是雜質。
另外，氧化物半導體的能帶間隙較佳為比矽的能帶間隙(典型的是1.1eV)大，較佳為2eV以上，更佳為2.5eV以上，進一步較佳為3.0eV以上。藉由使用具有比矽大的能帶間隙的氧化物半導體，可以減少電晶體的關態電流(也稱為Ioff)。
例如，在Si電晶體中，隨著電晶體的微型化發展，出現短通道效應(Short Channel Effect：也稱為SCE)。因此，Si電晶體的微型化很困難。作為出現短通道效應的原因之一可以舉出矽的能帶間隙較小。另一方面，在OS電晶體中，使用作為能帶間隙大的半導體材料的氧化物半導體，因此可以抑制短通道效應。換言之，OS電晶體是沒有短通道效應或短通道效應極少的電晶體。
注意，短通道效應是指隨著電晶體的微型化(通道長度的縮小)出現的電特性的下降。作為短通道效應的具體例子，有臨界電壓的降低、次臨界擺幅值(有時記為S值)的增大及洩漏電流的增大等。在此，S值是指：以固定的汲極電壓使汲極電流的值變化一個位數的次臨界區域中的閘極電壓的變化量。
作為對短通道效應的耐性的指標，廣泛地使用特徵長度(Characteristic Length)。特徵長度是指通道形成區域的勢的彎曲性指標。特徵長度越小，勢越急劇上升，因此可以說抗短通道效應能力高。
OS電晶體為積累型電晶體，Si電晶體為反型電晶體。因此，與Si電晶體相比，OS電晶體中的源極區域-通道形成區域間的特徵長度及汲極區域-通道形成區域間的特徵長度小。因此，OS電晶體的抗短通道效應能力比Si電晶體高。就是說，當想要製造通道長度小的電晶體時，OS電晶體比Si電晶體更合適。
即使在將氧化物半導體的載子濃度降低到通道形成區域被i型化或實質上被i型化的情況下，在短通道電晶體中由於導帶降低(CBL：Conduction-Band-Lowering)效應而通道形成區域的導帶底也變低，因此源極區域或汲極區域與通道形成區域之間的導帶底的能量差有可能減小到0.1eV以上且0.2eV以下。由此，可以將OS電晶體看作具有n +/n -/n +的積累型無結電晶體結構或n +/n -/n +的積累型非結電晶體結構，其中通道形成區域為n -型區域，源極區域及汲極區為n +型區域。
當作為OS電晶體採用上述結構時，即便使OS電晶體微型化也可以實現良好的電特性。例如，即使OS電晶體的通道長度或閘極長度為20nm以下、15nm以下、10nm以下、7nm以下或6nm以下，且為1nm以上、3nm以上或5nm以上，也可以得到良好的電特性。另一方面，在Si電晶體中，因為出現短通道效應所以有時難以具有20nm以下或15nm以下的閘極長度。因此，與Si電晶體相比，OS電晶體更適合用作通道長度小的電晶體。注意，閘極長度是指在電晶體工作時載子在通道形成區域內遷移的方向上的閘極電極長度。
此外，藉由使OS電晶體微型化可以提高電晶體的高頻特性。明確而言，可以提高電晶體的截止頻率。當OS電晶體的閘極長度在於上述範圍內時，例如室溫環境下的電晶體的截止頻率可以為50GHz以上，較佳為100GHz以上，更佳為150GHz以上。
如上所述，OS電晶體具有比Si電晶體優異的效果，諸如關態電流小以及可以製造通道長度小的電晶體等。
[[金屬氧化物中的雜質]] 在此，說明金屬氧化物(氧化物半導體)中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷態。因此，將利用SIMS測得的氧化物半導體的通道形成區域中的碳濃度設定為1×10 20atoms/cm 3以下，較佳為5×10 19atoms/cm 3以下，更佳為3×10 19atoms/cm 3以下，進一步較佳為1×10 19atoms/ cm 3以下，還較佳為3×10 18atoms/cm 3以下，更進一步較佳為1×10 18atoms/cm 3以下。另外，將利用SIMS測得的氧化物半導體的通道形成區域中的矽濃度設定為1×10 20atoms/ cm 3以下，較佳為5×10 19atoms/cm 3以下，更佳為3×10 19atoms/cm 3以下，進一步較佳為1×10 19atoms/cm 3以下，還較佳為3×10 18atoms/cm 3以下，更進一步較佳為1×10 18atoms/cm 3以下。
當氧化物半導體包含氮時，產生作為載子的電子，使載子濃度增高，而容易被n型化。其結果是，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。或者，在氧化物半導體包含氮時，有時形成陷阱態。其結果是，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體的通道形成區域中的氮濃度設定為1×10 20atoms/cm 3以下，較佳為5×10 19atoms/cm 3以下，更佳為1×10 19atoms/cm 3以下，進一步較佳為5×10 18atoms/cm 3以下，還進一步較佳為1×10 18atoms/cm 3以下，更進一步較佳為5×10 17atoms/cm 3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時生成作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用含有氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體的通道形成區域中的氫。明確而言，在氧化物半導體的通道形成區域中，將利用SIMS測得的氫濃度設定為低於1×10 20atoms/cm 3，較佳為低於5×10 19atoms/cm 3，更佳為低於1×10 19atoms/cm 3，進一步較佳為低於5×10 18atoms/cm 3，還較佳為低於1×10 18atoms/cm 3。
此外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷態而生成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，將利用SIMS測得的氧化物半導體的通道形成區域中的鹼金屬或鹼土金屬的濃度設定為1×10 18atoms/cm 3以下，較佳為2×10 16atoms/cm 3以下。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
[其他半導體材料] 半導體層113可以換稱為包括電晶體的通道形成區域的半導體層。能夠用於半導體層的半導體材料不侷限於上述金屬氧化物。作為半導體，也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將單個元素的半導體、化合物半導體或層狀物質(也稱為原子層物質、二維材料等)等用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀晶體結構的材料群的總稱。層狀晶體結構是由共價鍵或離子鍵形成的層藉由如范德華鍵合那樣的比共價鍵及離子鍵弱的鍵合層疊的結構。層狀物質在單位層中具有高導電性，亦即，具有高二維導電性。藉由將用作半導體並具有高二維導電性的材料用於通道形成區域，可以提供通態電流大的電晶體。
作為可用於半導體材料的單個元素的半導體，可以舉出矽及鍺等。作為可用於半導體層的矽，可以舉出單晶矽、多晶矽、微晶矽及非晶矽。作為多晶矽例如可以舉出低溫多晶矽(LTPS：Low Temperature Poly Silicon)。
作為可用於半導體材料的化合物半導體，可以舉出碳化矽、矽鍺、砷化鎵、磷化銦、氮化硼及砷化硼等。可用於半導體層的氮化硼較佳為具有非晶結構。可用於半導體層的砷化硼較佳為包括立方晶結構的晶體。
作為層狀物質，例如可以舉出石墨烯、矽烯、碳氮化硼及硫族化物等。在作為層狀物質的碳氮化硼中，碳原子、氮原子及硼原子以六角形格子結構排列在平面上。硫族化物是包含氧族元素的化合物。此外，氧族元素是屬於第16族的元素的總稱，其中包括氧、硫、硒、碲、釙、鉝。此外，作為硫族化物，可以舉出過渡金屬硫族化物及第13族硫族化物等。
作為半導體層，例如較佳為使用用作半導體的過渡金屬硫族化物。作為能夠用於半導體層的過渡金屬硫族化物，具體地可以舉出硫化鉬(典型的是MoS 2)、硒化鉬(典型的是MoSe 2)、碲化鉬(典型的是MoTe 2)、硫化鎢(典型的是WS 2)、硒化鎢(典型的是WSe 2)、碲化鎢(典型的是WTe 2)、硫化鉿(典型的是HfS 2)、硒化鉿(典型的是HfSe 2)、硫化鋯(典型的是ZrS 2)及硒化鋯(典型的是ZrSe 2)等。藉由將上述過渡金屬硫族化物用於半導體層，可以提供一種通態電流大的半導體裝置。
＜半導體裝置的製造方法例子1＞ 以下，作為本發明的一個實施方式的半導體裝置的製造方法，說明圖2A1、圖2B及圖2C所示的半導體裝置的製造方法例子。
以下，藉由適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法，可以沉積用來形成絕緣層的絕緣材料、用來形成導電層的導電材料或用來形成半導體層的半導體材料。
作為濺射法，可以舉出將高頻電源用於濺射用電源的RF濺射法、使用直流電源的DC濺射法以及以脈衝方式改變施加到電極的電壓的脈衝DC濺射法。RF濺射法主要在沉積絕緣膜時利用，DC濺射法主要在沉積金屬導電膜時利用。此外，脈衝DC濺射法主要在利用反應性濺射法沉積氧化物、氮化物或碳化物等化合物時利用。
注意，CVD法可以分為利用電漿的電漿CVD (PECVD)法、利用熱的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。此外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的沉積方法。例如，包括在半導體裝置中的佈線、電極及元件(電晶體及電容器等)等有時因從電漿接收電荷而會產生電荷積聚。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極或元件等受損傷。另一方面，因為在利用不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。此外，在熱CVD法中，不產生沉積時的電漿損傷，因此能夠得到缺陷少的膜。
作為ALD法，可以採用只利用熱能使前驅體及反應物起反應的熱ALD法或者使用受到電漿激發的反應物的PEALD法等。
CVD法及ALD法不同於從靶材等中被釋放的粒子沉積的濺射法。因此CVD法及ALD法是不易受被處理物的形狀的影響而具有高步階覆蓋性的沉積方法。尤其是，ALD法具有高步階覆蓋性和厚度均勻性，所以ALD法例如適合用於覆蓋縱橫比高的開口部的表面的情況。但是，ALD法的沉積速率比較慢，所以有時較佳為與沉積速率快的CVD法等其他沉積方法組合而利用。
此外，當利用CVD法時，可以根據源氣體的流量比沉積任意組成的膜。例如，當利用CVD法時，可以藉由在沉積的同時改變源氣體的流量比來沉積其組成連續變化的膜。當在改變源氣體的流量比的同時沉積時，因為不需要傳送或調整壓力所需的時間，所以與使用多個沉積室進行沉積的情況相比可以縮短沉積時間。因此，有時可以提高半導體裝置的生產率。
當利用ALD法時，藉由同時導入不同的多種前驅體，可以沉積任意組成的膜。或者，在導入不同的多種前驅體時，藉由控制各前驅體的循環次數可以沉積任意組成的膜。
在示出本發明的一個實施方式的半導體裝置的製造方法的圖式中，除非特別敘述，各圖式的A及A1是平面圖。此外，各圖式的B是沿著各圖式的A及A1的點劃線A1-A2的剖面圖，各圖式的C是沿著各圖式的A及A1的點劃線A3-A4的剖面圖。
首先，準備基板(未圖示)，在該基板上形成絕緣層101(圖13A、圖13B及圖13C)。絕緣層101可以適當地使用上述絕緣材料。絕緣層101可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。
接著，在絕緣層101上形成導電層111(圖13A、圖13B及圖13C)。例如，形成將成為導電層111的導電膜，加工該導電膜，由此可以形成導電層111。將成為導電層111的導電膜可以適當地使用可用於上述導電層111的導電材料。
將成為導電層111的導電膜可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。在形成將成為導電層111的導電膜之後，例如利用光微影法形成圖案，根據該圖案利用乾蝕刻法或濕蝕刻法等加工該導電膜，由此可以形成導電層111。在此，藉由利用乾蝕刻法加工該導電膜可以進行微細加工，因此是較佳的。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。因此，形成圖案。
例如，可以使用KrF準分子雷射、ArF準分子雷射或EUV光等對光阻劑進行曝光來形成光阻遮罩。此外，也可以利用在基板和投影透鏡之間填滿水等的液體的狀態下進行曝光的液浸技術。此外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。此外，藉由進行灰化處理等乾蝕刻處理、進行濕蝕刻處理、在進行乾蝕刻處理之後進行濕蝕刻處理或者在進行濕蝕刻處理之後進行乾蝕刻處理，可以去除光阻遮罩。
接著，藉由該光阻遮罩進行蝕刻處理。由此，可以將導電膜、半導體膜及絕緣膜等加工為所希望的形狀。
在作為上述蝕刻處理進行乾蝕刻處理時，作為蝕刻氣體可以使用包含鹵素的蝕刻氣體，明確而言，可以使用包含氟、氯和溴中的一個或多個的蝕刻氣體。作為蝕刻氣體，例如可以使用C 4F 6氣體、C 5F 6氣體、C 4F 8氣體、CF 4氣體、SF 6氣體、NF 3氣體、CHF 3氣體、Cl 2氣體、BCl 3氣體、SiCl 4氣體、CCl 4氣體和BBr 3氣體等中的一種或兩種以上的混合氣體。另外，可以對上述蝕刻氣體適當地添加氧氣體、碳酸氣體、氮氣體、氦氣體、氬氣體、氫氣體或烴氣體等。蝕刻條件可以根據蝕刻對象適當地設定。
作為乾蝕刻裝置，例如可以使用包括平行平板型電極的電容耦合電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合電漿蝕刻裝置也可以採用對平行平板型電極中的一個施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一個施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以使用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用電感耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置。
接著，在絕緣層101及導電層111上形成絕緣層103(圖13A、圖13B及圖13C)。絕緣層103可以適當地使用上述絕緣材料。絕緣層103a可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。注意，絕緣層103較佳為在沉積後例如進行化學機械拋光(CMP：Chemical Mechanical Polishing)處理而使其頂面平坦化。藉由進行絕緣層103的平坦化處理，可以將在後面的製程中適當地形成導電層117。此外，也可以在絕緣層103上例如利用濺射法沉積氧化鋁之後直到到達絕緣層103為止進行平坦化處理。藉由進行該平坦化處理，可以使絕緣層103表面平坦化及平滑化。藉由將該氧化鋁配置於絕緣層103上且進行平坦化處理，可以容易檢測出平坦化處理的終點。
注意，有時也可以不進行平坦化處理。此時，絕緣層103a的頂面具有凸曲面形狀。藉由不進行平坦化處理，可以降低製造成本，並且可以提高良率。由此，可以提供一種廉價的半導體裝置。
接著，在絕緣層103上形成導電層117(圖13A、圖13B及圖13C)。導電層117可以藉由與可用於導電層111的形成同樣的方法形成。將成為導電層117的導電膜可以適當地使用可用於上述導電層117的導電材料。另外，如圖7A1、圖7A2、圖7B及圖7C所示，在導電層117的形狀為面狀的情況下，有時不需要進行藉由光微影法的圖案形成及使用該圖案的導電膜的加工。
接著，在絕緣層103及導電層117上形成絕緣層104(圖13A、圖13B及圖13C)。絕緣層104可以藉由與可用於絕緣層103的形成的方法同樣的方法形成。絕緣層104可以適當地使用上述絕緣材料。
在此，絕緣層103、導電層117及絕緣層104的與導電層111重疊的區域的厚度對應於電晶體100的通道長度。由此，可以根據電晶體100的通道長度的設計值適當地設定絕緣層103、導電層117及絕緣層104的厚度。
接著，在絕緣層104上形成導電層112(圖13A、圖13B及圖13C)。導電層112可以藉由與可用於導電層111的形成的方法同樣的方法形成。將成為導電層112的導電膜可以適當地使用可用於上述導電層112的導電材料。
接著，加工導電層112的一部分、絕緣層104的一部分及導電層117的一部分形成到達導電層111的開口部121(圖14A、圖14B及圖14C)。開口部121例如可以利用光微影法及蝕刻法形成。
如上所述，開口部121的側壁較佳為垂直於導電層111的頂面。藉由採用這種結構，可以實現電晶體100的微型化。此外，開口部121的側壁也可以具有錐形形狀。藉由開口部121a的側壁具有錐形形狀，例如後述的將成為半導體層113a的金屬氧化物膜的覆蓋性得到提高，可以減少空洞等缺陷。在此，開口部121的最大寬度(在從平面看時開口部121為圓形的情況下，最大徑)的大小較佳為微型。
由於開口部121a的縱橫比高，所以較佳為利用各向異性蝕刻加工導電層112的一部分、絕緣層104的一部分、導電層117的一部分及絕緣層103的一部分。因為利用乾蝕刻法的加工適合於微細加工，所以是特別較佳的。此外，該結構可以在各自互不相同的條件下進行。注意，根據導電層112、絕緣層104的一部分、導電層117的一部分及絕緣層103的一部分的加工條件而有時開口部121的導電層112的側面的傾斜度、開口部121的導電層117的側面的傾斜度和開口部121的絕緣層103的側面的傾斜度中的至少一個與其他的傾斜度不同。
接著，也可以進行加熱處理。加熱處理以250℃以上且650℃以下，較佳為以300℃以上且500℃以下，更佳為以320℃以上且450℃以下進行即可。此外，加熱處理例如在氮氣體或非活性氣體氛圍下進行。此外，加熱處理也可以在減壓狀態下進行。藉由進行上述加熱處理，可以在後述的將成為半導體層113金屬氧化物膜的沉積之前降低例如絕緣層103及絕緣層104中的水等雜質。
另外，在上述加熱處理中使用的氣體較佳為被高度純化。例如，在上述加熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下。藉由使用高度純化了的氣體進行加熱處理，例如可以儘可能地防止水分被絕緣層103a吸收。
接著，藉由對導電層117的開口部121中的側面進行氧化處理，來在導電層117中形成氧化物區域117ox(圖15A1、圖15A2、圖15B及圖15C)。在此，圖15A2是省略圖15A1中的導電層112的平面圖。
氧化處理可以藉由在含氧氛圍下的微波處理進行。圖15B及圖15C所示的點劃線的箭頭表示微波或RF等高頻、氧電漿或者氧自由基等。在示出半導體裝置的製造方法例子的下面的圖式中，點劃線的箭頭也表示微波或RF等高頻、氧電漿或者氧自由基等。
例如，微波處理的條件可以參照上述＜半導體裝置的構成材料＞所示的微波處理的條件。注意，上述氧化處理的方法不侷限於微波處理，例如可以利用氧電漿處理或者熱氧化處理。
在此，在開口部121中導電層111的一部分露出。此外，導電層112也具有露出的面。如上所述，不僅對導電層117而且對導電層111及導電層112進行上述氧化處理。由此，如上所述，導電層111及導電層112可以使用與導電層117相比不容易被氧化的材料或者即使被氧化也具有導電性的材料，例如可以使用包含氧的導電材料。
接著，以與開口部121的底部及側壁以及導電膜112的頂面的至少一部分接觸的方式形成將成為半導體層113的半導體膜。作為該半導體膜可以適當地使用可用於上述半導體層113的半導體，例如可以使用金屬氧化物膜。該半導體膜可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。在此，該半導體膜較佳為以與縱橫比高的開口部121的底部及側壁接觸的方式形成。因此，在形成該半導體膜時較佳為利用覆蓋性良好的沉積方法，更佳為利用CVD法或ALD法等。將成為半導體層113的半導體膜例如可以為利用ALD法沉積的In-Ga-Zn氧化物。
此外，在半導體層113具有疊層結構時，包括在半導體層113中的各層的沉積方法可以相同或不同。例如，在半導體層113具有如圖8A至圖8C所示那樣的半導體層113a與半導體層113b的兩層結構時，也可以利用濺射法沉積將成為半導體層113a的膜且利用ALD法沉積將成為半導體層113b的膜。
利用濺射法沉積的金屬氧化物膜容易具有結晶性。於是，藉由作為將成為半導體層113a的半導體膜使用具有結晶性的金屬氧化物膜，在作為將成為半導體層113b的半導體膜使用金屬氧化物膜的情況下，可以提高該金屬氧化物膜的結晶性。另外，即使在利用濺射法沉積的將成為半導體層113a的金屬氧化物膜中形成有針孔或者斷開等，也可以由利用覆蓋性良好的ALD法沉積的將成為半導體層113b的金屬氧化物膜填埋它們。另外，半導體層113a和半導體層113b的兩者也可以利用ALD法沉積。由此，除了半導體層113b以外，還可以提高半導體層113a的覆蓋性。
在此，將成為半導體層113的半導體膜較佳為以與開口部121中的導電層111的頂面、開口部121中的絕緣層103、氧化物區域117ox、絕緣層104及導電層112的側面以及導電層112的頂面接觸的方式形成。藉由以與導電層111接觸的方式形成該半導體膜，導電層111被用作電晶體100的源極電極和汲極電極中的一個。此外，藉由以與導電層112接觸的方式形成該半導體膜，導電層112被用作電晶體100的源極電極和汲極電極中的另一個。
在作為將成為半導體層113的半導體膜使用金屬氧化物膜的情況下，較佳為在沉積該金屬氧化物膜之後進行上述雜質去除處理，明確地說例如進行微波處理。微波處理的詳細內容可以參照上述記載。接著，較佳為進行加熱處理。加熱處理在不使上述金屬氧化物膜多晶化的溫度範圍內進行即可，以250℃以上且650℃以下，較佳為以400℃以上且600℃以下進行即可。加熱處理的詳細內容可以參照上述記載。如上所述，金屬氧化物膜例如可以為CAAC-OS，可以提供一種可靠性高的半導體裝置的製造方法。
注意，在上述製程中，在沉積上述半導體膜之後進行加熱處理，但本發明的一個實施方式不侷限於此。再者也可以在後面製程中進行加熱處理。
接著，在對將成為半導體層113的半導體膜例如利用光微影法形成圖案之後，根據該圖案利用蝕刻法進行加工。由此，形成半導體層113a(圖16A、圖16B及圖16C)。半導體層113的一部分形成在開口部121的內部。此外，半導體層113與導電膜112的側面及頂面的一部分接觸。藉由上述製程，以具有與導電層111的頂面接觸的區域、與氧化物區域117ox的側面接觸的區域、與導電膜112的側面接觸的區域及與導電膜112的頂面接觸的區域且具有位於開口部121的內部的區域的方式形成半導體層113。另外，在開口部121中，半導體層113可以以具有與絕緣層103的側面接觸的區域及與絕緣層104的側面接觸的區域的方式形成。
接著，在半導體層113、導電層112及絕緣層104上形成絕緣層105(圖16A、圖16B及圖16C)。絕緣層105可以適當地使用上述絕緣材料。絕緣層105可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。在此，絕緣層105以與設置在縱橫比高的開口部121中的半導體層113接觸的方式形成。因此，絕緣層105較佳為利用覆蓋性良好的沉積方法沉積，更佳為利用CVD法或ALD法等。例如，作為絕緣層105利用ALD法沉積氧化矽。
注意，在開口部121的側壁具有錐形形狀時，絕緣層105的沉積方法不侷限於CVD法或ALD法。例如，也可以利用濺射法沉積絕緣層105。
接著，以具有位於開口部121的內部的區域且具有夾持半導體層113及絕緣層105對置的區域的方式形成導電層115(圖16A、圖16B及圖16C)。例如，藉由在絕緣層105上形成將成為導電層115的導電膜而加工該導電膜，由此可以形成導電層115。將成為導電層115的導電膜可以適當地使用可用於上述導電層115的導電材料。
將成為導電層115的導電膜可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積方法形成。在此，該導電膜較佳為以與設置在縱橫比高的開口部121中的絕緣層105接觸的方式形成。因此，在形成將成為導電層115的導電膜時較佳為利用覆蓋性或嵌入性良好的沉積方法，更佳為利用CVD法或ALD法等。
注意，在利用CVD法形成將成為導電層115的導電膜時，該導電膜的頂面的平均表面粗糙度有時變大。此時，例如也可以利用CMP法使該導電膜平坦化。此時，也可以在進行平坦化處理之前在將成為導電層115的導電膜上沉積氧化矽膜或氧氮化矽膜且直到去除該氧化矽膜或氧氮化矽膜為止進行平坦化處理。
在形成將成為導電層115的導電膜之後，例如利用光微影法形成圖案，根據該圖案利用乾蝕刻法或濕蝕刻法等加工該導電膜，由此可以形成導電層115。在此，藉由利用乾蝕刻法加工該導電膜可以進行微細加工，因此是較佳的。
在此，如圖16A及圖16C所示，導電層115的側端部較佳為位於半導體層113的側端部的內側。因此，如上所述，例如可以減小由導電層112、絕緣層105及導電層115形成的寄生電容。
藉由上述製程，可以形成包括導電層111、導電層112、半導體層113、絕緣層105、導電層115及導電層117的電晶體100。如上所述，導電層111被用作電晶體100的源極電極和汲極電極中的一個，導電層112被用作電晶體100的源極電極和汲極電極中的另一個，絕緣層105被用作電晶體100的第一閘極絕緣層，導電層115被用作電晶體100的第一閘極電極。此外，導電層117被用作電晶體100的第二閘極電極，氧化物區域117ox被用作電晶體100的第二閘極絕緣層。明確而言，導電層117的氧化物區域117ox以外的區域被用作電晶體100的第二閘極電極，導電層117的氧化物區域117ox被用作電晶體100的第二閘極絕緣層。
接著，覆蓋電晶體100而形成絕緣層107。明確而言，覆蓋導電層115及絕緣層105而形成絕緣層107(圖2A1、圖2B及圖2C)。絕緣層107可以適當地使用上述絕緣材料。絕緣層107可以適當地利用濺射法、CVD法、MBE法、PLD法或ALD法等的沉積方法形成。
如上所述，可以製造圖2A1、圖2B及圖2C所示的包括電晶體100的半導體裝置。
＜半導體裝置的製造方法例子2＞ 下面，作為本發明的一個實施方式的半導體裝置的製造方法，說明圖4A至圖4C所示的半導體裝置的製造方法例子。
首先，進行與圖13A至圖13C所示的製程相同的製程。在此，藉由形成將成為導電層111a的導電膜及該導電膜上的將成為導電層111b的導電膜而對這些導電膜進行加工，可以形成導電層111。作為將成為導電層111a的導電膜適當地使用可用於上述導電層111a的導電材料。另外，作為將成為導電層111b的導電膜適當地使用可用於上述導電層111b的導電材料。
接著，加工導電層112的一部分、絕緣層104的一部分、導電層117的一部分及絕緣層103的一部分，來形成到達導電層111b的開口部121(圖17A及圖17B)。注意，平面圖可以參照圖14A。圖17A對應於圖14A所示的點劃線A1-A2的剖面。圖17B對應於圖14A所示的點劃線A3-A4的剖面。開口部121可以藉由與圖14A至圖14C所示的方法同樣的方法形成。
接著，藉由對導電層117的開口部121中的側面進行氧化處理，在導電層117中形成氧化物區域117ox(圖17C及圖17D)。注意，平面圖可以參照圖15A1及圖15A2。圖17C對應於圖15A1所示的點劃線A1-A2的剖面，圖17D對應於圖15A1所示的點劃線A3-A4的剖面。氧化處理可以藉由與圖15A1、圖15A2、圖15B及圖15C所示的方法同樣的方法進行。
接著，去除導電層111b的與開口部121重疊的區域。由此，使開口部121到達導電層111a(圖17E及圖17F)。注意，平面圖可以參照圖15A1及圖15A2。圖17E對應於圖15A1所示的點劃線A1-A2的剖面。圖17F對應於圖15A1所示的點劃線A3-A4的剖面。另外，有時開口部121不到達導電層111a且在導電層111b中形成具有與開口部121重疊的區域的凹部。
例如，可以藉由利用乾蝕刻法或濕蝕刻法加工導電層111b，來去除導電層111b的一部分。在此，較佳的是，在導電層111a與導電層111b的蝕刻選擇比高的條件，即在導電層111b容易被蝕刻且導電層111a不容易被蝕刻的條件下，對導電層111b進行加工。另外，在導電層111a與導電層111b的蝕刻選擇比低的條件下對導電層111b進行加工的情況下，有時在導電層111a中形成具有與開口部121重疊的區域的凹部形成。另外，較佳的是，例如在導電層111b與導電層112的蝕刻選擇比高的條件下，即導電層111b容易被蝕刻且導電層112不容易被蝕刻的條件下對導電層111b進行加工。在此情況下，不需要進行圖案形成。
藉由進行圖17E及圖17F所示的製程，即使藉由上述氧化處理導電層111b被氧化，也可以去除該被氧化的區域中的至少一部分。由此，如上所述，可以減小導電層111與半導體層113的接觸介面的電阻。因此，例如在電晶體100為開啟狀態的情況下，可以抑制如下情況：電流不流過半導體層113的導電層111與導電層112之間；以及流過的電流減少。如此，可以提供一種可靠性高的半導體裝置。另外，例如導電層111可以使用耐氧化性低且導電性高的材料，由此可以擴大導電層111的材料的選擇範圍。如上所述，例如導電層111a和導電層111b中的一個可以使用導電性高的導電材料，導電層111a和導電層111b中的另一個可以使用包含氧的導電材料。注意，例如在導電層111為單層的情況下，也可以在上述氧化處理之後例如利用乾蝕刻法或濕蝕刻法去除導電層111的被氧化的區域的至少一部分。在此情況下，在導電層111中形成具有與開口部121重疊的區域的凹部。
接著，進行與圖16A至圖16C所示的製程及此後的製程同樣的製程。藉由上述製程，可以製造如圖4A至圖4C所示的包括電晶體100的半導體裝置。
＜半導體裝置的製造方法例子3＞ 以下，說明與圖13A至圖16C所示的半導體裝置的製造方法不同的製造方法例子。
首先，進行與圖13A至圖14C所示的製程同樣的製程。接著，藉由對導電層117的開口部121中的側面進行加工，使該側面後退(圖18A1、圖18A2、圖18B及圖18C)。由此，由絕緣層103及絕緣層104和導電層117形成凹部132。上述側面的加工例如可以藉由各向同性蝕刻進行。在此，較佳的是，在導電層117與絕緣層103、絕緣層104、導電層111及導電層112的蝕刻選擇比高的條件，即導電層117容易被蝕刻且絕緣層103、絕緣層104、導電層111及導電層112不容易被蝕刻的條件下對導電層117進行加工。
圖18A1、圖18A2、圖18B及圖18C所示的製程可以說是如下製程：在水平方向上(垂直於Z方向的方向)加工導電層117而使導電層117的開口部121中的側面後退。注意，在圖18A2中，以虛線表示圖18A1所示的導電層112而不附上陰影線。
如上所述，藉由對導電層117進行氧化來形成氧化物區域117ox，有時包括氧化物區域117ox的導電層117的體積變大。由此，如圖9C及圖9D所示，有時氧化物區域117ox具有在開口部121中突出的區域。起因於該突出的區域，有時例如半導體層113不與導電層111接觸。於是，藉由使導電層117的開口部121中的側面後退，可以抑制氧化物區域117ox具有在開口部121中突出的區域。由此，例如可以抑制半導體層113不與導電層111接觸。因此，可以提供一種良率高的半導體裝置的製造方法。此外，可以提供一種可靠性高的半導體裝置。
在使導電層117的開口部121中的側面後退之後，進行與圖15A至圖16C所示的製程及下面的製程同樣的製程。如上所述，可以製造包括圖2A1、圖2B及圖2C所示的電晶體100的半導體裝置。另外，在開口部121中的後退的寬度大的情況下，如圖9A及圖9B所示，有時開口部121中的氧化物區域117ox的側面位於比絕緣層103及絕緣層104的側面更靠近導電層111的側面一側。
＜半導體裝置的製造方法例子4＞ 以下，作為本發明的一個實施方式的半導體裝置的製造方法，說明圖6A及圖6B所示的半導體裝置的製造方法例子。
首先，進行與圖13A至圖14C所示的製程同樣的製程。在此，可以在形成絕緣層103a及絕緣層103a上的絕緣層103b且將絕緣層103b平坦化之後，在絕緣層103b上形成絕緣層103c，由此可以形成絕緣層103。另外，可以在形成絕緣層104a及絕緣層104a上的絕緣層104b且將絕緣層104b平坦化之後，在絕緣層104b上形成絕緣層104，由此可以形成絕緣層104。例如，可以藉由CMP處理進行平坦化。
絕緣層103a、絕緣層103b、絕緣層103c、絕緣層104a、絕緣層104b及絕緣層104c適當地可以使用上述絕緣材料。例如，作為絕緣層103a、絕緣層103c、絕緣層104a及絕緣層104c，可以使用包含氮的絕緣體。另外，作為絕緣層103b及絕緣層104b，可以使用包含氧的絕緣體。
接著，在導電層111、導電層112及絕緣層104c上形成絕緣層106(圖19A1、圖19B及圖19C)。在此，圖19A2是省略圖19A1中的導電層112的平面圖。絕緣層106以至少在開口部121中具有與導電層117的側面接觸的區域的方式形成。另外，絕緣層106可以以在開口部121中具有與導電層111的頂面、絕緣層103的側面和絕緣層104的側面中的至少一部分接觸的區域的方式形成。並且，絕緣層106可以以具有與導電層112的側面、導電層112的頂面和絕緣層104c的頂面中的至少一部分接觸的區域的方式形成。
絕緣層106可以使用可用於絕緣層105的材料，例如可以使用包含氧的絕緣體。例如，作為絕緣層106，可以使用氧化矽。此外，絕緣層106可以利用與可用於絕緣層105的形成的方法同樣的方法形成。例如，絕緣層106可以利用ALD法或CVD法。
接著，藉由對導電層117的開口部121中的側面進行氧化處理，在導電層117中形成氧化物區域117ox (圖20A1、圖20B及圖20C)。在此，圖20A2是省略圖20A1中的導電層112的平面圖。氧化處理可以藉由與圖15A1、圖15A2、圖15B及圖15C所示的方法同樣的方法進行。氧化處理例如可以藉由在含氧氛圍下的微波處理進行。
藉由在以具有與導電層117接觸的區域的方式形成絕緣層106之後進行上述氧化處理，氧化物區域117ox成為包含導電層117所包含的成分和絕緣層106所包含的成分的區域，由此導電層117和絕緣層106可以被合金化。在此情況下，氧化物區域117ox可以被稱為被合金化的區域。例如，在作為導電層117使用氮化鉭且作為絕緣層106使用氧化矽的情況下，氧化物區域117ox可以為包含鉭、矽、氧及氮的區域。此外，在作為導電層117使用鎢且作為絕緣層106使用氧化矽的情況下，氧化物區域117ox可以為包含鎢、矽及氧的區域。
在此，當絕緣層106的厚度小時，與絕緣層106的厚度大的情況相比導電層117容易被氧化，由此容易形成氧化物區域117ox，所以是較佳的。絕緣層106的厚度較佳為0.1nm以上且15nm以下，更佳為0.1nm以上且10nm以下，進一步較佳為0.1nm以上且5nm以下，典型為1nm。另外，較佳為將絕緣層106的厚度設為將在後面的製程中形成的絕緣層105的厚度以下。較佳的是，絕緣層106的與導電層117接觸的區域的至少一部分是具有上述厚度的區域。
接著，去除絕緣層106(圖20D及圖20E)。圖20D是圖20A1所示的點劃線A1-A2的剖面圖，圖20E是圖20A1所示的點劃線A3-A4的剖面圖。例如，可以藉由乾蝕刻法或濕蝕刻法去除絕緣層106。在此，在以具有與絕緣層104c的頂面接觸的區域的方式形成絕緣層106的情況下，較佳為使絕緣層106所包含的材料與絕緣層104c所包含的材料不同。並且，較佳的是，在絕緣層104c與絕緣層106的蝕刻選擇比高的條件，即絕緣層106容易被蝕刻且絕緣層104c不容易被蝕刻的條件下去除絕緣層106。由此，當去除絕緣層106時，可以抑制絕緣層104被加工。另外，絕緣層106由於在半導體裝置的製程中被去除，所以可以被稱為犧牲層。
接著，進行與圖16A至圖16C所示的製程及此後的製程同樣的製程。如上所述，可以製造包括圖6A及圖6B所示的電晶體100的半導體裝置。注意，有時在半導體裝置中殘留絕緣層106的一部分。例如，有時在開口部121的側壁上殘留絕緣層106的一部分。另外，有時不能確認到開口部121的側壁與絕緣層106的邊界的至少一部分。
藉由與製造圖6A及圖6B所示的結構的情況相比更長時間進行絕緣層103b及絕緣層104b的平坦化處理，可以製造圖6C及圖6D所示的結構。另外、在製造圖6A至圖6D所示的結構的半導體裝置的情況下，也可以不形成絕緣層106而在導電層117中形成氧化物區域117ox。此外，當製造圖6A至圖6D所示的結構的半導體裝置以外的半導體裝置時，也可以在形成絕緣層106之後在導電層117中形成氧化物區域117ox，然後去除絕緣層106。
＜半導體裝置的製造方法例子5＞ 以下，說明與圖13A至圖16C所示的半導體裝置的製造方法不同的製造方法例子。
首先，進行與圖13A至圖14C所示的製程同樣的製程。接著，藉由與圖16A至圖16C所示的方法同樣的方法，形成半導體層113(圖21A、圖21B及圖21C)。然後，藉由對導電層117的開口部121中的側面進行氧化處理，在導電層117中形成氧化物區域117ox(圖21D及圖21E)。圖21D是圖21A所示的點劃線A1-A2的剖面圖，圖21E是圖21A所示的點劃線A3-A4的剖面圖。
例如，與圖15B及圖15C所示的例子同樣，氧化處理可以以藉由在含氧氛圍下的微波處理進行。在此，在圖21D及圖21E所示的例子中，可以對導電層117進行氧化處理的同時進行半導體層113的雜質去除處理。另外，較佳為在對導電層117進行氧化處理之後進行加熱處理。氧化處理及加熱處理的詳細內容可以參照上述記載。
接著，藉由與圖16A至圖16C所示的方法同樣的方法形成絕緣層105及導電層115，形成電晶體100。然後，覆蓋電晶體100形成絕緣層107。藉由上述製程，可以製造包括圖2A1、圖2B及圖2C所示的電晶體100的半導體裝置。
如上所述，在本發明的一個實施方式的半導體裝置的製造方法中，以在形成在第一層間絕緣層及第一絕緣層上的第二層間絕緣層中的開口部的內部設置有半導體層、第一閘極絕緣層及第一閘極電極的方式形成電晶體。另外，以源極電極和汲極電極中的一個設置在上述開口部下且源極電極和汲極電極中的另一個設置在第二層間絕緣層上的方式形成電晶體。另外，形成有上述開口部的第二閘極電極形成在第一層間絕緣層與第二層間絕緣層之間，並且對第二閘極電極的該開口部中的側面進行氧化而將氧化物區域用作第二閘極絕緣層。藉由上述製程，可以製造通道長度短且能夠控制臨界電壓的電晶體。因此，根據本發明的一個實施方式，例如可以提供一種以高速驅動且電特性良好的半導體裝置的製造方法。
＜記憶體裝置的結構例子＞ 以下，說明將本發明的一個實施方式的半導體裝置用於記憶體裝置的例子。
圖22A1是示出本發明的一個實施方式的記憶體裝置的結構例子的平面圖。本發明的一個實施方式的記憶體裝置包括具有電晶體100及電容器200的記憶單元150。圖22A2是省略圖22A1中的電晶體100的組件的平面圖，並示出電容器200的結構例子。圖22B是圖22A1所示的點劃線A1-A2的剖面圖，圖22C是圖22A1所示的點劃線A3-A4的剖面圖。
在圖22A1、圖22B及圖22C所示的記憶體裝置中，在絕緣層101與絕緣層103及導電層111之間包括導電層211及導電層211上的電容器200。此外，該記憶體裝置包括導電層211上的絕緣層203及絕緣層203上的絕緣層209。在此，導電層211可以以面狀設置。另外，絕緣層203及絕緣層209被用作層間絕緣層。
絕緣層203包括到達導電層211的開口部221。圖22A1及圖22A2示出開口部221的從平面看時的形狀為圓形的例子。當開口部221的平面形狀為圓形時，可以提高形成開口部221時的加工精度，由此可以形成微細尺寸的開口部221。注意，開口部221的平面形狀不侷限於圓形，可以具有與開口部121可具有的形狀同樣的形狀。
電容器200包括導電層214、絕緣層205及導電層215。導電層214及導電層215被用作電容器200的一對電極，絕緣層205被用作電容器200的介電層。電容器200可以構成MIM(Metal-Insulator-Metal)電容。
導電層214覆蓋開口部221，並以具有位於開口部221的內部的區域的方式設置。導電層214可以具有沿著導電層211的頂面以及絕緣層203的側面及頂面的形狀。由此，導電層214在與開口部221重疊的位置上具有凹部。導電層214可以具有與導電層211的頂面接觸的區域、與絕緣層203的側面接觸的區域及與絕緣層203的頂面接觸的區域。
絕緣層205覆蓋開口部221，並以具有位於開口部221的內部的區域的方式設置。絕緣層205設置在導電層214及絕緣層203上。絕緣層205可以具有沿著導電層214的頂面及側面以及絕緣層203的頂面的形狀的形狀。藉由絕緣層205具有沿著導電層214的頂面及側面的形狀，絕緣層205在與開口部221重疊的位置上具有凹部。絕緣層205可以具有與導電層214的頂面接觸的區域、與導電層214的側面接觸的區域及與絕緣層203的頂面接觸的區域。
導電層215設置在絕緣層205上，並可以具有與絕緣層205的頂面及凹部側面接觸的區域。導電層215具有位於開口部221的內部的區域。導電層215與導電層214不僅在開口部221的底部而且在沿著側壁的位置上夾持絕緣層205對置。由此，開口部221的深度越深，可以使電容器200的單位面積的容量值越大。因此，可以穩定地進行記憶體裝置的讀出工作，可以提供一種可靠性高的記憶體裝置。另外，即使電容器200的佔有面積小也可以確保容量值，由此可以提供一種微型化的記憶體裝置及高積體化的記憶體裝置。如上所述，既可以提供一種小型記憶體裝置，又可以提供一種大型存放區裝置。在此，導電層214可以在開口部221的內部隔著絕緣層205覆蓋導電層215的側面及底面。例如，在開口部221的內部，絕緣層205可以具有與導電層214的側面接觸的區域、與導電層214的凹部頂面接觸的區域、與導電層215的側面接觸的區域及與導電層215的底面接觸的區域。
在圖22A1、圖22A2、圖22B及圖22C中，示出導電層215的側端部在X方向及Y方向上都位於導電層214的側端部的內側的例子。注意，在X方向和Y方向中的一者或兩者上，導電層215的側端部也可以位於導電層214的側端部的外側。
電容器200是如下電容器：沿著絕緣層203的側面及導電層211的頂面層疊有導電層214及絕緣層205且以嵌入開口部221的方式在絕緣層205上設置有導電層215。具有上述結構的電容器可以說是溝槽型電容器或溝槽電容器。
開口部221的側壁較佳為垂直於導電層211的頂面。此時，開口部221例如具有圓筒形狀。藉由採用這種結構，可以提供一種微型化的記憶體裝置及高積體化的記憶體裝置。另外，開口部221的側壁例如可以為圖5A至圖5D所示的開口部121的側壁那樣的錐形形狀。
絕緣層209在開口部221的外部覆蓋導電層215的側面。絕緣層209在開口部221的外部例如具有與導電層215的側面接觸的區域。絕緣層209及導電層215被平坦化，絕緣層209的頂面與導電層215的頂面可以一致或大致一致。注意，圖22B及圖22C示出絕緣層205以面狀設置的例子，但是絕緣層205的側端部與導電層215的側端部也可以一致或大致一致。例如，藉由使用與導電層215相同的圖案加工絕緣層205，可以使絕緣層205的側端部與導電層215的側端部一致或大致一致。
為了形成圖22A1、圖22A2、圖22B及圖22C所示的電容器200，在形成導電層214及絕緣層205之後，將成為導電層215的導電膜形成在絕緣層205上。接著，例如，藉由利用光微影法形成圖案而根據該圖案利用乾蝕刻法或濕蝕刻法等加工該導電膜，形成導電層215。然後，藉由在導電層215及絕緣層205上形成絕緣層209並例如利用CMP法對絕緣層209進行平坦化處理，使導電層215的頂面露出。此時，例如，為了容易形成電容器200上的電晶體100，較佳為對導電層215的頂面進行平坦化。以上是電容器200的製造方法的一個例子。
以下，說明本發明的一個實施方式的記憶體裝置的組件。
作為導電層211，可以使用上述[導電體]中記載的導電體的單層或疊層。作為導電層211，例如可以使用導電性高的導電材料，例如可以使用鎢。
另外，作為導電層211，可以使用不容易氧化的導電材料或具有抑制氧擴散的功能的導電材料等的單層或疊層。例如，也可以使用氮化鈦或添加有矽的銦錫氧化物等。此外，也可以具有鎢上層疊有氮化鈦的結構。或者，也可以具有依次層疊第一氮化鈦、鎢和第二氮化鈦的結構。藉由採用這種結構，可以抑制在絕緣層203使用氧化物絕緣體時導電層211被絕緣層203氧化。
絕緣層203及絕緣層209被用作層間絕緣層，所以其相對介電常數較佳為低。藉由將相對介電常數低的材料用於層間絕緣層，可以減少產生在佈線之間的寄生電容。作為絕緣層203及絕緣層209，可以使用上述[絕緣體]中記載的包含相對介電常數低的材料的絕緣體的單層或疊層。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
作為導電層214及導電層215，可以使用上述[導電體]中記載的導電體的單層或疊層。作為導電層214及導電層215，較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料等。例如，可以使用氮化鈦或氮化鉭等。另外，也可以具有氮化鈦上層疊有氮化鉭的結構。藉由採用這種結構，在絕緣層205使用氧化物絕緣體的情況下，可以抑制導電層214及導電層215被絕緣層205氧化。此外，在絕緣層203使用氧化物絕緣體的情況下，可以抑制導電層214被絕緣層203氧化。並且，在絕緣層209使用氧化物絕緣體的情況下，可以抑制導電層215被絕緣層209氧化。
作為絕緣層205，較佳為使用上述[絕緣體]中記載的相對介電常數高的材料，即所謂的high-k材料。藉由絕緣層205使用high-k材料，可以將絕緣層205的厚度增加到能夠抑制洩漏電流的程度且可以充分確保電容器200的容量值。
另外，作為絕緣層205，較佳為層疊由high-k材料構成的絕緣層而使用，較佳為使用相對介電常數高的(high-k)材料與介電強度大於該high-k材料的材料的疊層結構。例如，作為絕緣層205，可以使用依次層疊有氧化鋯、氧化鋁及氧化鋯的絕緣膜。另外，例如，可以使用依次層疊有氧化鋯、氧化鋁、氧化鋯及氧化鋁的絕緣膜。另外，例如，可以使用依次層疊有鉿鋯氧化物、氧化鋁、鉿鋯氧化物、氧化鋁的絕緣膜。藉由作為絕緣層205層疊氧化鋁等介電強度較大的絕緣體而使用，可以提高絕緣層205的介電強度而可以抑制電容器200的靜電破壞。
此外，作為絕緣層205，也可以使用可具有鐵電性的材料。作為可具有鐵電性的材料，可以舉出氧化鉿、氧化鋯及HfZrO X(X為大於0的實數)等金屬氧化物。此外，作為可具有鐵電性的材料，可以舉出對氧化鉿添加元素J1(在此，元素J1為選自鋯、矽、鋁、釓、釔、鑭和鍶等中的一個或多個)的材料。在此，可以適當地設定鉿原子的原子個數與元素J1的原子個數之比，例如，可以將鉿原子的原子個數與元素J1的原子個數之比設定為1：1或其附近。此外，作為可具有鐵電性的材料，可以舉出對氧化鋯添加元素J2(在此，元素J2為選自鉿、矽、鋁、釓、釔、鑭和鍶等中的一個或多個)的材料等。此外，可以適當地設定鋯原子的原子個數與元素J2的原子個數之比，例如，可以將鋯原子的原子個數與元素J2的原子個數之比設定為1：1或其附近。此外，作為可具有鐵電性的材料，也可以使用鈦酸鉛(PbTiO X)、鈦酸鋇鍶(BST)、鈦酸鍶、鋯鈦酸鉛(PZT)、鉭酸鍶鉍(SBT)、鐵酸鉍(BFO)或鈦酸鋇等具有鈣鈦礦結構的壓電陶瓷。
圖22D1是示出圖22A1、圖22B及圖22C所示的記憶單元150所包括的電晶體100及電容器200的連接關係的電路圖。電晶體100的源極和汲極中的一個與電容器200的一個電極電連接。電晶體100的源極和汲極中的另一個與佈線BL電連接。電晶體100的第一閘極與佈線WL電連接。電晶體100的第二閘極與佈線BG電連接。電容器200的另一個電極與佈線PL電連接。
佈線BL對應於導電層112，佈線WL對應於導電層，佈線BG對應於導電層117，佈線PL對應於導電層211。換言之，導電層112具有用作佈線BL的區域，導電層115具有用作佈線WL的區域，導電層117具有用作佈線BG的區域，導電層211具有用作佈線PL的區域。另外，導電層214也可以具有用作佈線PL的區域。
電晶體100被用作開關，並具有控制對記憶單元150寫入資料以及從記憶單元150讀出資料。藉由使電晶體100成為開啟狀態，將資料寫入到記憶單元150或者將資料從記憶單元150讀出。藉由使電晶體100成為關閉狀態，保持寫入到記憶單元150的資料。
佈線BL被用作用來進行資料的寫入及讀出的位元線。佈線WL被用作用來控制用作開關的電晶體100的開啟或關閉(導通狀態或非導通狀態)的字線。佈線PL被用作連接於電容器200的恆電位線。此外，佈線BG的電位為電晶體100的第二閘極的電位。
圖22D2是示出記憶單元150A的結構例子的電路，記憶單元150A具有對圖22D1中的記憶單元150追加了電晶體151的結構。在記憶單元150A中，電晶體100的源極和汲極中的一個及電容器200的一個電極與電晶體151的閘極電連接。電晶體100的源極和汲極中的另一個與佈線WBL電連接。電晶體151的源極和汲極中的一個與佈線RBL電連接。電晶體151的源極和汲極中的另一個與佈線SL電連接。
圖22D2示出電晶體151中不設置有第二閘極電極的例子，在電晶體151中除了第一閘極電極以外還可以設置第二閘極電極。在此情況下，例如，對電晶體151的第二閘極電極可以供應恆電位或與電晶體151的第一閘極電極的電位相同的電位。另外，在從記憶單元150A讀出資料的情況以外的情況下，可以使電晶體151的第二閘極電位的電位不同。
佈線WBL被用作用來進行資料的寫入的位元線，並被稱為寫入位元線。佈線RBL被用作用來進行資料的讀出的位元線，並被稱為讀出位元線。佈線SL被用作恆電位線。
在記憶單元150A中，當使電晶體100成為開啟狀態時，藉由佈線WBL資料被寫入。此時，在電晶體151為n通道型電晶體的情況下，佈線PL的電位為低電位。另外，藉由使電晶體100成為關閉狀態而使佈線PL的電位從低電位改變到高電位，根據保持在記憶單元150A的資料的電流從佈線SL向佈線RBL流過，由此從記憶單元150A讀出資料。因此，在記憶單元150A中，佈線PL被供應脈衝信號(在進行特定工作的期間電位變動的信號)。另外，也可以對佈線SL供應脈衝信號。在此情況下，可以對佈線PL供應恆電位。
OS電晶體在關閉狀態下流過源極和汲極之間的電流，即洩漏電流極小。由此，藉由將OS電晶體用作電晶體100，可以在電容器200中長期間保持對應於保持在記憶單元的資料的電荷。因此，可以在記憶單元中長期間保持資料。由此，由於可以不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。另外，由於OS電晶體的頻率特性高，所以可以對記憶單元高速寫入資料以及從記憶單元高速讀出資料。
電晶體151可以為與OS電晶體相比通態電流大的電晶體，例如可以為Si電晶體。由此，可以從記憶單元150A高速讀出資料。此外，可以將OS電晶體用於電晶體151。在此情況下，可以使記憶單元150A所包括的所有電晶體的種類相同。由此，例如，記憶單元150A所包括的所有電晶體可以藉由相同的製程形成。
圖23A、圖23B及圖23C分別示出不設置圖22A1、圖22B及圖22C所示導電層111及絕緣層209的例子。圖23B及圖23C示出開口部121到達導電層215且半導體層113的底面與導電層215接觸的例子。此外，圖23B及圖23C示出絕緣層103覆蓋導電層215的側面及頂面的一部分的例子。
在圖23A至圖23C所示的例子中，導電層215被用作電晶體100的源極電極和汲極電極中的一方。在此情況下，導電層215較佳為使用與可用於導電層111的材料同樣的材料。例如，導電層215較佳為使用與導電層117相比不容易被氧化的材料或者被氧化也具有導電性的材料。
圖24A是示出使兩個記憶單元150(以下，稱為記憶單元150a及記憶單元150b)連接於相同佈線的記憶體裝置的例子的平面圖。圖24B是圖24A所示的點劃線A3-A4的剖面圖。
在此，圖24A及圖24B所示的記憶單元150a及記憶單元150b具有與記憶單元150同樣的結構。記憶單元150a包括電容器200a及電晶體100a，記憶單元150b包括電容器200b及電晶體100b。因此，在圖24A及圖24B所示的記憶體裝置中，對具有與構成圖22A1、圖22B及圖22C所示的記憶體裝置的組件相同功能的組件附上相同符號。
如圖24A及圖24B所示，用作佈線WL的導電層115分別設置在記憶單元150a及記憶單元150b中。另外，用作佈線BL的一部分的導電層112共同設置在記憶單元150a及記憶單元150b中。換言之，導電層112具有接觸於記憶單元150a的半導體層113的區域及記憶單元150b的半導體層113的區域。另外，絕緣層107上設置有用作層間絕緣層的絕緣層109。
在此，圖24A及圖24B所示的記憶體裝置包括電連接於記憶單元150a及記憶單元150b而被用作插頭(也可以被稱為連接電極)的導電層141及導電層142。導電層141配置在形成在絕緣層101、絕緣層203、絕緣層205、絕緣層209、絕緣層103及絕緣層104中的開口部內且接觸於導電層112的底面。另外，導電層142配置在形成在絕緣層109、絕緣層107及絕緣層105中的開口部內且接觸於導電層112的頂面。另外，作為導電層141及導電層142可以使用可用於導電層112的導電材料等。
絕緣層109被用作層間絕緣層，所以其相對介電常數較佳為低。藉由將相對介電常數低的材料用於層間絕緣層，可以減少產生在佈線之間的寄生電容。作為絕緣層109，可以使用上述[絕緣體]中記載的包含相對介電常數低的材料的絕緣體的單層或疊層。
另外，絕緣層109中的水及氫等的雜質濃度較佳為得到降低。由此，可以抑制水及氫等雜質混入半導體層113的通道形成區域中。
導電層141及導電層142被用作電連接開關、電晶體、電容器、電感器、電阻器及二極體等電路元件、佈線、電極或端子與記憶單元150a及記憶單元150b的插頭或佈線。例如，可以採用如下結構：導電層141與設置在圖24B所示的記憶體裝置下的感測放大器(未圖示)電連接，並且導電層142與設置在圖24B所示的記憶體裝置上的同樣的記憶體裝置(未圖示)電連接。在此情況下，導電層141及導電層142被用作佈線BL的一部分。如此，藉由在圖24B所示的記憶體裝置之上或下設置記憶體裝置等，可以增大單位面積的記憶容量。
另外，記憶單元150a和記憶單元150b以點劃線A3-A4的垂直平分線為對稱軸呈線對稱。因此，電晶體100a和電晶體100b也夾著導電層141及導電層142配置在對稱的位置上。在此，導電層112兼作電晶體100a的源極電極和汲極電極中的另一個以及電晶體100b的源極電極和汲極電極中的另一個。另外，電晶體100a及電晶體100b共同使用用作插頭的導電層141及導電層142。如此，藉由作為兩個電晶體與插頭的連接關係採用上述結構，可以提供一種可以實現微型化或高積體化的記憶體裝置。
另外，用作佈線PL的導電層211既可以分別設置在記憶單元150a及記憶單元150b中，也可以共同設置在記憶單元150a及記憶單元150b中。與此同樣，用作佈線BG的導電層117既可以分別設置在記憶單元150a及記憶單元150b中，也可以共同設置在記憶單元150a及記憶單元150b中。注意，如圖24B所示，導電層211以與導電層141分離的方式設置免得導電層211與導電層141短路。與此同樣，導電層117以與導電層141分離的方式設置免得導電層117與導電層141短路。
另外，藉由將記憶單元150以三維方式且以矩陣狀配置，可以構成記憶單元陣列。作為記憶單元陣列的一個例子，圖25A及圖25B示出在X方向、Y方向及Z方向上配置兩個×四個×四個記憶單元150的記憶體裝置的例子。圖25A是示出記憶體裝置的結構例子的平面圖。另外，圖25B是圖25A中的點劃線A3-A4的剖面圖。
在此，圖25A及圖25B所示的記憶單元150a至記憶單元150d具有與記憶單元150同樣的結構。記憶單元150a包括電容器200a及電晶體100a，記憶單元150b包括電容器200b及電晶體100b，記憶單元150c包括電容器200c及電晶體100c，記憶單元150d包括電容器200d及電晶體100d。因此，在圖25A及圖25B所示的記憶體裝置中，對具有與構成圖22A1、圖22A2、圖22B及圖22C所示的記憶體裝置的組件相同功能的組件附上相同符號。
以下，多個記憶單元150的集合被稱為記憶體單元。在圖25A及圖25B所示的記憶體裝置中，設置有包括記憶單元150a、記憶單元150b、記憶單元150c及記憶單元150d的記憶體單元160。圖25A及圖25B示出記憶體單元160[1，1]至記憶體單元160[4，2]。依次層疊有記憶體單元160[1，1]至記憶體單元160[4，1]。此外，依次層疊有記憶體單元60[1，2]至記憶體單元160[4，2]。並且，在X方向上記憶體單元160[1，2]至記憶體單元160[4，2]與記憶體單元160[1，1]至記憶體單元160[4，1]相鄰。
如圖25B所示，在記憶體單元160中，以導電層141為中心記憶單元150a的外側配置有記憶單元150c且記憶單元150b的外側配置有記憶單元150d。換言之，也可以說圖24A及圖24B所示的記憶體裝置是在圖24A及圖24B所示的記憶體裝置中與記憶單元150a相鄰地設置記憶單元150c且與記憶單元150b相鄰地設置記憶單元150d的記憶體裝置。
如圖25A及圖25B所示，在X方向上相鄰的記憶單元150共同使用用作佈線WL的導電層115。另外，在相同的記憶體單元內共同使用用作佈線BL的一部分的導電層112。換言之，導電層112具有接觸於記憶單元150a至記憶單元150d各自中的半導體層113的區域。
導電層141設置在Z方向上相鄰的記憶體單元所包括的導電層112間。例如，如圖25B所示，導電層141以與記憶體單元160[1，1]中的導電層112的頂面及記憶體單元160[2，1]中的導電層112的底面接觸的方式設置。如此，由設置在各記憶體單元160中的導電層112及導電層141形成佈線BL。導電層141電連接於設置在圖25B所示的記憶體裝置下的感測放大器(未圖示)。如此，藉由在圖25B所示的記憶體裝置中層疊多個記憶體單元，可以增大單位面積的記憶容量。
另外，記憶單元150a及記憶單元150c和記憶單元150b及記憶單元150d以點劃線A3-A4的垂直平分線為對稱軸呈線對稱。因此，電晶體100a及電晶體100c和電晶體100b及電晶體100d也夾著導電層141配置在對稱的位置上。在此，導電層112被用作電晶體100a至電晶體100d的源極電極和汲極電極中的另一個。另外，電晶體100a至電晶體100d共同使用用作插頭的導電層141。如此，藉由作為四個電晶體與插頭的連接關係採用上述結構，可以提供能夠實現微型化或高積體化的記憶體裝置。
如圖25B所示，藉由層疊多個記憶單元150，可以集成地配置單元而無需增大記憶單元陣列的佔有面積。就是說，可以構成3D記憶單元陣列。注意，圖25A及圖25B示出具有層疊四個包括兩個記憶體單元160的層的結構的例子，但是本發明的一個實施方式不侷限於此。在記憶體裝置中，既可以包括一個至少包括一個記憶單元150的層，又可以層疊兩個以上的上述層。
圖25A及圖25B示出用作插頭的導電層141配置在記憶單元150之間的結構的例子。換言之，圖25B示出用作插頭的導電層141配置在記憶體單元160的內側的結構。注意，本發明的一個實施方式不侷限於此。導電層141可以配置在記憶體單元的外側。
作為記憶單元陣列的一個例子，圖26A及圖26B示出在X方向、Y方向及Z方向上配置三個×三個×四個記憶單元150的記憶體裝置的例子。圖26A是示出記憶體裝置的結構例子的平面圖。另外，圖26B是圖26A的點劃線A3-A4的剖面圖。在圖26B中，設置有記憶單元150的層為層170，並且示出依次設置層170[1]至層170[4]的例子。
圖26A及圖26B示出導電層141設置在設置有記憶單元150的區域的外側的例子。導電層141可以與設置在包括該導電層141的層的上層的導電層212電連接。例如，設置在層170[1]中的導電層141與設置在層170[2]中的導電層212電連接。另外，例如設置在層170[2]中的導電層212設置在與包括在層170[2]中的導電層211相同的層中。也就是說，導電層212可以藉由與導電層211相同的製程形成。
注意，圖26A及圖26B示出導電層141與設置在包括該導電層141的層的上層的導電層212電連接的結構，但是本發明的一個實施方式不侷限於此。例如，導電層141也可以與設置在包括該導電層141的層中的導電層212電連接。例如，設置在層170[1]中的導電層141也可以與設置在層170[1]中的導電層212電連接。
圖27是示出圖25B所示的記憶體單元160[1，1]至記憶體單元160[4，1]的下層的電晶體300的結構例子的圖。圖27示出電晶體300的閘極電極與用作佈線BL的一部分的導電層141電連接的例子。電晶體300可以為設置在具有控制本發明的一個實施方式的半導體裝置的驅動的功能的電路的驅動電路中的電晶體。例如，圖27所示的電晶體300可以為控制對記憶單元150的資料的寫入及讀出的位元線驅動電路所包括的電晶體，例如可以為包括在位元線驅動電路的放大器中的電晶體。
電晶體300設置在基板311上，並包括用作閘極電極的導電層316、用作閘極絕緣層的絕緣層315、由基板311的一部分構成的半導體區域313、用作源極區域和汲極區域中的一個的低電阻區域314a、用作源極區域和汲極區域中的另一個的低電阻區域314b。電晶體300可以為n通道型電晶體或p通道型電晶體。
在圖27所示的例子中，以與記憶體單元160重疊的方式設置電晶體300。由此，可以縮短用作位元線的佈線BL，可以減小由佈線BL形成的寄生電容(也稱為位元線電容)。因此，即使減小記憶單元150的存儲電容，也可以保持從記憶單元150讀出值為“1”的資料時的佈線BL的電位與從記憶單元150讀出值為“0”的資料時的佈線BL的電位之差。由此，即使減小記憶單元150的存儲電容，本發明的一個實施方式的半導體裝置也可以正確讀出保持在記憶單元150中的資料。由於可以減小記憶單元150的存儲電容，所以例如可以減小電容器200的容量值。因此，可以減小記憶單元150的佔有面積。如上所述，可以提供能夠微型化或高積體化的記憶體裝置。
在此，圖27所示的電晶體300的形成有通道的半導體區域313(基板311的一部分)具有凸部形狀。另外，以隔著絕緣層315覆蓋半導體區域313的側面及頂面的方式設置導電層316。此外，導電層316也可以使用調整功函數的材料。由於這種電晶體300利用半導體基板的凸部，所以被稱為FIN型電晶體。另外，也可以以與凸部的上部接觸的方式包括用作用來形成凸部的遮罩的絕緣層。此外，在此示出加工半導體基板的一部分而形成凸部的情況，但是也可以加工SOI基板而形成具有凸部形狀的半導體膜。
注意，圖27所示的電晶體300是一個例子，所以不侷限於其結構，可以根據電路結構或驅動方法使用適當的電晶體。
在各結構體之間也可以設置有包括層間絕緣層、佈線及插頭等的佈線層。另外，可以根據設計設置多個佈線層。在此，在具有插頭或佈線的功能的導電層中，有時使用相同的符號表示多個結構要素。另外，在本說明書中，佈線與電連接於佈線的插頭也可以是一個結構要素。也就是說，導電層的一部分有時被用作佈線，並且導電層的一部分有時被用作插頭。
例如，在電晶體300上，作為層間絕緣層依次層疊有絕緣層320、絕緣層322、絕緣層324及絕緣層326。此外，絕緣層320及絕緣層322嵌入有導電層328，絕緣層324及絕緣層326嵌入有導電層330。另外，導電層328及導電層330被用作插頭或佈線。
如上所述，用作層間絕緣層的層也可以被平坦化。例如，為了提高平坦性，絕緣層322的頂面也可以藉由利用CMP法等的平坦化處理進行平坦化。
在絕緣層326及導電層330上也可以設置佈線層。例如，在圖27中，依次層疊有絕緣層350、絕緣層352及絕緣層354。此外，絕緣層350、絕緣層352及絕緣層354中形成有導電層356。導電層356被用作插頭或佈線。
絕緣層354及導電層356上設置有絕緣層101。此外，導電層356上設置有導電層141。例如，導電層141具有與導電層356的頂面接觸的區域，導電層356具有與導電層330的頂面接觸的區域，導電層330具有與導電層316接觸的區域。由此，用作佈線BL的一部分的導電層141與用作電晶體300的閘極電極的導電層316電連接。
用作層間絕緣層的絕緣層352及絕緣層354等例如可以使用與可用於絕緣層101的材料同樣的材料。
作為用作插頭或佈線的導電層，例如作為導電層328、導電層330及導電層356等，可以使用上述[導電體]中記載的導電層。較佳為使用兼具耐熱性和導電性的鎢或鉬等的高熔點材料，尤其較佳為使用鎢。此外，較佳為使用鋁或銅等的低電阻導電材料形成。在使用低電阻導電材料時，可以降低佈線電阻。
圖28A是示出本發明的一個實施方式的記憶體裝置的結構例子的平面圖，其中示出在X方向及Y方向上分別包括四個即總有十六個的圖22A1所示的記憶單元150的區域。圖28A示出用作佈線WL的導電層115、用作佈線BL的導電層112及開口部121。另外，在導電層115、導電層112及開口部121彼此重疊的區域中設置記憶單元150。換言之，開口部121設置在導電層112的導電層112與導電層115交叉的區域中。
圖28A示出記憶單元150以矩陣狀配置的結構。此外，還示出開口部121以矩陣狀配置的結構。此外，還示出導電層115延伸在X方向上且導電層112延伸在Y方向上的結構。換言之，其中示出導電層115與導電層112正交的結構。此外，還示出垂直於導電層115的延伸方向的方向(Y方向)上的導電層115的寬度為一定且垂直於導電層112的延伸方向的方向(X方向)上的導電層112的寬度為一定的結構。注意，本發明的一個實施方式不侷限於此。
圖28B是記憶體裝置的平面佈局的另一個例子。與圖28A同樣，在圖28B的平面佈局中示出導電層115、導電層112及開口部121。圖28B所示的記憶體裝置與圖28A所示的記憶體裝置的主要不同之處在於：記憶單元150(開口部121)的配置；導電層112的形狀；以及導電層115的延伸方向。
如圖28B所示，記憶單元150(開口部121)在X方向上配置為鋸齒形狀。在圖28B中，將在Y方向上與第一記憶單元相鄰的記憶單元設為第二記憶單元，將在X方向上與第一記憶單元及第二記憶單元相鄰的記憶單元設為第三記憶單元。例如，第三記憶單元的中心較佳為位於穿過第一記憶單元與第二記憶單元的中間且平行於X方向的直線上。此時，也可以說第三記憶單元位於在Y方向上與第一記憶單元及第二記憶單元錯開一半的位置上。
另外，如圖28B所示，導電層112具有第一區域及第二區域。第一區域是開口部121及其附近的區域，將第一區域中的X方向上的寬度設為第一寬度。從平面看時的第一區域可以說具有四角形的角部帶弧形的形狀。另外，第二區域是在一個導電層112中相鄰的開口部121之間的區域，將第二區域中的X方向上的寬度設為第二寬度。此時，第二寬度較佳為小於第一寬度。藉由採用這種結構，當在X方向上記憶單元150(開口部121)配置為鋸齒形狀時，可以縮小導電層112之間的物理距離。由此，可以實現記憶體裝置的微型化及高積體化。
另外，在圖28B中，導電層115的延伸方向以傾斜於X方向的方式配置。也就是說，根據記憶單元150 (開口部121)的配置，有時導電層115的延伸方向不與導電層112的延伸方向正交。換言之，導電層115與導電層112交叉即可。
圖28C是記憶體裝置的平面佈局的另一個例子。與圖28B同樣，在圖28C的平面佈局中示出導電層115、導電層112及開口部121。圖28C所示的記憶體裝置與圖28B所示的記憶體裝置的主要不同之處是導電層112的第一區域的形狀。
圖28B所示的導電層112的第一區域在從平面看時具有四角形的角部帶弧形的形狀，該四角形的一個邊平行於X方向或Y方向。另一方面，圖28C所示的導電層112的第一區域在從平面看時具有四角形的角部帶弧形的形狀，該四角形的對角線平行於X方向或Y方向。藉由採用這種結構，當在X方向上記憶單元150(開口部121)配置為鋸齒形狀時，可以縮小導電層112之間的物理距離。由此，可以實現記憶體裝置的微型化及高積體化。
圖28B及圖28C示出導電層112的第一區域在從平面看時具有四角形的角部帶弧形的形狀的例子，但是本發明的一個實施方式不侷限於此。
圖29A是記憶體裝置的平面佈局的另一個例子。與圖28B及圖28C同樣，在圖29A的平面佈局中示出導電層115、導電層112及開口部121。圖29A所示的記憶體裝置與圖28B及圖28C所示的記憶體裝置的主要不同之處是導電層112的第一區域的形狀。
圖29A所示的導電層112的第一區域在從平面看時具有圓形狀。藉由採用這種結構，當在X方向上記憶單元150(開口部121)配置為鋸齒形狀時，可以縮小導電層112之間的物理距離。由此，可以實現記憶體裝置的微型化及高積體化。
注意，從平面看時的導電層112的第一區域不侷限於上述形狀。例如，從平面看時的導電層112的第一區域也可以具有橢圓形等大致圓形、四角形等多角形或者四角形等多角形的角部帶弧形的形狀。
另外，圖29A示出垂直於導電層115的延伸方向的方向上的導電層115的寬度為一定的結構，但是本發明的一個實施方式不侷限於此。
圖29B是記憶體裝置的平面佈局的另一個例子。與圖29A同樣，在圖29B的平面佈局中示出導電層115、導電層112及開口部121。圖29B所示的記憶體裝置與圖29A所示的記憶體裝置的主要不同之處是導電層115的形狀。
與導電層112同樣，圖29B所示的導電層115具有第一區域及第二區域。第一區域是開口部121及其附近的區域，並在從平面看時具有圓形狀。另外，第二區域是在一個導電層115中相鄰的開口部121之間的區域。另外，導電層115的第一區域與導電層112的第一區域重疊。藉由採用這種結構，當在X方向上記憶單元150(開口部121)配置為鋸齒形狀時，可以縮小導電層112之間的物理距離。由此，可以實現記憶體裝置的微型化及高積體化。
圖29C是記憶體裝置的平面佈局的另一個例子。與圖29A同樣，在圖29C的平面佈局中示出導電層115、導電層112及開口部121。圖29C所示的記憶體裝置與圖29A所示的記憶體裝置的主要不同之處是導電層115的形狀及延伸方向。
圖29C所示的導電層115在從平面看時具有三角波那樣蜿蜒的形狀，並延伸在在X方向上。藉由採用這種結構，當在X方向上記憶單元150(開口部121)配置為鋸齒形狀時，可以縮小導電層112之間的物理距離。由此，可以實現記憶體裝置的微型化及高積體化。另外，從平面看時的導電層115不侷限於此，例如也可以具有蛇行形狀。
藉由採用上述結構，可以使導電層115之間的物理距離和導電層112之間的物理距離中的一者或兩者縮小，可以實現記憶體裝置的微型化及高積體化。
將在後面的實施方式中詳細地說明包括3D記憶單元陣列的記憶體裝置。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式2 在本實施方式中，說明使用上述實施方式中說明的記憶單元的記憶體裝置的結構例子。在本實施方式中說明記憶體裝置的結構例子，其中包括層疊的記憶單元的層之間設置有包括具有放大保持在記憶單元中的資料電位並將其輸出的功能的功能電路的層。
＜記憶體裝置的結構例子＞ 圖30是示出根據本發明的一個實施方式的記憶體裝置的記憶體裝置400的結構例子的方塊圖。圖30所示的記憶體裝置400包括驅動電路21及記憶體陣列20。記憶體陣列20包括多個記憶單元10及具有多個功能電路51的功能層50。
圖30示出記憶體陣列20包括配置為m行n列(m及n為2以上的整數)的矩陣狀的多個記憶單元10的例子。此外，作為一個例子，按每個用作位元線的佈線BL設置功能電路51。圖30示出包括對應n個佈線BL設置的多個功能電路51的例子。
在圖30中，將第1行第1列記憶單元10表示為記憶單元10[1，1]，將第m行第n列記憶單元10表示為記憶單元10[m，n]。另外，例如在本實施方式中，有時記作i行來表示任意行。另外，有時記作j列來表示任意列。因此，i為1以上且m以下的整數，j為1以上且n以下的整數。另外，例如在本實施方式中，將第i行第j列記憶單元10表示為記憶單元10[i，j]。注意，例如在本實施方式中，當表示為“i+α”(α為正整數或負整數)時，“i+α”不小於1且不大於m。同樣，當表示為“j+α”時，“j+α”不小於1且不大於n。
另外，記憶體陣列20包括延伸在行方向上的m個佈線WL、延伸在行方向上的m個佈線PL以及延伸在列方向上的n個佈線BL。例如在本實施方式中，將第一個(第1行)設置的佈線WL表示為佈線WL[1]，將第m個(第m行)設置的佈線WL表示為佈線WL[m]。同樣地，將第一個(第1行)設置的佈線PL表示為佈線PL[1]，將第m個(第m行)設置的佈線PL表示為佈線PL[m]。同樣地，將第一個(第1列)設置的佈線BL表示為佈線BL[1]，將第n個(第n列)設置的佈線BL表示為佈線BL[n]。
設置在第i行的多個記憶單元10與第i行佈線WL(佈線WL[i])和第i行佈線PL(佈線PL[i])電連接。設置在第j列的多個記憶單元10與第j列佈線BL(佈線BL[j])電連接。
記憶體陣列20可以使用DOSRAM(註冊商標) (Dynamic Oxide Semiconductor Random Access Memory)。DOSRAM是包括1T(電晶體)1C(電容器)型記憶單元的RAM，且是存取電晶體為OS電晶體的記憶體。OS電晶體在關閉狀態下流過源極和汲極之間的電流，即洩漏電流極小。在DOSRAM中，藉由使存取電晶體處於關閉狀態，可以長時間保持根據保持在電容器中的資料的電荷。因此，與由Si電晶體構成的DRAM相比，DOSRAM的更新工作的頻率可以更低。其結果是，可以實現低功耗化。
另外，記憶單元10如實施方式1所說明那樣藉由層疊配置OS電晶體，可以層疊設置記憶單元10。例如在圖30所示的記憶體陣列20中可以層疊設置多個記憶體陣列20[1]至記憶體陣列20[m]。藉由將記憶體陣列20所包括的記憶體陣列20[1]至記憶體陣列20[m]配置在垂直於設置有驅動電路21的基板表面的方向上，可以提高記憶單元10的記憶體密度。此外，記憶體陣列20可以在垂直方向上反復使用相同的製程製造。記憶體裝置400可以降低記憶體陣列20的製造成本。由此，記憶體裝置400可以為廉價的記憶體裝置。
如實施方式1所示，佈線BL被用作進行資料的寫入及讀出的位元線。佈線WL被用作控制用作開關的存取電晶體的開啟狀態或關閉狀態的字線。佈線PL被用作連接到電容器的恆電位線。
記憶體陣列20[1]至20[m]分別包括的記憶單元10藉由佈線BL與功能電路51連接。佈線BL可以配置在垂直於設置有驅動電路21的基板表面的方向上。藉由將從記憶體陣列20[1]至20[m]所包括的記憶單元10延伸設置的佈線BL設置在垂直於基板表面的方向上，可以縮短記憶體陣列20與功能電路51之間的佈線的長度。因此，由於可以縮短連接於位元線的兩個電路之間的信號傳輸距離且可以大幅度降低位元線的電阻及寄生電容，所以可以降低功耗及信號延遲。此外，即使降低記憶單元10所包括的容量值也可以進行工作。
功能電路51具有放大保持在記憶單元10中的資料電位並將其藉由後述的佈線GBL(未圖示)輸出到驅動電路21所包括的感測放大器46的功能。藉由採用該結構，可以在讀出資料時將佈線BL的微小的電位差放大。佈線GBL與佈線BL同樣地可以配置在垂直於設置有驅動電路21的基板表面的方向上。藉由將從記憶體陣列20[1]至20[m]所包括的記憶單元10延伸設置的佈線BL及佈線GBL設置在垂直於基板表面的方向上，可以縮短功能電路51與感測放大器46之間的佈線的長度。因此，由於可以縮短連接於佈線GBL的兩個電路之間的信號傳輸距離且大幅度降低佈線GBL的電阻及寄生電容，所以可以降低功耗及信號延遲。
另外，佈線BL以與記憶單元10所包括的電晶體的半導體層接觸的方式設置。或者佈線BL以與記憶單元10所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者佈線BL以與接觸於記憶單元10所包括的電晶體的半導體層的用作源極或汲極的區域的導電層接觸的方式設置。也就是說，佈線BL可以說是使記憶體陣列20的各層中的記憶單元10所包括的電晶體的源極和汲極中的一個與功能電路51在垂直方向上電連接的佈線。
記憶體陣列20可以重疊設置在驅動電路21上。藉由重疊設置驅動電路21和記憶體陣列20，可以縮短驅動電路21和記憶體陣列20之間的信號傳輸距離。因此，驅動電路21和記憶體陣列20之間的電阻及寄生電容得到降低，可以實現功耗及信號延遲的降低。另外，可以實現記憶體裝置400的小型化。
藉由與DOSRAM的記憶單元10所包括的電晶體同樣地由OS電晶體構成功能電路51，可以與記憶體陣列20[1]至20[m]同樣地將功能電路51自由地配置在使用Si電晶體的電路上等，由此可以容易地進行集成化。藉由採用由功能電路51放大信號的結構可以使後級的電路的感測放大器46等的電路小型化，從而可以實現記憶體裝置400的小型化。
驅動電路21包括PSW22(功率開關)、PSW23及週邊電路31。週邊電路31包括週邊電路41、控制電路32(Control Circuit)及電壓生成電路33。
在記憶體裝置400中，根據需要可以適當地取捨各電路、各信號及各電壓。或者，也可以追加其它電路或其它信號。信號BW、信號CE、信號GW、信號CLK、信號WAKE、信號ADDR、信號WDA、信號PON1、信號PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
此外，信號BW、信號CE及信號GW為控制信號。信號CE為晶片賦能信號，信號GW為全局寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料，信號RDA為讀出資料。信號PON1、信號PON2為電源閘控控制用信號。此外，信號PON1、信號PON2也可以在控制電路32中生成。
控制電路32為具有控制記憶體裝置400的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定記憶體裝置400的工作模式(例如，寫入工作、讀出工作)。或者，控制電路32生成週邊電路41的控制信號，以執行上述工作模式。
電壓生成電路33具有生成負電壓的功能。信號WAKE具有控制對電壓生成電路33輸入信號CLK的功能。例如，當信號WAKE被施加H位準的信號時，信號CLK被輸入到電壓生成電路33，電壓生成電路33生成負電壓。
週邊電路41是用來對記憶單元10進行資料的寫入及讀出的電路。此外，週邊電路41是輸出用來控制功能電路51的各種信號的電路。週邊電路41包括行解碼器42(Row Decoder)、列解碼器44(Column Decoder)、行驅動器43(Row Driver)、列驅動器45(Column Driver)、輸入電路47(Input Cir.)、輸出電路48(Output Cir.)及感測放大器46(Sense Amplifier)。
行解碼器42及列解碼器44具有對信號ADDR進行解碼的功能。行解碼器42是用來指定要訪問行的電路，列解碼器44是用來指定要訪問列的電路。行驅動器43具有選擇由行解碼器42指定的佈線WL的功能。列驅動器45具有如下功能：將資料寫入到記憶單元10的功能；從記憶單元10讀出資料的功能；保持所讀出的資料的功能等。
輸入電路47具有保持信號WDA的功能。輸入電路47中保持的資料輸出到列驅動器45。輸入電路47的輸出資料是寫入到記憶單元10的資料(Din)。由列驅動器45從記憶單元10讀出的資料(Dout)輸出到輸出電路48。輸出電路48具有保持Dout的功能。此外，輸出電路48具有將Dout輸出到記憶體裝置400的外部的功能。從輸出電路48輸出的資料為信號RDA。
PSW22具有控制向週邊電路31供給VDD的功能。PSW23具有控制向行驅動器43供給VHM的功能。在此，記憶體裝置400的高電源電壓為VDD，低電源電壓為GND(接地電位)。此外，VHM是用來使字線成為高位準的高電源電壓，其高於VDD。利用信號PON1控制PSW22的開啟/關閉，利用信號PON2控制PSW23的開啟/關閉。在圖30中，週邊電路31中的被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
記憶體陣列20包括記憶體陣列20[1]至20[m](m為2以上的整數)及功能層50，可以在驅動電路21上重疊設置多個層的記憶體陣列20。藉由重疊設置多個層的記憶體陣列20，可以提高記憶單元10的記憶體密度。圖31A是示出在驅動電路21上重疊設置五層(m=5)的記憶體陣列20[1]至20[5]及功能層50的情況的記憶體裝置400的立體圖。
在圖31A中，將設置在第一層中的記憶體陣列20記作記憶體陣列20[1]，將設置在第二層中的記憶體陣列20記作記憶體陣列20[2]，將設置在第五層中的記憶體陣列20記作記憶體陣列20[5]。此外，圖31A示出延伸設置在X方向上的佈線WL及佈線PL以及延伸設置在Z方向(垂直於設置有驅動電路的基板表面的方向)上的佈線BL。注意，為了使圖式更易懂，省略記憶體陣列20的每一個所包括的佈線WL及佈線PL的一部分的記載。注意，圖31A示出佈線PL延伸設置在X方向上的結構，但是本發明的一個實施方式不侷限於此。例如，佈線PL可以延伸設置在Y方向上，也可以延伸設置在X方向及Y方向上，例如佈線PL也可以以面狀設置。
圖31B是說明圖31A所示的連接於佈線BL的功能電路51及連接於佈線BL的記憶體陣列20[1]至20[5]所包括的記憶單元10的結構例子的示意圖。此外，圖31B示出設置在功能電路51與驅動電路21之間的佈線GBL。另外，將一個佈線BL與多個記憶單元(記憶單元10)電連接的結構也稱為“記憶體串(memory string)”。注意，在圖式中，為了提高易見度，有時用粗線示出佈線GBL。
圖31B示出連接於佈線BL的記憶單元10的電路結構的一個例子。記憶單元10包括電晶體11及電容器12。關於電晶體11、電容器12及各佈線(佈線BL及佈線WL等)，例如有時將佈線BL[1]及佈線WL[1]稱為佈線BL及佈線WL等。
圖31B所示的記憶單元10對應於實施方式1，例如對應於實施方式1的圖22D1所示的記憶單元150。此外，記憶單元10所包括的電晶體11及電容器12分別對應於電晶體100及電容器200。在此，圖31B所示的四個電晶體11的第二閘極電極電連接於相同的佈線BG的例子。
佈線PL是供應用來儲存電容器12的電位的恆電位的佈線。
圖31B所示的佈線GBL以電連接驅動電路21與功能層50之間的方式設置。圖32A示出以功能層50以及記憶體陣列20[1]至20[m]為重複單位70的記憶體裝置400的示意圖。雖然在圖32A中示出一個佈線GBL，但也可以根據功能層50中的功能電路51的數量適當地設置佈線GBL。
另外，佈線GBL以與功能電路51所包括的電晶體的半導體層接觸的方式設置。或者，佈線GBL以與功能電路51所包括的電晶體的半導體層的用作源極或汲極的區域接觸的方式設置。或者，佈線GBL以與接觸於功能電路51所包括的電晶體的半導體層的用作源極或汲極的區域的導電層接觸的方式設置。也就是說，佈線GBL可以說是使功能層50的功能電路51所包括的電晶體的源極和汲極中的一個與驅動電路21在垂直方向上電連接的佈線。
此外，也可以具有層疊包括功能電路51及記憶體陣列20[1]至20[m]的重複單位70的結構。本發明的一個實施方式的記憶體裝置400A如圖32B所示可以包括重複單位70[1]至70[p](p為2以上的整數)。佈線GBL與重複單位70所包括的功能層50連接。根據功能電路51的數量適當地設置佈線GBL即可。
在本發明的一個實施方式中，在層疊設置OS電晶體的同時將用作位元線的佈線配置在垂直於設置有驅動電路21的基板表面的方向上。藉由在垂直於基板表面的方向上設置從記憶體陣列20延伸設置的用作位元線的佈線，可以縮短記憶體陣列20與驅動電路21之間的佈線的長度。因此，可以大幅度降低位元線的寄生電容。
此外，本發明的一個實施方式在設置有記憶體陣列20的層中包括功能層50，該功能層50包括具有放大保持在記憶單元10中的資料電位並將其輸出的功能的功能電路51。藉由採用該結構，可以將讀出資料時用作位元線的佈線BL的微小的電位差放大而可以驅動驅動電路21所包括的感測放大器46。由於可以使感測放大器等的電路小型化，所以可以實現記憶體裝置400的小型化。此外，即使降低記憶單元10所包括的電容器12的容量也可以進行工作。
＜記憶體陣列20及功能電路51的結構例子＞ 參照圖33說明圖30至圖32所說明的功能電路51的結構例子以及記憶體陣列20及驅動電路21所包括的感測放大器46的結構例子。圖33示出驅動電路21，該驅動電路21連接於佈線GBL(GBL_A、GBL_B)，該佈線GBL(GBL_A、GBL_B)連接於功能電路51(51_A、51_B)，且該功能電路51(51_A、51_B)連接於與不同的佈線BL(BL_A、BL_B)連接的記憶單元10(10_A、10_B)。作為圖33所示的驅動電路21，除了感測放大器46以外還示出預充電電路71_A、預充電電路71_B、開關電路72_A、開關電路72_B及寫入讀出電路73。
在圖33中，示出電連接於設置在記憶單元10_A中的電晶體11的第二閘極電極的佈線BG與電連接於設置在記憶單元10_B中的電晶體11的第二閘極電極的佈線BG不同的例子，但是這些佈線BG也可以相同。
作為功能電路51_A、功能電路51_B示出電晶體52_a、電晶體52_b、電晶體53_a、電晶體53_b、電晶體54_a、電晶體54_b、電晶體55_a、電晶體55_b。與記憶單元10所包括的電晶體11同樣，圖33所示的電晶體52_a、52_b、53_a、53_b、54_a、54_b、55_a、55_b是OS電晶體。包括功能電路51的功能層50可以與記憶體陣列20[1]至20[m]同樣地層疊設置。
佈線BL_A及BL_B與電晶體52_a、52_b的閘極連接。佈線GBL_A及GBL_B與電晶體53_a、53_b、54_a、54_b的源極和汲極中的一個連接。與佈線BL_A及BL_B同樣地，佈線GBL_A及GBL_B設置在垂直方向上並與驅動電路21所包括的電晶體連接。如圖33所示，電晶體53_a、53_b、54_a、54_b、55_a、55_b的閘極被供應控制信號WE、RE、MUX。
構成圖33所示的感測放大器46、預充電電路71_A及預充電電路71_B的電晶體81_1至電晶體81_6及82_1至82_4由Si電晶體構成。構成開關電路72_A及開關電路72_B的開關83_A至83_D也可以由Si電晶體構成。電晶體53_a、53_b、54_a、54_b的源極和汲極中的一個與構成預充電電路71_A、預充電電路71_B、感測放大器46、開關電路72_A的電晶體或開關連接。
預充電電路71_A包括n通道型的電晶體81_1至電晶體81_3。預充電電路71_A是根據供應給預充電線PCL1的預充電信號將佈線BL_A及BL_B預充電至相當於VDD與VSS之間的電位VDD/2的中間電位VPC的電路。
預充電電路71_B包括n通道型的電晶體81_4至81_6。預充電電路71_B是根據供應給預充電線PCL2的預充電信號將佈線GBL_A及佈線GBL_B預充電至相當於VDD與VSS之間的電位VDD/2的中間電位VPC的電路。
感測放大器46包括連接於佈線VHH或佈線VLL的p通道型的電晶體82_1、p通道型的電晶體82_2及n通道型的電晶體82_3、n通道型的電晶體82_4。佈線VHH或佈線VLL是具有供應VDD或VSS的功能的佈線。電晶體82_1至82_4是構成反相器環路的電晶體。藉由選擇記憶單元10_A、10_B而被預充電的佈線BL_A及佈線BL_B的電位變化，根據該變化將佈線GBL_A及佈線GBL_B的電位設定為高電源電位VDD或低電源電位VSS。佈線GBL_A及佈線GBL_B的電位可以經過開關83_C及開關83_D以及寫入讀出電路73輸出到外部。佈線BL_A及佈線BL_B以及佈線GBL_A及佈線GBL_B相當於位元線對。寫入讀出電路73根據信號EN_data被控制資料信號的寫入。
開關電路72_A是控制感測放大器46與佈線GBL_A及佈線GBL_B之間的導通狀態的電路。開關電路72_A藉由控制切換信號CSEL1可以切換開啟或關閉。在開關83_A及83_B為n通道型電晶體的情況下，在切換信號CSEL1為高位準時開啟，而在切換信號CSEL1為低位準時關閉。開關電路72_B是控制寫入讀出電路73與連接於感測放大器46的位元線對之間的導通狀態的電路。開關電路72_B藉由控制切換信號CSEL2可以切換開啟或關閉。開關83_C及83_D可以與開關83_A及83_B同樣。
如圖33所示，記憶體裝置400可以具有藉由設置在最短距離的垂直方向上的佈線BL及佈線GBL使記憶單元10、功能電路51與感測放大器46連接的結構。包括構成功能電路51的電晶體的功能層50增加，但藉由降低佈線BL的負載，可以縮短寫入時間且可以易於讀出資料。
另外，如圖33所示，功能電路51_A、51_B所包括的各電晶體根據控制信號WE、RE及選擇信號MUX控制。各電晶體可以根據控制信號及選擇信號將佈線BL的電位經過佈線GBL輸出到驅動電路21。功能電路51_A、51_B可以被用作由OS電晶體構成的感測放大器。藉由採用該結構，可以在讀出時將佈線BL的微小的電位差放大，可以驅動使用Si電晶體的感測放大器46。
如上所述，藉由層疊設置多個記憶單元陣列與驅動電路，可以實現記憶體裝置的高積體化及記憶容量的大容量化。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式3 在本實施方式中，參照圖34A及圖34B說明安裝有本發明的一個實施方式的記憶體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip：SoC)。
如圖34A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖34B所示那樣與封裝基板1201的第一面連接。此外，在封裝基板1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
在主機板1203上也可以設置有DRAM1221或快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。由此，可以實現DRAM1221的低功耗化、高速化及大容量化。
CPU1211較佳為具有多個CPU核心。此外，GPU1212較佳為具有多個GPU核心。此外，CPU1211和GPU1212也可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由在GPU1212中設置使用本發明的一個實施方式的氧化物半導體的影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在相同的晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有A/D(類比/數位)轉換電路和D/A(數位/類比)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有用作DRAM1221的控制器的電路及用作快閃記憶體1222的介面的電路。
介面1215具有與顯示裝置、揚聲器、麥克風、照相機或控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤及遊戲機用控制器等。作為上述介面，可以使用USB(Universal Serial Bus：通用序列匯流排)或HDMI(註冊商標)(High-Definition Multimedia Interface：高清晰度多媒體介面)等。
網路電路1216具有LAN(Local Area Network：區域網路)等網路電路。此外，還可以具有網路安全用電路。
上述電路(系統)可以經相同的製造程序形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製造程序，可以以低成本製造晶片1200。
包括設置有具有GPU1212的晶片1200的封裝基板1201、DRAM1221以及快閃記憶體1222的主機板1203可以被稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以縮小其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦及可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)或深度置信網路(DBN)等方法，由此可以將晶片1200用作AI晶片，或者可以將GPU模組1204用作AI系統模組。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式4 本實施方式示出組裝有上述實施方式所示的記憶體裝置的電子構件及電子裝置的一個例子。藉由將上述實施方式所示的記憶體裝置用於以下電子構件及電子裝置，可以實現電子構件及電子裝置的低功耗化及高速化。
＜電子構件＞ 首先，參照圖35A及圖35B對組裝有記憶體裝置720的電子構件的例子進行說明。
圖35A是電子構件700及安裝有電子構件700的基板(電路板704)的立體圖。圖35A所示的電子構件700在模子711內包括記憶體裝置720。在圖35A中，省略電子構件700的一部分以表示其內部。電子構件700在模子711的外側包括連接盤(land)712。連接盤712電連接於電極焊盤713，電極焊盤713藉由引線714電連接於記憶體裝置720。電子構件700例如安裝於印刷電路板702上。藉由組合多個上述電子構件並使其分別在印刷電路板702上電連接，由此完成電路板704。
記憶體裝置720包括驅動電路層721及記憶體電路層722。
圖35B是電子構件730的立體圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片模組)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置720。藉由作為記憶體裝置720使用上述實施方式所示的記憶體裝置，可以實現低功耗化及高速化。
半導體裝置735可以使用CPU、GPU或FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板731可以使用矽插板或樹脂插板等。
插板731具有多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線以單層或多層設置。此外，插板731具有使設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時將插板也稱為“再分佈基板(redistribution substrate)”或“中間基板”。此外，有時在插板731中設置貫通電極且使用該貫通電極使積體電路與封裝基板732電連接。此外，在矽插板中，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，因此很容易形成在使用樹脂插板時很難形成的微細佈線。
此外，在使用矽插板的SiP和MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路在橫方向上排列地配置於插板上。
此外，也可以與電子構件730重疊的方式設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置720與半導體裝置735的高度一致。
為了將電子構件730安裝在其他基板上，也可以在封裝基板732的底部設置電極733。圖35B示出使用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方法安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式5 在本實施方式中，說明使用上述實施方式所示的記憶體裝置的記憶體裝置的應用例子。上述實施方式所示的記憶體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器、數位相機(也包括攝影機)、錄影再現裝置及導航系統等的記憶體裝置。藉由將上述實施方式所示的記憶體裝置用於上述電子裝置的記憶體裝置，可以實現電子裝置的低功耗化及高速化。注意，在此，電腦包括平板電腦、筆記本型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的記憶體裝置應用於記憶卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖36A至圖36E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的記憶體裝置加工為被封裝的記憶體晶片並用於各種存放裝置、卸除式記憶體。
圖36A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。例如，可以將上述實施方式所示的記憶體裝置組裝於記憶體晶片1105。
圖36B是SD卡的外觀示意圖，圖36C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。例如，可以將上述實施方式所示的記憶體裝置組裝於記憶體晶片1114。
圖36D是SSD的外觀示意圖，圖36E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。例如，可以將上述實施方式所示的記憶體裝置組裝於記憶體晶片1154。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式6 本發明的一個實施方式的記憶體裝置可以用於CPU或GPU等處理器或者晶片。藉由將這種CPU或GPU等處理器或者晶片用於電子裝置，可以實現電子裝置的低功耗化及高速化。圖37A至圖37H示出具備使用該記憶體裝置的CPU或GPU等處理器或者晶片的電子裝置的具體例子。
＜電子裝置及系統＞ 本發明的一個實施方式的GPU或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、用於桌上型或筆記本型資訊終端等的顯示器、數位看板(Digital Signage)、彈珠機等大型遊戲機等的具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、電子書閱讀器、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將本發明的一個實施方式的GPU或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由使用天線接收信號，可以在顯示部上顯示影像及資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器(該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像及文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體(程式)的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖37A至圖37H示出電子裝置的例子。
[資訊終端] 圖37A示出資訊終端之一的行動電話(智慧手機)。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。
資訊終端5100藉由採用本發明的一個實施方式的晶片而可以實現低功耗化及高速化。
圖37B示出筆記本型資訊終端5200。筆記本型資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。
與上述資訊終端5100同樣，筆記本型資訊終端5200藉由採用本發明的一個實施方式的晶片而可以實現低功耗化及高速化。
注意，在上述中，圖37A及圖37B分別示出智慧手機及筆記本型資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本型資訊終端以外的資訊終端。作為智慧手機及筆記本型資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、桌上型資訊終端、工作站等。
[遊戲機] 圖37C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼(未圖示)，可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置(未圖示)。此時，外殼5302及外殼5303分別可以被用作操作部。由此，多個遊戲玩者可以同時玩遊戲。可以將上述實施方式所示的晶片組裝於設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
另外，圖37D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300或固定式遊戲機5400等遊戲機，可以實現低功耗的遊戲機。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的影響。
再者，藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300，可以實現低功耗化及高速化。
雖然圖37C及圖37D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU或晶片的遊戲機不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的遊戲機，例如可以舉出設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦] 本發明的一個實施方式的GPU或晶片可以應用於大型電腦。
圖37E是示出作為大型電腦的一個例子的超級電腦5500的圖。圖37F是示出超級電腦5500所包括的機架(rack-mount)式電腦5502的圖。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502容納在機架5501中。另外，電腦5502設有多個基板5504，在該基板上可以安裝上述實施方式所說明的GPU或晶片。
超級電腦5500主要是適合於科學計算的大型電腦。科學計算需要以高速進行龐大的運算，因此功耗大且晶片的發熱高。例如，在包括多個超級電腦5500的資料中心中使用的資料量非常龐大。明確而言，可以預測全世界的數位資料量超過10 24(yota)位元組或10 30(quetta)位元組。
藉由將本發明的一個實施方式的GPU或晶片應用於超級電腦5500，可以實現低功耗的超級電腦。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的影響。此外，藉由應用使用本發明的一個實施方式的記憶體裝置的GPU或晶片，可以實現低功耗的超級電腦。由此，藉由降低全世界的數位資料量，被期待可以有助於進行全球暖化對策。
在圖37E及圖37F中，作為大型電腦的一個例子示出超級電腦，但是應用本發明的一個實施方式的GPU或晶片的大型電腦不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的大型電腦，例如可以舉出提供服務的電腦(伺服器)、大型通用電腦(主機)等。
[移動體] 本發明的一個實施方式的GPU或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖37G是示出移動體的一個例子的汽車內部的前擋風玻璃周邊的圖。圖37G示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
藉由顯示速度表、轉速計、行駛距離、燃料表、排檔狀態或空調的設定等，顯示面板5701至顯示面板5703可以提供各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以被用作照明設備。
藉由將由設置在汽車的攝像裝置(未圖示)拍攝的影像顯示在顯示面板5704上，可以彌補被支柱遮擋的視野(死角)。也就是說，藉由顯示由設置在汽車外側的攝像裝置拍攝的影像，可以彌補死角，從而可以提高安全性。此外，藉由顯示彌補看不到的部分的影像，可以更自然且更舒適地確認安全。顯示面板5704還可以被用作照明設備。
因為可以將本發明的一個實施方式的GPU或晶片用作人工智慧的組件，例如可以將該晶片用於汽車的自動駕駛系統。此外，該晶片可以用於進行導航或危險預測等的系統。此外，也可以在顯示面板5701至顯示面板5704上顯示導航或危險預測等的資訊。
注意，雖然在上述中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶及飛行物等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。在此，作為飛行物，可以舉出直升機、無人駕駛飛機(無人機)、飛機、火箭等。
[電器產品] 圖37H是示出電器產品的一個例子的電冷藏冷凍箱5800的圖。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品及該食品的消費期限等自動生成功能表的功能以及根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能等。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機及視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。
實施方式7 本發明的一個實施方式的記憶體裝置包括OS電晶體。該OS電晶體的因被照射輻射線而導致的電特性變動小。換言之，對於輻射線的耐性高，所以在有可能入射輻射線的環境下也可以適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。在本實施方式中，使用圖38說明將本發明的一個實施方式的記憶體裝置應用於太空設備的情況的具體例子。
在圖38中，作為太空設備的一個例子示出人造衛星6800。人造衛星6800包括主體6801、太陽能電池板6802、天線6803、二次電池6805以及控制裝置6807。另外，在圖38中，示出在宇宙空間的行星6804。注意，宇宙空間例如是指高度100km以上，但是本說明書所記載的宇宙空間也可以包括熱層、中間層及平流層。
另外，宇宙空間是其輻射劑量為地面的100倍以上的環境。另外，作為輻射線，例如可以舉出：以X射線及γ射線為代表的電磁波(電磁輻射線)；以及以α射線、β射線、中子射線、質子射線、重離子射線、介子射線等為代表的粒子輻射線。
在陽光照射到太陽能電池板6802時生成人造衛星6800進行工作所需的電力。然而，例如在陽光不照射到太陽能電池板的情況或者在照射到太陽能電池板的陽光量少的情況下，所產生的電力量減少。因此，有可能不會產生人造衛星6800進行工作所需的電力。為了在所產生的電力少的情況下也使人造衛星6800工作，較佳為在人造衛星6800中設置二次電池6805。另外，有時將太陽能電池板稱為太陽能電池模組。
人造衛星6800可以生成信號。該信號藉由天線6803傳送，例如地面上的接收機或其他人造衛星可以接收該信號。藉由接收人造衛星6800所傳送的信號，可以測量接收該信號的接收機的位置。由此，人造衛星6800可以構成衛星定位系統。
另外，控制裝置6807具有控制人造衛星6800的功能。控制裝置6807例如使用選自CPU、GPU和記憶體裝置中的任一個或多個構成。另外，作為控制裝置6807較佳為使用包括本發明的一個實施方式的OS電晶體的記憶體裝置。與Si電晶體相比，OS電晶體的因被照射輻射線而導致的電特性變動小。因此，OS電晶體在有可能入射輻射線的環境下也可靠性高且可以適當地使用。
另外，人造衛星6800可以包括感測器。例如，藉由包括可見光感測器，人造衛星6800可以具有檢測地面上的物體反射的陽光的功能。或者，藉由包括熱紅外線感測器，人造衛星6800可以具有檢測從地表釋放的熱紅外線的功能。由此，人造衛星6800例如可以被用作地球觀測衛星。
注意，在本實施方式中，作為太空設備的一個例子示出人造衛星，但是不侷限於此。例如，本發明的一個實施方式的記憶體裝置可以適當地應用於太空船、太空艙或太空探測器等太空設備。
以上，本實施方式所示的結構及方法等的至少一部分可以與本說明書所記載的其他實施方式或實施例適當地組合而實施。 [實施例]
在本實施例中，說明藉由製造樣品而對其進行剖面STEM(Scanning Transmission Electron Microscopy：掃描穿透式電子顯微鏡)觀察來測量電特性的結果。
圖39A是示出本實施例中製造的樣品的結構的剖面圖。在本實施例中，製造樣品1至樣品3。首先，在樣品1至樣品3中，作為導電層503，在矽基板501上利用濺射法沉積目標厚度為50nm的氮化鉭。接著，在樣品1及樣品2中，為了使導電層503氧化而形成氧化物區域503ox，進行微波處理。在微波處理中，作為處理氣體使用氬氣體150sccm和氧氣體50sccm，壓力設為400Pa，功率設為400W，處理溫度設為400℃。樣品1的處理時間為10分鐘，樣品2的處理時間為30分鐘。在此，不對樣品3進行微波處理。
接著，在樣品1至樣品3中，作為導電層505，利用使用金屬遮罩的濺射法沉積目標厚度為200nm的鋁和鈦的合金。然後，在矽基板501的背面(與導電層503相反一側的面)上，作為導電層507，利用濺射法沉積目標厚度為400nm的鋁。藉由上述製程，製造樣品1至樣品3。
圖40A、圖40B及圖40C分別是樣品1、樣品2及樣品3的剖面STEM影像。如圖40A及圖40B所示，確認到在沉積導電層503之後進行微波處理的樣品1及樣品2中形成有氧化物區域503ox。另一方面，不對樣品3進行微波處理，因此沒有形成氧化物區域503ox。在此，氧化物區域503ox的主要成分是氧化鉭。
另外，樣品1至樣品3中的氧化物區域503ox的厚度分別為17.9nm、29.5nm及0nm，導電層503的厚度分別為33.8nm、30.5nm及42.9nm。因此，確認到隨著藉由微波處理形成氧化物區域503ox而導電層503的不被氧化的區域的厚度減小。此外，確認到如下事實：氧化物區域503ox的厚度在進行30分鐘的微波處理的情況比在進行10分鐘的微波處理的情況厚，並且導電層503的不被氧化的區域的厚度減薄。注意，將沒有形成氧化物區域503ox的情況記載為氧化物區域503ox為0nm。
圖39B是示出電特性的測量系統的示意圖。如圖39B所示，將電壓V施加到導電層503與導電層507之間。並且，電連接導電層505與導電層507，而測量流過導電層503與導電層505之間的電流I。圖41A、圖41B及圖41C是分別示出樣品1、樣品2及樣品3的I-V特性的測量結果的圖表。
如圖41A至圖41C所示，確認到如下事實：在樣品1的電壓V為5V以下且樣品2的電壓V為11V以下的情況下，形成有氧化物區域503ox的樣品1及樣品2的電流I小於沒有形成氧化物區域503ox的樣品3的電流I。因此，確認到在氧化物區域503ox的電阻率高於導電層503及導電層505。此外，在電壓V為11V以下的情況下，進行30分鐘的微波處理時的電流I小於進行10分鐘的微波處理時的電流I。如上所述，確認到如下事實：進行30分鐘的微波處理時的氧化物區域503ox的厚度大於進行10分鐘的微波處理時的氧化物區域503ox的厚度，因此導電層503與導電層505之間的電阻變高。
10:記憶單元 11:電晶體 12:電容器 20:記憶體陣列 21:驅動電路 22:PSW 23:PSW 31:週邊電路 32:控制電路 33:電壓生成電路 41:周辺電路 42:行解碼器 43:行驅動器 44:列解碼器 45:列驅動器 46:感測放大器 47:輸入電路 48:輸出電路 50:功能層 51:功能電路 52_a:電晶體 52_b:電晶體 53_a:電晶體 53_b:電晶體 54_a:電晶體 54_b:電晶體 55_a:電晶體 55_b:電晶體 70:重複單位 71_A:預充電電路 71_B:預充電電路 72_A:開關電路 72_B:開關電路 73:寫入讀出電路 81_1:電晶體 81_3:電晶體 81_4:電晶體 81_6:電晶體 82_1:電晶體 82_2:電晶體 82_3:電晶體 82_4:電晶體 83_A:開關 83_B:開關 83_C:開關 83_D:開關 100a:電晶體 100b:電晶體 100c:電晶體 100d:電晶體 100:電晶體 101:絕緣層 103a:絕緣層 103b:絕緣層 103c:絕緣層 103:絕緣層 104a:絕緣層 104b:絕緣層 104c:絕緣層 104:絕緣層 105a:絕緣層 105b:絕緣層 105c:絕緣層 105:絕緣層 106:絕緣層 107:絕緣層 109:絕緣層 111a:導電層 111b:導電層 111:導電層 112:導電層 113a:半導體層 113b:半導體層 113i:區域 113na:區域 113nb:區域 113:半導體層 115a:導電層 115b:導電層 115:導電層 117ox:氧化物區域 117:導電層 121a:開口部 121b:開口部 121:開口部 131:凹部 132:凹部 141:導電層 142:導電層 150A:記憶單元 150a:記憶單元 150b:記憶單元 150c:記憶單元 150d:記憶單元 150:記憶單元 151:電晶體 160:記憶體單元 170:層 200a:電容器 200b:電容器 200c:電容器 200d:電容器 200:電容器 203:絕緣層 205:絕緣層 209:絕緣層 211:導電層 212:導電層 214:導電層 215:導電層 221:開口部 300:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣層 316:導電層 320:絕緣層 322:絕緣層 324:絕緣層 326:絕緣層 328:導電層 330:導電層 350:絕緣層 352:絕緣層 354:絕緣層 356:導電層 400A:記憶體裝置 400:記憶體裝置 501:矽基板 503ox:氧化物區域 503:導電層 505:導電層 507:導電層 700:電子構件 702:印刷電路板 704:電路板 711:模子 712:連接盤 713:電極焊盤 714:引線 720:記憶體裝置 721:驅動電路層 722:記憶體電路層 730:電子構件 731:插板 732:封裝基板 733:電極 735:半導體裝置 1100:USB記憶體 1101:外殼 1102:蓋子 1103:USB連接器 1104:基板 1105:記憶體晶片 1106:控制器晶片 1110:SD卡 1111:外殼 1112:連接器 1113:基板 1114:記憶體晶片 1115:控制器晶片 1150:SSD 1151:外殼 1152:連接器 1153:基板 1154:記憶體晶片 1155:記憶體晶片 1156:控制器晶片 1200:晶片 1201:封裝基板 1202:凸塊 1203:主機板 1204:GPU模組 1211:CPU 1212:GPU 1213:類比運算部 1214:記憶體控制器 1215:介面 1216:網路電路 1221:DRAM 1222:快閃記憶體 5100:情報端末 5101:外殼 5102:顯示部 5200:筆記本型資訊終端 5201:主體 5202:顯示部 5203:鍵盤 5300:可攜式遊戲機 5301:外殼 5302:外殼 5303:外殼 5304:顯示部 5305:連接部 5306:操作鍵 5400:固定式遊戲機 5402:控制器 5500:超級電腦 5501:機架 5502:電腦 5504:基板 5701:顯示面板 5702:顯示面板 5703:顯示面板 5704:顯示面板 5800:電冷藏冷凍箱 5801:外殼 5802:冷藏室門 5803:冷凍室門 6800:人造衛星 6801:主體 6802:太陽能電池板 6803:天線 6804:行星 6805:二次電池 6807:控制裝置
[圖1]是示出半導體裝置的結構例子的立體圖。 [圖2A1]及[圖2A2]是示出半導體裝置的結構例子的平面圖。[圖2B]、[圖2C]及[圖2D]是示出半導體裝置的結構例子的剖面圖。 [圖3A]是示出半導體裝置的結構例子的剖面圖。[圖3B]是示出半導體裝置的結構例子的平面圖。 [圖4A]至[圖4C]是示出半導體裝置的結構例子的剖面圖。 [圖5A]至[圖5D]是示出半導體裝置的結構例子的剖面圖。 [圖6A]至[圖6D]是示出半導體裝置的結構例子的剖面圖。 [圖7A1]及[圖7A2]是示出半導體裝置的結構例子的平面圖。[圖7B]及[圖7C]是示出半導體裝置的結構例子的剖面圖。 [圖8A]至[圖8C]是示出半導體裝置的結構例子的剖面圖。 [圖9A]至[圖9D]是示出半導體裝置的結構例子的剖面圖。 [圖10A]及[圖10B]是示出半導體裝置的結構例子的平面圖。 [圖11A]是示出半導體裝置的結構例子的平面圖。[圖11B]及[圖11C]是示出半導體裝置的結構例子的剖面圖。 [圖12A]是示出半導體裝置的結構例子的平面圖。[圖12B]及[圖12C]是示出半導體裝置的結構例子的剖面圖。 [圖13A]是示出半導體裝置的製造方法例子的平面圖。[圖13B]及[圖13C]是示出半導體裝置的製造方法例子的剖面圖。 [圖14A]是示出半導體裝置的製造方法例子的平面圖。[圖14B]及[圖14C]是示出半導體裝置的製造方法例子的剖面圖。 [圖15A1]及[圖15A2]是示出半導體裝置的製造方法例子的平面圖。[圖15B]及[圖15C]是示出半導體裝置的製造方法例子的剖面圖。 [圖16A]是示出半導體裝置的製造方法例子的平面圖。[圖16B]及[圖16C]是示出半導體裝置的製造方法例子的剖面圖。 [圖17A]至[圖17F]是示出半導體裝置的製造方法例子的剖面圖。 [圖18A1]及[圖18A2]是示出半導體裝置的製造方法例子的平面圖。[圖18B]及[圖18C]是示出半導體裝置的製造方法例子的剖面圖。 [圖19A1]及[圖19A2]是示出半導體裝置的製造方法例子的平面圖。[圖19B]及[圖19C]是示出半導體裝置的製造方法例子的剖面圖。 [圖20A1]及[圖20A2]是示出半導體裝置的製造方法例子的平面圖。[圖20B]至[圖20E]是示出半導體裝置的製造方法例子的剖面圖。 [圖21A]是示出半導體裝置的製造方法例子的平面圖。[圖21B]至[圖21E]是示出半導體裝置的製造方法例子的剖面圖。 [圖22A1]及[圖22A2]是示出記憶體裝置的結構例子的平面圖。[圖22B]及[圖22C]是示出記憶體裝置的結構例子的剖面圖。[圖22D1]及[圖22D2]是示出記憶體裝置的結構例子的電路圖。 [圖23A]是示出記憶體裝置的結構例子的平面圖。[圖23B]及[圖23C]是示出記憶體裝置的結構例子的剖面圖。 [圖24A]是示出記憶體裝置的結構例子的平面圖。[圖24B]是示出記憶體裝置的結構例子的剖面圖。 [圖25A]是示出記憶體裝置的結構例子的平面圖。[圖25B]是示出記憶體裝置的結構例子的剖面圖。 [圖26A]是示出記憶體裝置的結構例子的平面圖。[圖26B]是示出記憶體裝置的結構例子的剖面圖。 [圖27]是示出記憶體裝置的結構例子的剖面圖。 [圖28A]至[圖28C]是示出記憶體裝置的結構例子的平面圖。 [圖29A]至[圖29C]是示出記憶體裝置的結構例子的平面圖。 [圖30]是示出記憶體裝置的結構例子的方塊圖。 [圖31A]是示出記憶體裝置的結構例子的示意圖。[圖31B]是示出記憶體裝置的結構例子的電路圖。 [圖32A]及[圖32B]是示出記憶體裝置的結構例子的示意圖。 [圖33]是示出記憶體裝置的結構例子的電路圖。 [圖34A]及[圖34B]是示出安裝有記憶體裝置的晶片的一個例子的圖。 [圖35A]及[圖35B]是示出電子裝置的一個例子的圖。 [圖36A]至[圖36E]是示出記憶體裝置的一個例子的示意圖。 [圖37A]至[圖37H]是示出電子裝置的一個例子的圖。 [圖38]是示出太空設備的一個例子的圖。 [圖39A]是示出樣品的結構的剖面圖。[圖39B]是示出測量系統的示意圖。 [圖40A]至[圖40C]是樣品的剖面STEM影像。 [圖41A]至[圖41C]是示出電流-電壓特性的圖表。
100:電晶體
101:絕緣層
103:絕緣層
104:絕緣層
105:絕緣層
111:導電層
112:導電層
113:半導體層
115:導電層
117ox:氧化物區域
117:導電層
121:開口部

Claims (20)

  1. 一種半導體裝置，包括： 電晶體； 第一絕緣層；以及 第二絕緣層， 其中，該電晶體包括第一導電層、第二導電層、第三導電層、第四導電層、半導體層及第三絕緣層， 該第一絕緣層設置在該第一導電層上， 該第二導電層設置在該第一絕緣層上， 該第二絕緣層設置在該第二導電層上， 該第三導電層設置在該第二絕緣層上， 該第一絕緣層、該第二導電層、該第二絕緣層及該第三導電層中設置有到達該第一導電層的開口部， 該第二導電層中設置有包括該開口部中的側面的氧化物區域， 該半導體層以具有位於該開口部的內部的區域的方式設置， 該半導體層具有與該第一導電層接觸的區域、與該氧化物區域接觸的區域及與該第三導電層接觸的區域， 該第三絕緣層以具有位於該開口部的內部的區域的方式設置在該半導體層上， 並且，該第四導電層以具有位於該開口部的內部的區域且具有夾著該第三絕緣層與該半導體層對置的區域的方式設置。
  2. 如請求項1之半導體裝置， 其中該氧化物區域包含該第二導電層所包含的材料的氧化物。
  3. 如請求項1之半導體裝置， 其中該第二導電層及該第四導電層在該開口部的內部具有夾著該半導體層的通道形成區域的區域。
  4. 如請求項1之半導體裝置， 其中該第一導電層包括第一層及第二層， 該第二層設置在該第一層上， 並且該半導體層具有與該第一層的頂面接觸的區域及與該第二層的側面接觸的區域。
  5. 如請求項1之半導體裝置， 其中該第一絕緣層包括第一層、第二層及第三層， 該第二絕緣層包括第四層、第五層及第六層， 該第二層設置在該第一層上， 該第三層設置在該第二層上， 該第五層設置在該第四層上， 該第六層設置在該第五層上， 並且該第一層、該第三層、該第四層及該第六層包含氮。
  6. 如請求項5之半導體裝置， 其中該第二層及該第五層包含氧。
  7. 如請求項1至6中任一項之半導體裝置， 其中該半導體層包含金屬氧化物。
  8. 如請求項7之半導體裝置， 其中該金屬氧化物包含選自銦、鋅和元素M中的一個或多個， 並且該元素M為選自鋁、鎵、錫、釔、鈦、釩、鉻、錳、鐵、鈷、鎳、鋯、鉬、鉿、鉭、鎢、鑭、鈰、釹、鎂、鈣、鍶、鋇、硼、矽、鍺和銻中的一個或多個。
  9. 一種電子裝置，包括： 如請求項1至6中任一項之半導體裝置；以及 照相機。
  10. 一種半導體裝置的製造方法，包括如下步驟： 形成第一導電層； 在該第一導電層上形成第一絕緣層； 在該第一絕緣層上形成第二導電層； 在該第二導電層上形成第二絕緣層； 在該第二絕緣層上形成第三導電層； 在該第一絕緣層、該第二導電層、該第二絕緣層及該第三導電層中形成到達該第一導電層的開口部； 藉由對該第二導電層的該開口部中的側面進行氧化處理，在該第二導電層中形成氧化物區域； 以具有位於該開口部的內部的區域且具有與該第一導電層接觸的區域、與該氧化物區域接觸的區域及與該第三導電層接觸的區域的方式形成半導體層； 以具有位於該開口部的內部的區域的方式在該半導體層上形成第三絕緣層；以及 以具有位於該開口部的內部的區域且具有夾著該第三絕緣層與該半導體層對置的區域的方式形成第四導電層。
  11. 如請求項10之半導體裝置的製造方法， 其中該氧化處理藉由在含氧氛圍下的微波處理進行。
  12. 如請求項10之半導體裝置的製造方法， 其中作為該第一導電層形成第一層、該第一層上的第二層， 在形成該第三導電層之後，在該第一絕緣層、該第二導電層、該第二絕緣層及該第三導電層中形成到達該第二層的開口部， 並且在該氧化處理之後且形成該半導體層之前，去除該第二層的與該開口部重疊的區域。
  13. 如請求項10之半導體裝置的製造方法， 其中在形成該開口部之後且形成該氧化物區域之前，對該第二導電層的該開口部中的側面進行加工。
  14. 如請求項13之半導體裝置的製造方法， 其中該加工藉由各向同性蝕刻進行。
  15. 如請求項11之半導體裝置的製造方法， 其中在形成該開口部之後且形成該氧化物區域之前，形成該開口部中具有與該第二導電層的側面接觸的區域的第四絕緣層， 進行該氧化處理， 去除該第四絕緣層， 並且形成該半導體層。
  16. 如請求項15之半導體裝置的製造方法， 其中作為該第一絕緣層，形成第一層、該第一層上的第二層及該第二層上的第三層， 作為該第二絕緣層，形成第四層、該第四層上的第五層及該第五層上的第六層， 該第四絕緣層以具有與該第六層的頂面接觸的區域的方式形成， 該第四絕緣層包含氧， 並且該第六層包含氮。
  17. 如請求項16之半導體裝置的製造方法， 其中該第一層、該第三層及該第四層包含氮。
  18. 如請求項17之半導體裝置的製造方法， 其中該第二層及該第五層包含氧。
  19. 如請求項10至18中任一項之半導體裝置的製造方法， 其中該半導體層包含金屬氧化物。
  20. 如請求項19之半導體裝置的製造方法， 其中該金屬氧化物包含選自銦、鋅和元素M中的一個或多個， 並且該元素M為選自鋁、鎵、錫、釔、鈦、釩、鉻、錳、鐵、鈷、鎳、鋯、鉬、鉿、鉭、鎢、鑭、鈰、釹、鎂、鈣、鍶、鋇、硼、矽、鍺和銻中的一個或多個。
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