TW202427628A - 形成具有雙側整合式被動裝置之封裝的半導體裝置及方法 - Google Patents

Abstract

本發明揭示一種半導體裝置，其具有半導體晶粒、基板及形成在半導體晶粒或基板上方之複數個第一導體柱。替代地，所述第一導體柱形成在半導體晶粒及基板上方。電組件設置在半導體晶粒上方。電組件能為雙側整合式被動裝置。半導體晶粒及電組件設置在基板上。屏蔽框架設置在半導體晶粒上方。複數個第二導體柱形成在電組件之第一表面上方。複數個第三導體柱形成在與電組件之第一表面相對的電組件之第二表面上方。凸塊帽能形成在所述導體柱之遠端上方。基板具有空腔，且電組件設置在空腔內。底部填充材料沉積在半導體晶粒與基板之間。

Description

形成具有雙側整合式被動裝置之封裝的半導體裝置及方法

本發明大體而言關於半導體裝置，且更特定而言，關於藉助屏蔽形成具有雙側整合式被動裝置之封裝的半導體裝置及方法。

半導體裝置常見於現代的電子產品中。半導體裝置是進行廣範圍的功能，例如是訊號處理、高速計算、發送及接收電磁訊號、控制電子裝置、光電、以及產生用於電視顯示器的視覺影像。半導體裝置是見於通訊、電力轉換、網路、電腦、娛樂、以及消費者產品的領域中。半導體裝置亦見於軍事的應用、航空、汽車、工業用控制器、以及辦公室設備中進行訊號訊號。

半導體裝置通常含有一或多個半導體晶粒及整合式被動裝置（Integrated Passive Device；IPD），以進行必要的電功能。趨勢為對於應用的較高效能、較高整合度及小型化。半導體裝置通常易受電磁干擾（electromagnetic interference；EMI）、射頻干擾（radio frequency interference；RFI）、諧波失真或其他裝置間干擾（諸如能干擾半導體裝置操作之電容性、電感性或傳導性耦合，亦習知為串擾）的影響。數位電路之高速開關亦產生干擾。數位電路與IPD之組合需要屏蔽來管理干擾。在一個半導體封裝中同時滿足上述目標係一項困難的任務。

根據本發明之一態樣，其提供一種半導體裝置，其包括半導體晶粒、基板、複數個第一導體柱及電組件。第一導體柱形成在該半導體晶粒或該基板上方。電組件設置在該半導體晶粒上方，其中該半導體晶粒及該電組件設置在該基板上方。

根據本發明之另一態樣，其提供一種半導體裝置，其包括基板、半導體晶粒及電組件。半導體晶粒設置在該基板上方。電組件設置在該半導體晶粒與該基板之間，其中該電組件電連接至該半導體晶粒及該基板。

根據本發明之又一態樣，其提供一種製作半導體裝置之方法，其包括提供基板；將半導體晶粒設置在該基板上方；及將電組件設置在該半導體晶粒與該基板之間，其中該電組件電連接至該半導體晶粒及該基板。

本發明是在以下參考所述圖式的說明中，以一或多個實施例來加以描述，其中相同的元件符號代表相同或類似的元件。儘管本發明是以用於達成本發明之目的之最佳模式來加以描述，但所屬技術領域中具有通常知識者將會體認到的是，其欲涵蓋可內含在藉由以下的揭露內容及圖式所支持之所附請求項及其等同者所界定的本發明的精神與範疇內的替代、修改以及等同者。

半導體裝置一般使用兩個複雜的過程：前段製造（front-end manufacturing）及後段製造（back-end manufacturing）來加以製作。前段製造牽涉到複數個晶粒在半導體晶圓表面上的形成。在該晶圓上的每一個晶粒含有電連接以形成功能電路的主動及被動電性構件。例如電晶體及二極體的主動電性構件具有控制電流流動的能力。例如電容器、電感器及電阻器的被動電性構件創建進行電路功能所必要的電壓及電流之間的關係。

後段製造指將完成的晶圓切割或單粒化成為個別的半導體晶粒，且為了結構的支撐、電互連及環境的隔離來封裝所述半導體晶粒。為了單粒化所述半導體晶粒，所述晶圓是沿著晶圓的非功能區域（稱為切割道或切割線）來加以劃線且截斷。所述晶圓是使用雷射切割工具或鋸片而單粒化。在單粒化之後，所述個別的半導體晶粒設置在封裝基板上，所述封裝基板包含用於與其它系統構件互連的接腳或接觸墊。形成在所述半導體晶粒上方的接觸墊接著連接至所述封裝內的接觸墊。所述電連接能使用導體層、凸塊、短柱凸塊、導電膏或引線接合來做成。密封劑或其它模製材料沉積在該封裝上方，以提供實體支撐及電性隔離。所述完成的封裝接著插入電性系統中，且使得所述半導體裝置的功能為可供其它系統構件使用。

圖1a是展示半導體晶圓100，其具有例如矽、鍺、磷化鋁、砷化鋁、砷化鎵、氮化鎵、磷化銦、碳化矽、或是其它用於結構支承的塊料的基底基板材料102。複數個半導體晶粒或電子構件104形成在晶圓100上，半導體晶粒104藉由非作用的晶粒間晶圓區域或切割道106來加以分開。切割道106提供切割區域以將半導體晶圓100單粒化成為個別的半導體晶粒104。在一實施例中，半導體晶圓100具有100毫米至450毫米（mm）的寬度或直徑。

圖1b展示半導體晶圓100的一部分的橫截面圖。每一個半導體晶粒104具有背表面或非主動表面108、以及包含類比或數位電路的主動表面110，所述類比或數位電路是實施為形成在所述晶粒之內且根據所述晶粒的電性設計及功能來電互連的主動元件、被動元件、導體及介電層。例如，所述電路可包含一或多個電晶體、二極體及其它的電路元件，其形成在主動表面110內以實施類比電路或數位電路，其例如數位訊號處理器（digital signal processor；DSP）、特殊應用積體電路（application specific integrated circuit；ASIC）、記憶體或其它的訊號處理電路。半導體晶粒104亦可包含例如電感器、電容器及電阻器之整合式被動裝置以用於射頻（Radio frequency；RF）訊號處理。

導體層112是用PVD、CVD、電解電鍍、無電鍍製程或其它適當的金屬沉積製程而形成在主動表面110上方。導體層112能為一或多層的鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其它適當的導體材料。導體層112操作為電連接至主動表面110上的電路的接觸墊。

圖2a示出了具有導體層112及絕緣層114之半導體晶圓100之一部分的進一步細節。絕緣層114含有一或多層二氧化矽（SiO2）、氮化矽（Si3N4）、氮氧化矽（SiON）、五氧化二鉭（Ta2O5）、氧化鋁（Al2O3）、光阻劑、聚醯亞胺、苯環丁烯（BCB）、聚苯并唑（PBO）及具有類似絕緣及結構屬性之其他材料。絕緣層能使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成。絕緣層114提供所述導體層112之間的隔離。

在圖2b中，在導體層112及絕緣層114上方形成阻焊劑或光阻劑120。在圖2c中，光阻劑120經曝光、顯影及蝕刻，以形成用於導體柱130之位置的通孔122。在圖2d中，通孔122填充有導體材料，諸如Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料，以形成垂直軸件126。在垂直軸件126之頂表面上方形成Ni層127。將凸塊材料128沉積在Ni層127上方。凸塊材料128能為Al、Sn、Ni、Au、Ag、鉛（Pb）、鉍（Bi）、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。在一實施例中，凸塊材料128為無鉛焊料。在圖2e中，剩餘的光阻劑120藉由光阻劑剝除、晶圓電漿、晶種層蝕刻、洗滌器清潔、晶圓電漿、洗滌器清潔、蝕刻、洗滌器清潔及晶圓電漿來移除，留下垂直軸件126、Ni層127及凸塊材料128。在圖2f中，凸塊材料128經迴焊，隨後進行助焊劑清洗、洗滌器清洗推球及量測（scrubber cleaning ball shear and measurement），以在垂直軸件126之遠端上形成凸塊帽，統稱為導體柱或柱130。在一實施例中，導體柱130具有20mm至30mm之高度H1、10mm至15 mm之直徑，及30 mm之節距。

圖2g繪示導體柱130的進一步細節。在基座基板材料102上方形成導體層112。在基座基板材料102及導體層112上方形成絕緣層129。在絕緣層129及導體層112上方形成絕緣層131。絕緣層129及絕緣層131含有一或多層SiO2、Si3N4、SiON、Ta2O5、Al2O3、光阻劑、聚醯亞胺、BCB、PBO、以及具有類似絕緣及結構屬性的其他材料。絕緣層129及絕緣層131能使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成。絕緣層114為更詳細的絕緣層129至絕緣層131的簡化。

圖2h繪示導體柱130之另一實施例的進一步細節。在基座基板材料102上方形成導體層112。在基座基板材料102及導體層112上方形成絕緣層129。

圖3a示出了類似於圖1a至圖1b製造之半導體晶粒132。半導體晶粒132具有第一主動表面136及第二主動表面140，各主動表面含有實施為形成在晶粒內且根據晶粒之電設計及功能進行電互連的主動裝置、被動裝置、導體層及介電層的類比或數位電路。舉例而言，電路能包含形成在主動表面136及主動表面140內之一或多個電晶體、二極體及其他電路元件，以實施類比電路或數位電路，諸如DSP、ASIC、記憶體或其他訊號處理電路。半導體晶粒132亦能含有用於RF訊號處理之IPD，諸如電感器、電容器及電阻器。在一個實施例中，半導體晶粒132為雙側IPD。

使用PVD、CVD、電解電鍍、無電鍍製程或其他合適的金屬沉積製程，在表面136上方形成導體層134，及在表面140上方形成導體層138。導體層134及導體層138能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。導體層134及導體層138分別電連接至主動表面136及主動表面140上之電路或IPD的接觸墊而操作。

在圖3b中，複數個垂直軸件144形成在導體層134上方，類似於圖2b至圖2f中之垂直軸件126。同樣地，在導體層138上方形成複數個垂直軸件146。在圖3c中，在垂直軸件144之遠端上形成凸塊帽148，統稱為導體柱或柱150，類似於圖2b至圖2f。在垂直軸件146之遠端上形成凸塊帽152，統稱為導體柱或柱154，類似於圖2b至圖2f。凸塊帽148及凸塊帽152能為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。另外，能將環氧樹脂助焊劑施加至導體柱154。環氧樹脂助焊劑具有助焊劑及環氧樹脂之功能。在晶粒附接之後，環氧樹脂助焊劑之環氧樹脂部分保護晶粒之凸塊。其能分配在導體層112或導體柱154上。在一實施例中，導體柱150具有20μm至30μm之高度H2，且導體柱150具有5μm至10μm之高度H3。半導體晶粒132與導體柱150及導體柱154之組合構成了電組件156。

在圖2i中，將圖3c之電組件156設置在半導體晶圓100之表面110上，且將其電及機械地連接至導體層112。使用取放操作將電組件156定位於晶圓100上方。電組件156能為半導體封裝、表面安裝裝置、離散電裝置或IPD，諸如二極體、電晶體、電阻器、電容器及電感器。使電組件156之導體柱154與晶圓100之導體層112接觸且迴焊。圖2j繪示藉由導體柱154而電及機械地連接至晶圓100之導體層112的電組件156。

在一實施例中，如在圖2k中所示，藉助雷射155使用雷射輔助接合（laser assist bonding；LAB）將電組件156接合至晶圓100。在此狀況下，藉助被金屬遮罩覆蓋之導體柱130及藉由開口159暴露之電組件156而將金屬遮罩157設置在晶圓100上方。將雷射155發射至晶圓100，以選擇性接合電組件156。

使用鋸片或雷射切割工具藉由切割道106將半導體晶圓100單粒化成個別半導體晶粒104，各半導體晶粒具有設置在表面110上方之額外導體柱130及電組件156。能檢查且電測試具有導體柱130及電組件140之個別半導體晶粒104，以在單粒化後識別已知良好晶粒或已知良好單元（KGD/KGU）。半導體晶粒104與電組件156之組合構成了半導體封裝158。

圖2l示出了包含導體層162及絕緣層163之基板160的剖面圖。導體層162能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。基板160進一步包含穿過基板之電互連。在一實施例中，基板160為PCB。

將圖2m之半導體封裝158定位於基板160之表面164上方，其中導體柱130定位朝向基板。使半導體封裝158與基板160之表面164接觸。圖2n示出設置在基板160上之半導體封裝158，其中導體柱130及導體柱150藉由迴焊而電及機械地連接至表面164上之導體層162。類似於圖2k，LAB亦能用於將半導體封裝158接合至基板160。在此狀況下，自基板160之底側發射雷射，以將半導體封裝158接合至基板。

在圖2o中，將底部填充材料166（諸如環氧樹脂）沉積在半導體晶粒104下方且圍繞導體柱130、導體柱150、導體柱154及電組件156。底部填充材料166隔離並保護電組件156之主動表面、半導體晶粒104之主動表面110、以及導體柱130、導體柱150、導體柱154。

半導體封裝158內之電組件能含有易受EMI、RFI、諧波失真及裝置間干擾影響、或者產生EMI、RFI、諧波失真及裝置間干擾的IPD。舉例而言，含在半導體晶粒104內之IPD或電組件156提供高頻應用（諸如諧振器、高通濾波器、低通濾波器、帶通濾波器、對稱Hi-Q諧振變壓器及調諧電容器）所需之電特性。在另一實施例中，半導體晶粒104或電組件156含有以高頻開關之數位電路，此能干擾其他IPD之操作。

為了解決EMI、RFI、諧波失真及裝置間干擾，將屏蔽框架170定位於半導體封裝158上方，如在圖2o中所示。屏蔽框架170能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。替代地，屏蔽框架170能為羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鋼、箔、導電樹脂、碳黑、鋁薄片以及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。在圖2p中，使屏蔽框架170與半導體封裝158及基板160接觸，且藉由具有導電膏之導體層162接地。

替代地，框架170能為具有熱介面材料之散熱器或散熱片。散熱器能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導熱材料。散熱器170耗散由半導體封裝158產生之熱量。

半導體封裝158、基板160及框架170之組合構成了半導體組合件172。

圖4a示出基板180，其中導體層182及導體層183形成在基板之相對側上作為接觸墊，類似於圖2l至圖2m。將半導體晶粒184a設置在基板180上方，將半導體晶粒184b設置在半導體晶粒184a上方，將半導體晶粒184c設置在半導體晶粒184b上方，且將半導體晶粒184d設置在半導體晶粒184c上方。接合線186在半導體晶粒184a至半導體晶粒184d上之導體層187與基板180上之導體層183之間進行電連接。在一實施例中，半導體晶粒184a至半導體晶粒184d為堆疊式記憶體晶粒。

在圖4b中，使用膏印刷、壓縮成型、轉印模製、液體囊封劑成型、真空層壓、旋塗或其他合適的施加器材，將囊封劑或模製化合物188沉積在半導體晶粒184a至半導體晶粒184d、接合線186及基板180上方及周圍。囊封劑188能為聚合物複合材料，諸如具有填充物之環氧樹脂、具有填充物之環氧丙烯酸酯或具有適當填充物之聚合物。囊封劑188不導電，提供結構支撐，且環境保護半導體裝置免受外部元素及污染物的影響。

在圖4c中，使用蒸鍍、電解電鍍、無電鍍、丸滴（ball drop）或網版印刷製程將導體凸塊材料沉積在基板180之導體層182上方。凸塊材料能為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。舉例而言，凸塊材料能為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適的附接或接合過程將凸塊材料接合至導體層182。在一實施例中，藉由將材料加熱超過其熔點來迴焊凸塊材料，以形成球或凸塊190。在一實施例中，凸塊190形成在具有潤濕層、障壁層及黏著層之凸塊下金屬（under bump metallization；UBM）上方。凸塊190亦能壓縮接合或熱壓接合至導體層182。在一實施例中，凸塊190為銅芯凸塊，以提高耐久性且維持其高度。凸塊190表示能形成在導體層182上方之一個類型互連結構。互連結構亦能使用接合線、導電膏、短柱凸塊、微凸塊或其他電互連。

基板180、半導體晶粒184a至半導體晶粒184d、接合線186、囊封劑188及凸塊190之組合構成了半導體封裝194。在一實施例中，半導體封裝194為記憶體裝置，諸如高頻寬記憶體。

圖5a示出包含形成在表面203上之導體層202及形成在相對表面205上作為接觸墊的導體層204的基板200的剖面圖，類似於圖2l至圖2m。導體層202及導體層204能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。基板200進一步包含穿過基板之電互連。在一實施例中，基板200為PCB。

將圖2j之半導體封裝158及圖4c之半導體封裝194設置在基板200之表面204上方，類似於圖2l至圖2m。將諸如環氧樹脂之底部填充材料206沉積在半導體封裝158及半導體封裝194下方。底部填充材料206隔離並保護半導體封裝158之主動表面及半導體封裝194之主動表面、導體柱130、導體柱150、導體柱154及凸塊190。

在圖5b中，將屏蔽框架208設置在半導體封裝158上方，類似於圖2l至圖2m。屏蔽框架208能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。替代地，屏蔽框架208能為羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鋼、箔、導體樹脂、碳黑、鋁薄片以及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。

替代地，框架208能為具有熱介面材料之散熱器或散熱片。散熱器能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導熱材料。散熱器208耗散由半導體封裝158產生之熱量。

在圖5c中，使用蒸鍍、電解電鍍、無電鍍、丸滴（ball drop）或網印製程將導體凸塊材料沉積在基板200之導體層204上方。凸塊材料能為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。舉例而言，凸塊材料能為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適的附接或接合過程將凸塊材料接合至導體層204。在一實施例中，藉由將材料加熱超過其熔點來迴焊凸塊材料，以形成球或凸塊209。在一實施例中，凸塊209形成在具有潤濕層、障壁層及黏著層的UBM上方。凸塊209亦能壓縮接合或熱壓接合至導體層204。在一實施例中，凸塊209為銅芯凸塊，以提高耐久性並且維持其高度。凸塊209表示能形成在導體層204上方之一個類型互連結構。互連結構亦能使用接合線、導體膏、短柱凸塊、微凸塊或其他電互連。

在圖5d中，將半導體晶粒或封裝210設置在基板200之表面205上方，類似於圖2l至圖2m。凸塊212藉由迴焊將半導體晶粒210電及機械地連接至基板200之導體層204。將諸如環氧樹脂之底部填充材料214沉積在半導體晶粒210下方。底部填充材料214隔離並保護半導體晶粒210之主動表面及凸塊209。

半導體封裝158、半導體封裝194、基板200、框架208、凸塊209及半導體晶粒210之組合構成半導體組合件215。

在如圖6a中所示之另一實施例中，基板216包含形成在表面219上之導體層218，類似於圖2l至圖2m。導體層218能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。基板216進一步包含穿過基板之電互連。在一實施例中，基板216為PCB。

將複數個垂直軸件220形成在導體層218上方，類似於圖2b至圖2f中之垂直軸件126。將凸塊帽222形成在垂直軸件220之遠端上成為導體柱或柱224。凸塊帽222能為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。在一實施例中，取決於應用，導體柱224具有70至110 mm之高度H4。在無導體柱130的情況下，將圖2l之半導體封裝158定位於基板216上方，其中電組件156定位朝向基板。

圖6b示出了電及機械地連接至基板216之導體層218的電組件156之導體柱150。同樣地，導體柱224藉由迴焊而電及機械地連接至半導體封裝158之導體層112。在此實施例中，導體柱224替代導體柱130。

在圖6c中，將屏蔽框架228設置在半導體封裝158上方，類似於圖2o至圖2p。屏蔽框架228能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。替代地，屏蔽框架228能為羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鋼、箔、導電樹脂、碳黑、鋁薄片以及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。

替代地，框架228能為具有熱介面材料之散熱器或散熱片。散熱器能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導熱材料。散熱器228耗散由半導體封裝158產生之熱量。

半導體封裝158、具有導體柱224之基板216及框架228之組合構成了半導體組合件229。

在如圖7a中所示之另一實施例中，基板230包含形成在表面233上之導體層232，類似於圖2l至圖2m。導體層232能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。導體層232進一步包含穿過基板之電互連。在一實施例中，基板230為PCB。

將複數個垂直軸件234形成在導體層232上方，類似於圖2b至圖2f中之垂直軸件126。將凸塊帽236形成在垂直軸件234之遠端上成為導體柱或柱238。凸塊帽236能為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及以上各者之組合，以及能選助焊劑溶液。在一實施例中，導體柱238具有35-55 mm或約為H1之一半之高度H5。將圖2l之半導體封裝158位於基板216上方，其中導體柱130及電組件156定位朝向基板。在此狀況下，與圖2f相比，由於導體柱238之性質，導體柱130具有較小高度。

圖7b示出了電及機械地連接至基板230之導體層232的電組件156之導體柱150。同樣地，導體柱238電及機械地連接至半導體封裝158之導體柱130。在此實施例中，半導體封裝158及基板230各自具有在結構之間相遇的導體柱。

圖7c示出來自圖7b之互連區域7c的進一步細節。導體層232延伸至基板230中。

在圖7d中，諸如環氧樹脂之底部填充材料240沉積在半導體封裝158下方。底部填充材料240隔離並保護半導體封裝158之主動表面及導體柱130、導體柱150、導體柱154、導體柱238。

將屏蔽框架242設置在半導體封裝158上方，類似於圖2o至圖2p。屏蔽框架242能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。替代地，屏蔽框架242能為羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鋼、箔、導電樹脂、碳黑、鋁薄片以及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。

替代地，框架242能為具有熱介面材料之散熱器或散熱片。散熱器能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導熱材料。散熱器242耗散由半導體封裝158產生之熱量。

半導體封裝158、具有導體柱238之基板216及框架242之組合構成了半導體組合件248。

在另一實施例中，基板250包含空腔252，如在圖8a中所示。導體層254形成在表面256上及空腔252中。導體層254能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。基板250進一步包含穿過基板之電互連。在一實施例中，基板250為PCB。

圖8b示出了電及機械地連接至基板250之導體層254的導體柱130及導體柱150。電組件156至少部分設置在空腔252中。

在圖8c中，將諸如環氧樹脂之底部填充材料258沉積在半導體封裝158下方。底部填充材料258隔離並保護半導體封裝158之主動表面及導體柱130、導體柱150、導體柱154。

將屏蔽框架260設置在半導體封裝158上方，類似於圖2o至圖2p。屏蔽框架260能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導體材料。替代地，屏蔽框架260能為羰基鐵、不鏽鋼、鎳銀、低碳鋼、矽鋼、箔、導電樹脂、碳黑、鋁薄片以及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。

替代地，框架260能為具有熱介面材料之散熱器或散熱片。散熱器能為一或多層Al、Cu、Sn、Ni、Au、Ag或其他合適的導熱材料。散熱器260耗散由半導體封裝158產生之熱量。

半導體封裝158、基板250及框架260之組合構成了半導體組合件264。

圖9繪示半導體晶粒104與基板250及半導體晶粒132之間的互連結構以及空腔252內之半導體晶粒132與基板250之間的互連結構的進一步細節的一實施例。

圖10繪示具有晶片載體基板或PCB 402的電裝置400，其中複數個半導體封裝件設置在PCB 402的表面上方，其包含BGA半導體組合件172、球柵陣列（BGA）半導體組合件215、BGA半導體組合件229、BGA半導體組合件248及BGA半導體組合件264。電裝置400能根據應用而具有一類型的半導體封裝件、或是多種類型的半導體封裝件。

電裝置400能是獨立的系統，其使用所述半導體封裝以進行一或多個電性功能。或者是，電裝置400能是較大系統的子構件。例如，電裝置400能是平板電腦、行動電話、數位攝像機、通訊系統或是其它電子裝置的部分。或者是，電裝置400能是可插入到電腦中的顯示卡、網路介面卡或其它的訊號處理卡。所述半導體封裝能包含微處理器、記憶體、ASIC、邏輯電路、類比電路、RF電路、離散裝置、或是其它半導體晶粒或電性構件。小型化及重量縮減是產品被市場所接受所必需的。在半導體裝置之間的距離可被縮減以達成較高的密度。

在圖10中，PCB 402提供通用基板，以用於設置在所述PCB上的半導體封裝的結構支撐及電互連。導體訊號跡線404是使用蒸鍍、電解電鍍、無電鍍、網印或其它適當金屬沉積製程而形成在PCB 402的表面上方或PCB 402的層之內。訊號跡線404提供用於在所述半導體封裝、所安裝構件、以及其它外部的系統構件的每一個之間的電性通信。跡線404亦提供電源及接地連接至每一個所述半導體封裝。

在一些實施例中，半導體裝置具有兩個封裝層級。第一層級封裝是用於將所述半導體晶粒機械式及電性附接至中間基板的技術。第二層級封裝牽涉到將所述中間基板機械式及電性附接至所述PCB。在其它實施例中，半導體裝置可只有該第一層級封裝，其中該晶粒是直接機械式及電性設置在所述PCB上。出於說明之目的，包含接合線封裝406及覆晶408的數種類型的第一層級封裝展示在PCB 402上。另外，數種類型的第二層級封裝，其包含球柵陣列410、凸塊晶片載體（bump chip carrier；BCC）412、平台格柵陣列（land grid array；LGA）416、多晶片模組或系統級封裝（system in package；SIP）模組418、方形扁平無導線封裝（quad flat non-leaded package；QFN）420、方形扁平封裝422、嵌入式晶圓級球柵陣列（embedded wafer level ball grid array；eWLB）424以及晶圓級晶片尺度封裝（wafer level chip scale package；WLCSP）426展示為設置在PCB 402上。在一實施例中，eWLB 424是扇出晶圓級封裝（fan-out wafer level package；Fo-WLP），且WLCSP 426是扇入晶圓級封裝（fan-in wafer level package；Fi-WLP）。根據系統需求，使用第一及第二層級的封裝類型的任意組合來加以配置的半導體封裝及其它的電子構件的任意組合能連接至PCB 402。在一些實施例中，電裝置400包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板上方組合一或多個半導體封裝，製造商能將預製的構件併入到電子裝置及系統中。因為所述半導體封裝包含複雜功能性，因此能使用較不昂貴組件及流暢的製造製程來製造電子裝置。所產生的裝置不大能發生故障且製作起來較不昂貴的，此導致較低的成本給消費者。

雖然已詳細繪示了本發明之一或多個實施例，但所屬技術領域中具有通常知識者將瞭解，在不脫離如以下申請專利範圍之本發明之範疇之情況下，能對彼等實施例進行修改及更改。

100:半導體晶圓 102:基座基板材料 104:半導體晶粒/電組件 106:切割道 108:非主動表面 110:主動表面 112:導體層 114:絕緣層 120:光阻劑 122:通孔 126:垂直軸件 127:Ni層 128:凸塊材料 129:絕緣層 130:導體柱/柱 131:絕緣層 132:半導體晶粒 134:導體層 136:主動表面/表面 138:導體層 140:第二主動表面/表面/電組件 144:垂直軸件 146:垂直軸件 148:凸塊帽 150:導體柱/柱 152:凸塊帽 154:導體柱/柱 155:雷射 156:電組件 157:金屬遮罩 158:半導體封裝 159:開口 160:基板 162:導體層 163:絕緣層 164:表面 166:底部填充材料 170:框架/散熱器 172:半導體組合件 180:基板 182:導體層 183:導體層 184a:半導體晶粒 184b:半導體晶粒 184c:半導體晶粒 184d:半導體晶粒 186:接合線 187:導體層 188:囊封劑/模製化合物 190:凸塊 194:半導體封裝 200:基板 202:導體層 203:表面 204:導體層/表面 205:表面 206:底部填充材料 208:框架/散熱器 209:凸塊 210:半導體晶粒/封裝 212:凸塊 214:底部填充材料 215:半導體組合件 216:基板 218:導體層 219:表面 220:垂直軸件 222:凸塊帽 224:導體柱/柱 228:框架/散熱器 229:半導體組合件 230:基板 232:導體層 233:表面 234:垂直軸件 236:凸塊帽 238:導體柱/柱 240:底部填充材料 242:框架/散熱器 248:半導體組合件 250:基板 252:空腔 254:導體層 256:表面 258:底部填充材料 260:框架/散熱器 264:半導體組合件 400:電裝置 402:印刷電路板 404:跡線 406:接合線封裝 408:覆晶 410:球柵陣列 412:凸塊晶片載體 416:平台格柵陣列 418:多晶片模組或系統級封裝模組 420:方形扁平無導線封裝 422:方形扁平封裝 424:嵌入式晶圓級球柵陣列 426:晶圓級晶片尺度封裝 H1:高度 H2:高度 H3:高度 H4:高度 H5:高度

[圖1a]至[圖1b]繪示具有由切割道分離的複數個半導體晶粒的半導體晶圓； [圖2a]至[圖2p]繪示形成具有附接在導體柱之間的半導體晶粒及雙側IPD的半導體封裝； [圖3a]至[圖3c]繪示形成雙側IPD的過程； [圖4a]至[圖4c]繪示形成具有堆疊半導體晶粒之半導體封裝的過程； [圖5a]至[圖5d]繪示基板上之圖2a至圖2l之半導體封裝及圖4a至圖4c之半導體封裝； [圖6a]至[圖6c]繪示基板上之半導體封裝之另一實施例； [圖7a]至[圖7d]繪示基板上之半導體封裝之另一實施例； [圖8a]至[圖8c]繪示具有空腔之基板上之半導體封裝的另一實施例； [圖9]繪示基板之空腔內之互連結構的進一步細節；及 [圖10]繪示印刷電路板（printed circuit board；PCB），其中在PCB之表面上設置有不同類型之封裝。

104:半導體晶粒/電組件

112:導體層

114:絕緣層

126:垂直軸件

128:凸塊材料

130:導體柱/柱

132:半導體晶粒

134:導體層

138:導體層

144:垂直軸件

146:垂直軸件

148:凸塊帽

150:導體柱/柱

152:凸塊帽

154:導體柱

156:電組件

160:基板

162:導體層

163:絕緣層

166:底部填充材料

170:框架/散熱器

172:半導體組合件

Claims (15)

1. 一種半導體裝置，其包括： 半導體晶粒； 基板； 複數個第一導體柱，其形成在該半導體晶粒或該基板上方；及 電組件，其設置在該半導體晶粒上方，其中該半導體晶粒及該電組件設置在該基板上方。
2. 如請求項1之半導體裝置，其中該電組件包含整合式被動裝置。
3. 如請求項1之半導體裝置，其進一步包含設置在該半導體晶粒上方之屏蔽框架。
4. 如請求項1之半導體裝置，其進一步包含形成在該電組件之第一表面上方的複數個第二導體柱。
5. 如請求項1之半導體裝置，其中該基板包含空腔，且該電組件至少部分設置在該空腔內。
6. 一種半導體裝置，其包括： 基板； 半導體晶粒，其設置在該基板上方；及 電組件，其設置在該半導體晶粒與該基板之間，其中該電組件電連接至該半導體晶粒及該基板。
7. 如請求項6之半導體裝置，其進一步包含形成在該半導體晶粒或該基板上方之複數個導體柱。
8. 如請求項6之半導體裝置，其進一步包含設置在該半導體晶粒上方之屏蔽框架。
9. 如請求項6之半導體裝置，其進一步包含形成在該電組件之第一表面上方的複數個第一導體柱。
10. 如請求項9之半導體裝置，其進一步包含形成在與該電組件之該第一表面相對的該電組件之第二表面上方的複數個第二導體柱。
11. 一種製作半導體裝置之方法，其包括： 提供基板； 將半導體晶粒設置在該基板上方；及 將電組件設置在該半導體晶粒與該基板之間，其中該電組件電連接至該半導體晶粒及該基板。
12. 如請求項11之方法，其進一步包含在該半導體晶粒或該基板上方形成複數個導體柱。
13. 如請求項11之方法，其進一步包含將屏蔽框架設置在該半導體晶粒上方。
14. 如請求項11之方法，其進一步包含在該電組件之第一表面上方形成複數個第一導體柱。
15. 如請求項14之方法，其進一步包含在與該電組件之該第一表面相對的該電組件之第二表面上方形成複數個第二導體柱。