TW202408185A - 用於下一代ｗｌａｎ的ｂｃｃ低編碼率設計 - Google Patents

Abstract

描述了與下一代無線局域網（WLAN）相關的二進位卷積碼（BCC）低編碼率設計的技術。設備（例如，站點（STA））的處理器接收一串輸入位元並對其進行編碼。在對輸入位元進行編碼時，處理器通過處理器的BCC編碼器使用基本編碼速率對輸入位元進行編碼。處理器還通過處理器的重複電路重複BCC編碼器的輸出，以獲得比基本編碼速率低的輸入位元的有效編碼速率。

Description

用於下一代WLAN的BCC低編碼率設計

本公開涉及無線通訊，更具體地涉及用於下一代無線局域網（wireless local area network，WLAN）的二進位卷積碼（binary convolutional code，BCC）低編碼率設計。

除非另有說明，本部分描述的方法不是下文所列請求項的先前技術，不因被包含在本部分中而被認為是先前技術。

關於無線通訊，例如根據電氣和電子工程師協會（Institute of Electrical and Electronics Engineer，IEEE）802.11標準，增強型長距離（enhanced long range，ELR）Wi-Fi（或WiFi）是下一代Wi-Fi的主要目標之一。然而，目前關於如何在下一代WLAN中利用BCC低編碼率的設計被定義或明確指定。因此，需要解決用於下一代WLAN的BCC低編碼率設計問題。

以下摘要僅用於說明，不以任何方式限制。此摘要旨在介紹本文所描述的新穎和非顯而易見的技術的概念、亮點、好處和優勢。選擇的實施方式在下面的詳細描述中被進一步描述。因此，此摘要不旨在確定所申請主題的基本特徵，也不用於確定所申請主題的範圍。

本公開的目的是提供有關下一代WLAN的BCC低編碼率設計的方案、概念、設計、技術、方法和裝置。此外，在各種方案下，還提出了具有BCC低編碼率的新的強健的調製編碼方案（modulation and coding scheme，MCS）的設計。

在一方面，一種方法可能涉及接收一串輸入位元。該方法還可能涉及通過如下操作對該串輸入位元進行編碼：(i)處理器的BCC編碼器使用基本編碼率對輸入位元進行編碼；以及(ii)處理器的重複電路重複BCC編碼器的輸出，以使輸入位元的有效編碼率低於基本編碼率。

在另一方面，一種裝置可以包括配置為進行無線通訊的收發器和與收發器耦接的處理器。處理器可以接收一串輸入位元。處理器還可以通過如下操作對該串輸入位元進行編碼：(i)處理器的BCC編碼器使用基本編碼率對輸入位元進行編碼；以及(ii)處理器的重複電路重複BCC編碼器的輸出，以使輸入位元的有效編碼率低於基本編碼率。

值得注意的是，儘管本文所提供的描述可能是在特定的無線電接入技術、網路和網路拓撲如Wi-Fi的背景下，但所提出的概念、方案及其任何變化/派生物可能在其他類型的無線接入技術、網路和網路拓撲中實施，用於和由其他類型的無線電接入技術、網路和網路拓撲實施，例如但不限於藍牙、ZigBee、第五代（5G）/新無線電（New Radio，NR）、长期演进（Long-Term Evolution，LTE）、LTE-Advanced、LTE-Advanced Pro、物聯網（Internet-of-Things，IoT）、工業物聯網（Industrial IoT，IIoT）和窄帶物聯網（narrowband IoT，NB-IoT）。因此，本公開的範圍不限於此處描述的示例。

本文公開了所要求保護的主題的詳細實施例和實施方式。 然而，應當理解，所公開的實施例和實施方式僅僅是所要求保護的主題的說明性的，其可以以各種形式來體現。 然而，本公開可以以許多不同的形式來體現，並且不應被解釋為限於本文闡述的示例性實施例和實施方式。 相反，提供這些示例性實施例和實施方式是為了使本公開的描述徹底和完整，並且將本公開的範圍充分地傳達給本領域技術人員。 在下面的描述中，可以省略眾所周知的特徵和技術的細節，以避免不必要地模糊所呈現的實施例和實施方式。 概述

根據本公開的實施方式涉及與用於下一代WLAN的BCC低編碼率設計相關的各種技術、方法、方案或解決方案。根據本公開，可以單獨或聯合實施多種可能的解決方案。也就是說，儘管這些可能的解決方案下面可能會單獨描述，但其中兩個或多個可能的解決方案可以以一種組合或另一種組合實施。

第1圖顯示了示例網路環境100，其中可以實現基於本公開的各種解決方案和方案。第2圖到第12圖示出基於本公開的在網路環境100中的各種提出方案的示例實施方式。參考第1圖到第12圖，下面提供對各種方案的描述。

參考第1圖，網路環境100可以至少涉及站點（STA）110與STA 120進行無線通訊。STA 110和STA 120中的任何一個可以是接入點（AP） STA，或者，STA 110和STA 120中的任何一個可以充當非AP STA。在某些情況下，STA 110和STA 120可以根據一個或多個IEEE 802.11標準（例如，IEEE 802.11be和未來開發的標準）與基本服務集（basic service set，BSS）相關聯。STA 110和STA 120中的每個STA可以配置為通過使用基於各種提出方案的用於下一代WLAN的BCC低編碼率設計相互通信。也就是說，STA 110和STA 120中的任意一個或兩者都可以在下面描述的提出的方案和例子中充當“用戶”。值得注意的是，雖然下面可能對各種提出的方案進行單獨或分別描述，但在實際實施中，可以利用或以其他方式聯合實施所提出的方案中的一些或全部。 當然，所提出的方案中的每一個都可以被單獨地或分離地利用或以其他方式實施。

第2圖示出了根據本公開的提出的方案下的示例設計200。設計200涉及到BCC低編碼率和重複。參考第2圖，在編碼一串資料和/或資訊位元以實現用於下一代WLAN的BCC低編碼率所涉及的各種功能和/或操作可能涉及BCC編碼操作（例如，通過BCC編碼器210），重複操作（例如，通過重複電路220），交織功能（例如，通過交織器230）和正交幅度調製（quadrature amplitude modulation，QAM）映射功能（例如，通過QAM映射器240）。在提出的方案下，在設計200中使用的基本編碼率（R）可以是1/2、1/3、1/4、1/5、1/6、1/7或1/8。此外，在提出的方案下，設計200中所利用的碼字或輸出資料的重複可以是1x（重複一次）、2x（重複兩次）、3x（重複三次）、4x（重複四次）、6x（重複六次）或8x（重複八次），以實現比基本編碼率更低的低有效編碼率。在提出的方案下，關於重複模式可能存在不同的選項（選項-1、選項-2和選項-3）。例如，以R = 1/2作為基本編碼率，在x2重複的情況下，在選項-1中，重複樣式可以是x1, x2, x3, …, xn, x1, x2, x3, …, xn。在選項-2中，重複樣式可以是x1, x1, x2, x2, …, xn, xn。在選項-3中，重複樣式可以是x1, x2, x1, x2, x3, x4, x3, x4, …x(n-1), xn。

第3圖示出了根據本公開的提出的方案下的示例設計300。在設計300中，基本編碼率R = 1/2，並且一次輸入到編碼器（例如，BCC編碼器210）的位元數（k）= 7。此外，在設計300中，多項式可以包括g0 = 133 _o，g1 = 171 _o，g0 = [1011011] _b，g1 = [1111001] _b。在選項-1下，在編碼後BCC碼字可能被重複Nx次，以得到碼字重複樣式[A，B，…] [A，B，…]，…，[A，B，…]。在選項-2下，每個分支的輸出可能被重複Nx次，以得到重複樣式[A，A，…，A，B，B，…，B，…]。在選項-3下，來自兩個分支的輸出可能被重複Nx次，以得到重複樣式{A，B，A，B，…，A，B，…]。

第4圖示出了根據本公開的提出的方案下的示例設計400。在設計400中，基本編碼率R = 1/3，以及k = 7。此外，在設計400中，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b。在選項-1下，在編碼後BCC碼字可能被重複Nx次，以得到碼字重複樣式[A，B，C，…] [A，B，C，…]，…，[A，B，C，…]。在選項-2下，每個分支的輸出可能被重複Nx次，以得到重複樣式[A，A，…，A，B，B，…，B，C，C，…，C，…]。在選項-3下，來自三個分支的輸出可能被重複Nx次，以得到重複樣式{A，B，C，A，B，C，…，A，B，C，…]。

第5圖示出了根據本公開的提出的方案下的示例設計500。在設計500中，基本編碼率R = 1/4，以及k = 7。此外，在設計500中，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b。值得注意的是，g3的可替換值可以包括[113, 123, 127, 135, 137, 145, 153, 155, 157, 173, 175]。在選項-1下，在編碼後BCC碼字可能被重複Nx次，以得到碼字重複樣式[A，B，C，D，…] [A，B，C，D，…]，…，[A，B，C，D，…]。在選項-2下，每個分支的輸出可能被重複Nx次，以得到重複樣式[A，A，…，A，B，B，…，B，C，C，…，C，D，D，…，D，…]。在選項-3下，來自四個分支的輸出可能被重複Nx次，以得到重複樣式{A，B，C，D，A，B，C，D，…，A，B，C，D，…]。

第6圖示出了根據本公開的提出的方案下的示例設計600。在設計600中，基本編碼率R = 1/5，以及k = 7。此外，在設計600中，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g4 = 135 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b，g4 = [1011101] _b。

第7圖示出了根據本公開的提出的方案下的示例設計700。在設計700中，基本編碼率R = 1/8，以及k = 7。此外，在設計700中，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g4 = 135 _o，g5 = 157 _o，g6 = 123 _o，g7 = 145 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b，g4 = [1011101] _b，g5 = [1101111] _b，g6 = [1010011] _b，g7 = [1100101] _b。在選項-1下，在編碼後BCC碼字可能被重複Nx次，以得到碼字重複樣式[A，B，C，D，E，F，G，H，…] [A，B，C，D，E，F，G，H，…]，…，[A，B，C，D，E，F，G，H，…]。在選項-2下，每個分支的輸出可能被重複Nx次，以得到重複樣式[A，A，…，A，B，B，…，B，C，C，…，C，D，D，…，D，E，E，…，E，F，F，..，F，G，G，…，G，H，H，…H，…]。在選項-3下，來自兩個分支的輸出可能被重複Nx次，以得到重複樣式{A，B，C，D，E，F，G，H，A，B，C，D，E，F，G，H，…，A，B，C，D，E，F，G，H，…]。

在根據本公開的各種提出方案下，當k = 7且R = 1/6時，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g4 = 135 _o，g5 = 157 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b，g4 = [1011101] _b，g5 = [1101111] _b。另外，當k = 7且R = 1/7時，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g4 = 135 _o，g5 = 157 _o，g6 = 123 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b，g4 = [1011101] _b，g5 = [1101111] _b，g6 = [1010011] _b。此外，當k = 7且R = 1/8時，多項式可以包括g0 = 133 _o，g1 = 171 _o，g2 = 165 _o，g3 = 117 _o，g4 = 135 _o，g5 = 157 _o，g6 = 123 _o，g7 = 145 _o，g0 = [1011011] _b，g1 = [1111001] _b，g2 = [1110101] _b，g3 = [1001111] _b，g4 = [1011101] _b，g5 = [1101111] _b，g6 = [1010011] _b，g7 = [1100101] _b。

第8圖示出了根據本公開的提出的方案下的示例設計800。在該提案方案下，基本編碼率可以是1/2或其他速率，例如IEEE 802.11ax/be中的任何現有編碼率，R = 1/2, 2/3, 3/4, 5/6等等。重複次數(Nx)可以是任意整數，例如Nx = 2, 3, 4等等。參閱第8圖，設計800中的表格示出了根據不同基本率（例如1/2、2/3、3/4、5/6）和不同重複次數（Nx）的有效編碼率（eR）。低編碼率（low coding rate，LCR）可以應用於任何調製方式，如二進位相移鍵控（binary phase-shift keying，BPSK）、正交相移鍵控（quadrature phase-shift keying，QPSK）、16正交幅度調製（16 quadrature amplitude modulation，16 QAM）等等。

第9圖示出了根據本公開的提出的方案下的示例設計900。在該提案方案下，除了執行重複，還可以利用不同的低編碼率eR = 1/2，1/3，1/4，1/6，1/8來實現更低的有效編碼率（eR），例如eR = 1/4，1/6，1/8，1/12，1/16，1/24，1/32或在第9圖所示的設計900中的表中列出的任何其他編碼率。

第10圖示出了根據本公開的提出的方案下的示例設計1000。從提出的方案下的各種低編碼率模擬（simulation）中可以發現，要實現相同的輸送量或資料速率，與BPSK（具有比QPSK相對低的調製率（modulation rate））與R =1/2相結合或者與BPSK/R = 1/2 +雙載波調製（dual carrier modulation，DCM）相結合相比，QPSK（具有比BPSK相對高的調製率）與低編碼率相結合往往可以獲得較好的性能。模擬（simulation）的參數包括：20MHz頻寬，242-音調資源單元（RU），一個空間流（ss），單發單收（single transmission and single reception，1T1R），估計的通道狀態，BCC編碼和無波束成形（beamforming）。 參考第10圖，設計1000中的表格總結了以下比較的一些性能比較結果：（1）IEEE 802.11be MCS0（BPSK + R = 1/2）與QPSK + R = 1/4；（2）IEEE 802.11be MCS15（BPSK / R = 1/2 + DCM）與QPSK + R = 1/8。因此，在提出的方案下，以下利用用於低編碼率的以下MCS選項來實現魯棒性以及可靠的通信：（a）第一新MCS（MCS-x）包括QPSK + R = 1/4；以及（b）第二新MCS（MCS-y）包括QPSK + R = 1/8。 說明性實施方式

第11圖示出了基於本發明實施方式的至少具有示例設備1110和一個示例設備1120的示例系統1100。設備1110和設備1120中的每一個設備可以執行各種功能，以實現本文所述的有關用於下一代WLAN的BCC低編碼率設計的方案、技術、過程和方法，包括上述各種提議設計、概念、方案、系統和方法以及下文所述的過程。例如，設備1110可以在STA 110中實施，設備1120可以在STA 120中實施，或者反之亦然。

設備1110和設備1120中的每一個設備可以是電子設備的一部分，該電子設備可以是非AP STA或AP STA，例如可擕式或移動設備、可穿戴設備、無線通訊設備或計算設備。當在STA中實施時，設備1110和設備1120中的每一個設備可以在智慧手機、智慧手錶、個人數位助理、數碼相機或計算設備（例如平板電腦、膝上型電腦或筆記本電腦）中實施。設備1110和設備1120中的每一個設備也可以是機器型設備的一部分，該機器型設備可以是物聯網（IoT）設備，例如不移動的或者固定的設備、家庭設備、有線通信設備或計算設備。例如，設備1110和設備1120中的每一個設備可以實施在智慧恒溫器、智慧冰箱、智慧門鎖、無線揚聲器或家庭控制中心中。當在網路設備中實施時或者作為網路設備實施時，設備1110和/或設備1120可以實施在網路節點中，例如WLAN中的AP。

在某些實施方式中，設備1110和設備1120中的每一個設備可以採用一個或多個積體電路（integrated-circuit，IC）晶片的形式實現，例如但不限於一個或多個單核處理器、一個或多個多核處理器、一個或多個精簡指令集計算（reduced-instruction set computing，RISC）處理器或一個或多個複雜指令集計算（complex-instruction-set-computing，CISC）處理器。在上述各種方案中，設備1110和設備1120可以實施在STA或AP中或者實施為STA或AP。例如，設備1110和設備1120中的每一個設備至少包括第11圖中所示的一些元件，例如處理器1112和處理器1122。設備1110和設備1120中的每一個設備可能還包括與本公開的提議方案無關的一個或多個其他元件（例如內部電源、顯示裝置和/或使用者介面裝置），因此，為簡單和簡潔起見，第11圖中未示出以及在下述內容中未描述設備1110和設備1120的這些元件。

在一個方面，處理器1112和處理器1122可以以一個或多個單核處理器、一個或多個多核處理器、一個或多個RISC處理器或一個或多個CISC處理器的形式實現。也就是說，儘管本文在此處使用一個單數詞“處理器”來指代處理器1112和處理器1122，根據本公開，在一些實施方式中，處理器1112和處理器1122中的每一個處理器可以包含多個處理器，而在其他實施方式中，它們可以包含單個處理器。在另一個方面，處理器1112和處理器1122中的每一個處理器可以以具有電子元件的硬體形式（並且可選地，固件形式）實現，其中電子元件包括但不限於一個或多個電晶體、一個或多個二極體、一個或多個電容器、一個或多個電阻器、一個或多個電感器、一個或多個憶阻器（memristor）和/或一個或多個变容二极管（varactor），這些元件被配置和佈置以實現根據本公開的特定目的。換句話說，在至少某些實施方式中，處理器1112和處理器1122中的每一個處理器是專門設計、佈置和配置以執行特定任務的專用機器，包括與基於本公開的各種實施方式的用於下一代WLAN的BCC低編碼率設計有關的任務。

在某些實施方式中，設備1110還可以包括與處理器1112耦接的收發器1116。收發器1116可以包括能夠無線發送資料的發送器和能夠無線接收資料的接收器。在某些實施方式中，設備1120還可以包括與處理器1122耦接的收發器1126。收發器1126可以包括能夠無線發送資料的發送器和能夠無線接收資料的接收器。值得注意的是，儘管收發器1116和收發器1126被示出在處理器1112和處理器1122的外部且分別與處理器1112和處理器1122分離，但在某些實施方式中，收發器1116可以是作為片上系統(system on chip，SoC)的處理器1112的集成部分，並且收發器1126可以是作為SoC的處理器1122的集成部分。

在某些實施方式中，設備1110還可以包括與處理器1112耦接且可被處理器1112訪問並在其中存儲資料的記憶體1114。在某些實施方式中，設備1120還可以包括與處理器1122耦接且可被處理器1122訪問並在其中存儲資料的記憶體1124。記憶體1114和記憶體1124中的每一個記憶體可以包括一種隨機存取記憶體（random-access memory，RAM），例如動態RAM（dynamic RAM，DRAM）、靜態RAM（static RAM，SRAM）、晶閘管RAM（thyristor RAM，T-RAM）和/或零電容RAM（zero-capacitor RAM，Z-RAM）。或者，記憶體1114和記憶體1124中的每一個記憶體還可以包括一種唯讀記憶體（read-only memory，ROM），例如掩模ROM（mask ROM）、可程式設計ROM（programmable ROM，PROM）、可擦除可程式設計ROM（erasable programmable ROM，EPROM）和/或電可擦可程式設計ROM（electrically erasable programmable ROM，EEPROM）。或者，記憶體1114和記憶體1124中的每一個記憶體還可以包括一種非易失性隨機存取記憶體（non-volatile random-access memory，NVRAM），例如快閃記憶體（flash memory）、固態記憶體（solid-state memory）、鐵電RAM（ferroelectric RAM，FeRAM）、磁電阻RAM（magnetoresistive RAM，MRAM）和/或相變記憶體（phase-change memory）。

設備1110和設備1120中的每一個設備可以是通信實體，能夠使用基於本公開的各種提出方案相互通信。為了說明目的而非限制，如下對設備1110作為STA 110和設備1120作為STA 120的能力進行描述。值得注意的是，儘管下面提供了設備1120的能力、功能和/或技術特徵的詳細說明，但可以將相同的描述應用於設備1110，雖然為了簡潔，沒有單獨的提供設備1110的詳細說明。同樣需要注意的是，儘管下面描述的示例實施方式是在WLAN的背景下提供的，但相同的實施方式也可以在其他類型的網路中實施。

在與根據本公開的用於下一代WLAN的BCC低編碼率設計有關的各種提出的方案中，在網路環境100中設備1110被實施在STA 110中或者實施為STA 110，設備1120被實施在STA 120中或者實施為STA 120，設備1110的處理器1112可以接收一串輸入位元。此外，處理器1112可以對該串輸入位元進行編碼。例如，處理器1112可以通過處理器1112的BCC編碼器210使用基本編碼速率對輸入位元進行編碼。此外，處理器1112可以通過處理器1112的重複電路220重複BCC編碼器的輸出，從而導致輸入位元的有效編碼速率低於基本編碼速率。

在某些實施方式中，基本編碼速率可以是1/2、1/3、1/4、1/6、1/8、2/3、3/4或5/6。

在某些實施方式中，在重複BCC編碼器的輸出時，處理器1112可以對由BCC編碼器生成的碼字重複多次，其中碼字包括來自BCC編碼器的多個輸出分支的輸出資料的組合（例如，如上所述的選項-1）。

或者，在重複BCC編碼器的輸出時，處理器1112可以對BCC編碼器的每個輸出分支的各自輸出資料重複多次，從而生成對BCC編碼器的第一輸出分支的第一輸出資料的多次重複，以及隨後的對BCC編碼器的第二輸出分支的第二輸出資料的多次重複（例如，如上所述的選項-2）。

或者，在重複BCC編碼器的輸出時，處理器1112可以對BCC編碼器的多個輸出分支的輸出資料的組合重複多次，使得在每次重複中，輸出資料的組合包括BCC編碼器的第一輸出分支的第一輸出資料，以及隨後（follow）的BCC編碼器的第二輸出分支的第二輸出資料（例如，如上所述的選項-3）。

在一些實施方式中，基本編碼速率可能是1/2、2/3、3/4或5/6。在這種情況下，在重複中，處理器1112可以重複1次、2次、3次、4次、6次、8次、12次或16次。或者，基本編碼速率可以是1/2、1/3、1/4、1/6或1/8。在這種情況下，在重複中，處理器1112可以重複1次、2次、3次、4次、6次或8次。

在一些實施方式中，在對該串輸入位元進行編碼時，處理器1112可以使用QPSK和為1/4的基本編碼速率的MCS對該串輸入位元進行編碼。或者，在對該串輸入位元進行編碼時，處理器1112可以使用QPSK和為1/8的基本編碼速率的MCS對該串輸入位元進行編碼。

在某些實施方式中，在對該串輸入位元進行編碼時，處理器1112可以執行額外的操作。例如，處理器1112可以通過處理器1112的交織器230對重複電路的輸出進行交織。此外，處理器1112可以通過處理器1112的QAM映射器240對交織器的輸出進行映射。 說明性過程

第12圖示出了根據本公開的實施方式的示例過程1200。過程1200可以表示實施上述各種所提出的設計、概念、方案、系統和方法的方面。更具體地，過程1200可以表示與基於本公開的用於下一代WLAN的BCC低編碼率設計有關的所提出的概念和方案的方面。 過程1200可包括如框1210和1220以及子框1222和1224中的一個或多個所示的一個或多個操作、動作或功能。雖然被示為離散框，但是根據所需的實施方式，過程1200的各個框可被劃分為附加框，組合成更少的框或被消除。 此外，過程1200的框/子框可以按第12圖中所示的順序執行，或者，以不同的順序執行。 此外，過程1200的一個或多個框/子框可以重複或迭代地（iteratively）執行。 過程1200可以由設備1110和設備1120及其任何變體實施或者在設備1110和設備1120及其任何變體中實施。 僅出於說明性目的並且不限制範圍，下面在STA 110（充當無線網路（例如網路環境120中的基於IEEE 802.11標準中的一個或多個標準的WLAN）的非AP STA）中實施的或者作為STA 110（充當非AP STA）實施的裝置1110，以及在STA 120（充當無線網路（網路環境120中的基於IEEE 802.11標準中的一個或多個標準的WLAN）的AP STA）中實施的或者作為STA 120實施的裝置1120的環境中，描述過程1200。過程1200可以開始於框1210。

在1210，過程1200可以涉及設備1110的處理器1112接收一串輸入位元。過程1200從1210執行到1220。

在1220，過程1200可以涉及設備1110的處理器1112對該串輸入位元進行編碼。在對輸入位元進行編碼時，過程1200可以涉及處理器1112執行由1222和1224所表示的特定操作。

在1222，過程1200可以涉及設備1110的處理器1112通過處理器1112的BCC編碼器210使用基本編碼速率對輸入位元進行編碼。過程1200可以從1222執行到1224。

在1224，過程1200可以涉及設備1110的處理器1112通過處理器1112的重複電路220重複BCC編碼器的輸出，以得到比基本編碼速率低的輸入位元的有效編碼速率。

在某些實施方式中，基本編碼速率可以是1/2、1/3、1/4、1/6、1/8、2/3、3/4或5/6。

在某些實施方式中，在重複BCC編碼器的輸出時，過程1200中，可能涉及處理器1112對BCC編碼器生成的碼字重複多次，並且該碼字包括BCC編碼器的多個輸出分支的輸出資料的組合（例如，如上所述的選項-1）。

或者，在重複BCC編碼器的輸出時，過程1200中，可能涉及處理器1112通過對BCC編碼器的每個輸出分支的相應輸出資料重複多次，以生成對BCC編碼器的第一輸出分支的第一輸出資料的多次重複，以及隨後的對BCC編碼器的第二輸出分支的第二輸出資料的多次重複（例如，如上所述的選項-2）。

或者，在重複BCC編碼器的輸出時，過程1200中，可能涉及處理器1112 對BCC編碼器的多個輸出分支的輸出資料的組合重複多次，以便在每次重複中，輸出資料的組合包括BCC編碼器的第一輸出分支的第一輸出資料以及隨後的BCC編碼器的第二輸出分支的第二輸出資料（例如，如上所述的選項-3）。

在某些實施方式中，基本編碼速率可以是1/2、2/3、3/4或5/6。在這種情況下，在重複中，過程1200中，可能涉及處理器1112重複1次、2次、3次、4次、6次、8次、12次或16次。或者，基本編碼速率可以是1/2、1/3、1/4、1/6或1/8。在這種情況下，在重複中，過程1200中，可能涉及處理器1112重複1次、2次、3次、4次、6次或8次。

在某些實施方式中，在對該串輸入位元進行編碼時，過程1200中，可能涉及處理器1112使用QPSK和為1/4的基本編碼速率的MCS對該串輸入位元進行編碼。或者，在對該串輸入位元進行編碼時，過程1200中，可能涉及處理器1112使用QPSK和為1/8的基本編碼速率的MCS對該串輸入位元進行編碼。

在某些實施方式中，在對該串輸入位元進行編碼時，過程1200中，可能涉及處理器1112執行額外的操作。例如，過程1200中，可能涉及處理器1112通過處理器1112的交織器230對重複電路的輸出進行交織。此外，過程1200中，可能涉及處理器1112通過處理器1112的QAM映射器240對交織器的輸出進行映射。 附加說明

本文中所描述的主題有時例示了包含在不同的其它部件之內或與其連接的不同部件。要理解的是，這些所描繪架構僅是示例，並且實際上能夠實施實現相同功能的許多其它架構。在概念意義上，實現相同功能的部件的任意佈置被有效地“關聯”成使得期望的功能得以實現。因此，不考慮架構或中間部件，本文中被組合為實現特定功能的任何兩個部件能夠被看作彼此“關聯”成使得期望之功能得以實現。同樣，如此關聯的任何兩個部件也能夠被視為彼此“在操作上連接”或“在操作上耦接”，以實現期望功能，並且能夠如此關聯的任意兩個部件還能夠被視為彼此“在操作上可耦接”，以實現期望的功能。在操作在可耦接之特定示例包括但不限於實體上能配套和/或實體上交互的部件和/或可無線地交互和/或無線地交互的部件和/或邏輯上交互和/或邏輯上可交互的部件。

此外，關於本文中任何複數和/或單數術語的大量使用，本領域普通技術人員可針對上下文和/或應用按需從複數轉化為單數和/或從單數轉化為複數。為了清楚起見，本文中可以明確地闡述各種單數/複數互易。

另外，本領域普通技術人員將理解，通常，本文中所用術語且尤其是在所附請求項（例如，所附請求項的主體）中所使用的術語通常意為“開放”術語，例如，術語“包含”應被解釋為“包含但不限於”，術語“具有”應被解釋為“至少具有”，術語“包括”應解釋為“包括但不限於”，等等。本領域具備通常知識者還將理解，如果引入的請求項列舉的特定數目是有意的，則這種意圖將在請求項中明確地列舉，並且在這種列舉不存在時不存在這種意圖。例如，作為幫助理解，所附請求項可以包含引入請求項列舉的引入性短語“至少一個”和“一個或更多個”的使用。然而，這種短語的使用不應該被解釋為暗示請求項列舉透過不定冠詞“一”或“一個” 的引入將包含這種所引入的請求項列舉的任何特定請求項限制於只包含一個這種列舉的實現方式，即使當同一請求項包括引入性短語“一個或更多”或“至少一個”以及諸如“一”或“一個”這樣的不定冠詞（例如，“一和/或一個”應被解釋為意指“至少一個”或“一個或更多個”）時，這同樣適用於用來引入請求項列舉的定冠詞的使用。另外，即使明確地列舉了特定數量的所引入的請求項列舉，本領域技術人員也將認識到，這種列舉應被解釋為意指至少所列舉的數量（例如，在沒有其它修飾語的情況下，“兩個列舉” 的無遮蔽列舉意指至少兩個列舉或者兩個或更多個列舉）。此外，在使用類似於“A、B和C中的至少一個等”慣例的那些情況下，在本領域技術人員將理解這個慣例的意義上，通常意指這種解釋（例如，“具有A、B和C中的至少一個的系統”將包括但不限於單獨具有A、單獨具有B、單獨具有C、一同具有A和B、一同具有A和C、一同具有B和C和/或一同具有A、B和C等的系統）。在使用類似於“A、B或C等中的至少一個”慣例的那些情況下，在本領域習知技藝者將理解這個慣例的意義上，通常意指這樣的解釋（例如，“具有A、B或C中至少一個之系統”將包括但不限於單獨具有A、單獨具有B、單獨具有C、一同具有A和B、一同具有A和C、一同具有B和C、和/或一同具有A、B和C等的系統）。本領域技術人員還將理解，無論在說明書、請求項還是附圖中，實際上呈現兩個或更多個另選項的任何轉折詞語和/或短語應當被理解為構想包括這些項中的一個、這些項中的任一個或者這兩項的可能性。例如，短語“A或B”將被理解為包括“A”或“B”或“A和B” 的可能性。

根據上述內容，將領會的是，本文中已經為了例示目的而描述了本公開的各種實現方式，並且可以在不脫離本公開的範圍和精神的情況下進行各種修改。因此，本文中所公開的各種實現方式不旨在是限制性的，真正範圍和精神由所附請求項指示。

100:網路環境 110，120:STA 200:設計 210:BCC編碼器 220:重複 230:交織器 240:QAM映射器 300，400，500，600，700，800，900，1000:設計 1110，1120:設備 1112，1122:處理器 1116，1126:收發器 1114，1124:記憶體 1200:過程 1210，1220:框 1222，1224:子框

附圖用於進一步理解本文，並作為本文的一部分被併入並構成本文。附圖與本文的描述一起示出本公開的實施方式，用於解釋本公開的概念。值得注意的是，由於某些元件可能會顯示為與實際實施時的大小不成比例，附圖不一定按比例繪製以清晰地說明本公開的概念。 第1圖是示例網路環境的示意圖，其中可以實施根據本公開的各種解決方案和方案。 第2圖是根據本公開的提議方案下的示例設計的示意圖。 第3圖是根據本公開的提議方案下的示例設計的示意圖。 第4圖是根據本公開的提議方案下的示例設計的示意圖。 第5圖是根據本公開的提議方案下的示例設計的示意圖。 第6圖是根據本公開的提議方案下的示例設計的示意圖。 第7圖是根據本公開的提議方案下的示例設計的示意圖。 第8圖是根據本公開的提議方案下的示例設計的示意圖。 第9圖是根據本公開的提議方案下的示例設計的示意圖。 第10圖是根據本公開的提議方案下的示例設計的示意圖。 第11圖是根據本公開的實施方式的示例通信系統的框圖。 第12圖是根據本公開的實施方式的示例流程圖。

200:設計

210:BCC編碼器

220:重複

230:交織器

240:QAM映射器

Claims (20)

1. 一種方法，包括： 設備的處理器接收一串輸入位元；以及 所述處理器通過執行多個操作對該串輸入位元進行編碼，所述多個操作包括： 所述處理器的二進位卷積碼（BCC）編碼器使用基本編碼速率對所述輸入位元進行編碼； 所述處理器的重複電路重複所述BCC編碼器的輸出以得到比所述基本編碼速率低的所述輸入位元的有效編碼速率。
2. 根據請求項1所述的方法，其中所述基本編碼速率包括1/2、1/3、1/4、1/6或1/8。
3. 根據請求項2所述的方法，其中重複所述BCC編碼器的輸出包括：對由所述BCC編碼器生成的碼字重複多次，並且其中所述碼字包括：來自所述BCC編碼器的多個輸出分支的輸出資料的組合。
4. 根據請求項2所述的方法，其中重複所述BCC編碼器的輸出包括：對所述BCC編碼器的每個輸出分支的相應輸出資料重複多次，以生成所述BCC編碼器的第一輸出分支的第一輸出資料的多次重複，以及隨後的所述BCC編碼器的第二輸出分支的第二輸出資料的多次重複。
5. 根據請求項2所述的方法，其中重複所述BCC編碼器的輸出包括：對所述BCC編碼器的多個輸出分支的輸出資料的組合重複多次，使得在每次重複中，輸出資料的組合包括所述BCC編碼器的第一輸出分支的第一輸出資料，以及隨後的所述BCC編碼器的第二輸出分支的第二輸出資料。
6. 根據請求項1所述的方法，其中所述基本編碼速率包括1/2、2/3、3/4或5/6，並且其中所述重複包括重複1次、2次、3次、4次、6次 、8次、12次或16次。
7. 根據請求項1所述的方法，其中所述基本編碼速率包括1/2、1/3、1/4、1/6或1/8，並且其中所述重複包括重複1次、2次、3次、4次、6次或8次。
8. 根據請求項1所述的方法，其中該串輸入位元的編碼包括：利用正交相移鍵控(QPSK)和為1/4的基本編碼速率的調製和編碼方案(MCS)，對該串輸入位元進行編碼。
9. 根據請求項1所述的方法，其中該串輸入位元的編碼包括：利用正交相移鍵控(QPSK)和為1/8的基本編碼速率的調製和編碼方案(MCS)，對該串輸入位元進行編碼。
10. 根據請求項1所述的方法，其中該串輸入位元的編碼還包括： 所述處理器的交織器對所述重複電路的輸出進行交織； 以及 所述處理器的正交幅度調製(QAM)映射器對所述交織器的輸出進行映射。
11. 一種設備，包括： 收發器，被配置為無線通訊；以及 處理器，耦接到所述收發器並被配置為執行包括以下操作的操作： 接收一串輸入位元；以及 通過執行以下操作對該串輸入位元進行編碼： 所述處理器的二進位卷積碼（BCC）編碼器使用基本編碼速率對所述輸入位元進行編碼； 以及 所述處理器的重複電路重複所述BCC編碼器的輸出以得到比所述基本編碼速率低的所述輸入位元的有效編碼速率。
12. 根據請求項11所述的設備，其中所述基本編碼速率包括1/2、1/3、1/4、1/6或1/8。
13. 根據請求項12所述的設備，其中重複所述BCC編碼器的輸出包括：對由所述BCC編碼器生成的碼字重複多次，並且其中所述碼字包括：來自所述BCC編碼器的多個輸出分支的輸出資料的組合。
14. 根據請求項12所述的設備，其中重複所述BCC編碼器的輸出包括：對所述BCC編碼器的每個輸出分支的相應輸出資料重複多次，以生成所述BCC編碼器的第一輸出分支的第一輸出資料的多次重複，以及隨後的所述BCC編碼器的第二輸出分支的第二輸出資料的多次重複。
15. 根據請求項12所述的設備，其中重複所述BCC編碼器的輸出包括：對所述BCC編碼器的多個輸出分支的輸出資料的組合重複多次，使得在每次重複中，輸出資料的組合包括所述BCC編碼器的第一輸出分支的第一輸出資料，以及隨後的所述BCC編碼器的第二輸出分支的第二輸出資料。
16. 根據請求項11所述的設備，其中所述基本編碼速率包括1/2、2/3、3/4或5/6，並且其中所述重複包括重複1次、2次、3次、4次、6次 、8次、12次或16次。
17. 根據請求項11所述的設備，其中所述基本編碼速率包括1/2、1/3、1/4、1/6或1/8，並且其中所述重複包括重複1次、2次、3次、4次、6次或8次。
18. 根據請求項11所述的設備，其中該串輸入位元的編碼包括：利用正交相移鍵控(QPSK)和為1/4的基本編碼速率的調製和編碼方案(MCS)，對該串輸入位元進行編碼。
19. 根據請求項11所述的設備，其中該串輸入位元的編碼包括：利用正交相移鍵控(QPSK)和為1/8的基本編碼速率的調製和編碼方案(MCS)，對該串輸入位元進行編碼。
20. 根據請求項11所述的設備，其中，在對該串輸入位元進行編碼時，所述處理器還被配置為執行包括以下操作的操作： 所述處理器的交織器對所述重複電路的輸出進行交織； 以及 所述處理器的正交幅度調製(QAM)映射器對所述交織器的輸出進行映射。