TW202407941A - 半導體封裝 - Google Patents

Abstract

本發明提供一種半導體封裝，包含：電路板；中介層結構，位於電路板上；第一半導體晶片及第二半導體晶片，位於中介層結構上，第一半導體晶片及第二半導體晶片電連接至中介層結構且彼此間隔開；以及模製層，位於第一半導體晶片與第二半導體晶片之間，模製層將第一半導體晶片與第二半導體晶片分離。當模製層的側壁遠離中介層結構的上部側面延伸時，側壁的斜率是恆定的，且由模製層的底部側面及模製層的側壁界定的角度小於或等於九十度。

Description

半導體封裝

實例實施例中的一些是關於一種半導體封裝，包含首先形成模製層且接著將半導體晶片安裝於中介層結構上的半導體封裝。

歸因於高頻寬記憶體（high bandwidth memory；HBM）的設定及採用的高規格，中介層市場正在增長。舉例而言，在使用基於矽的中介層的半導體封裝的情況下，可藉由將半導體晶片安裝於基於矽的中介層上且藉由用模製材料模製已安裝的半導體晶片來製造半導體封裝。

首先，當藉由安裝半導體晶片且接著用模製材料模製已安裝的半導體晶片來製造半導體封裝時，可歸因於較薄厚度的矽與較厚厚度的矽之間的熱膨脹係數（coefficient of thermal expansion；CTE）的差異而出現晶圓翹曲。此可導致半導體晶片與接墊之間的未對準。

實例實施例中的一些提供能夠改良產品的可靠度的半導體封裝。

然而，實例實施例並不受限於本文中所闡述的實例實施例。以上及其他實例實施例將藉由參考下文給出的一些實例實施例的詳細描述而變得更顯而易見。

根據實例實施例中的一些，一種半導體封裝包含：電路板；中介層結構，位於電路板上；第一半導體晶片及第二半導體晶片，位於中介層結構上，第一半導體晶片及第二半導體晶片電連接至中介層結構且彼此間隔開；以及模製層，位於第一半導體晶片與第二半導體晶片之間，模製層將第一半導體晶片與第二半導體晶片分離，其中當模製層的側壁遠離中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，且其中由模製層的底部側面及模製層的側壁界定的角度小於或等於九十度。

根據實例實施例中的一些，一種半導體封裝包含：電路板；中介層結構，位於電路板上；模製層，位於中介層結構上，其中模製層界定第一溝渠及圍繞第一溝渠的多個第二溝渠，第一溝渠的自平面視角看的橫截面的面積大於多個第二溝渠中的任一者的自平面視角看的橫截面的面積，當模製層的側壁遠離中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，由第一溝渠的側壁及第一溝渠的底部側面界定的角度大於或等於九十度，且由所述多個第二溝渠中的至少一者的側壁及多個第二溝渠中的所述至少一者的底部側面界定的角度小於或等於九十度；邏輯晶片，位於第一溝渠中，邏輯晶片電連接至中介層結構；以及記憶體晶片，位於多個第二溝渠中的至少一者中，記憶體晶片電連接至中介層結構。

根據實例實施例中的一些，一種半導體封裝包含：電路板；中介層結構，位於電路板上；模製層，位於中介層結構上，模製層界定第一溝渠及圍繞第一溝渠的多個第二溝渠；邏輯晶片，位於第一溝渠中，邏輯晶片電連接至中介層結構；記憶體晶片，位於多個第二溝渠中的至少一者中，記憶體晶片電連接至中介層結構；第一連接構件，位於電路板與中介層結構之間，第一連接構件電連接電路板及中介層結構；第二連接構件，位於中介層結構與邏輯晶片之間，第二連接構件電連接中介層結構及邏輯晶片；第三連接構件，位於中介層結構與記憶體晶片之間，第三連接構件電連接中介層結構及記憶體晶片；以及散熱塊，位於電路板上，散熱塊覆蓋邏輯晶片及記憶體晶片，其中中介層結構包含中介層、中介層上的層間絕緣層、層間絕緣層中的重佈線層以及連接至重佈線層的穿孔，且重佈線層電連接至邏輯晶片及記憶體晶片，其中第一溝渠的自平面視角看的橫截面的面積大於多個第二溝渠中的任一者的自平面視角看的橫截面的面積，第一連接構件的大小大於第二連接構件的大小及第三連接構件的大小，當模製層的側壁遠離中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，且模製層的上部側面位於與邏輯晶片的上部側面及記憶體晶片的上部側面相同的平面上。

在下文中，將參考圖1至圖12描述根據實例實施例的半導體封裝。在圖1至圖12中，根據一些實例實施例的半導體封裝可為包含矽中介層的2.5D封裝。然而，此僅為實例，且實例實施例不限於此。

圖1為用於解釋根據一些實例實施例的半導體封裝的實例平面圖。圖2為沿著圖1的線A-A截取的例示性橫截面圖。

參考圖1及圖2，根據一些實例實施例的半導體封裝可包含電路板100、中介層結構200、第一半導體晶片310、第二半導體晶片320以及模製層400。

模製層400可包含第一溝渠TR1及圍繞第一溝渠TR1置放的第二溝渠TR2。第一半導體晶片310可安裝於第一溝渠TR1中，且第二半導體晶片320可安裝於第二溝渠TR2中。

第一半導體晶片310及第二半導體晶片320可在第一方向X上彼此間隔開。如本文中所使用，第一方向X、第二方向Y以及第三方向Z可彼此相交。第一方向X、第二方向Y以及第三方向Z可實質上彼此垂直。儘管圖1中繪示一個第一半導體晶片310及一個第二半導體晶片320中的各者，但實例實施例不限於此。根據一些實例實施例的半導體封裝可包含一個第一半導體晶片310及多個第二半導體晶片320。

電路板100可為封裝板。電路板100可為印刷電路板（printed circuit board；PCB）。電路板100可包含彼此相對的下部側面及上部側面。電路板100的上部側面可面向中介層結構200。

電路板100可包含絕緣芯101、第一板接墊102以及第二板接墊104。第一板接墊102及第二板接墊104可各自用於將電路板100電連接至其他組件。舉例而言，第一板接墊102可自絕緣芯101的下部側面暴露，且第二板接墊104可自絕緣芯101的上部側面暴露。第一板接墊102及第二板接墊104可包含但不限於金屬材料，諸如例如銅（Cu）或鋁（Al）。

用於電連接第一板接墊102及第二板接墊104的佈線圖案可形成於絕緣芯101內部。儘管絕緣芯101繪示為單層，但此僅僅為方便解釋起見。舉例而言，絕緣芯101可由多層製成，且多層的佈線圖案可形成於絕緣芯101中。

電路板100可安裝於電子裝置或類似者的母板上。舉例而言，可提供連接至第一板接墊102的第一連接構件150。電路板100可經由第一連接構件150安裝於電子裝置或類似者的母板上。電路板100可為但不限於球狀柵格陣列（Ball Grid Array；BGA）板。

第一連接構件150可為例如但不限於焊料凸塊。第一連接構件150可具有各種形狀，諸如焊盤、球、接腳以及柱。第一連接構件150的數目、間距、置放、形式以及類似者不限於圖式中所繪示的彼等數目、間距、置放、形式以及類似者，且可視設計而變化。

在一些實例實施例中，絕緣芯101可包含有機物質。舉例而言，絕緣芯101可包含預浸體。預浸體為藉由預先用熱固性聚合物黏合劑（例如，環氧樹脂）或熱塑性樹脂浸漬諸如碳纖維、玻璃纖維或醯胺纖維的強化纖維而獲得的複合纖維。

在一些實例實施例中，電路板100可包含覆銅箔層壓板（copper clad laminate；CCL）。舉例而言，電路板100可具有其中銅層壓板堆疊於熱固性預浸體（例如，C級預浸體）的單側或兩側上的結構。

中介層結構200可置放於電路板100的上部側面上。中介層結構200可包含彼此相對的下部側面及上部側面。中介層結構200的上部側面可面向第一半導體晶片310及第二半導體晶片320。中介層結構200的下部側面可面向電路板100。中介層結構200有助於稍後將描述的電路板100與第一半導體晶片310及第二半導體晶片320之間的連接，且可抑制或防止半導體封裝翹曲。

中介層結構200可置放於電路板100上。中介層結構200可包含中介層210、層間絕緣層220、第一鈍化膜230、第二鈍化膜235、重佈線層240、穿孔245、第一中介層接墊202以及第二中介層接墊204。

中介層210可設置於電路板100上。中介層210可為例如但不限於矽（Si）中介層。層間絕緣層220可置放於中介層210上。層間絕緣層220可包含絕緣材料。舉例而言，層間絕緣層220可包含但不限於氧化矽、氮化矽、氮氧化矽以及具有比氧化矽更低的介電常數的低介電常數（低k）材料。

第一中介層接墊202及第二中介層接墊204可各自用於將中介層結構200電連接至其他組件。舉例而言，第一中介層接墊202可自中介層結構200的下部側面暴露，且第二中介層接墊204可自中介層結構200的上部側面暴露。第一中介層接墊202及第二中介層接墊204可包含例如但不限於金屬材料，諸如銅（Cu）或鋁（Al）。用於電連接第一中介層接墊202與第二中介層接墊204的佈線圖案可形成於中介層結構200內部。

舉例而言，重佈線層240及穿孔245可形成於中介層結構200中。重佈線層240可置放於層間絕緣層220內部。穿孔245可穿透中介層210。因此，重佈線層240及穿孔245可彼此連接。重佈線層240可電連接至第二中介層接墊204。穿孔245可電連接至第一中介層接墊202。因此，中介層結構200、第一半導體晶片310以及第二半導體晶片320可電連接。重佈線層240及穿孔245可各自包含但不限於金屬材料，諸如銅（Cu）或鋁（Al）。

中介層結構200可安裝於電路板100的上部側面上。舉例而言，第二連接構件250可形成於電路板100與中介層結構200之間。第二連接構件250可連接第二板接墊104及第一中介層接墊202。因此，電路板100及中介層結構200可電連接。

第二連接構件250可為包含錫（Sn）、錫（Sn）合金或類似者的低熔點金屬，例如但不限於焊料凸塊。第二連接構件250可具有各種形狀，諸如焊盤、球、接腳以及柱。第二連接構件250可由單層或多層形成。當第二連接構件250由單層形成時，第二連接構件250可視情況包含錫銀（Sn-Ag）焊料或銅（Cu）。當第二連接構件250由多層形成時，第二連接構件250可視情況包含銅（Cu）柱及焊料。第二連接構件250的數目、間距、置放、形式以及類似者不限於圖式中所繪示的彼等數目、間距、置放、形式以及類似者，且可視設計而變化。

在一些實例實施例中，第一連接構件150的大小可大於第二連接構件250的大小。舉例而言，第一連接構件150在第一方向X上的寬度W1可大於第二連接構件250在第一方向X上的寬度W2。第一連接構件150的體積可大於第二連接構件250的體積。

第一鈍化膜230可置放於層間絕緣層220上。第一鈍化膜230可沿著層間絕緣層220的上部側面延伸得較長。第二中介層接墊204穿透第一鈍化膜230且可連接至重佈線層240。第二鈍化膜235可置放於中介層210上。第二鈍化膜235可沿著中介層210的下部側面延伸得較長。第一中介層接墊202穿透第二鈍化膜235且可連接至穿孔245。

在一些實例實施例中，第一鈍化膜230在第三方向Z上的高度可小於第二中介層接墊204在第三方向Z上的高度。第二中介層接墊204可在第三方向Z上自第一鈍化膜230突出。第二鈍化膜235在第三方向Z上的高度可小於第一中介層接墊202在第三方向Z上的高度。第一中介層接墊202可在第三方向Z上自第二鈍化膜235突出。然而，實例實施例不限於此。

第一鈍化膜230及第二鈍化膜235可各自包含氮化矽。不同於此，第一鈍化膜230及第二鈍化膜235可分別由鈍化材料苯并環丁烯（benzocyclobutene；BCB）、聚苯噁唑、聚醯亞胺、環氧化物、氧化矽、氮化矽或其組合製成，但實例實施例不限於此。

在一些實例實施例中，第一底部填充物260可形成於電路板100與中介層結構200之間。第一底部填充物260可填充電路板100與中介層結構200之間的空間。此外，第一底部填充物260可覆蓋第二連接構件250。第一底部填充物260可藉由將中介層結構200固定至電路板100上來抑制或防止中介層結構200斷裂或類似者。第一底部填充物260可包含例如但不限於絕緣聚合物材料諸如環氧模製化合物（epoxy molding compound；EMC）。

第一半導體晶片310及第二半導體晶片320可在中介層結構200的上部側面上置放成在第一方向X上彼此間隔開。第一半導體晶片310及第二半導體晶片320可各自為積體電路（integrated circuit；IC），其中數百至數百萬個或更多個半導體元件整合於單一晶片中。

在一些實例實施例中，第一半導體晶片310可為邏輯半導體晶片。舉例而言，第一半導體晶片310可為但不限於應用程式處理器（application processor；AP）（諸如中央處理單元（Central Processing Unit；CPU）、圖形處理單元（Graphic Processing Unit；GPU）、場可程式化閘陣列（Field-Programmable Gate Array；FPGA））、數位信號處理器、加密處理器、微處理器、微控制器以及特殊應用IC（Application-Specific IC；ASIC）。

在一些實例實施例中，第二半導體晶片320可為記憶體半導體晶片。舉例而言，第二半導體晶片320可為揮發性記憶體，諸如動態隨機存取記憶體（dynamic random access memory；DRAM）或靜態隨機存取記憶體（static random access memory；SRAM）；或可為非揮發性記憶體，諸如快閃記憶體、相變隨機存取記憶體（Ferroelectric Random Access Memory；PRAM）、磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory；MRAM）、鐵電隨機存取記憶體（Ferroelectric Random Access Memory；FeRAM）或電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM），但實例實施例不限於此。

作為實例，第一半導體晶片310可為諸如GPU的ASIC，且第二半導體晶片320可為諸如高頻寬記憶體（HBM）的堆疊記憶體。此堆疊記憶體可呈其中堆疊多個積體電路的形式。堆疊積體電路可經由矽穿孔（Through Silicon Via；TSV）或類似者彼此電連接。

第一半導體晶片310可包含第一晶片接墊312。第一晶片接墊312可用於將第一半導體晶片310電連接至其他組件。舉例而言，第一晶片接墊312可自第一半導體晶片310的下部側面暴露。

第二半導體晶片320可包含第二晶片接墊314。第二晶片接墊314可用於將第二半導體晶片320電連接至其他組件。舉例而言，第二晶片接墊314可自第二半導體晶片320的下部側面暴露。

第一晶片接墊312及第二晶片接墊314可各自包含但不限於金屬材料，諸如銅（Cu）或鋁（Al）。

第一半導體晶片310及第二半導體晶片320可安裝於中介層結構200的上部側面上。舉例而言，第三連接構件352可形成於中介層結構200與第一半導體晶片310之間。第三連接構件352可將多個第二中介層接墊204的一部分連接至第一晶片接墊312。因此，中介層結構200及第一半導體晶片310可電連接。

此外，例如，第四連接構件354可形成於中介層結構200與第二半導體晶片320之間。第四連接構件354可將多個第二中介層接墊204的另一部分連接至第二晶片接墊314。因此，中介層結構200與第二半導體晶片320可電連接。

在一些實例實施例中，第三連接構件352的大小可小於第一連接構件150及第二連接構件250的大小。舉例而言，第三連接構件352在第一方向X上的寬度W3小於第一連接構件150在第一方向X上的寬度W1。第三連接構件352在第一方向X上的寬度W3小於第二連接構件250在第一方向X上的寬度W2。第三連接構件352的體積可小於第一連接構件150的體積及第二連接構件250的體積。

在一些實例實施例中，第四連接構件354的大小可小於第一連接構件150及第二連接構件250的大小。舉例而言，第四連接構件354在第一方向X上的寬度W4小於第一連接構件150在第一方向X上的寬度W1。第四連接構件354在第一方向X上的寬度W3小於第二連接構件250在第一方向X上的寬度W2。第四連接構件354的體積可小於第一連接構件150的體積及第二連接構件250的體積。

第三連接構件352及第四連接構件354可各自為但不限於包含例如錫（Sn）、錫（Sn）合金或類似者的低熔點金屬的焊料凸塊。第三連接構件352及第四連接構件354可分別具有各種形狀，諸如焊盤、球、接腳以及柱。此外，第三連接構件352及第四連接構件354可各自包含凸塊下金屬層（Under Bump Metallurgy；UBM）。

第三連接構件352及第四連接構件354可分別由單層或多層形成。作為實例，當第三連接構件352及第四連接構件354各自由單層形成時，第三連接構件352及第四連接構件354可各自包含錫銀（Sn-Ag）焊料或銅（Cu）。作為實例，當第三連接構件352及第四連接構件354各自由多層形成時，第三連接構件352及第四連接構件354可各自包含銅（Cu）柱及焊料。然而，實例實施例不限於此，且第三連接構件352及第四連接構件354中的各者的數目、間距、置放、形式以及類似者不限於圖式中所繪示的彼等數目、間距、置放、形式以及類似者，且可視設計而變化。

在一些實例實施例中，重佈線層240的一部分可電連接第三連接構件352及第四連接構件354。舉例而言，重佈線層240的一部分可連接至連接至第三連接構件352的第二中介層接墊204，且可連接至連接至第四連接構件354的第二中介層接墊204。因此，第一半導體晶片310及第二半導體晶片320可電連接。

在一些實例實施例中，第二底部填充物362可形成於中介層結構200與第一半導體晶片310之間。第三底部填充物364可形成於中介層結構200與第二半導體晶片320之間。第二底部填充物362可填充中介層結構200與第一半導體晶片310之間的空間。第三底部填充物364可填充中介層結構200與第二半導體晶片320之間的空間。此外，第二底部填充物362可覆蓋第三連接構件352。第三底部填充物364可覆蓋第四連接構件354。

第二底部填充物362及第三底部填充物364可藉由將第一半導體晶片310及第二半導體晶片320固定至中介層結構200上來抑制或防止第一半導體晶片310及第二半導體晶片320斷裂或類似者。第二底部填充物362及第三底部填充物364可各自包含但不限於絕緣聚合物材料，諸如EMC。

模製層400可置放於中介層結構200上。模製層400可設置於第一半導體晶片310與第二半導體晶片320之間。模製層400可將第一半導體晶片310與第二半導體晶片320彼此分離。

在一些實例實施例中，模製層400可包含第一溝渠TR1及第二溝渠TR2。第一半導體晶片310可安裝於第一溝渠TR1內部。第二半導體晶片320可安裝於第二溝渠TR2內部。儘管在圖1及圖2中繪示一個第一溝渠TR1及一個第二溝渠TR2中的各者，但實例實施例不限於此。可提供至少一或多個第一溝渠TR1及第二溝渠TR2。

模製層400可包含例如但不限於絕緣聚合物材料，諸如EMC。模製層400可包含不同於第一底部填充物260、第二底部填充物362以及第三底部填充物364的材料。舉例而言，第一底部填充物260、第二底部填充物362以及第三底部填充物364可各自包含具有比模製層400更高的流動性的絕緣材料。因此，第一底部填充物260、第二底部填充物362以及第三底部填充物364可有效地填充電路板100與中介層結構200之間，或中介層結構200與第一半導體晶片310及第二半導體晶片320之間的較窄空間。

圖3為圖2的區P的放大圖。將使用圖3更詳細地描述根據一些實例實施例的模製層400。

參考圖3，模製層400可包含一對側壁400SW、底部側面400BS以及上部側面400US。

模製層400的上部側面400US可與黏著層500接觸。模製層400的上部側面400US可與中介層結構200相對。模製層400的底部側面400BS可與中介層結構200接觸。模製層400的上部側面400US與模製層400的底部側面400BS可彼此相對。模製層400的側壁400SW可連接至模製層400的上部側面400US，且可連接至模製層400的底部側面400BS。

在一些實例實施例中，模製層400的上部側面400US可置放於與第一半導體晶片310的上部側面310US及第二半導體晶片320的上部側面320US相同的平面上。亦即，自中介層結構200的上部側面至模製層400的上部側面400US的在第三方向Z上的高度可與自中介層結構200的上部側面至第一半導體晶片310的上部側面310US的在第三方向Z上的高度以及自中介層結構200的上部側面至第二半導體晶片320的上部側面320US的高度相同。

在一些實例實施例中，當模製層400的側壁400SW遠離中介層結構200的上部側面時，側壁400SW的斜率可為恆定的。亦即，模製層400的側壁400SW可為直線。由模製層400的底部側面400BS及模製層400的側壁400SW形成的第一角度θ1可為90度或小於90度。作為實例，由模製層400的底部側面400BS及模製層400的側壁400SW形成的第一角度θ1可為90度。

亦即，模製層400的側壁400SW可在第三方向Z上延伸。可藉由首先在中介層結構200上形成預模製層（例如，圖15的400p）且蝕刻預模製層（例如，圖15的400p）來形成模製層400。可在第三方向Z上等向性地蝕刻預模製層（例如，圖15的400p）。因此，模製層400的側壁400SW可為直線。

在一些實例實施例中，由第一溝渠TR1的底部側面TR1_BS及第一溝渠TR1的側壁TR1_SW形成的第二角度θ2可為90度或大於90度。作為實例，由第一溝渠TR1的底部側面TR1_BS及第一溝渠TR1的側壁TR1_SW形成的第二角度θ2可為90度。由第二溝渠TR2的底部側面TR2_BS及第二溝渠TR2的側壁TR2_SW形成的第三角度θ3可為90度或大於90度。作為實例，由第二溝渠TR2的底部側面TR2_BS及第二溝渠TR2的側壁TR2_SW形成的第三角度θ3可為90度。

在一些實例實施例中，第二底部填充物362與模製層400彼此接觸所在的接觸表面可為直線。第三底部填充物364與模製層400彼此接觸所在的接觸表面可為直線。第二底部填充物362的側壁及第三底部填充物364的側壁可各自為直線。舉例而言，當第二底部填充物362的側壁遠離中介層結構200的上部側面時，側壁的斜率可為恆定的。當第三底部填充物364的側壁遠離中介層結構200的上部側面時，側壁的斜率可為恆定的。由第二底部填充物362的側壁及底部側面形成的角度可為90度或大於90度。由第三底部填充物364的側壁及底部側面形成的角度可為90度或大於90度。然而，實例實施例不限於此。

再次參考圖2，根據一些實例實施例的半導體封裝可更包含黏著層500及散熱塊600。

黏著層500可設置於模製層400上。黏著層500可設置於第一半導體晶片310及第二半導體晶片320上。黏著層500可與模製層400的上部側面400US接觸。黏著層500可與第一半導體晶片310的上部側面310US及第二半導體晶片320的上部側面320US接觸。黏著層500可將模製層400、第一半導體晶片310、第二半導體晶片320以及散熱塊600彼此黏合且固定。黏著層500可包含黏著材料。舉例而言，黏著層500可包含可固化聚合物。黏著層500可包含例如基於環氧化物的聚合物。

散熱塊600可置放於電路板100上。散熱塊600可覆蓋第一半導體晶片310及第二半導體晶片320。散熱塊600可包含但不限於金屬材料。

圖4為用於解釋根據一些實例實施例的半導體封裝的實例圖。出於方便解釋起見，將省略使用圖1至圖3解釋的彼等內容的重複內容。

參考圖4，模製層400可完全覆蓋第一半導體晶片310及第二半導體晶片320。

自中介層結構200的上部側面至模製層400的上部側面400US的在第三方向Z上的高度大於自中介層結構200的上部側面至第一半導體晶片310的上部側面310US的在第三方向Z上的高度。自中介層結構200的上部側面至模製層400的上部側面400US的在第三方向Z上的高度大於自中介層結構200的上部側面至第二半導體晶片320的上部側面320US的在第三方向Z上的高度。

與第一半導體晶片310及第二半導體晶片320相比，黏著層500可更好地黏著至模製層400。隨著模製層400的與黏著層500接觸的面積增加，可提供具有高穩定性的半導體封裝。

圖5為用於解釋根據一些實例實施例的半導體封裝的實例圖。圖6為圖5的區Q的放大圖。出於方便解釋起見，將省略使用圖1至圖3解釋的彼等內容的重複內容。

參考圖5及圖6，根據一些實例實施例的半導體封裝可包含氣隙405。由模製層400的底部側面400BS與模製層400的側壁400SW形成的角度可小於90度。

在蝕刻預模製層（例如，圖15的400p）以形成模製層400的製程中，第一溝渠TR1在第一方向X或第二方向Y上的寬度可自預模製層（例如，圖15的400p）的上部側面朝向中介層結構200逐漸減小。亦即，模製層400的側壁400SW可在不同於第三方向Z的方向上延伸。模製層400的側壁400SW可在第一方向X與第三方向Z之間的任意方向上延伸。

在一些實例實施例中，由模製層400的側壁400SW及模製層400的底部側面400BS形成的第一角度θ1小於90度。由第一溝渠TR1的側壁TR1_SW及第一溝渠TR1的底部側面TR1_BS形成的第二角度θ2大於90度。由第二溝渠TR2的側壁TR2_SW及第二溝渠TR2的底部側面TR2_BS形成的第三角度θ3大於90度。

氣隙405可置放於模製層400與第一半導體晶片310之間，或模製層400與第二半導體晶片320之間。當提供其中第一溝渠TR1的寬度及第二溝渠TR2的寬度朝向中介層結構200逐漸減小，且第一半導體晶片310的寬度及第二半導體晶片320的寬度恆定的結構時，氣隙405可形成於第一半導體晶片310與模製層400之間，及第二半導體晶片320與模製層400之間。相反，可在第一半導體晶片310與模製層400之間及第二半導體晶片320與模製層400之間填充其他材料。

圖7至圖12為用於解釋根據一些實例實施例的半導體封裝的實例圖。為方便解釋起見，將主要描述與參考圖1至圖3所描述的彼等點不同的點。出於參考，圖7至12可為根據一些實例實施例的半導體封裝的實例平面圖。

首先，參考圖7，根據一些實例實施例的半導體封裝可包含一個第一半導體晶片310及兩個第二半導體晶片320。在一些實例實施例中，第一半導體晶片310可為邏輯晶片，且第二半導體晶片320可為記憶體晶片。亦即，在一些實例實施例中，可在一個中介層結構200上安裝一個邏輯晶片及多個記憶體晶片。

第一半導體晶片310可在第一方向X上與第二半導體晶片320間隔開。第二半導體晶片320可在第二方向Y上彼此間隔開。在一些實例實施例中，第一半導體晶片310與第二半導體晶片320的比率可為但不限於1:2（例如，每兩個第二半導體晶片320對應一個第一半導體晶片310）。

在一些實例實施例中，自平面視角看，第一溝渠TR1的橫截面的面積可大於第二溝渠TR2的橫截面的面積。第一半導體晶片310的大小可大於第二半導體晶片320的大小。然而，實例實施例不限於此。

參考圖8，根據一些實例實施例的半導體封裝可包含一個第一半導體晶片310及四個第二半導體晶片320。亦即，可在一個中介層結構200上安裝一個邏輯晶片及四個記憶體晶片。

第一半導體晶片310可設置於第二半導體晶片320之間。第二半導體晶片320可設置成圍繞第一半導體晶片310。自平面視角看，第二半導體晶片320可具有環繞第一半導體晶片310的結構。

第一半導體晶片310可在第一方向X上與第二半導體晶片320間隔開。第二半導體晶片320可在第二方向Y上彼此間隔開。在一些實例實施例中，第一半導體晶片310與第二半導體晶片320的比率可為但不限於1:4。

在一些實例實施例中，自平面視角看，第一溝渠TR1的橫截面的面積可大於第二溝渠TR2的橫截面的面積。第一半導體晶片310的大小可大於第二半導體晶片320的大小。然而，實例實施例不限於此。

參考圖9，根據一些實例實施例的半導體封裝可包含兩個第一半導體晶片310及八個第二半導體晶片320。亦即，可在一個中介層結構200上安裝兩個邏輯晶片及八個記憶體晶片。

第一半導體晶片310可在第二方向Y上彼此間隔開。第二半導體晶片320可在第二方向Y上彼此對準。第二半導體晶片320可在第一方向X及第二方向Y上彼此間隔開。第一半導體晶片310可設置於第二半導體晶片320之間。在一些實例實施例中，第一半導體晶片310與第二半導體晶片320的比率可為但不限於2:8。

參考圖10至圖12，自平面視角看，第一溝渠TR1及第二溝渠TR2的形狀可為圓形、六邊形或八邊形中的一者。

可藉由蝕刻預模製層（圖15的400p）來形成模製層400。在形成模製層400的製程中，可形成第一溝渠TR1及第二溝渠TR2。當使用圓形遮罩進行蝕刻或使用雷射蝕刻預模製層（圖15的400p）時，自平面視角看，第一溝渠TR1及第二溝渠TR2的橫截面可以圓形形狀形成。

當使用六邊形遮罩蝕刻預模製層（圖15的400p）時，自平面視角看，第一溝渠TR1及第二溝渠TR2的橫截面可形成為六邊形形狀。當使用八邊形遮罩蝕刻預模製層（圖15的400p）時，自平面視角看，第一溝渠TR1及第二溝渠TR2的橫截面可形成為八邊形形狀。

在一些實施例中，自平面視角看，第一溝渠TR1的形狀可為圓形、六邊形或八邊形，且第一半導體晶片310的形狀可為正方形。因此，第一溝渠TR1的側壁可與第一半導體晶片310的側壁彼此間隔開。可將空氣插入至第一溝渠TR1的側壁與第一半導體晶片310的側壁之間的空間中。然而，實例實施例不限於此。

自平面視角看，第二溝渠TR2的形狀可為圓形、六邊形或八邊形，且第二半導體晶片320的形狀可為正方形。因此，第二溝渠TR2的側壁可與第二半導體晶片320的側壁彼此間隔開。可將空氣插入至第二溝渠TR2的側壁與第二半導體晶片320的側壁之間的空間中。然而，實例實施例不限於此。

圖13至圖21為依序繪示製造具有圖2的橫截面的半導體封裝的製程的圖。在下文中，將參考圖13至圖21描述用於製造根據一些實例實施例的半導體封裝的方法。

參考圖13，可提供中介層210。中介層210可為矽（Si）中介層。可在中介層210內部形成穿孔245。

隨後，可在中介層210上形成層間絕緣層220。可在層間絕緣層220中形成重佈線層240。重佈線層240及穿孔245可彼此電連接。

參考圖14，可在層間絕緣層220上形成第一鈍化膜230。

隨後，可形成穿透第一鈍化膜230的第二中介層接墊204。第二中介層接墊204可連接至重佈線層240。在一些實例實施例中，第一鈍化膜230的高度可小於第二中介層接墊204的高度。第二中介層接墊204可自第一鈍化膜230突出。然而，實例實施例不限於此。

參考圖15，可在第一鈍化膜230上形成預模製層400p。預模製層400p可覆蓋第一鈍化膜230及第二中介層接墊204。預模製層400p可包含但不限於絕緣聚合物材料，諸如EMC。

參考圖16，根據一些實例實施例的半導體封裝可旋轉180度。可接著部分地移除中介層210以暴露穿孔245。舉例而言，可使用化學機械研磨（chemical mechanical polishing；CMP）製程來移除中介層210的一部分。中介層210的一側可暴露穿孔245。

參考圖17，可在中介層210的一個表面上形成第二鈍化膜235。第二鈍化膜235可沿著中介層210的一個表面，例如，中介層210的下部側面延伸得較長。

隨後，可形成穿透第二鈍化膜235且連接至穿孔245的第一中介層接墊202。可在第一中介層接墊202上形成第二連接構件250。

參考圖18，根據一些實例實施例的半導體封裝可再次旋轉180度。接下來，可蝕刻預模製層400p以形成模製層400。模製層400可包含第一溝渠TR1及第二溝渠TR2。

可等向性地蝕刻預模製層400p。因此，模製層400的側壁400SW、第一溝渠TR1的側壁TR1_SW以及第二溝渠TR2的側壁TR2_SW可為直線。當模製層400的側壁400SW、第一溝渠TR1的側壁TR1_SW以及第二溝渠TR2的側壁TR2_SW遠離中介層結構200時，所述側壁具有恆定斜率。

在一些實施例中，由模製層400的側壁400SW及模製層400的底部側面400BS形成的角度可為90度或小於90度。由第一溝渠TR1的側壁TR1_SW及第一溝渠TR1的底部側面TR1_BS形成的角度可為90度或大於90度。由第二溝渠TR2的側壁TR2_SW及第二溝渠TR2的底部側面TR2_BS形成的角度可為90度或大於90度。

參考圖19，可在中介層結構200上形成第二底部填充物362及第三底部填充物364。

第二底部填充物362可填充第一溝渠TR1的一部分。第三底部填充物364可填充第二溝渠TR2的一部分。第二底部填充物362與模製層400彼此接觸所在的接觸表面可為直線。類似地，第三底部填充物364與模製層400彼此接觸所在的接觸表面可為直線。

參考圖20，可將第一半導體晶片310及第二半導體晶片320安裝於中介層結構200上。

第一半導體晶片310可置放於第一溝渠TR1內部，且第二半導體晶片320可置放於第二溝渠內部。

第一半導體晶片310可包含第一晶片接墊312。 可提供連接至第一晶片接墊312的第三連接構件352。亦即，第三連接構件352可連接至第一半導體晶片310。第三連接構件352可連接至第二中介層接墊204。因此，中介層結構200及第一半導體晶片310可電連接。

第二半導體晶片320可包含第二晶片接墊314。可提供連接至第二晶片接墊314的第四連接構件354。亦即，第四連接構件354可連接至第二半導體晶片320。第四連接構件354可連接至第二中介層接墊204。因此，中介層結構200及第二半導體晶片320可電連接。

在一些實例實施例中，在首先形成模製層400之後，可將第一半導體晶片310及第二半導體晶片320安裝於中介層結構200上。因此，當將第一半導體晶片310及第二半導體晶片320安裝於中介層結構200上時，有可能抑制或防止第一半導體晶片310及第二半導體晶片320的位置翹曲。

參考圖21，可提供電路板100。電路板100可包含絕緣芯101、第一板接墊102以及第二板接墊104。

第二連接構件250可連接至第二板接墊104。第一底部填充物260可形成於中介層結構200與電路板100之間。第一底部填充物260可覆蓋第二連接構件250。第一底部填充物260可藉由將中介層結構200固定至電路板100上來抑制或防止中介層結構200斷裂或類似者。

再次參考圖2，可形成連接至第一板接墊102的第一連接構件150。根據一些實例實施例的半導體封裝可經由第一連接構件150電連接至電子裝置或類似者的母板。

將理解，當諸如層、膜、區或基底的元件稱為「在」另一元件「上」時，所述元件可直接在另一元件上或亦可存在介入元件。相反，當元件稱為「直接在」另一元件「上」時，不存在介入元件。將進一步理解，當元件稱為「在另一元件上」時，所述元件可在另一元件上方或下方或鄰近於（例如，水平地鄰近於）另一元件。

綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本發明概念的情況下，可對實例實施例進行許多變化及修改。因此，所揭露實例實施例僅用於通用及描述性含義而非出於限制的目的。

100:電路板 101:絕緣芯 102:第一板接墊 104:第二板接墊 150:第一連接構件 200:中介層結構 202:第一中介層接墊 204:第二中介層接墊 210:中介層 220:層間絕緣層 230:第一鈍化膜 235:第二鈍化膜 240:重佈線層 245:穿孔 250:第二連接構件 260:第一底部填充物 310:第一半導體晶片 310US、320US、400US:上部側面 312:第一晶片接墊 314:第二晶片接墊 320:第二半導體晶片 352:第三連接構件 354:第四連接構件 362:第二底部填充物 364:第三底部填充物 400:模製層 400BS、TR1_BS、TR2_BS:底部側面 400p:預模製層 400SW、TR1_SW、TR2_SW:側壁 405:氣隙 500:黏著層 600:散熱塊 A-A:線 P、Q:區 TR1:第一溝渠 TR2:第二溝渠 W1、W2、W3、W4:寬度 X:第一方向 Y:第二方向 Z:第三方向 θ1:第一角度 θ2:第二角度 θ3:第三角度

以上及其他實例實施例將藉由參考隨附圖式詳細描述實例實施例中的一些而變得更顯而易見，在隨附圖式中： 圖1為用於解釋根據一些實例實施例的半導體封裝的實例平面圖。 圖2為沿著圖1的線A-A截取的實例橫截面圖。 圖3為圖2的區P的放大圖。 圖4為用於解釋根據一些實例實施例的半導體封裝的實例圖。 圖5為用於解釋根據一些實例實施例的半導體封裝的實例圖。 圖6為圖5的區Q的放大圖。 圖7、圖8、圖9、圖10、圖11以及圖12為用於解釋根據一些實例實施例的半導體封裝的實例圖。 圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20以及圖21為依序繪示製造具有圖2的橫截面的半導體封裝的製程的圖。

100:電路板

101:絕緣芯

102:第一板接墊

104:第二板接墊

150:第一連接構件

200:中介層結構

202:第一中介層接墊

204:第二中介層接墊

210:中介層

220:層間絕緣層

230:第一鈍化膜

235:第二鈍化膜

240:重佈線層

245:穿孔

250:第二連接構件

260:第一底部填充物

310:第一半導體晶片

310US、320US、400US:上部側面

312:第一晶片接墊

314:第二晶片接墊

320:第二半導體晶片

352:第三連接構件

354:第四連接構件

362:第二底部填充物

364:第三底部填充物

400:模製層

400BS、TR1_BS、TR2_BS:底部側面

400SW、TR1_SW、TR2_SW:側壁

500:黏著層

600:散熱塊

A-A:線

P:區

TR1:第一溝渠

TR2:第二溝渠

W1、W2、W3、W4:寬度

X:第一方向

Y:第二方向

Z:第三方向

Claims (10)

1. 一種半導體封裝，包括： 電路板； 中介層結構，位於所述電路板上； 第一半導體晶片及第二半導體晶片，位於所述中介層結構上，所述第一半導體晶片及所述第二半導體晶片電連接至所述中介層結構且彼此間隔開；以及 模製層，位於所述第一半導體晶片與所述第二半導體晶片之間，所述模製層將所述第一半導體晶片與所述第二半導體晶片分離， 其中當所述模製層的側壁遠離所述中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，以及 其中由所述模製層的底部側面及所述模製層的所述側壁界定的角度小於或等於九十度。
2. 如請求項1所述的半導體封裝，其中所述模製層的上部側面位於與所述第一半導體晶片及所述第二半導體晶片的上部側面相同的平面上。
3. 如請求項1所述的半導體封裝，其中 所述第一半導體晶片為邏輯晶片，以及 所述第二半導體晶片為記憶體晶片。
4. 如請求項1所述的半導體封裝，其中自所述模製層的上部側面至所述中介層結構的所述上部側面的高度大於自所述第一半導體晶片的上部側面至所述中介層結構的所述上部側面的高度。
5. 如請求項1所述的半導體封裝，更包括： 第一連接構件，電連接所述電路板及所述中介層結構，以及 第二連接構件，電連接所述中介層結構及所述第一半導體晶片， 其中所述第一連接構件的大小大於所述第二連接構件的大小。
6. 如請求項1所述的半導體封裝，更包括： 底部填充物，位於所述中介層結構與所述第一半導體晶片之間， 其中當所述底部填充物的側壁遠離所述中介層結構的所述上部側面延伸時，所述底部填充物的所述側壁的斜率是恆定的，以及 由所述底部填充物的底部側面及所述底部填充物的所述側壁界定的角度大於或等於九十度。
7. 一種半導體封裝，包括： 電路板； 中介層結構，位於所述電路板上； 模製層，位於所述中介層結構上，其中所述模製層界定第一溝渠及圍繞所述第一溝渠的多個第二溝渠，所述第一溝渠的自平面視角看的橫截面的面積大於所述多個第二溝渠中的任一者的自所述平面視角看的橫截面的面積，當所述模製層的側壁遠離所述中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，由所述第一溝渠的側壁及所述第一溝渠的底部側面界定的角度大於或等於九十度，且由所述多個第二溝渠中的至少一者的側壁及所述多個第二溝渠中的所述至少一者的底部側面界定的角度小於或等於九十度； 邏輯晶片，位於所述第一溝渠中，所述邏輯晶片電連接至所述中介層結構；以及 記憶體晶片，位於所述多個第二溝渠中的至少一者中，所述記憶體晶片電連接至所述中介層結構。
8. 如請求項7所述的半導體封裝，其中自平面視角看，所述第一溝渠的所述橫截面及所述多個第二溝渠的所述橫截面各自界定圓形形狀、矩形形狀、六邊形形狀以及八邊形形狀中的至少一者。
9. 如請求項7所述的半導體封裝，其中包含所述邏輯晶片的所述半導體封裝的邏輯晶片的數目與包含所述記憶體晶片的所述半導體封裝的記憶體晶片的數目的比率小於或等於一比四。
10. 一種半導體封裝，包括： 電路板； 中介層結構，位於所述電路板上； 模製層，位於所述中介層結構上，所述模製層界定第一溝渠及圍繞所述第一溝渠的多個第二溝渠； 邏輯晶片，位於所述第一溝渠中，所述邏輯晶片電連接至所述中介層結構； 記憶體晶片，位於所述多個第二溝渠中的至少一者中，所述記憶體晶片電連接至所述中介層結構； 第一連接構件，位於所述電路板與所述中介層結構之間，所述第一連接構件電連接所述電路板及所述中介層結構； 第二連接構件，位於所述中介層結構與所述邏輯晶片之間，所述第二連接構件電連接所述中介層結構及所述邏輯晶片； 第三連接構件，位於所述中介層結構與所述記憶體晶片之間，所述第三連接構件電連接所述中介層結構及所述記憶體晶片；以及 散熱塊，位於所述電路板上，所述散熱塊覆蓋所述邏輯晶片及所述記憶體晶片， 其中所述中介層結構包含中介層、所述中介層上的層間絕緣層、所述層間絕緣層中的重佈線層以及連接至所述重佈線層的穿孔，且所述重佈線層電連接至所述邏輯晶片及所述記憶體晶片， 其中所述第一溝渠的自平面視角看的橫截面的面積大於所述多個第二溝渠中的任一者的自所述平面視角看的橫截面的面積， 所述第一連接構件的大小大於所述第二連接構件的大小及所述第三連接構件的大小， 當所述模製層的側壁遠離所述中介層結構的上部側面延伸時，所述側壁的斜率是恆定的，以及 所述模製層的上部側面位於與所述邏輯晶片的上部側面及所述記憶體晶片的上部側面相同的平面上。