TW202407903A - 半導體封裝及其製造方法 - Google Patents

Abstract

闡述一種半導體封裝及其製造方法。所述半導體封裝包括封裝、重佈線路結構、第一模組及第二模組以及附加塊，所述封裝具有由包封體包封的晶粒。重佈線路結構設置於封裝上。第一模組及第二模組設置於重佈線路結構上且藉由設置於第一模組及第二模組與重佈線路結構之間的第一連接件及第二連接件分別電性連接至重佈線路結構。第一模組與第二模組彼此鄰近且並排設置於重佈線路結構上。附加塊設置於重佈線路結構上且位於第一模組及第二模組與重佈線路結構之間。附加塊包括位於第一模組下方的第一基腳部分、位於第二模組下方的第二基腳部分以及自第一模組及第二模組暴露出的暴露部分。附加塊將第一模組及第二模組接合至重佈線路結構。

Description

半導體封裝及其製造方法

由於各種電子組件及不同類型的晶粒或裝置的整合度不斷提高，因此半導體行業已經歷快速發展。在很大程度上，晶圓級封裝技術使得具有各種功能及不同類型的更多組件能夠整合至給定區域中。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第二特徵形成於第一特徵之上或第一特徵上可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且亦可包括其中第二特徵與第一特徵之間可形成有附加特徵進而使得第二特徵與第一特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上（on）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

圖1至圖5是示出根據一些實施例的製造半導體封裝的製程流程的示意性剖視圖。

參照圖1，提供載體C且將封裝結構10置於載體C上，在封裝結構10中形成有預切割道（pre-cut lane）S1。在一些實施例中，載體C包括適用於承載面板或晶圓或者重構晶圓的載體帶（carrier tape）。在其他實施例中，載體C包括具有剝離層（例如形成於玻璃基底上的光熱轉換（light-to-heat conversion，LTHC）釋放層）的玻璃基底。

參照圖1，封裝10包括重構晶圓結構或積體扇出型（integrated fan-out，InFO）封裝。在一些實施例中，封裝10包括由包封體300在側向上包封的第一半導體晶粒100及至少一個第二半導體晶粒200。在一些實施例中，第一半導體晶粒100及第二半導體晶粒200排列成陣列且被包封體300包繞。

在一些實施例中，第一半導體晶粒100包括半導體基底110、形成於半導體基底110上的導電接墊120、覆蓋導電接墊120的鈍化層130、形成於導電接墊120上的導電柱150以及位於鈍化層130上且覆蓋導電柱150的保護層140。在一些實施例中，半導體基底110可為矽基底，包括主動組件（例如，電晶體或類似主動組件）、被動組件（例如，電阻器、電容器、電感器或類似被動組件）以及用於對主動組件及/或被動組件進行內連的內連線結構。在一些實施例中，導電接墊120包括鋁接墊、銅接墊或其他合適的金屬接墊，且導電柱150包括銅柱或其他合適的金屬柱。在一些實施例中，鈍化層130可為或包括氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層，而保護層140可為或包括聚醯亞胺（polyimide，PI）層、聚苯並噁唑（polybenzoxazole，PBO）層或合適的聚合材料層。在一些實施例中，第二半導體晶粒200包括半導體基底210及形成於半導體基底210上的導電連接件220。在一些實施例中，半導體基底210可為矽基底，包括主動組件（例如，電晶體或類似主動組件）、被動組件（例如，電阻器、電容器、電感器或類似被動組件）以及用於對主動組件及/或被動組件進行內連的內連線結構。在一些實施例中，導電連接件220包括例如鋁支柱或銅支柱等金屬連接件。

對於圖1所示的封裝10而言，半導體晶粒100及200中的每一者可獨立地為或包括邏輯晶粒，例如中央處理單元（central processing unit，CPU）晶粒、圖形處理單元（graphic processing unit，GPU）晶粒、微控制單元（micro control unit，MCU）晶粒、輸入輸出（input-output，I/O）晶粒、基頻（baseband，BB）晶粒或應用處理器（application processor，AP）晶粒。在一些實施例中，半導體晶粒100及200中的至少一者包括記憶體晶粒，例如高頻寬記憶體晶粒。在一些實施例中，半導體晶粒100與200可為相同類型的晶粒或者實行相同的功能。在一些實施例中，半導體晶粒100與200可為不同類型的晶粒或者實行不同的功能。在一些實施例中，半導體晶粒100包括邏輯晶粒，且半導體晶粒200包括記憶體晶粒。

如圖1所示，在一些實施例中，包封體300藉由模製製程及例如化學機械拋光（chemical mechanical polishing，CMP）製程等可選的平坦化製程形成。如圖1所示，包封體300包繞第一半導體晶粒100及第二半導體晶粒200的側壁且覆蓋半導體晶粒100的保護層140及半導體晶粒200的導電連接件220。在一些實施例中，包封體300的絕緣材料包括環氧樹脂或其他合適的樹脂材料。

參照圖1，在形成包封體300之後，在絕緣包封體300的頂表面300T上形成電性連接至半導體晶粒100的導電柱150及半導體晶粒200的導電連接件220的重佈線路結構400，並且重佈線路結構400與第一半導體晶粒100的導電柱150及第二半導體晶粒200的導電連接件220電性連接。重佈線路結構400被製作成電性連接下伏的晶粒與其他組件或裝置。

在一些實施例中，形成重佈線路結構400包括以交替形式依序形成一或多個介電層412、414、416以及一或多個導電層411、413、415。在某些實施例中，導電層411、413、415夾置於介電層412、414、416之間。舉例而言，最底部的介電層412形成於絕緣包封體300上，並且導電層411形成於介電層412內且導電層411的最底層與第一半導體晶粒100的導電柱150及第二半導體晶粒200的導電連接件220直接連接。在一些實施例中，導電層411、413及415包括堆疊於其上且彼此連接的金屬線與通孔。介電層412、414及416中的任一者可包括多於一個介電層。

如圖1所示，重佈線路結構400包括形成於介電層416上且電性連接至導電層415的導電層417。在一些實施例中，導電層417包括設置於導電層415的被暴露出的頂表面上的導電接墊417P。在某些實施例中，導電接墊417P包括用於凸塊或球架（ball mount）的球下金屬（under-ball metallurgy，UBM）圖案。在一些實施例中，直接在導電接墊417P上形成導電塊418。

應理解，導電層411、413、415、417及介電層412、414、416的數目及配置在本揭露中不受限制，且可基於設計佈局及產品要求來選擇或調整。在一些實施例中，可在形成導電層之前形成晶種層（未示出）。

在某些實施例中，介電層412、414、416的材料可為聚醯亞胺、聚苯並噁唑（PBO）、苯並環丁烯（benzocyclobutene，BCB）、例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、其組合或類似材料，可利用微影及/或蝕刻製程來對介電層412、414、416進行圖案化。在一些實施例中，介電層412、414、416藉由合適的製作技術形成，例如旋轉塗佈、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強化學氣相沈積（plasma-enhanced chemical vapor deposition，PECVD）或類似技術。

在一些實施例中，導電層411、413、415、417的材料可由藉由電鍍或沈積而形成的金屬材料製成，例如鋁、鈦、銅、鎳、鎢及/或其合金，可利用微影及蝕刻製程來對導電層411、413、415、417進行圖案化。在一些實施例中，導電層411、413、415可為經圖案化的銅層或其他合適的經圖案化的金屬層。在一些實施例中，導電接墊417P的材料可包括銅、鎳、鈦、鎢或其合金或類似材料，且導電接墊417P可藉由例如電鍍製程形成。在一些實施例中，藉由在導電接墊417P上印刷或電鍍焊膏塊（solder paste block）來形成導電塊418。

如圖1所示，在導電接墊417P上形成導電塊418之後，形成重佈線路結構400且對重佈線路結構400實行預切割製程以形成預切割道（pre-cut lane）S1。在一些實施例中，預切割製程包括實行鋸片切割製程（blade cutting process）或雷射切割製程（laser cutting process）以形成預切割道S1，預切割道S1切割透介電層416、414、412並切入至包封體300中，其深度小於包封體300的整個厚度。

參照圖2，在一些實施例中，在重佈線路結構400的最上部介電層416上及導電塊418旁邊形成絕緣附加塊450。在一些實施例中，絕緣附加塊450彼此間隔開且位於導電塊418旁邊及導電塊418之間。在一些實施例中，附加塊450主要沿著或靠近安裝模組的邊界排列且可被視為邊界附加塊，並且某些附加塊450可完全位於安裝模組之下且可被視為內附加塊。絕緣附加塊450的排列稍後將在下面的段落中進行闡述。在一些實施例中，絕緣附加塊450的材料包括絕緣聚合物材料且絕緣附加塊450亦可被稱為聚合物塊。舉例而言，聚合物材料可包括環氧樹脂、丙烯酸樹脂、聚醯亞胺（PI）或其組合。在一些實施例中，絕緣附加塊450的材料不含二氧化矽填料或其他填料。形成絕緣附加塊450包括藉由針形分配器（needle dispenser）在介電層416上以不連續圖案（例如，分隔開的島狀）的形式分配聚合物材料。在一個實施例中，針形分配器的直徑介於約300微米至約600微米的範圍內。在一些實施例中，絕緣附加塊450的聚合物材料是黏性的，其具有不可流動或不滴落的膏狀黏度。在一些實施例中，絕緣附加塊450的聚合物材料是具有黏性的，其具有約60帕-秒（Pa·s）至90帕-秒的黏度。

在一些實施例中，絕緣附加塊450可由相同的聚合物材料形成。在一些實施例中，針對安裝不同類型的模組的絕緣附加塊450可由不同的聚合物材料形成。

參照圖3，在一些實施例中，提供具有連接件510的至少一個電子裝置模組500及具有連接件610的連接模組600，並且電子裝置模組500及連接模組600被安裝至位於導電接墊417P上的導電塊418上。在一些實施例中，電子裝置模組500包括電壓調節器模組或至少一個電壓調節器。在一些實施例中，連接模組600包括具有一或多個電性連接件的連接件插塞。

在一些實施例中，在將電子裝置模組500與連接模組600對齊並安裝至導電塊418上之後，實行第一迴焊製程以軟化並部分地熔化導電塊418，使得連接件510、610附裝至導電塊418。在一些實施例中，第一迴焊製程是在介於約140攝氏度至160攝氏度或約150攝氏度至155攝氏度的範圍內的溫度下實行約10分鐘至15分鐘的快速熱製程。當將電子裝置模組500及連接模組600安裝並附裝至導電塊418時，位於導電塊418上的電子裝置模組500及連接模組600被按壓並沉入至絕緣附加塊450中，並且絕緣附加塊450被按壓並變形成絕緣附加塊450A。如圖3所示，電子裝置模組500的下邊緣500E及連接模組600的下邊緣600E突出至變形的絕緣附加塊450A中。亦即，被按壓的絕緣附加塊450A在實體上接觸電子裝置模組500的側壁500S、底表面500B及下邊緣500E，並且在實體上接觸連接模組600的側壁600S、底表面600B及下邊緣600E。

參照圖3，在一些實施例中，實行固化製程以對絕緣附加塊450A進行固化且絕緣附加塊450A保持被按壓的構形。在一些實施例中，固化製程包括在烘箱中在介於約140攝氏度至160攝氏度或約150攝氏度的範圍內的溫度下實行穩定的加熱製程達10分鐘至一小時。在固化製程之後，即使絕緣附加塊450A被固化，絕緣附加塊450A亦非常有彈性，具有約6吉帕(GPa)至8吉帕的彈性的模數（彈性模數）。在一些實施例中，絕緣附加塊450A作為應力緩衝器用於減輕在迴焊製程或熱製程期間引起的熱應力。在一些實施例中，絕緣附加塊450A的熱膨脹係數（coefficient of thermal expansion，CTE）小於上方的模組500、600的CTE且大於下方的封裝10的CTE。

在一些實施例中，形成於電子裝置模組500下方的絕緣附加塊450A及形成於連接模組600下方的絕緣附加塊450A由不同的聚合物材料形成。舉例而言，形成於電子裝置模組500下方的絕緣附加塊450A的彈性模數小於形成於連接模組600下方的絕緣附加塊450A的彈性模數。在一些實施例中，形成於電子裝置模組500下方的絕緣附加塊450A的彈性模數可幾乎等於形成於連接模組600下方的絕緣附加塊450A的彈性模數。

參照圖4，實行第二迴焊製程以將連接件510、610與導電塊418熔化並結合於一起，使得電子裝置模組500及連接模組600結合至重佈線路結構400的導電接墊，熔化的連接件520及620位於電子裝置模組500及連接模組600與重佈線路結構400的導電接墊之間。在一些實施例中，第二迴焊製程是在介於約230攝氏度至250攝氏度或約235攝氏度的範圍內的溫度下實行約10分鐘至15分鐘的快速熱製程。在一些實施例中，連接件520及620包括焊料球、球柵陣列封裝（ball grid array，BGA）連接件、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、藉由無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊、其組合（例如，附著有焊料球的金屬柱）或類似元件。

參照圖4及圖5，沿預切割道S1對圖4所示的結構實行分割製程（dicing process），且沿預切割道（分割道）S1對圖4所示的結構進行分割或單體化以形成多個封裝結構50。此後，移除載體C。在一些實施例中，分割製程或單體化製程（singulation process）通常包括利用使用旋轉鋸片的機械切割製程或使用雷射束的雷射切割製程進行分割。

在一些實施例中，封裝結構50可經由連接模組600進一步電性連接至其他設備或外部環境。

由於在對電子裝置模組及/或連接模組進行表面安裝之前形成絕緣附加塊，因此電子裝置模組及/或連接模組穩定地附裝至下方的封裝且在熱製程或迴焊製程期間會較少發生或不發生破裂及分層。在熱製程期間，絕緣附加塊具有足夠強的拉伸強度以平衡由下方的封裝與安裝模組之間的翹曲及CTE失配而引起的拉伸力。因此，封裝結構的可靠性得到明顯提高。

圖6A及圖6B是根據本揭露一些實施例的半導體封裝的實例的部分的示意性俯視圖。

如圖6A所示，封裝結構60A相似於先前實施例中所闡述的封裝結構50，且可使用相同或相似的參考編號來標記相似的元件或組件。在一些實施例中，絕緣附加塊650A位於重佈線路結構400A上且位於安裝模組500A與重佈線路結構400A之間，且絕緣附加塊650A位於矩形模組500A的四個隅角處。可看出，絕緣附加塊650A包括分別位於四個隅角處的四個單獨的塊，且所述四個單獨的塊彼此間隔開。不同於填充安裝模組500A與下方的重佈線路結構400A之間的空間的底部填充膠，絕緣附加塊650A僅位於沿著安裝模組500A的周邊的四個隅角處，而安裝模組500A與下方的重佈線路結構400A之間的其他空間保持為空的。如圖6A所示，在一些實施例中，在對模組500A進行安裝之後，絕緣附加塊650A在模組500A下方延伸（參見虛線）且在不同方向上具有各種延伸距離，並且絕緣附加塊650A包括位於模組500A的側壁旁邊的暴露部分650AE以及位於模組500A正下方的基腳部分650AU。在圖6A中，暴露部分650AE或基腳部分650AU具有L形狀（旋轉90度）。

相似地，如圖6B所示，封裝結構60B相似於先前實施例中所闡述的封裝結構50，且可使用相同或相似的參考編號來標記相似的元件或組件。在一些實施例中，絕緣附加塊650B位於重佈線路結構400A上且位於安裝模組500BB與重佈線路結構400A之間，並且絕緣附加塊650B沿著矩形模組500BB的四個側定位。可看出，絕緣附加塊650B包括分別位於四個側處的八個單獨的塊，且彼此間隔開的所述單獨的塊排列於所述隅角附近而不是排列於所述隅角處。在一些實施例中，兩個單獨的絕緣附加塊650B排列成一對且分別位於所述隅角的兩側（此隅角的兩個延伸的側）處。在一些實施例中，如圖6B所示，絕緣附加塊650B包括暴露部分650BE及位於模組500BB正下方的基腳部分650BU。在圖6B中，暴露部分650BE或基腳部分650BU具有矩形形狀，但暴露部分650BE的延伸距離d2大於基腳部分650BU的延伸距離d1。

圖8是示出根據本揭露一些實施例的在將模組安裝於示例性半導體封裝結構中之前的絕緣附加塊的排列的示意性俯視圖。參照圖8，對於將模組安裝於下方的封裝10（例如，InFO封裝）上的封裝結構80而言，絕緣附加塊810A及810B圍繞欲被安裝的模組的安裝區500MR及600MR排列。舉例而言，安裝區500MR及下一個安裝區600MR或者相鄰的安裝區500MR或相鄰的安裝區600MR可共享一個共用接合側，且絕緣附加塊810A或810B可分佈於共用接合側之上或排列於共用接合側上。在一些實施例中，位於共用側上的附加塊810A或810B可與兩個模組接合且同時將所述兩個模組連接至下伏的封裝10。在一些實施例中，至少兩個或三個或者四個單獨的絕緣附加塊810A排列於欲被安裝的電子裝置模組的安裝區500MR周圍的四個側處但會避開安裝區500MR的隅角，此乃因螺釘孔S2位於安裝區500MR的所述隅角處。在一些實施例中，不同長度的絕緣附加塊810A及810B分別排列於欲被安裝的連接模組的安裝區600MR的兩側或三個側處，且絕緣附加塊810A及810B不覆蓋螺釘孔S2的位置。在一個實施例中，絕緣附加塊810A的延伸長度短於絕緣附加塊810B的延伸長度。

圖7A、圖7B及圖7C是根據本揭露一些實施例的半導體封裝的實例的部分的示意性剖視圖。

如圖7A所示，在一些實施例中，模組500及600經由連接件520及620而與下方的封裝10結合，且絕緣附加塊750A位於模組500、600與封裝10之間。如圖7A所示，電子裝置模組500的下邊緣500E及連接模組600的下邊緣600E突出至絕緣附加塊750A中且被絕緣附加塊750A包繞。在一些實施例中，絕緣附加塊750A在實體上接觸電子裝置模組500的側壁500S、底表面500B及下邊緣500E，且在實體上接觸連接模組600的側壁600S、底表面600B及下邊緣600E。如圖7A所示，在一些實施例中，當在形成絕緣附加塊750A之後將模組安裝並按壓至絕緣附加塊750A上時，絕緣附加塊750A可被擠壓並進一步延伸至空間中，並且絕緣附加塊750A在實體上接觸連接件520中的一些連接件520。然而，不同於底部填充膠，在連接件與絕緣附加塊之間存在空隙空間Bs。在一些實施例中，在連接件620的側壁與絕緣附加塊750A的側壁之間存在短距離d。在一個實施例中，距離d為約100微米或小於100微米。

在一些實施例中，在圖7A中，絕緣附加塊750A包括分別位於模組500及600之下的暴露部分750AE及基腳部分750AU。如圖7A所示，位於模組500之下的基腳部分750AU在實體上接觸連接件520，而位於模組600之下的基腳部分750AU不接觸連接件620。應理解，絕緣附加塊的排列可根據佈局設計或模組類型而改變或修改，並且絕緣附加塊的基腳部分可在實體上接觸安裝模組中的任一個安裝模組或一些安裝模組的連接件。

如圖7B所示，在一些實施例中，模組500經由連接件520而與下方的封裝10結合，且絕緣附加塊750B1、750B2、750B3位於模組500與封裝10之間以及連接件520之間。在一些實施例中，相似於圖7A所示的絕緣附加塊750A，圖7B中的周邊或外絕緣附加塊750B3及中間絕緣附加塊750B2在實體上接觸電子裝置模組500的側壁500S、底表面500B及下邊緣500E。在一些實施例中，如圖7B所示，內絕緣附加塊750B1位於模組500的連接件520之間，且位於模組500的底表面500B與下方的封裝10之間，同時在連接件520與絕緣附加塊750B1、750B2及750B3之間存在空隙空間Bs。在一些實施例中，內絕緣附加塊可進一步減輕應力並平衡封裝結構的翹曲。

相較於圖7B中具有第一高度（或厚度）H1的內絕緣附加塊750B1而言，中間絕緣附加塊750B2具有大於第一高度H1的第二高度（或厚度）H2，且外絕緣附加塊750B3具有大於第一高度H1的第三高度（或厚度）H3。在一些實施例中，不同的絕緣附加塊的體積被精心調整，使得同一類型的絕緣附加塊均勻地形成為具有適合於安裝模組的相同高度以防止冷接縫（cold joint）。在一些實施例中，如圖7B所示，外絕緣附加塊750B3及中間絕緣附加塊750B2形成有合適的高度，且同一類型的模組500的頂表面實質上位於同一水平高度處，使得安裝模組500之間存在非常小的總厚度變化（所述總厚度是自重佈線路結構的頂表面至模組的頂表面量測的）。舉例而言，內絕緣附加塊750B1被形成為具有大約相同的體積及相同的高度，使得模組500的底表面500B實質上彼此齊平且位於同一水平高度處。在一些實施例中，第二高度H2略大於或實質上等於第三高度H3。在一些實施例中，第二高度H2或第三高度H3小於安裝模組500的高度（或厚度）H4的三分之一。

如圖7C所示，在一些實施例中，相似於圖7B所示的絕緣附加塊750B1、750B2、750B3，絕緣附加塊750C1、750C2、750C3位於模組500與封裝10之間以及連接件520之間。在一些實施例中，如圖7C所示，周邊或外絕緣附加塊750C3及中間絕緣附加塊750C2在實體上接觸電子裝置模組500的側壁500S、底表面500B及下邊緣500E。在一些實施例中，如圖7C所示，聚合物塗層760塗佈於外絕緣附加塊750C3及中間絕緣附加塊750C2上。在一些實施例中，在形成絕緣附加塊750C1、750C2及750C3之後，將模組500安裝並結合至封裝10。在形成絕緣附加塊750C1、750C2及750C3之後，實行分配製程以在絕緣附加塊750C2及750C3的暴露部分上形成塗層760，而不覆蓋絕緣附加塊750C2及750C3的基腳部分且亦不覆蓋絕緣附加塊750C1。在一些實施例中，在第二迴焊製程之前，可實行另一固化製程來對塗層760進行固化。即使位於模組500下方的絕緣附加塊750C2及750C3的基腳部分以及絕緣附加塊750C1被遮蔽，絕緣附加塊750C2及750C3的暴露部分亦被塗層760覆蓋。在一些實施例中，絕緣附加塊750C2及750C3以及覆蓋絕緣附加塊750C2及750C3的暴露部分的塗層760分別構成複合絕緣附加塊750C2’及750C3’。

另一方面，未被塗層760覆蓋的、位於模組500的連接件520之間以及位於模組500的底表面500B與下方的封裝10之間的內絕緣附加塊750C1保持相同的體積及相同的高度，且模組500的底表面500B實質上彼此齊平且位於同一水平高度處。如圖7C所示，在連接件520與絕緣附加塊750C1、750C2’及750C3’之間存在空隙空間Bs。

在一些實施例中，聚合物塗層760的材料包括聚合物材料，且聚合物材料包括環氧樹脂、丙烯酸樹脂、聚醯亞胺（PI）或其組合。在一些實施例中，塗層760的材料不含二氧化矽填料或其他填料。形成塗層760包括藉由針形分配器將聚合物材料直接分配於絕緣附加塊750C2及750C1上及絕緣附加塊750C2及750C1之上。在一些實施例中，塗層760的聚合物材料不同於絕緣附加塊750C1、750C2及750C3的聚合物材料。在一些實施例中，塗層760的材料與絕緣附加塊750C1、750C2及750C3的材料不同，塗層760的材料具有與絕緣附加塊750C1、750C2或750C3的CTE及彈性模數不同的CTE及彈性模數。在一些實施例中，塗層760的聚合物材料與絕緣附加塊750C1、750C2及750C3的聚合物材料相同。

圖6C及圖6D是根據本揭露一些實施例的半導體封裝的實例的部分的示意性俯視圖。如圖6C及圖6D所示，絕緣附加塊650C及650D位於重佈線路結構400B上且位於安裝模組500C/500D與重佈線路結構400B之間。在圖6D中，絕緣附加塊650D沿著矩形模組500D的四個側定位，且一些附加塊650D位於兩個鄰近的模組500D之間的共用通道或共用區域CL（由鄰近的模組500D的相對的側界定）中。參照圖6C及圖6D，塗層760被形成為覆蓋絕緣附加塊650C及650D的暴露部分650CE及650DE以及覆蓋重佈線路結構400B的頂表面的一些部分，而不覆蓋安裝模組500C/500D以及基腳部分650CU及650DU。自俯視圖來看，塗層760的跨度大於暴露部分650CE或650DE的跨度。亦即，塗層760可沿著模組的邊緣或側壁形成，進而覆蓋絕緣附加塊的暴露部分而不覆蓋安裝模組的頂表面。在一些實施例中，複合絕緣附加塊650C’及650D’沿著模組的側壁形成且在鄰近的模組的相對的側壁之間形成，並且在安裝模組下方延伸而不覆蓋模組的頂表面。如圖6C所示，絕緣附加塊650C位於矩形模組500C的四個隅角處且兩個內絕緣附加塊650CI位於安裝模組500C之下，並且內絕緣附加塊650CI彼此分隔開且與沿著模組500C的周邊定位的其他絕緣附加塊650D間隔開。

藉由形成塗層，形成複合絕緣附加塊以進一步加強安裝模組與下方的封裝的附接並平衡整個封裝結構的翹曲。

圖9及圖10是根據本揭露一些實施例的示例性半導體封裝結構的示意圖。在一些實施例中，形成封裝結構90，並且封裝結構90可利用先前所闡述的製程流程來製作，且封裝結構90相似於圖5所示的封裝結構50，並且可使用相同或相似的參考編號來標記相似的元件或組件。參照圖9，在一些實施例中，封裝結構90包括設置於InFO封裝10M上的重佈線路結構400M，且InFO封裝10M包括由包封體300M在側向上包封的第一半導體晶粒SD1及第二半導體晶粒SD2。在一些實施例中，封裝結構90包括安裝於重佈線路結構400M上的電子裝置模組500及連接模組600。如圖9所示，封裝結構90包括位於模組500與重佈線路結構400M之間的絕緣附加塊850A及850C以及位於模組600與重佈線路結構400M之間的絕緣附加塊850B。在一些實施例中，絕緣附加塊850A及850B可為或包括複合絕緣附加塊。

參照圖10，在一些實施例中，封裝結構90可進一步經由緊固元件SC1而與散熱板CP1及CP2進行組裝，並且控制板92藉由另一緊固元件SC2緊固至板CP2。在一些實施例中，控制板92經由連接元件93而與電子裝置模組500電性連接，使得電子裝置模組500可由控制板92控制或調節。在一些實施例中，框架結構94可與控制板92接合。

在一些實施例中，使用絕緣附加塊或複合絕緣附加塊，可使封裝結構的翹曲最小化且使重分佈電路結構中發生較少的分層或破裂，進而使得封裝結構的可靠性及良率明顯提高。

根據本揭露的一些實施例，提供一種半導體封裝。所述半導體封裝包括底部封裝、重佈線路結構、第一模組、第二模組及絕緣附加塊，底部封裝具有由包封體包封的第一半導體晶粒。重佈線路結構設置於底部封裝上。第一模組設置於重佈線路結構上且藉由設置於重佈線路結構與第一模組之間的第一連接件電性連接至重佈線路結構。第二模組設置於重佈線路結構上且藉由設置於重佈線路結構與第二模組之間的第二連接件電性連接至重佈線路結構。第一模組與第二模組彼此鄰近且並排設置於重佈線路結構上。絕緣附加塊設置於重佈線路結構上且位於第一模組及第二模組與重佈線路結構之間。絕緣附加塊是沿著第一模組與第二模組之間的共用通道分佈的單獨的塊。絕緣附加塊包括位於第一模組下方的第一基腳部分、位於第二模組下方的第二基腳部分以及自第一模組及第二模組暴露出的暴露部分。絕緣附加塊將第一模組及第二模組接合至重佈線路結構。

根據本揭露實施例所述的半導體封裝更包括設置於所述第一模組下方且位於所述第一連接件之間的內絕緣附加塊。根據本揭露實施例，其中所述內絕緣附加塊中的至少一個內絕緣附加塊在實體上接觸所述第一連接件中的至少一個第一連接件。根據本揭露實施例，其中所述內絕緣附加塊與所述第一連接件間隔開且在所述內絕緣附加塊與所述第一連接件之間存在空隙空間。根據本揭露實施例，其中所述第一模組包括電壓調節器模組。根據本揭露實施例，其中所述絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。根據本揭露實施例，其中自俯視看，所述聚合物塗層的跨度大於所述暴露部分的跨度。根據本揭露實施例，其中所述絕緣附加塊包括聚合物塊。

根據本揭露的一些實施例，提供一種半導體封裝。所述半導體封裝包括封裝、重佈線路結構、第一電子裝置模組、第二電子裝置模組以及第一絕緣附加塊、第二絕緣附加塊及第三絕緣附加塊。封裝具有至少一個半導體晶粒。重佈線路結構設置於封裝上。第一電子裝置模組安裝於重佈線路結構的第一安裝區上且經由設置於重佈線路結構與第一電子裝置模組之間的第一連接件而與所述至少一個半導體晶粒電性連接。第二電子裝置模組安裝於重佈線路結構的第二安裝區上且設置於第一電子裝置模組旁邊。第二電子裝置模組經由設置於重佈線路結構與第二電子裝置模組之間的第二連接件而與所述至少一個半導體晶粒電性連接。第一安裝區與第二安裝區彼此鄰近且藉由接合側彼此靠近。第一絕緣附加塊設置於重佈線路結構上且位於第一電子裝置模組與重佈線路結構之間。第一絕緣附加塊是沿著第一安裝區的周邊分佈的單獨的塊。第一絕緣附加塊將第一電子裝置模組接合至重佈線路結構。第二絕緣附加塊設置於重佈線路結構上且位於第二電子裝置模組與重佈線路結構之間。第二絕緣附加塊是沿著第二安裝區的周邊分佈的單獨的塊。第二絕緣附加塊將第二電子裝置模組接合至重佈線路結構。第三絕緣附加塊設置於重佈線路結構上且位於第一電子裝置模組及第二電子裝置模組與重佈線路結構之間。第三絕緣附加塊是沿著接合側分佈的單獨的塊，且第三絕緣附加塊將第一電子裝置模組及第二電子裝置模組接合至重佈線路結構。

根據本揭露實施例所述的半導體封裝更包括設置於所述第一電子裝置模組下方且位於所述第一連接件之間的第四絕緣附加塊。根據本揭露實施例，其中所述第四絕緣附加塊在實體上接觸所述第一連接件中的至少一個第一連接件。根據本揭露實施例，其中所述第四絕緣附加塊與所述第一連接件間隔開一距離且在所述第四絕緣附加塊與所述第一連接件之間存在空隙空間。根據本揭露實施例，其中所述第一絕緣附加塊包括位於所述第一電子裝置模組之下的基腳部分及自所述第一電子裝置模組暴露出的暴露部分。根據本揭露實施例，其中所述第一絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。根據本揭露實施例，其中所述聚合物塗層的材料不同於所述暴露部分的材料。根據本揭露實施例，其中所述第三絕緣附加塊包括位於所述第一電子裝置模組或所述第二電子裝置模組之下的基腳部分及自所述第一電子裝置模組及所述第二電子裝置模組暴露出的暴露部分。根據本揭露實施例，其中所述第三絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。

根據本揭露的一些實施例，提供一種用於形成半導體封裝的製造方法。提供包括由包封體包封的半導體晶粒的底部封裝。在底部封裝上形成重佈線路結構。將重佈線路結構電性連接至半導體晶粒。在重佈線路結構上形成絕緣塊。提供具有第一連接件的第一模組及具有第二連接件的第二模組。將第一模組及第二模組安裝於位於重佈線路結構之上的絕緣塊上。對絕緣塊實行固化製程以形成將第一模組及第二模組接合至重佈線路結構的絕緣附加塊。藉由第一連接件及第二連接件將第一模組及第二模組結合至重佈線路結構。

根據本揭露實施例所述的半導體封裝製造方法，其中藉由所述第一連接件及所述第二連接件將所述第一模組及所述第二模組結合至所述重佈線路結構包括：在實行所述固化製程之前在第一溫度下實行第一迴焊製程；以及在實行所述固化製程之後在第二溫度下實行第二迴焊製程，且所述第一溫度低於所述第二溫度。根據本揭露實施例所述的半導體封裝製造方法，其中在所述重佈線路結構上形成所述絕緣塊包括在所述重佈線路結構上以不連續圖案的形式分配聚合物材料。

對於熟習此項技術者而言將顯而易見，可在不背離本揭露的範圍或精神的條件下對所揭露的實施例做出各種修改及改變。綜上所述，本揭露旨在涵蓋落入以上申請專利範圍及其等效內容的範圍內的所提供的修改及改變。

10:封裝 10M:InFO封裝 50、60A、60B、80、90:封裝結構 92:控制板 93:連接元件 94:框架結構 100、SD1:第一半導體晶粒 110、210:半導體基底 120、417P:導電接墊 130:鈍化層 140:保護層 150:導電柱 200、SD2:第二半導體晶粒 220:導電連接件 300、300M:包封體 300T:頂表面 400、400A、400B、400M:重佈線路結構 411、413、415、417:導電層 412、414、416:介電層 418:導電塊 450、450A、650A、650B、650C、650D、750A、810A、810B、850A、850B、850C:絕緣附加塊 500、500A、500BB、500C、500D:模組 500B、600B:底表面 500E、600E:下邊緣 500MR、600MR:安裝區 500S、600S:側壁 510、520、610、620:連接件 600:連接模組 650AE、650BE、650CE、650DE、750AE:暴露部分 650AU、650BU、650CU、650DU、750AU:基腳部分 650C’、650D’、750C2’、750C3’:複合絕緣附加塊 650CI、750B1、750C1:內絕緣附加塊 750B2、750C2:中間絕緣附加塊 750B3、750C3:周邊/外絕緣附加塊 760:聚合物塗層/塗層 Bs:空隙空間 C:載體 CL:共用區域 CP1、CP2:散熱板 d:距離 d1、d2:延伸距離 H1:第一高度/厚度 H2:第二高度/厚度 H3:第三高度/厚度 H4:高度/厚度 S1:預切割道 S2:螺釘孔 SC1、SC2:緊固元件

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖5是示出根據一些實施例的製造半導體封裝的製程流程的示意性剖視圖。 圖6A、圖6B、圖6C及圖6D是根據本揭露一些實施例的半導體封裝的實例的部分的示意性俯視圖。 圖7A、圖7B及圖7C是根據本揭露一些實施例的半導體封裝的實例的部分的示意性剖視圖。 圖8是示出根據本揭露一些實施例的示例性半導體封裝結構中的絕緣附加塊的排列的示意性俯視圖。 圖9及圖10是根據本揭露一些實施例的示例性半導體封裝結構的示意圖。

10:封裝

100:第一半導體晶粒

110:半導體基底

120:導電接墊

130:鈍化層

140:保護層

150:導電柱

200:第二半導體晶粒

210:半導體基底

220:導電連接件

300:包封體

300T:頂表面

400:重佈線路結構

411、413、415、417:導電層

412、414、416:介電層

417P:導電接墊

418:導電塊

450:絕緣附加塊

C:載體

S1:預切割道

Claims (20)

1. 一種半導體封裝，包括： 底部封裝，具有由包封體包封的第一半導體晶粒； 重佈線路結構，設置於所述底部封裝上； 第一模組，設置於所述重佈線路結構上且藉由設置於所述重佈線路結構與所述第一模組之間的第一連接件電性連接至所述重佈線路結構； 第二模組，設置於所述重佈線路結構上且藉由設置於所述重佈線路結構與所述第二模組之間的第二連接件電性連接至所述重佈線路結構，其中所述第一模組與所述第二模組彼此鄰近且並排設置於所述重佈線路結構上；以及 絕緣附加塊，設置於所述重佈線路結構上且位於所述第一模組及所述第二模組與所述重佈線路結構之間，其中所述絕緣附加塊是沿著所述第一模組與所述第二模組之間的共用通道分佈的單獨的塊，所述絕緣附加塊包括位於所述第一模組下方的第一基腳部分、位於所述第二模組下方的第二基腳部分及自所述第一模組及所述第二模組暴露出的暴露部分，並且所述絕緣附加塊將所述第一模組及所述第二模組接合至所述重佈線路結構。
2. 如請求項1所述的半導體封裝，更包括設置於所述第一模組下方且位於所述第一連接件之間的內絕緣附加塊。
3. 如請求項2所述的半導體封裝，其中所述內絕緣附加塊中的至少一個內絕緣附加塊在實體上接觸所述第一連接件中的至少一個第一連接件。
4. 如請求項2所述的半導體封裝，其中所述內絕緣附加塊與所述第一連接件間隔開且在所述內絕緣附加塊與所述第一連接件之間存在空隙空間。
5. 如請求項1所述的半導體封裝，其中所述第一模組包括電壓調節器模組。
6. 如請求項1所述的半導體封裝，其中所述絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。
7. 如請求項6所述的半導體封裝，其中自俯視看，所述聚合物塗層的跨度大於所述暴露部分的跨度。
8. 如請求項1所述的半導體封裝，其中所述絕緣附加塊包括聚合物塊。
9. 一種半導體封裝，包括： 封裝，具有至少一個半導體晶粒； 重佈線路結構，設置於所述封裝上； 第一電子裝置模組，安裝於所述重佈線路結構的第一安裝區上且經由設置於所述重佈線路結構與所述第一電子裝置模組之間的第一連接件而與所述至少一個半導體晶粒電性連接； 第二電子裝置模組，安裝於所述重佈線路結構的第二安裝區上且設置於所述第一電子裝置模組旁邊，其中所述第二電子裝置模組經由設置於所述重佈線路結構與所述第二電子裝置模組之間的第二連接件而與所述至少一個半導體晶粒電性連接，所述第一安裝區與所述第二安裝區彼此鄰近且藉由接合側彼此靠近； 第一絕緣附加塊，設置於所述重佈線路結構上且位於所述第一電子裝置模組與所述重佈線路結構之間，其中所述第一絕緣附加塊是沿著所述第一安裝區的周邊分佈的單獨的塊，並且所述第一絕緣附加塊將所述第一電子裝置模組接合至所述重佈線路結構； 第二絕緣附加塊，設置於所述重佈線路結構上且位於所述第二電子裝置模組與所述重佈線路結構之間，其中所述第二絕緣附加塊是沿所述第二安裝區的周邊分佈的單獨的塊，並且所述第二絕緣附加塊將所述第二電子裝置模組接合至所述重佈線路結構；以及 第三絕緣附加塊，設置於所述重佈線路結構上且位於所述第一電子裝置模組及所述第二電子裝置模組與所述重佈線路結構之間，其中所述第三絕緣附加塊是沿著所述接合側分佈的單獨的塊，並且所述第三絕緣附加塊將所述第一電子裝置模組及所述第二電子裝置模組接合至所述重佈線路結構。
10. 如請求項9所述的半導體封裝，更包括設置於所述第一電子裝置模組下方且位於所述第一連接件之間的第四絕緣附加塊。
11. 如請求項10所述的半導體封裝，其中所述第四絕緣附加塊在實體上接觸所述第一連接件中的至少一個第一連接件。
12. 如請求項10所述的半導體封裝，其中所述第四絕緣附加塊與所述第一連接件間隔開一距離且在所述第四絕緣附加塊與所述第一連接件之間存在空隙空間。
13. 如請求項9所述的半導體封裝，其中所述第一絕緣附加塊包括位於所述第一電子裝置模組之下的基腳部分及自所述第一電子裝置模組暴露出的暴露部分。
14. 如請求項13所述的半導體封裝，其中所述第一絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。
15. 如請求項14所述的半導體封裝，其中所述聚合物塗層的材料不同於所述暴露部分的材料。
16. 如請求項9所述的半導體封裝，其中所述第三絕緣附加塊包括位於所述第一電子裝置模組或所述第二電子裝置模組之下的基腳部分及自所述第一電子裝置模組及所述第二電子裝置模組暴露出的暴露部分。
17. 如請求項16所述的半導體封裝，其中所述第三絕緣附加塊包括覆蓋所述暴露部分的聚合物塗層。
18. 一種半導體封裝的製造方法，包括： 提供包括由包封體包封的半導體晶粒的底部封裝； 在所述底部封裝上形成重佈線路結構，其中所述重佈線路結構電性連接至所述半導體晶粒； 在所述重佈線路結構上形成絕緣塊； 提供具有第一連接件的第一模組及具有第二連接件的第二模組； 將所述第一模組及所述第二模組安裝至位於所述重佈線路結構之上的所述絕緣塊上； 對所述絕緣塊實行固化製程以形成將所述第一模組及所述第二模組接合至所述重佈線路結構的絕緣附加塊；以及 藉由所述第一連接件及所述第二連接件將所述第一模組及第所述二模組結合至所述重佈線路結構。
19. 如請求項18所述的半導體封裝的製造方法，其中藉由所述第一連接件及所述第二連接件將所述第一模組及所述第二模組結合至所述重佈線路結構包括：在實行所述固化製程之前在第一溫度下實行第一迴焊製程；以及在實行所述固化製程之後在第二溫度下實行第二迴焊製程，且所述第一溫度低於所述第二溫度。
20. 如請求項18所述的半導體封裝的製造方法，其中在所述重佈線路結構上形成所述絕緣塊包括在所述重佈線路結構上以不連續圖案的形式分配聚合物材料。

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