TW202347162A - 記憶體裝置、積體電路裝置及記憶體裝置的操作方法 - Google Patents

Abstract

一種記憶體裝置包括：一組字元線；一組位元線；源極線，具有第一源極線接觸件及第二源極線接觸件；一組電晶體，串聯耦合於所述源極線的所述第一源極線接觸件與所述第二源極線接觸件之間；以及一組資料儲存元件。所述一組電晶體具有耦合至所述一組字元線中對應的字元線的閘極。所述一組資料儲存元件中的每一資料儲存元件耦合於所述一組電晶體中對應的一對相鄰電晶體的共用端子與所述一組位元線中對應的位元線之間。

Description

記憶體裝置、積體電路裝置及記憶體裝置的操作方法

積體電路（integrated circuit，IC）裝置包括以IC佈局圖表示的多個半導體裝置。IC佈局圖是階層式的，且包括根據半導體裝置設計規範施行更高階功能的模組。模組通常是由胞元（cell）的組合構建而成，所述胞元中的每一者表示被配置成實行特定功能的一或多個半導體結構。具有預先設計的佈局圖的胞元（有時被稱為標準胞元）被儲存於標準胞元庫（standard cell library）（為簡潔起見，在下文中稱為「庫」或「胞元庫」）中且可由各種工具（例如電子設計自動化（electronic design automation，EDA）工具）存取，以產生IC的設計、使IC的設計最佳化及對IC的設計進行驗證。半導體裝置及胞元的實例對應地包括記憶體裝置及記憶胞。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件、材料、值、步驟、操作、排列方式或類似物的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。設想亦存在其他組件、值、操作、材料、排列方式或類似物。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

在一些實施例中，記憶體裝置包括一串電晶體以及一組資料儲存元件，所述一串電晶體串聯耦合於源極線的第一源極線接觸件與第二源極線接觸件之間。每一資料儲存元件耦合於對應的一對相鄰電晶體的共用端子與一組位元線中對應的位元線之間。在至少一個實施例中，相鄰的資料儲存元件耦合至所述一組位元線中的不同位元線。作為結果，在一或多個實施例中，有可能在連續的主動區（亦稱為「擴散區」）之上在一行中形成多串電晶體及對應的多組資料儲存元件。此不同於要求一對1T1R（1電晶體1電阻器（1 transistor 1 resistor））記憶胞的擴散區與相鄰的一對1T1R記憶胞的擴散區間隔開的其他方式。在所述其他方式中，相鄰的多對1T1R記憶胞之間的間距會構成浪費的晶片面積（wasted chip area）。在一或多個實施例中，此種間距及浪費的晶片面積是可有利地避免的。關於各種實施例闡述了其他特徵及優點。

圖1是根據一些實施例的記憶體裝置100的示意電路圖。記憶體裝置是一種類型的IC装置。在至少一個實施例中，記憶體裝置是個別IC装置。在一些實施例中，記憶體裝置作為一小部分而包括於更大IC装置中，所述更大IC装置包括除所述記憶體裝置之外的用於其他功能的電路系統。

記憶體裝置100包括多個資料儲存元件R0、R1、R2、R3、R5、R6、R7、R20、R21、R22、R23、R24、R25、R26、R27；存取電晶體T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29；以及控制器102。控制器102被配置成藉由存取電晶體T0至T9、T20至T29中的一或多者來控制對資料儲存元件R0至R7、R20至R27的存取及/或操作。記憶體裝置100更包括多個字元線WL[0]、WL[1]、WL[2]、WL[3]、WL[4]；多個位元線BL[0]、BL[1]、BL[2]、BL[3]；及多個源極線SL[0]、SL[1]、SL[2]，其將控制器102耦合至資料儲存元件R0至R7、R20至R27及存取電晶體T0至T9、T20至T29。資料儲存元件R0至R7、R20至R27在本文中通常被稱為資料儲存元件R，存取電晶體T0至T9、T20至T29在本文中通常被稱為電晶體T，字元線WL[0]至WL[4]在本文中通常被稱為字元線WL，位元線BL[0]至BL[3]在本文中通常被稱為位元線BL，且源極線SL[0]至SL[2]在本文中通常被稱為源極線SL。字元線WL被配置用於傳輸欲被讀取及/或欲被寫入的資料儲存元件R的位址或類似者。字元線WL有時被稱為「位址線」。源極線SL及/或位元線BL被配置用於傳輸由對應字元線WL上的位址指示的欲被寫入至資料儲存元件R及/或欲被自資料儲存元件R讀取的資料或類似者。源極線SL及/或位元線BL有時被稱為「資料線」。記憶體裝置100中的資料儲存元件R、電晶體T、字元線WL、位元線BL及/或源極線SL的各種數目在各種實施例的範圍內。

在一些實施例中，控制器102包括一或多個字元線驅動器103、一或多個源極線/位元線多工器104以及一或多個讀取/寫入電路105，所述一或多個讀取/寫入電路105被配置成對資料儲存元件R中的一或多者實行讀取操作或寫入操作中的至少一者。字元線驅動器103耦合至一或多個字元線WL，且被配置成對被選擇成在讀取操作或寫入操作中被存取的資料儲存元件R的列位址進行解碼。字元線驅動器被配置成向與經解碼列位址對應的所選擇字元線WL供應一組電壓，並向其他未選擇字元線WL供應不同的一組電壓。源極線/位元線多工器104耦合至一或多個源極線SL及/或一或多個位元線BL。讀取/寫入電路105耦合至源極線/位元線多工器104，且被配置成對欲在讀取操作或寫入操作中被存取的資料儲存元件R的行位址進行解碼。讀取/寫入電路105被配置成經由源極線/位元線多工器104向與欲被存取的所選擇資料儲存元件R對應的所選擇源極線SL及/或所選擇位元線BL供應一組電壓，並向其他未選擇源極線SL及未選擇位元線BL供應不同的一組電壓。舉例而言，在寫入操作（亦稱為「程式化操作」）中，讀取/寫入電路105及源極線/位元線多工器104被配置成在所選擇資料儲存元件R兩端供應寫入電壓（亦稱為「程式化電壓」）。在讀取操作中，讀取/寫入電路105及源極線/位元線多工器104被配置成在所選擇資料儲存元件R兩端供應讀取電壓。在讀取操作中，讀取/寫入電路105的一或多個感測放大器被配置成感測自所存取的資料儲存元件R讀取並經由對應的位元線及/或源極線擷取的資料。控制器102更包括控制電路106，控制電路106被配置成控制字元線驅動器103、源極線/位元線多工器104、讀取/寫入電路105及/或控制器102中的其他組件的操作。在至少一個實施例中，控制器102更包括：一或多個時脈產生器，用於為記憶體裝置100的各種組件提供時脈訊號；一或多個輸入/輸出（input/output，I/O）電路，用於與外部裝置進行資料交換；及/或一或多個子控制器，用於控制記憶體裝置100中的各種操作。所闡述的記憶體裝置配置是實例，而其他記憶體裝置配置亦在各種實施例的範圍內。

在至少一個實施例中，記憶體裝置100是非揮發性記憶體。在至少一個實施例中，記憶體裝置100是非揮發性可再程式化記憶體。適用於記憶體裝置100的記憶體類型的實例包括但不限於電阻式隨機存取記憶體（resistive random access memory，RRAM）、磁阻式隨機存取記憶體（magneto-resistive random access memory，MRAM）、相變隨機存取記憶體（phase-change random access memory，PCRAM）或類似記憶體。其他類型的記憶體亦在各種實施例的範圍內。資料儲存元件R被配置成對應於記憶體裝置100的記憶體類型。在一或多個實施例中，資料儲存元件R包括RRAM元件、MRAM元件、PCRAM元件或類似元件。在一或多個實施例中，資料儲存元件R包括一對電極及夾於所述一對電極之間的資料儲存材料。資料儲存材料具有相依於施加於所述一對電極兩端的程式化電壓（program voltage）而變化的性質（例如，電阻）。改變的性質指示儲存於資料儲存元件R中的資料。所儲存的資料是藉由在所述一對電極兩端施加讀取電壓並偵測流經資料儲存元件R的電流來讀取。在本文中所闡述的一些實施例中，資料儲存元件R包括RRAM元件。

電晶體T的實例包括但不限於金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體、P通道金屬氧化物半導體（P-channel metal-oxide semiconductor，PMOS）、N通道金屬氧化物半導體（N-channel metal-oxide semiconductor，NMOS）、雙極接面電晶體（bipolar junction transistor，BJT）、高電壓電晶體、高頻率電晶體、P通道場效電晶體及/或N通道場效電晶體（P-channel field effect transistor/N-channel field effect transistor，PFET/NFET）、鰭型FET（FinFET）、具有隆起的源極/汲極的平面型MOS電晶體、奈米片FET、奈米導線FET或類似物。在圖1所示實例性配置中，所有存取電晶體皆為N型、N通道或NMOS電晶體。其他配置亦在各種實施例的範圍內。

在圖1中，記憶體裝置100包括四組電晶體，每一組與對應的一組資料儲存元件耦合並被配置用於對對應的一組資料儲存元件進行存取。第一組電晶體包括電晶體T0、T2、T4、T6、T8，其與對應的第一組資料儲存元件R0、R2、R4、R6耦合並被配置用於對所述對應的第一組資料儲存元件R0、R2、R4、R6進行存取。第二組電晶體包括電晶體T1、T3、T5、T7、T9，其與對應的第二組資料儲存元件R1、R3、R5、R7耦合並被配置用於對所述對應的第二組資料儲存元件R1、R3、R5、R7進行存取。第三組電晶體包括電晶體T20、T22、T24、T26、T28，其與對應的第三組資料儲存元件R20、R22、R24、R26耦合並被配置用於對所述對應的第三組資料儲存元件R20、R22、R24、R26進行存取。第四組電晶體包括電晶體T21、T23、T25、T27、T29，其與對應的第四組資料儲存元件R21、R23、R25、R27耦合並被配置用於對所述對應的第四組資料儲存元件R21、R23、R25、R27進行存取。如本文中針對第一組電晶體T0、T2、T4、T6、T8及第一組資料儲存元件R0、R2、R4、R6所詳細闡述，每一組電晶體及對應的一組資料儲存元件以相似的方式耦合至對應的字元線WL、位元線BL及源極線SL。

第一組電晶體T0、T2、T4、T6、T8及第一組資料儲存元件R0、R2、R4、R6耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[0]至BL[1]及所述對應的源極線SL[0]。源極線SL[0]具有第一源極線接觸件111及第二源極線接觸件112。電晶體T0、T2、T4、T6、T8串聯耦合於源極線接觸件111、112之間，以形成一串電晶體113。所述一串電晶體113中的電晶體T0、T2、T4、T6、T8具有對應地耦合至字元線WL[0]至WL[4]的閘極。所述一串電晶體113中的每一對相鄰電晶體具有共用端子，例如共用源極/汲極。舉例而言，相鄰電晶體T0、T2具有共用端子120，相鄰電晶體T2、T4具有共用端子122，相鄰電晶體T4、T6具有共用端子124，且相鄰電晶體T6、T8具有共用端子126。

資料儲存元件R0、R2、R4、R6中的每一者耦合於所述一組電晶體中對應的一對相鄰電晶體的共用端子與所述一組位元線中對應的位元線之間。舉例而言，資料儲存元件R0具有耦合至相鄰電晶體T0、T2的共用端子120的第一端部，且此第一端部亦由相同的參考編號標示。資料儲存元件R0更具有耦合至位元線BL[1]的第二端部121。資料儲存元件R2具有耦合至相鄰電晶體T2、T4的共用端子122的第一端部，且此第一端部亦由相同的參考編號標示。資料儲存元件R2更具有耦合至位元線BL[0]的第二端部123。資料儲存元件R4具有耦合至相鄰電晶體T4、T6的共用端子124的第一端部，且此第一端部亦由相同的參考編號標示。資料儲存元件R4更具有耦合至位元線BL[1]的第二端部125。資料儲存元件R6具有耦合至相鄰電晶體T6、T8的共用端子126的第一端部，且此第一端部亦由相同的參考編號標示。資料儲存元件R2更具有耦合至位元線BL[0]的第二端部127。因此，所述一組資料儲存元件R0、R2、R4、R6中的一對相鄰資料儲存元件耦合至所述一組位元線BL[0]、BL[1]中不同的位元線。換言之，在所述一組資料儲存元件R0、R2、R4、R6中，耦合至位元線BL[1]的資料儲存元件R0、R4與耦合至位元線BL[0]的資料儲存元件R2、R6沿所述一串電晶體113交替地排列。所述一組資料儲存元件R0、R2、R4、R6的所闡述連接方式是實例。其他配置亦在各種實施例的範圍內。舉例而言，在至少一個實施例中，資料儲存元件R0、R4耦合至位元線BL[0]，而資料儲存元件R2、R6耦合至位元線BL[1]。在一或多個實施例中，如針對圖1所闡述，資料儲存元件R0、R2對應地耦合至位元線BL[1]、BL[0]；然而，資料儲存元件R4、R6對應地耦合至位元線BL[0]、BL[1]。

第二組電晶體T1、T3、T5、T7、T9及第二組資料儲存元件R1、R3、R5、R7耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[0]至BL[1]及所述對應的源極線SL[1]。源極線SL[1]具有第一源極線接觸件131及第二源極線接觸件132。電晶體T1、T3、T5、T7、T9串聯耦合於源極線接觸件131、132之間，以形成一串電晶體。電晶體T1、T3、T5、T7、T9具有對應地耦合至字元線WL[0]至WL[4]的閘極。電晶體T1、T3、T5、T7、T9中的每一對相鄰電晶體具有共用端子，例如共用源極/汲極。資料儲存元件R1、R3、R5、R7中的每一者耦合於所述一組電晶體中對應的一對相鄰電晶體的共用端子與所述一組位元線中對應的位元線之間。舉例而言，資料儲存元件R1耦合於相鄰電晶體T1、T3的共用端子與位元線BL[1]之間。資料儲存元件R3耦合於相鄰電晶體T3、T5的共用端子與位元線BL[0]之間。資料儲存元件R5耦合於相鄰電晶體T5、T7的共用端子與位元線BL[1]之間。資料儲存元件R7耦合於相鄰電晶體T7、T9的共用端子與位元線BL[0]之間。

第三組電晶體T20、T22、T24、T26、T28及第三組資料儲存元件R20、R22、R24、R26以相似於所闡述連接方式（其中第一組電晶體T0、T2、T4、T6、T8及第一組資料儲存元件R0、R2、R4、R6耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[0]至BL[1]以及對應的源極線SL[0]）的方式耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[2]至BL[3]及對應的源極線SL[1]。

第四組電晶體T21、T23、T25、T27、T29及第四組資料儲存元件R21、R23、R25、R27以相似於所闡述連接方式（其中第二組電晶體T1、T3、T5、T7、T9及第二組資料儲存元件R1、R3、R5、R7耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[0]至BL[1]及對應的源極線SL[1]）的方式耦合至所述對應的一組字元線WL[0]至WL[4]、所述對應的一組位元線BL[2]至BL[3]以及具有第一源極線接觸件133及第二源極線接觸件134的對應的源極線SL[2]。

圖2A是根據一些實施例的記憶體裝置200A的示意電路圖，而圖2B是根據一些實施例的記憶體裝置200B的示意電路圖。圖1、圖2A、圖2B中的對應組件由相同的參考編號標示。記憶體裝置200A、200B更包括對應於控制器102的控制器。為簡潔起見，在圖2A至圖2B中省略記憶體裝置200A、200B的控制器。

圖2A中的記憶體裝置200A與圖1中的記憶體裝置100之間的差異在於，在記憶體裝置100中，在相鄰的源極線接觸件（例如，源極線接觸件111、112）之間存在四個資料儲存元件（例如，資料儲存元件R0、R2、R4、R6），而在記憶體裝置200A中，在相鄰的源極線接觸件（例如，源極線接觸件111、112）之間存在三個資料儲存元件（例如，資料儲存元件R0、R2、R4）。在記憶體裝置200A中省略記憶體裝置100的字元線WL[4]、電晶體T8、T9、T28、T29及資料儲存元件R6、R7、R26、R27。在記憶體裝置200A中，相鄰源極線接觸件之間的每一串或每一組串聯耦合的電晶體包括四個電晶體，且所述對應的一組資料儲存元件包括三個資料儲存元件。舉例而言，相鄰源極線接觸件111、112之間的一組串聯耦合的電晶體包括電晶體T0、T2、T4、T6，且對應的一組資料儲存元件包括資料儲存元件R0、R2、R4。在每一組資料儲存元件中，兩個資料儲存元件耦合至一位元線，而一個其餘的資料儲存元件耦合至另一位元線。舉例而言，資料儲存元件R0、R4耦合至位元線BL[1]，而資料儲存元件R2耦合至位元線BL[0]。

圖2B中的記憶體裝置200B與圖2A中的記憶體裝置200A之間的差異在於，在記憶體裝置200A中，在相鄰源極線接觸件（例如，源極線接觸件111、112）之間存在三個資料儲存元件（例如，資料儲存元件R0、R2、R4），而在記憶體裝置200B中，在相鄰源極線接觸件（例如，源極線接觸件111、112）之間存在兩個資料儲存元件（例如，資料儲存元件R0、R2）。在記憶體裝置200B中省略記憶體裝置200A的字元線WL[3]、電晶體T6、T7、T26、T27及資料儲存元件R4、R5、R24、R25。在記憶體裝置200B中，相鄰源極線接觸件之間的每一串或每一組串聯耦合的電晶體包括三個電晶體，且所述對應的一組資料儲存元件包括兩個資料儲存元件。舉例而言，相鄰源極線接觸件111、112之間的一組串聯耦合的電晶體包括電晶體T0、T2、T4，且對應的一組資料儲存元件包括資料儲存元件R0、R2。在每一組資料儲存元件中，一個資料儲存元件耦合至一位元線，而一個其餘的資料儲存元件耦合至另一位元線。舉例而言，資料儲存元件R0耦合至位元線BL[1]，而資料儲存元件R2耦合至位元線BL[0]。在至少一個實施例中，本文中所闡述的一或多個優點可藉由記憶體裝置100、200A、200B中的一或多者來達成。

圖3A至圖3D是根據一些實施例的記憶體裝置100在各種操作中的示意電路圖。在一些實施例中，記憶體裝置100的操作由控制器（例如控制器102）控制。在至少一個實施例中，在讀取操作或寫入操作中，對記憶體裝置100中的一資料儲存元件進行存取涉及導通最多兩個存取電晶體。在下文中，資料儲存元件的讀取操作及/或寫入操作通常被稱為資料儲存元件被存取。

在圖3A中的實例性操作中，將資料儲存元件R2選擇成在正向讀取或寫入操作中被存取，在所述正向讀取或寫入操作中，讀取/寫入電流路徑是自位元線至源極線的正向電流路徑。將控制器102配置成向字元線WL[0]、WL[1]施加導通電壓VR，以導通對應的電晶體T0、T2。作為結果，資料儲存元件R2的端子122經由所導通的電晶體T2、T0耦合至源極線SL[0]的源極線接觸件112。資料儲存元件R2的另一端部123已耦合至位元線BL[0]。將控制器102配置成向源極線SL[0]施加第一電壓並向位元線BL[0]施加不同的第二電壓，以在資料儲存元件R2兩端施加來自源極線SL[0]及位元線BL[0]的存取電壓，以對資料儲存元件R2進行存取，即自資料儲存元件R2進行讀取或向資料儲存元件R2進行寫入。在圖3A中的實例中，第一電壓是參考電壓，例如接地電壓（0伏），而第二電壓是電壓VR。其他電壓值亦在各種實施例的範圍內。位元線BL[0]上的電壓VR高於源極線SL[0]上的接地電壓，並導致讀取電流或寫入電流如由電流路徑303所示自位元線BL[0]、經由資料儲存元件R2、經由所導通的電晶體T2、T0而流動至源極線SL[0]。作為結果，資料儲存元件R2被讀取或寫入。

由於電晶體T0在資料儲存元件R2被存取的同時被導通，因此資料儲存元件R0耦合於位元線BL[1]與源極線SL[0]之間。為防止電流自位元線BL[1]經由資料儲存元件R0洩漏至源極線SL[0]，將控制器102配置成向位元線BL[1]施加與施加至源極線SL[0]的電壓相同的電壓，即接地電壓。出於相似的原因，為防止電流洩漏及/或讀取/寫入擾亂（read/write disturb），將控制器102配置成向其他字元線WL[2]至WL[4]施加接地電壓以關斷其他字元線WL[2]至WL[4]上的電晶體，而向其他源極線SL[1]至SL[2]及位元線BL[2]至BL[3]施加電壓VR。在一些實施例中，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成將字元線、源極線、位元線中的一或多者置於浮置狀態（floating state）。

當資料儲存元件R0被選擇成在正向讀取或寫入操作中被存取時，導通電晶體T0便是足夠的。將控制器102配置成向字元線WL[0]施加電壓VR以導通電晶體T0，向源極線SL[0]施加接地電壓，並向位元線BL[1]施加電壓VR以在資料儲存元件R0兩端施加存取電壓，以對資料儲存元件R0進行存取，即自資料儲存元件R0進行讀取或向資料儲存元件R0進行寫入。讀取/寫入電流路徑是自位元線BL[1]、經由資料儲存元件R0到達源極線SL[0]。為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[1]至WL[4]施加接地電壓以關斷其他字元線WL[1]至WL[4]上的電晶體，並向其他源極線SL[1]至SL[2]及位元線BL[3]施加電壓VR。

在圖3B中的實例性操作中，將資料儲存元件R4選擇成在正向讀取或寫入操作中被存取。將控制器102配置成向字元線WL[4]、WL[3]施加導通電壓VR，以導通對應的電晶體T8、T6。作為結果，資料儲存元件R4的端子124經由所導通的電晶體T6、T8耦合至源極線SL[0]的源極線接觸件111。資料儲存元件R4的另一端部125已耦合至位元線BL[1]。將控制器102配置成向源極線SL[0]施加第一電壓（例如，接地電壓）並向位元線BL[1]施加不同的第二電壓（例如，電壓VR），以在資料儲存元件R4兩端施加來自源極線SL[0]及位元線BL[1]的存取電壓，以對資料儲存元件R4進行存取，即自資料儲存元件R4進行讀取或向資料儲存元件R4進行寫入。位元線BL[1]上的電壓VR高於源極線SL[0]上的接地電壓，並導致讀取電流或寫入電流如由電流路徑305所示自位元線BL[1]、經由資料儲存元件R4、經由所導通的電晶體T6、T8流動至源極線SL[0]。作為結果，資料儲存元件R4被讀取或寫入。

為防止當電晶體T8被導通時電流自位元線BL[0]經由資料儲存元件R6洩漏至源極線SL[0]，將控制器102配置成向位元線BL[0]施加與施加至源極線SL[0]的電壓相同的電壓，即接地電壓。出於相似的原因，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[0]至WL[2]施加接地電壓以關斷其他字元線WL[0]至WL[2]上的電晶體，並向其他源極線SL[1]至SL[2]及位元線BL[2]至BL[3]施加電壓VR。在一些實施例中，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成將字元線、源極線、位元線中的一或多者置於浮置狀態。

當資料儲存元件R6被選擇成在正向讀取或寫入操作中被存取時，導通電晶體T8便是足夠的。將控制器102配置成向字元線WL[4]施加電壓VR以導通電晶體T8，向源極線SL[0]施加接地電壓，並向位元線BL[0]施加電壓VR以在資料儲存元件R6兩端施加存取電壓，以對資料儲存元件R6進行存取，即自資料儲存元件R6進行讀取或向資料儲存元件R6進行寫入。讀取/寫入電流路徑是自位元線BL[0]、經由資料儲存元件R6到達源極線SL[0]。為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[0]至WL[3]施加接地電壓以關斷其他字元線WL[0]至WL[3]上的電晶體，並向其他源極線SL[1]至SL[2]及位元線BL[2]施加電壓VR。

在圖3C中的實例性操作中，將資料儲存元件R2選擇成在反向讀取或寫入操作中被存取，在所述反向讀取或寫入操作中，讀取/寫入電流路徑是自源極線至位元線的反向電流路徑。將控制器102配置成向字元線WL[0]、WL[1]施加導通電壓VR+dV以導通對應的電晶體T0、T2，並向源極線SL[0]施加第二電壓（例如，電壓VR），並向位元線BL[0]施加第一電壓（例如，接地電壓）。作為結果，極性與針對圖3A所述者相反的存取電壓被施加於資料儲存元件R2兩端，以對資料儲存元件R2進行存取，即自資料儲存元件R2進行讀取或向資料儲存元件R2進行寫入。源極線SL[0]上的電壓VR高於位元線BL[0]上的接地電壓，並導致讀取電流或寫入電流如由電流路徑307（其與電流路徑303的方向反向）所示自源極線SL[0]、經由所導通的電晶體T0、T2、經由資料儲存元件R2流動至位元線BL[0]。作為結果，資料儲存元件R2被讀取或寫入。在至少一個實施例中，反向讀取或寫入操作的導通電壓VR+dV高於正向讀取或寫入操作的導通電壓VR，此乃因電晶體T2、T0是NMOS電晶體，相較於傳送接地電壓而言，NMOS電晶體傳送電壓VR需要更高的閘極電壓。在至少一個實施例中，導通電壓VR+dV與導通電壓VR之間的差異（亦即電壓dV）接近NMOS的臨限電壓（threshold voltage，Vth）。

為防止電流自源極線SL[0]（其處於電壓VR）經由資料儲存元件R0洩漏至位元線BL[1]，將控制器102配置成向位元線BL[1]施加與施加至源極線SL[0]的電壓相同的電壓，即電壓VR。出於相似的原因，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[2]至WL[4]施加接地電壓以關斷其他字元線WL[2]至WL[4]上的電晶體，且向其他源極線SL[1]至SL[2]及位元線BL[2]至BL[3]施加電壓VR。在一些實施例中，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成將字元線、源極線、位元線中的一或多者置於浮置狀態。

當資料儲存元件R0被選擇成在反向讀取或寫入操作中被存取時，導通電晶體T0便是足夠的。將控制器102配置成向字元線WL[0]施加導通電壓VR+dV以導通電晶體T0，向源極線SL[0]施加電壓VR，並向位元線BL[1]施加接地電壓。為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[1]至WL[4]施加接地電壓以關斷其他字元線WL[1]至WL[4]上的電晶體，且向其他源極線SL[1]至SL[2]及位元線BL[3]施加接地電壓。

在圖3D中的實例性操作中，將資料儲存元件R4選擇成在反向讀取或寫入操作中被存取。將控制器102配置成向字元線WL[4]、WL[3]施加導通電壓VR+dV，以導通對應的電晶體T8、T6，並向源極線SL[0]施加第二電壓（例如，電壓VR），而向位元線BL[1]施加第一電壓（例如，接地電壓）。作為結果，極性與針對圖3B所述者相反的存取電壓被施加於資料儲存元件R4兩端，以對資料儲存元件R4進行存取，即自資料儲存元件R4進行讀取或向資料儲存元件R4進行寫入。源極線SL[0]上的電壓VR高於位元線BL[1]上的接地電壓，並導致讀取電流或寫入電流如由電流路徑309（其與電流路徑305的方向反向）所示自源極線SL[0]、經由所導通的電晶體T8、T6、經由資料儲存元件R4流動至位元線BL[1]。作為結果，資料儲存元件R4被讀取或寫入。

為防止電流自源極線SL[0]（其處於電壓VR）經由資料儲存元件R6洩漏至位元線BL[0]，將控制器102配置成向位元線BL[0]施加與施加至源極線SL[0]的電壓相同的電壓，即電壓VR。出於相似的原因，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[0]至WL[2]施加接地電壓以關斷其他字元線WL[0]至WL[2]上的電晶體，且向其他源極線SL[1]至SL[2]及位元線BL[2]至BL[3]施加電壓VR。在一些實施例中，為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成將字元線、源極線、位元線中的一或多者置於浮置狀態。

當資料儲存元件R6被選擇成在反向讀取或寫入操作中被存取時，導通電晶體T8便是足夠的。將控制器102配置成向字元線WL[4]施加導通電壓VR+dV以導通電晶體T8，向源極線SL[0]施加電壓VR，並向位元線BL[0]施加接地電壓。為防止電流洩漏及/或讀取/寫入擾亂，將控制器102配置成向其他字元線WL[0]至WL[3]施加接地電壓以關斷其他字元線WL[0]至WL[3]上的電晶體，且向其他源極線SL[1]至SL[2]及位元線BL[2]施加接地電壓。

圖4是根據一些實施例的記憶體裝置的IC佈局圖400的示意圖。在至少一個實施例中，IC佈局圖400儲存於非暫時性電腦可讀取媒體上。在至少一個實施例中，IC佈局圖400對應於記憶體裝置100的IC佈局圖。圖1與圖4中的對應組件在本文中由相同的參考編號標示。

IC佈局圖400包括多個主動區OD1、OD2、OD3、OD4及多個閘極區PO0、PO1、PO2、PO3、PO4，所述多個主動區OD1、OD2、OD3、OD4沿第一方向（例如，方向軸Y）連續延伸，所述多個閘極區PO0、PO1、PO2、PO3、PO4沿橫向於y軸方向的第二方向（例如，方向軸X）延伸跨過主動區OD1至OD4。在圖4中的實例性配置中，方向軸X垂直於方向軸Y。主動區有時被稱為擴散區或氧化物界定（oxide-definition，OD）區，且在附圖中利用主動區OD概括地示出。主動區包括P型摻雜劑及/或N型摻雜劑，以形成一或多個電路元件或裝置。電路元件的實例包括但不限於電晶體及二極體。被配置成在其中形成一或多個PMOS裝置的主動區被稱為「PMOS主動區」，而被配置成在其中形成一或多個NMOS裝置的主動區被稱為「NMOS主動區」。舉例而言，如本文中所述，主動區OD1至OD4是被配置成形成NMOS存取電晶體的NMOS主動區。其他電晶體配置亦在各種實施例的範圍內。閘極區PO0至PO4中的每一者包含導電材料（例如，複晶矽），且在附圖中利用閘極區PO概括地示出。閘極區的其他導電材料（例如金屬）亦在各種實施例的範圍內。

閘極區PO0至PO4及主動區OD1至OD4構成與記憶體裝置100中的存取電晶體對應的多個電晶體。為簡潔起見，未在圖4中藉由參考編號來表示所述電晶體。舉例而言，閘極區PO0至PO4與主動區OD1一起對應地構成記憶體裝置100的串聯耦合的一串電晶體T0、T2、T4、T6、T8。閘極區PO0至PO4與主動區OD2一起對應地構成記憶體裝置100的串聯耦合的一串電晶體T1、T3、T5、T7、T9。閘極區PO0至PO4與主動區OD3一起對應地構成記憶體裝置100的串聯耦合的一串電晶體T20、T22、T24、T26、T28。閘極區PO0至PO4與主動區OD4一起對應地構成記憶體裝置100的串聯耦合的一串電晶體T21、T23、T25、T27、T29。本文中詳細闡述了主動區OD1及形成於其之上的對應電晶體T0、T2、T4、T6、T8。其他主動區OD2至OD4及對應的電晶體被相似地進行配置。

閘極區PO0至PO4將主動區OD1劃分成多個源極/汲極區，閘極區PO0至PO4中的每一者排列於所述多個源極/汲極區中對應的一對源極/汲極區之間。為簡潔起見，未在圖4中藉由單獨的參考編號來表示源極/汲極區；相反，所述源極/汲極區是參考位於其之上的其他特徵來闡述。舉例而言，由閘極區PO0及主動區OD1配置的電晶體T0具有位於V0通孔442下方的第一源極/汲極區以及位於資料儲存元件R0下方的第二源極/汲極區。位於V0通孔442下方的第一源極/汲極區對應於圖1中的源極線接觸件112。位於資料儲存元件R0下方的第二源極/汲極區對應於圖1中的電晶體T0、T2的共用端子120。主動區OD1中的所述多個源極/汲極區更包括位於V0通孔441下方並對應於圖1中的源極線接觸件111的源極/汲極區以及對應地位於資料儲存元件R2、R4、R6下方並對應於圖1中的共用端子122、124、126的源極/汲極區。在本文中，「源極/汲極區」意指源極區或汲極區。

資料儲存元件R0、R2、R4、R6中的每一者包括如本文中所述的多層式結構，且在圖4中被利用資料儲存元件R及通孔符號示意性地表示。IC佈局圖400包括對應於記憶體裝置100中的十六個資料儲存元件的十六個資料儲存元件。為簡潔起見，在圖4中標示資料儲存元件R0、R1、R2、R4、R6及R21、R23、R25、R27，而未利用對應的參考編號標示其他資料儲存元件。

在一些實施例中，IC佈局圖400更包括源極/汲極接觸區（圖4中未示出），所述源極/汲極接觸區交疊且被配置成形成與主動區OD1至OD4中的源極/汲極區之間的電性連接。源極/汲極接觸區有時被稱為「金屬源極/汲極（MD）區」。MD區與閘極區PO0至PO4沿方向軸Y交替地排列。

在一些實施例中，IC佈局圖400更包括導通孔（未示出），所述導通孔位於對應的閘極區或MD區之上且與其電性接觸。位於MD區之上且與其電性接觸的通孔有時被稱為至裝置通孔（via-to-device，VD）。位於閘極區之上且與其電性接觸的通孔有時被稱為至閘極（via-to-gate，VG）通孔。

IC佈局圖400更包括多個金屬層及通孔層，所述多個金屬層與所述通孔層依序地且交替地排列於VD及VG通孔之上。緊鄰於VD及VG通孔之上且與其電性接觸的最下部金屬層是第零層金屬層M0，緊鄰於第零層金屬層M0之上的下一金屬層是第一層金屬層M1，緊鄰於第一層金屬層M1之上的下一金屬層是第二層金屬層M2，等等。通孔層Vn排列於Mn層與Mn+1層之間且對Mn層與Mn+1層進行電性耦合，其中n是自零及零以上的整數。舉例而言，第零層通孔層V0是最下部通孔層，其排列於第零層金屬層M0與第一層金屬層M1之間且對第零層金屬層M0與第一層金屬層M1進行電性耦合。其他通孔層是第一層通孔層V1、第二層通孔層V2或類似通孔層。Mn金屬層包括被稱為Mn導電圖案的各種導電圖案。Vn通孔層包括被稱為Vn通孔的各種通孔。在IC佈局圖400中，為簡潔起見，省略M0導電圖案。針對圖5、圖7A闡述實例性M0導電圖案。

資料儲存元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及V0通孔位於對應的M0導電圖案之上且耦合至所述對應的M0導電圖案。為簡潔起見，IC佈局圖400中的所有V0通孔並非皆利用對應的參考編號來標示。標示了若干個V0通孔441、442、443、444、445、446，且所述若干個V0通孔441、442、443、444、445、446對應於如本文中所述的各種源極線接觸件。

M1導電圖案位於對應的資料儲存元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及V0通孔之上且耦合至所述對應的資料儲存元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及所述V0通孔。為簡潔起見，IC佈局圖400中的所有M1導電圖案並非皆利用對應的參考編號來標示。標示了若干個M1導電圖案M11、M12、M13、M14、M15、M16。M1導電圖案M11位於V0通孔441之上且耦合至V0通孔441。M1導電圖案M12位於V0通孔442之上且耦合至V0通孔442。M1導電圖案M13位於資料儲存元件R0、R1之上且將資料儲存元件R0、R1彼此耦合。M1導電圖案M14位於V0通孔443、444之上且將V0通孔443、444彼此耦合。M1導電圖案M15位於V0通孔445之上且耦合至V0通孔445。M1導電圖案M16位於V0通孔446之上且耦合至V0通孔446。M1導電圖案沿方向軸X延伸。

V1通孔位於對應的M1導電圖案之上且耦合至對應的M1導電圖案。為簡潔起見，IC佈局圖400中的所有V1通孔並非皆利用對應的參考編號來標示。標示了若干個V1通孔451、452、453、454、455、456。V1通孔451、452、453、454、455、456對應地位於M1導電圖案M11、M12、M13、M14、M15、M16之上且耦合至M1導電圖案M11、M12、M13、M14、M15、M16。

M2導電圖案M21至M27位於對應的V1通孔之上且耦合至所述對應的V1通孔。M2導電圖案M21位於V1通孔451、452之上且將V1通孔451、452彼此耦合，且對應於源極線SL[0]。M2導電圖案M22位於連接至資料儲存元件R2、R6的V1通孔之上且將V1通孔彼此耦合，且對應於位元線BL[0]。M2導電圖案M23位於連接至資料儲存元件R0、R4的V1通孔之上且將V1通孔彼此耦合，且對應於位元線BL[1]。M2導電圖案M24位於V1通孔454及另一V1通孔之上且將V1通孔454與另一V1通孔彼此耦合，且對應於源極線SL[1]。M2導電圖案M25位於連接至資料儲存元件R23、R27的V1通孔之上且將V1通孔彼此耦合，且對應於位元線BL[2]。M2導電圖案M26位於連接至資料儲存元件R21、R25的V1通孔之上且將V1通孔彼此耦合，且對應於位元線BL[3]。M2導電圖案M27位於V1通孔455、456之上且將V1通孔455、456彼此耦合，且對應於源極線SL[2]。M2導電圖案沿方向軸Y延伸。

V0通孔441、M1導電圖案M11及V1通孔451對應於源極線接觸件111。V0通孔442、M1導電圖案M12及V1通孔452對應於源極線接觸件112。M1導電圖案M13及V1通孔453對應於資料儲存元件R0、R1之間的端部121。V0通孔443、444、M1導電圖案M14及V1通孔454對應於源極線接觸件132。V0通孔445、M1導電圖案M15及V1通孔455對應於源極線接觸件134。V0通孔446、M1導電圖案M16及V1通孔456對應於源極線接觸件133。

閘極區PO0至PO4對應於字元線WL[0]至WL[4]。在一些實施例中，IC佈局圖400更包括一或多個VG通孔、位於一或多個金屬層中的導電圖案以及位於一或多個通孔層中的通孔，以提供與閘極區PO0至PO4之間的電性連接。位元線及源極線皆位於一個金屬層（即，金屬層M2）中的所闡述配置是實例。在一或多個實施例中，位元線排列於一個金屬層中，而源極線排列於另一金屬層中。資料儲存元件排列於金屬層M0與金屬層M1之間的所闡述配置是實例。在一些實施例中，資料儲存元件排列於其他更高的金屬層之間。

在一些實施例中，IC佈局圖400由儲存於胞元庫中且自胞元庫加載的胞元構成。舉例而言，IC佈局圖400包括彼此鄰接排列的胞元A與胞元B。胞元B的邊界被示出於IC佈局圖400的右側之上，且由M2導電圖案M24、M27的中心線及M1導電圖案M15、M16的中心線界定。為簡潔起見，省略胞元A的邊界，且所述邊界是由M2導電圖案M21、M24的中心線及M1導電圖案M15、M16的中心線界定。胞元A的邊界與胞元B的邊界沿M2導電圖案M24的中心線彼此鄰接。在圖4中的實例中，胞元A與胞元B具有相同的配置。在一些實施例中，胞元A與胞元B相對於彼此具有對稱的配置。舉例而言，在至少一個實施例中，胞元A中各種層中的圖案及/或區沿方向軸Y與胞元B中對應層中的對應圖案及/或區對稱。在至少一個實施例中，本文中所闡述的一或多個優點可藉由對應於IC佈局圖400的一或多個記憶體裝置及/或IC裝置來達成。

圖5是根據一些實施例的IC裝置500的示意性剖視圖。在至少一個實施例中，IC裝置500對應於IC佈局圖400，且圖5中的剖視圖對應於沿圖4中的線I-I截取的橫截面。在本文中藉由相同的參考編號標示圖1、圖4及圖5中對應的組件。

IC裝置500包括基底510及位於基底510之上的主動區OD1。主動區OD1沿方向軸Y連續地延伸。在一些實施例中，基底510是半導體基底。N型及P型摻雜劑被添加至所述基底，以對應地形成N阱及P阱。在圖5中的實例性配置中，主動區OD1包括用於形成N型電晶體的P阱。其他配置亦在各種實施例的範圍內。在一些實施例中，在相鄰的P阱與N阱之間形成隔離結構。為簡潔起見，自圖5省略了隔離結構。

對應於字元線WL[0]至WL[4]的閘極區PO0至PO4形成於主動區OD1之上，且與主動區OD1一起構成串聯耦合的一串電晶體T0、T2、T4、T6、T8。閘極區PO0至PO4與主動區OD1之間存在閘極介電層，且為簡潔起見，在圖5中省略所述閘極介電層。串聯耦合的電晶體T0、T2、T4、T6、T8具有共用源極/汲極區550、552、554、556，資料儲存元件R0、R2、R4、R6欲形成於共用源極/汲極區550、552、554、556之上。電晶體T0、T8更包括源極/汲極區542、541，源極線接觸件欲形成於源極/汲極區542、541之上。各種接觸插塞544、545、546、547、548、543對應地位於源極/汲極區542、550、552、554、556、541之上且耦合至源極/汲極區542、550、552、554、556、541。在一些實施例中，接觸插塞中的每一者被形成為源極/汲極接觸件（MD）及位於所述源極/汲極接觸件之上的對應VD通孔。各種M0導電圖案M01、M00、M02、M04、M06、M03對應地位於接觸插塞544、545、546、547、548、543之上且耦合至接觸插塞544、545、546、547、548、543。M0導電圖案M01、M03對應於圖1中的源極線接觸件112、111及/或圖4中的V0通孔442、441。資料儲存元件R0、R2、R4、R6對應地形成於M0導電圖案M00、M02、M04、M06之上。各種M1導電圖案M13、M17、M18、M19對應地位於資料儲存元件R0、R2、R4、R6之上且耦合至資料儲存元件R0、R2、R4、R6。M1導電圖案M13、M18欲耦合至對應於位元線BL[1]的M2導電圖案M23。M1導電圖案M17、M19欲耦合至對應於位元線BL[0]的M2導電圖案M22。

如針對資料儲存元件R0所詳細闡述，資料儲存元件R0、R2、R4、R6中的每一者包括多層式結構。在圖5中的實例性配置中，資料儲存元件R0包括第一電極或底部電極561、第二電極或頂部電極562以及在基底510的厚度方向上（例如，在方向軸Z上）夾於底部電極561與頂部電極562之間的資料儲存材料層563。底部電極561位於對應的M0導電圖案M00之上且耦合至所述對應的M0導電圖案M00，而頂部電極562位於對應的M1導電圖案M13下方且耦合至所述對應的M1導電圖案M13。在一些實施例中，M0導電圖案M00及/或M1導電圖案M13被配置成資料儲存元件R0的電極，且底部電極561及/或頂部電極562被省略。底部電極561及頂部電極562中的一或多者的實例性材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或類似材料。資料儲存材料層563的實例性材料包括但不限於HfO ₂、Hf _1-xZr _xO ₂、ZrO ₂、TiO ₂、NiO、TaO _x、Cu ₂O、Nb ₂O ₅、Al ₂O ₃或類似材料。在至少一個實施例中，本文中所闡述的一或多個優點可藉由IC裝置500來達成。

圖6A是根據一些實施例的記憶體裝置的IC佈局圖600的示意圖。在至少一個實施例中，IC佈局圖600儲存於非暫時性電腦可讀取媒體上。在本文中藉由相同的參考編號來標示圖1、圖4及圖6中對應的組件。

IC佈局圖600包括第一部分601及第二部分602。在圖6A中的實例性配置中，第一部分601對應於IC佈局圖400，且包括具有在方向軸X上彼此鄰接的邊界的胞元A與胞元B。第二部分602包括具有在方向軸X上彼此鄰接的邊界的胞元C與胞元D。胞元C與胞元A具有在方向軸Y上彼此鄰接的邊界。胞元B與胞元D具有在方向軸Y上彼此鄰接的邊界。為簡潔起見，示出胞元B的邊界，而省略其他胞元A、C、D的邊界。IC佈局圖600的第一部分601與第二部分602共用同一組源極線SL[0]至SL[2]及同一組位元線BL[0]至BL[3]。然而，IC佈局圖600的第二部分602包括對應於又一組字元線WL[5]至WL[9]的又一組閘極區。對應於所述又一組字元線WL[5]至WL[9]的閘極區與主動區OD1至OD4一起構成存取電晶體，所述存取電晶體以相似於針對圖1、圖4所闡述的方式耦合至對應的資料儲存元件、源極線SL[0]至SL[2]及位元線BL[0]至BL[3]。

在圖6A中的實例中，胞元A至胞元D具有相同的配置。在一些實施例中，胞元A至胞元D中的二或更多者具有相對於彼此對稱的配置。舉例而言，在至少一個實施例中，胞元A中各種層的圖案及/或區沿方向軸X與胞元C中對應層的對應圖案及/或區對稱。換言之，胞元C可藉由沿方向軸X翻轉胞元A來獲得。相似地，在一或多個實施例中，胞元D可藉由沿方向軸X翻轉胞元B來獲得。

在一些實施例中，藉由自胞元庫加載胞元A至胞元D中的一或多者並將所加載的胞元沿方向軸X及/或方向軸Y鄰接放置來產生IC佈局圖600。在一些實施例中，作為自動放置及佈線（automated placement and routing，APR）方法的一部分，產生IC佈局圖600。在一些實施例中，APR方法的一或多個操作由APR系統（例如，包括於針對圖10闡述的EDA系統中的系統）實行。在一些實施例中，APR方法的一或多個操作由處理器（例如針對圖10闡述的EDA系統的處理器）執行。

圖6B是根據一些實施例的對應於圖6A中的IC佈局圖600中的主動區OD1的部分603的示意圖。

如圖6B中所示，主動區OD1沿方向軸Y自胞元A連續延伸至胞元C。主動區OD1包括源極/汲極區，所述源極/汲極區對應於界定源極線SL[0]的源極線接觸件的V0通孔441、442、643。V0通孔441及下伏的源極/汲極區位於胞元A與胞元C之間的邊界上。在對應於胞元A中的V0通孔441、442的源極/汲極區之間，主動區OD1更包括對應的串聯耦合的電晶體的共用源極/汲極區及下伏的對應的資料儲存元件R0、R2、R4、R6。在對應於胞元C中的V0通孔441、643的源極/汲極區之間，主動區OD1更包括對應的串聯耦合的電晶體的共用源極/汲極區及下伏的對應的資料儲存元件R8、R10、R12、R14。在胞元A與胞元C之間的主動區OD1中不存在間距或浪費面積。此不同於需要一對1T1R記憶胞的擴散區與相鄰一對1T1R記憶胞的擴散區間隔開的其他方式。在其他方式中，相鄰的幾對1T1R記憶胞之間的間距會構成浪費晶片面積。在一或多個實施例中，此種間距及浪費晶片面積是可有利地避免的。在至少一個實施例中，相較於其他方式中的八個位元的排列方式而言，如針對圖6B所闡述的八個位元（八個資料儲存元件）的排列方式會節省約6%的晶片面積。

此外，由於根據一些實施例，主動區自一個胞元連續延伸至另一胞元，因此可有效地防止或至少減少由在其他方式中形成分開的或間隔的圖案而引起的圖案化問題（例如，光學近接效應（optical proximity effect，OPE））。作為結果，根據一些實施例的佈局較其他方式中更均勻，此使得在一或多個實施例中消除或至少減少製程變化成為可能。

圖7A至圖7E是根據一些實施例的IC裝置700在製造製程的各種階段處的示意剖視圖。在一些實施例中，IC裝置700對應於本文中所闡述的記憶體裝置100、IC佈局圖400、IC裝置500中的一或多者。在本文中藉由與圖5中相同的參考編號來標示圖7A至7E中在圖1、圖4、圖5中具有對應組件的組件。

在圖7A中，所述製造製程自基底510開始。在至少一個實施例中，基底510包括矽基底。在至少一個實施例中，基底510包含矽鍺（SiGe）、鎵砷或其他適合的半導體材料。在圖7A中的實例性配置中，基底510包括P阱，所述P阱對應於圖5中的P阱且亦對應於主動區OD1。在一些實施例中，在基底510中形成多個主動區。例如藉由蝕刻基底510的對應區域並利用絕緣材料來填充所蝕刻區域而在基底510中形成隔離結構（未示出）。

在製程前端（front-end-of-line，FEOL）處理中，在基底510之上形成各種存取電晶體。舉例而言，在具有主動區的基底510之上沈積閘極介電質。閘極介電質的實例性材料包括但不限於氧化矽（例如熱生長氧化矽（thermally grown silicon oxide））、高介電常數（high-k）介電質（例如金屬氧化物）或類似材料。實例性高k介電質包括但不限於HfO ₂、Ta ₂O ₅、Al ₂O ₃、TiO ₂、TiN、ZrO ₂、SnO、SnO ₂或類似材料。在一些實施例中，藉由原子層沈積（atomic layer deposition，ALD）或其他適合的技術在基底510之上沈積閘極介電質。

在閘極介電質之上沈積或形成閘極材料。閘極材料的實例性材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他適合的導電材料。在一些實施例中，藉由化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）（PVD或濺鍍）、鍍覆、原子層沈積（ALD）及/或其他適合的製程來沈積閘極材料。

將閘極介電質及閘極材料圖案化成多個閘極結構，所述多個閘極結構各自包括閘電極及下伏的閘極介電層734。閘電極對應於閘極區PO0至PO4，且在附圖及下文中以閘極區PO0至PO4來做說明。在一些實施例中，閘極介電質及閘極材料的圖案化包括微影操作（photolithography operation）。

使用閘極結構作為罩幕，以在相鄰於所述閘極結構的主動區的各種區中實行離子植入，以獲得作為P阱中的N+植入區的源極/汲極區542、550、552、554、556、541來形成N型存取電晶體。其他類型的植入及/或阱亦在各種實施例的範圍內。在一些實施例中，在每一閘極結構周圍沈積間隔件（未示出）。例如藉由在源極/汲極區542、550、552、554、556、541之上在間隔件及/或閘極結構之間的空間中沈積導電材料來對應地形成各種接觸插塞544、545、546、547、548、543。接觸插塞在本文中有時被稱為至裝置通孔（via-to-device，VD）。在一些實施例中，在閘極區PO0至PO4之上對應地形成VG通孔結構（未示出）。如圖7A中所示，獲得所得的結構700A。

在FEOL處理之後，實行製程後端（back-end-of-line，BEOL）處理以在存取電晶體之上形成內連線結構，以將IC裝置700的各種元件或電路彼此電性耦合以及與外部電路系統電性耦合。在至少一個實施例中，內連線結構包括依序上覆的金屬層及通孔層。上覆的金屬層及通孔層對應地包括金屬層M0、M1或類似金屬層以及通孔層V0、V1或類似通孔層。在至少一個實施例中，自基底510朝上逐層地依序製造內連線結構。在內連線結構的製造期間形成各種資料儲存元件。

在圖7B中，在FEOL處理開始時，在結構700A之上沈積介電層，在所述介電層之上沈積M0層，並將M0層圖案化以形成對應地位於接觸插塞544、545、546、547、548、543之上且耦合至接觸插塞544、545、546、547、548、543的M0導電圖案M01、M00、M02、M04、M06、M03。

在M0導電圖案M00、M02、M04、M06之上形成各種資料儲存元件。具體而言，在含有M0導電圖案M00、M02、M04、M06的區之上依序沈積用於形成底部電極的第一導電材料、資料儲存材料及用於形成頂部電極的第二導電材料。用於底部電極及/或頂部電極的實例性導電材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或類似材料。實例性資料儲存材料包括但不限於HfO ₂、Hf _1-xZr _xO ₂、ZrO ₂、TiO ₂、NiO、TaO _x、Cu ₂O、Nb ₂O ₅、Al ₂O ₃或類似材料。用於沈積資料儲存材料及/或導電材料的實例性製程包括但不限於CVD、PVD（濺鍍）、ALD及/或其他適合的製程。將包括夾於第一導電材料與第二導電材料之間的資料儲存材料的多層式結構圖案化成各別的資料儲存元件R0、R2、R4、R6。如針對資料儲存元件R0所示，資料儲存元件R0、R2、R4、R6中的每一者包括底部電極561、頂部電極562及夾於底部電極561與頂部電極562之間的資料儲存材料層563。在上面具有所述資料儲存元件的基底510之上沈積介電層。

在位於資料儲存元件R0、R2、R4、R6之上的區中，將介電層圖案化以形成對應於稍後欲形成的M1導電圖案M13、M17、M18、M19的凹陷特徵。在位於用於源極線接觸件的M0導電圖案M01、M03之上的區中，將介電層圖案化以形成鑲嵌結構，所述鑲嵌結構具有對應於稍後欲形成的V0通孔442、441的介層窗孔（via hole）以及對應於稍後欲形成的M1導電圖案M12、M11的凹陷特徵。形成鑲嵌結構的實例性圖案化製程包括二或更多個微影圖案化及非等向性蝕刻步驟，以首先形成介層窗孔，然後形成上覆的凹陷特徵。在基底510之上沈積導電材料以將位於M0導電圖案M01、M03之上的鑲嵌結構填滿，以獲得V0通孔442、441及M1導電圖案M12、M11。所沈積的導電材料亦將位於資料儲存元件R0、R2、R4、R6之上的凹陷特徵填滿，以獲得M1導電圖案M13、M17、M18、M19。如圖7B中所示，獲得所得的結構700B。

將所闡述的鑲嵌製程實行一或多次，以在M1層之上依序形成內連線結構的更高的通孔層及金屬層的通孔及導電圖案，以獲得IC裝置700。IC裝置700的若干個V1通孔及M2導電圖案在圖7C至圖7E中以點線示出，此乃因V1通孔及M2導電圖案不出現於與IC裝置700的其他所闡述特徵相同的橫截面上。

在圖7C中，V1通孔452、451對應地位於M1導電圖案M12、M11之上，且M2導電圖案M21位於V1通孔452、451之上且將V1通孔452、451彼此耦合。M2導電圖案M21界定源極線SL[0]。

在圖7D中，V1通孔453、774對應地位於M1導電圖案M13、M18之上，且M2導電圖案M23位於V1通孔453、774之上且將V1通孔453、774彼此耦合。M2導電圖案M23界定位元線BL[1]。

在圖7E中，V1通孔777、779對應地位於M1導電圖案M17、M19之上，且M2導電圖案M22位於V1通孔777、779之上且將V1通孔777、779彼此耦合。M2導電圖案M22界定位元線BL[0]。圖7C中的V1通孔452、451及M2導電圖案M21、圖7D中的V1通孔453、774及M2導電圖案M23以及圖7E中的V1通孔777、779及M2導電圖案M22皆在同一鑲嵌製程中形成。在至少一個實施例中，本文中所闡述的一或多個優點可藉由IC裝置700來達成。

圖8是根據一些實施例的製造IC裝置的方法800的流程圖。在至少一個實施例中，藉由方法800製造的IC裝置對應於IC裝置700，或者對應於本文中所闡述的記憶體裝置及/或IC裝置中的一或多者。

在操作805處，在基底的連續主動區之上形成電晶體。電晶體在第一源極/汲極區與第二源極/汲極區之間具有一組共用源極/汲極區。舉例而言，如針對圖5及圖7A所闡述，在基底510的連續主動區OD1之上形成電晶體T0、T2、T4、T6、T8。所述電晶體在第一源極/汲極區542與第二源極/汲極區541之間具有一組共用源極/汲極區550、552、554、556。

在操作815處，形成資料儲存元件。具體而言，在所述一組共用源極/汲極區之上依序沈積第一導電材料、資料儲存材料及第二導電材料，且然後將其圖案化以獲得資料儲存元件。舉例而言，如針對圖7B所闡述，在所述一組共用源極/汲極區550、552、554、556之上依序沈積對應於底部電極561的第一導電材料、對應於資料儲存材料層563的資料儲存材料及對應於頂部電極562的第二導電材料，且然後將其圖案化以獲得所述一組資料儲存元件R0、R2、R4、R6。

在操作825處，實行鑲嵌製程以獲得源極線、第一位元線及第二位元線，所述源極線對第一源極/汲極區與第二源極/汲極區進行耦合，所述第一位元線對所述一組資料儲存元件中的一些資料儲存元件進行耦合，所述第二位元線對所述一組資料儲存元件中的其他資料儲存元件進行耦合。舉例而言，如針對圖7B所闡述，鑲嵌製程包括：在基底之上沈積介電層，將所述介電層圖案化以獲得具有介層窗孔及位於所述介層窗孔之上的凹陷特徵的鑲嵌結構，並將導電材料填充至鑲嵌結構的介層窗孔及凹陷特徵中。作為鑲嵌製程的結果，獲得源極線SL[0]、位元線BL[1]及位元線BL[0]。如圖7中所示，源極線SL[0]（即，M2導電圖案M21）對第一源極/汲極區542與第二源極/汲極區541進行耦合。如圖7D中所示，位元線BL[1]（即，M2導電圖案M23）對一些資料儲存元件R0、R4進行耦合。如圖7E中所示，位元線BL[0]（即，M2導電圖案M22）對其他資料儲存元件R2、R6進行耦合。在至少一個實施例中，本文中所闡述的一或多個優點可藉由根據方法800製造的一或多個記憶體裝置及/或IC裝置來達成。

圖9是根據一些實施例的操作記憶體裝置的方法900的流程圖。在至少一個實施例中，由方法900操作的記憶體裝置對應於記憶體裝置100，或者對應於本文中所闡述的記憶體裝置及/或IC裝置中的一或多者。在一些實施例中，方法900由控制器（例如針對圖1所闡述的控制器102）實行。

在操作905處，向第一字元線及第二字元線施加導通電壓。將第一字元線耦合至串聯耦合的一串電晶體中的第一電晶體的閘極，第一電晶體具有耦合至欲被存取的資料儲存元件的第一端部的端子。將第二字元線耦合至所述一串電晶體中的第二電晶體的閘極，第二電晶體具有與第一電晶體之間的共用端子及耦合至源極線的又一端子。舉例而言，如針對圖3A所闡述，向第一字元線WL[1]及第二字元線WL[0]施加導通電壓VR。將第一字元線WL[1]耦合至串聯耦合的一串電晶體T0、T2、T4、T6中的第一電晶體T2的閘極。第一電晶體T2具有耦合至欲被存取的資料儲存元件R2的第一端部的端子122。將第二字元線WL[0]耦合至所述一串電晶體中的第二電晶體T0的閘極。第二電晶體T0具有與第一電晶體T2之間的共用端子120以及在源極線接觸件112處耦合至源極線SL[0]的又一端子。作為導通電壓VR的結果，電晶體T2、T0被導通以將資料儲存元件R2的第一端部的端子122耦合至源極線SL[0]。

在操作915處，向源極線施加第一電壓，且向耦合至欲被存取的資料儲存元件的第二端部的第一位元線施加不同於第一電壓的第二電壓。舉例而言，如針對圖3A所闡述，向源極線SL[0]施加第一電壓（即，0伏），而向位元線BL[0]施加不同的第二電壓VR。將位元線BL[0]耦合至欲被存取的資料儲存元件R2的第二端部123。作為結果，對應於第一電壓與第二電壓之間的電壓差的存取電壓被施加於資料儲存元件R2兩端，以自資料儲存元件R2進行讀取或向資料儲存元件R2進行寫入。在另一實例中，如針對圖3C所闡述，施加至源極線SL[0]的第一電壓是導通電壓VR+dV，而施加至位元線BL[0]的第二電壓是0伏。

在一些實施例中，所闡述的一或多個記憶胞、記憶體裝置、IC裝置及方法適用於各種類型的電晶體或裝置技術，所述裝置技術包括但不限於平面型電晶體技術、FINFET技術、奈米片FET技術、奈米導線FET技術或類似技術。根據一些實施例的一或多個記憶胞、記憶體裝置、IC裝置及方法亦與各種技術節點相容。

所闡述的方法包括實例性操作，但其未必需要以所示次序來實行。根據本揭露實施例的精神及範圍，可適宜地添加操作、替換操作、改變操作的次序及/或消除操作。將不同特徵及/或不同實施例加以組合的實施例亦在本揭露的範圍內，且其將在此項技術中具有通常知識者閱讀本揭露之後顯而易見。

圖10是根據一些實施例的電子設計自動化（electronic design automation，EDA）系統1000的方塊圖。

在一些實施例中，EDA系統1000包括自動布局與繞線（auto place and route，APR）系統。根據一些實施例，可例如使用EDA系統1000實施根據一或多個實施例的本文中所述的設計表示導線佈線排列方式的佈局圖的方法。

在一些實施例中，EDA系統1000是包括硬體處理器1002及非暫時性電腦可讀取儲存媒體1004的一般用途計算裝置。儲存媒體1004被編碼有（即儲存）電腦程式碼1006（即，可執行指令集）等。由硬體處理器1002執行指令（電腦程式碼1006）表示（至少部分地）實施本文中根據一或多個實施例所述的方法（在下文中，所提出的製程及/或方法）的一部分或全部的EDA工具。

處理器1002經由匯流排1008電性耦合至電腦可讀取儲存媒體1004。處理器1002亦經由匯流排1008電性耦合至I/O介面1010。網路介面1012亦經由匯流排1008電性連接至處理器1002。網路介面1012連接至網路1014，以使得處理器1002及電腦可讀取儲存媒體1004能夠經由網路1014連接至外部元件。處理器1002被配置成執行編碼於電腦可讀取儲存媒體1004中的電腦程式碼1006以使系統1000可用於實行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1002是中央處理單元（central processing unit，CPU）、多處理器、分佈式處理系統、特殊應用積體電路（application specific integrated circuit，ASIC）及/或適合的處理單元。

在一或多個實施例中，電腦可讀取儲存媒體1004是電子、磁性、光學、電磁、紅外線及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀取儲存媒體1004包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、硬磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1004包括光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、光碟讀取/寫入（compact disk-read/write，CD-R/W）及/或數位視訊碟（digital video disc，DVD）。

在一或多個實施例中，儲存媒體1004儲存電腦程式碼1006，電腦程式碼1006被配置成使系統1000（其中此種執行表示（至少部分地）EDA工具）可用於實行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1004亦儲存促進實行所提出的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1004儲存包括本文中所揭露的此種標準胞元的標準胞元庫1007。

EDA系統1000包括I/O介面1010。I/O介面1010耦合至外部電路系統。在一或多個實施例中，I/O介面1010包括用於將資訊及命令傳達至處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕及/或游標方向鍵。

EDA系統1000亦包括耦合至處理器1002的網路介面1012。網路介面1012使得系統1000能夠與網路1014進行通訊，網路1014連接有一或多個其他電腦系統。網路介面1012包括無線網路介面，例如藍芽（BLUETOOTH）、無線保真（wireless fidelity，WIFI）、全球互通微波存取（Worldwide Interoperability for Microwave Access，WIMAX）、通用封包無線電服務（General Packet Radio Service，GPRS）或寬頻分碼多重存取（wideband code division multiple access，WCDMA）；或者有線網路介面，例如乙太網路（ETHERNET）、通用串列匯流排（universal serial bus，USB）或電機及電子工程師學會-1364（Institute of Electrical and Electronic Engineers-1364，IEEE-1364）。在一或多個實施例中，在二或更多個系統1000中實施所提出的製程及/或方法的一部分或全部。

系統1000被配置成經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括由處理器1002處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。經由匯流排1008將資訊傳送至處理器1002。EDA系統1000被配置成經由I/O介面1010接收與使用者介面（user interface，UI）相關的資訊。所述資訊作為使用者介面（UI）1042儲存於電腦可讀取媒體1004中。

在一些實施例中，以由處理器執行的獨立的軟體應用形式來實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為附加軟體應用的一部分的軟體應用形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以軟體應用的插件形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為EDA工具的一部分的軟體應用形式來實施所提出的製程及/或方法中的至少一者。在一些實施例中，以由EDA系統1000使用的軟體應用形式來實施所提出的製程及/或方法的一部分或全部。在一些實施例中，使用工具（例如，可自楷登設計系統（CADENCE DESIGN SYSTEMS）公司購得的VIRTUOSO®或另一適合的佈局產生工具）來產生包括標準胞元的佈局圖。

在一些實施例中，以非暫時性電腦可讀取記錄媒體中所儲存的程式的功能形式來達成所述製程。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可移除及/或內部/內建儲存單元或記憶單元，例如光碟（例如DVD）、磁碟（例如硬碟）、半導體記憶體（例如ROM、RAM）、記憶卡及類似單元中的一或多者。

圖11是根據一些實施例的積體電路（IC）製造系統1100及與IC製造系統1100相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1100製作以下中的至少一者：（A）一或多個半導體罩幕或（B）半導體積體電路的一層中的至少一個組件。

在圖11中，IC製造系統1100包括例如設計分部（design house）1120、罩幕分部1130及IC代工廠1150（或稱IC製造商或IC製作商）等實體，所述實體在與製造IC裝置1160相關的設計、開發及製造循環及/或服務中彼此互動。系統1100中的實體是經由通訊網路而連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路及網際網路。通訊網路包括有線通訊通道及/或無線通訊通道。每一實體與其他實體中的一或多者互動，且向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，單一較大的公司擁有設計分部1120、罩幕分部1130及IC代工廠1150中的二或更多者。在一些實施例中，設計分部1120、罩幕分部1130及IC代工廠1150中的二或更多者共存於共同的設施中且使用共同的資源。

設計分部（或設計團隊）1120產生IC設計佈局圖1122。IC設計佈局圖1122包括為IC裝置1160設計的各種幾何圖案。幾何圖案對應於構成欲被製作的IC裝置1160的各種組件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括欲形成於半導體基底（例如矽晶圓）中的各種IC特徵（例如主動區、閘電極、源極及汲極、層間內連線的金屬線或通孔以及接合接墊的開口）以及設置於半導體基底上的各種材料層。設計分部1120實施適當設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、物理設計或放置及佈線（place-and-route）操作中的一或多者。IC設計佈局圖1122是以具有幾何圖案的資訊的一或多個資料檔案形式來呈現。舉例而言，可以GDSII檔案格式或DFII檔案格式表達IC設計佈局圖1122。

罩幕分部1130包括資料準備1132及罩幕製作1144。罩幕分部1130使用IC設計佈局圖1122，以根據IC設計佈局圖1122製造一或多個罩幕1145以用於製作IC裝置1160的各種層。罩幕分部1130實行罩幕資料準備1132，在進行所述罩幕資料準備1132時將IC設計佈局圖1122轉變為代表性資料檔案（「representative data file，RDF」）。罩幕資料準備1132為罩幕製作1144提供RDF。罩幕製作1144包括罩幕繪圖機（mask writer）。罩幕繪圖機將RDF轉換成基底（例如，罩幕（罩版（reticle））1145或半導體晶圓1153）上的影像。罩幕資料準備1132操控設計佈局圖1122以遵循罩幕繪圖機的特定特性及/或IC代工廠1150的要求。在圖11中，將罩幕資料準備1132及罩幕製作1144示出為分開的元件。在一些實施例中，罩幕資料準備1132及罩幕製作1144可被統稱為罩幕資料準備。

在一些實施例中，罩幕資料準備1132包括光學近接修正（optical proximity correction，OPC），光學近接修正使用微影增強技術來補償影像誤差（例如，可能由繞射、干擾、其他製程效應及類似原因引起的影像誤差）。OPC調整IC設計佈局圖1122。在一些實施例中，罩幕資料準備1132更包括解析度增強技術（resolution enhancement technique，RET），例如偏軸照明、次級解析輔助特徵、相移罩幕、其他適合的技術及類似技術或者其組合。在一些實施例中，亦使用反演微影技術（inverse lithography technology，ILT），其將OPC視為反演成像問題。

在一些實施例中，罩幕資料準備1132包括罩幕規則檢查器（mask rule checker，MRC），所述罩幕規則檢查器利用含有某些幾何限制及/或連接限制的一組罩幕生成規則對已經歷OPC中的過程的IC設計佈局圖1122進行檢查，以確保有足夠的餘裕來將半導體製造製程的可變性及類似因素考量在內。在一些實施例中，MRC修改IC設計佈局圖1122以補償罩幕製作1144期間的限制，此可取消為滿足罩幕生成規則而藉由OPC實行的修改的一部分。

在一些實施例中，罩幕資料準備1132包括微影製程檢查（lithography process checking，LPC），所述微影製程檢查對將由IC代工廠1150為製作IC裝置1160而實施的處理進行仿真。LPC基於IC設計佈局圖1122對此種處理進行仿真以生成仿真的已製成裝置，例如IC裝置1160。LPC仿真中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC會考慮到各種因子，例如空中影像對比（aerial image contrast）、焦深（「depth of focus，DOF」）、罩幕誤差增強因子（「mask error enhancement factor，MEEF」）、其他適合的因子及類似因子或者其組合。在一些實施例中，在已藉由LPC而生成仿真的已製成裝置之後，若仿真的裝置的形狀相近度不足以滿足設計規則，則重複進行OPC及/或MRC以進一步改進IC設計佈局圖1122。

應理解，對罩幕資料準備1132的以上說明已出於清晰目的而加以簡化。在一些實施例中，資料準備1132包括附加特徵，例如根據製造規則修改IC設計佈局圖1122的邏輯運算（logic operation，LOP）。另外，可按照各種不同的次序執行在資料準備1132期間應用於IC設計佈局圖1122的製程。

在罩幕資料準備1132之後及在罩幕製作1144期間，基於經修改的IC設計佈局圖1122製作一個罩幕1145或一組罩幕1145。在一些實施例中，罩幕製作1144包括基於IC設計佈局圖1122實行一或多次微影曝光。在一些實施例中，使用電子束（electron-beam，e-beam）或由多個電子束構成的機制基於經修改的IC設計佈局圖1122在罩幕（光罩（photomask）或罩版）1145上形成圖案。可以各種技術形成罩幕1145。在一些實施例中，使用二元技術形成罩幕1145。在一些實施例中，罩幕圖案包括不透明區及透明區。用於對已塗佈於晶圓上的影像敏感材料層（例如，光阻）進行曝光的輻射束（例如，紫外線（ultraviolet，UV）束）被不透明區阻擋且透射穿過透明區。在一個實例中，罩幕1145的二元罩幕版本包括透明基底（例如，熔融石英）及塗佈於二元罩幕的不透明區中的不透明材料（例如，鉻）。在另一實例中，使用相移技術形成罩幕1145。在罩幕1145的相移罩幕（phase shift mask，PSM）版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有適當相位差以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減的PSM或交替的PSM。由罩幕製作1144產生的罩幕用於各種製程中。舉例而言，此種罩幕用於離子植入製程中以在半導體晶圓1153中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓1153中形成各種蝕刻區，及/或用於其他適合的製程中。

IC代工廠1150是包括用於製作各種不同的IC產品的一或多個製造設施的IC製作企業。在一些實施例中，IC代工廠1150是半導體製造廠。舉例而言，可存在用於多個IC產品的前端製作（製程前端（FEOL）製作）的製造設施，而第二製造設施可提供用於IC產品的內連及封裝的後端製作（製程後端（BEOL）製作），且第三製造設施可為製造企業提供其他服務。

IC代工廠1150包括製作工具1152，製作工具1152被配置成對半導體晶圓1153執行各種製造操作，進而使得根據罩幕（例如，罩幕1145）製作IC裝置1160。在各種實施例中，製作工具1152包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室（例如，化學氣相沈積（CVD）腔室或低壓CVD（low pressure CVD，LPCVD）爐）、化學機械研磨（chemical mechanical polishing，CMP）系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一或多個適合的製造製程的其他製造裝備。

IC代工廠1150使用由罩幕分部1130製作的罩幕1145來製作IC裝置1160。因此，IC代工廠1150至少間接使用IC設計佈局圖1122來製作IC裝置1160。在一些實施例中，由IC代工廠1150使用罩幕1145來製作半導體晶圓1153以形成IC裝置1160。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1122實行一或多次微影曝光。半導體晶圓1153包括矽基底或上面形成有材料層的其他適當基底。半導體晶圓1153更包括各種摻雜區、介電特徵、多層級內連線及類似特徵（在後續的製造步驟處形成）中的一或多者。

例如2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公開的美國核準前公開案第20150278429號、2014年2月6日公開的美國核準前公開案第20140040838號及2007年8月21日授權的美國專利第7,260,442號中有關於積體電路（IC）製造系統（例如，圖11所示系統1100）及與IC製造系統相關聯的IC製造流程的細節，上述案件中的每一者特此全文併入供參考。

在一些實施例中，一種記憶體裝置包括：一組字元線；一組位元線；源極線，具有第一源極線接觸件及第二源極線接觸件；一組電晶體，串聯耦合於源極線的第一源極線接觸件與第二源極線接觸件之間；以及一組資料儲存元件。所述一組電晶體具有耦合至所述一組字元線中對應的字元線的閘極。所述一組資料儲存元件中的每一資料儲存元件耦合於所述一組電晶體中對應的一對相鄰電晶體的共用端子與所述一組位元線中對應的位元線之間。

在一些實施例中，一種積體電路（IC）裝置包括：基底；主動區，在基底之上沿第一方向連續延伸；多個閘極區，沿交錯於第一方向的第二方向延伸跨過主動區；源極線；以及多個資料儲存元件。所述多個閘極區將主動區劃分成多個源極/汲極區。所述多個閘極區中的每一閘極區排列於所述多個源極/汲極區中對應的一對源極/汲極區之間。所述多個源極/汲極區包括：第一源極/汲極區、第二源極/汲極區及第三源極/汲極區；第一組源極/汲極區，位於第一源極/汲極區與第二源極/汲極區之間；以及第二組源極/汲極區，位於第二源極/汲極區與第三源極/汲極區之間。源極線具有對應地耦合至第一源極/汲極區、第二源極/汲極區及第三源極/汲極區的第一源極線接觸件、第二源極線接觸件及第三源極線接觸件。所述多個資料儲存元件包括：第一組資料儲存元件，對應地耦合至所述第一組源極/汲極區；以及第二組資料儲存元件，對應地耦合至所述第二組源極/汲極區。

在一些實施例中，一種方法包括藉由以下方式來對第一資料儲存元件進行存取：向第一字元線及第二字元線施加導通電壓；向源極線施加第一電壓；以及向耦合至欲被存取的資料儲存元件的第二端部的第一位元線施加不同於第一電壓的第二電壓。第一字元線耦合至串聯耦合的一串電晶體中的第一電晶體的閘極，第一電晶體具有耦合至欲被存取的資料儲存元件的第一端部的端子。第二字元線耦合至所述一串電晶體中的第二電晶體的閘極，第二電晶體具有與第一電晶體共用的共用端子以及耦合至源極線的又一端子。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

100、200A、200B:記憶體裝置 102:控制器 103:字元線驅動器 104:源極線/位元線多工器 105:讀取/寫入電路 106:控制電路 111、112、131、132、133、134:源極線接觸件 113:電晶體 120、122、124、126:端子 121、123、125、127:端部 303、305、307、309:電流路徑 400、600:IC佈局圖 441、442、443、444、445、446、643:V0通孔 451、452、453、454、455、456、774、777、779:V1通孔 500、700、1160:IC裝置 510:基底 541、542、550、552、554、556:源極/汲極區 543、544、545、546、547、548:接觸插塞 561:底部電極 562:頂部電極 563:資料儲存材料層 601:第一部分 602:第二部分 603:部分 700A、700B:結構 734:閘極介電層 800、900:方法 805、815、825、905、915:操作 1000:系統 1002:處理器 1004:儲存媒體 1006:電腦程式碼 1007:標準胞元庫 1008:匯流排 1010:I/O介面 1012:網路介面 1014:網路 1042:使用者介面（UI） 1100:系統 1120:設計分部 1122:設計佈局圖 1130:罩幕分部 1132:資料準備 1144:罩幕製作 1145:罩幕 1150:IC代工廠 1152:製作工具 1153:半導體晶圓 A、B、C、D:胞元 BL、BL[0]、BL[1]、BL[2]、BL[3]:位元線 I-I:線 M0、M1、M2:金屬層 M00、M01、M02、M03、M04、M06:M0導電圖案 M11、M12、M13、M14、M15、M16、M17、M18、M19:M1導電圖案 M21、M22、M23、M24、M25、M26、M27:M2導電圖案 OD、OD1、OD2、OD3、OD4:主動區 PO、PO0、PO1、PO2、PO3、PO4:閘極區 R、R0、R1、R2、R3、R4、R5、R6、R7、R8、R10、R12、R14、R20、R21、R22、R23、R24、R25、R26、R27:資料儲存元件 SL、SL[0]、SL[1]、SL[2]:源極線 T、T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29:電晶體 V0、V1:通孔層 VR、VR+dV、dV:電壓 WL、WL[0]、WL[1]、WL[2]、WL[3]、WL[4]、WL[5]、WL[6]、WL[7]、WL[8]、WL[9]:字元線 X、Y、Z:方向軸

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的記憶體裝置的示意電路圖。 圖2A至圖2B是根據一些實施例的各種記憶體裝置的示意電路圖。 圖3A至圖3D是根據一些實施例的記憶體裝置在各種操作中的示意電路圖。 圖4是根據一些實施例的記憶體裝置的IC佈局圖的示意圖。 圖5是根據一些實施例的IC裝置的示意剖視圖。 圖6A是根據一些實施例的記憶體裝置的IC佈局圖的示意圖。 圖6B是根據一些實施例的圖6A中的IC佈局圖的一部分的示意圖。 圖7A至圖7E是根據一些實施例的IC裝置在製造製程的各種階段處的示意剖視圖。 圖8是根據一些實施例的製造方法的流程圖。 圖9是根據一些實施例的操作方法的流程圖。 圖10是根據一些實施例的EDA系統的方塊圖。 圖11是根據一些實施例的IC製造系統及與IC製造系統相關聯的IC製造流程的方塊圖。

100:記憶體裝置

102:控制器

103:字元線驅動器

104:源極線/位元線多工器

105:讀取/寫入電路

106:控制電路

111、131、133:源極線接觸件

112、132、134:源極線接觸件

113:電晶體

120、122、124、126:端子

121、123、125、127:端部

BL、BL[0]、BL[1]、BL[2]、BL[3]:位元線

SL、SL[0]、SL[1]、SL[2]:源極線

R、R0、R1、R2、R3、R4、R5、R6、R7、R20、R21、R22、R23、R24、R25、R26、R27:資料儲存元件

T、T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29:電晶體

WL、WL[0]、WL[1]、WL[2]、WL[3]、WL[4]:字元線

Claims (20)

1. 一種記憶體裝置，包括： 一組字元線； 一組位元線； 源極線，具有第一源極線接觸件及第二源極線接觸件； 一組電晶體，串聯耦合於所述源極線的所述第一源極線接觸件與所述第二源極線接觸件之間，所述一組電晶體具有耦合至所述一組字元線中對應的字元線的閘極；以及 一組資料儲存元件，各自耦合於以下之間 所述一組電晶體中對應的一對相鄰電晶體的共用端子與 所述一組位元線中對應的位元線。
2. 如請求項1所述的記憶體裝置，其中 所述一組資料儲存元件中的一對相鄰資料儲存元件耦合至所述一組位元線中不同的位元線。
3. 如請求項1所述的記憶體裝置，其中 所述一組電晶體包括： 第一電晶體，具有耦合至所述第一源極線接觸件的端子， 第二電晶體，具有耦合至所述第二源極線接觸件的端子，以及 第三電晶體，具有與所述第一電晶體共用的第一共用端子以及又一端子， 所述一組資料儲存元件包括： 第一資料儲存元件，耦合於所述第一共用端子與所述一組位元線中的第一位元線之間，以及 第二資料儲存元件，耦合於所述第三電晶體的所述又一端子與所述一組位元線中的第二位元線之間。
4. 如請求項3所述的記憶體裝置，其中 所述第三電晶體的所述又一端子是所述第三電晶體與所述第二電晶體的第二共用端子。
5. 如請求項3所述的記憶體裝置，其中 所述一組電晶體更包括第四電晶體， 所述第三電晶體的所述又一端子是所述第三電晶體與所述第四電晶體的第二共用端子， 所述第四電晶體具有與所述第二電晶體共用的第三共用端子，且 所述一組資料儲存元件更包括耦合於所述第三共用端子與所述第一位元線之間的第三資料儲存元件。
6. 如請求項3所述的記憶體裝置，其中 所述一組電晶體更包括第四電晶體及第五電晶體， 所述第三電晶體的所述又一端子是所述第三電晶體與所述第四電晶體的第二共用端子， 所述第四電晶體具有與所述第五電晶體共用的第三共用端子， 所述第五電晶體具有與所述第二電晶體共用的第四共用端子，且 所述一組資料儲存元件更包括： 第三資料儲存元件，耦合於所述第三共用端子與所述第一位元線及所述第二位元線中的一者之間，以及 第四資料儲存元件，耦合於所述第四共用端子與所述第一位元線及所述第二位元線中的另一者之間。
7. 如請求項1所述的記憶體裝置，更包括： 又一源極線，具有第三源極線接觸件及第四源極線接觸件；以及 又一組電晶體，串聯耦合於所述又一源極線的所述第三源極線接觸件與所述第四源極線接觸件之間，所述又一組電晶體具有耦合至所述一組字元線中對應的字元線的閘極；以及 又一組資料儲存元件，各自耦合於以下之間 所述又一組電晶體中對應的一對相鄰電晶體的共用端子與 所述一組位元線中對應的位元線。
8. 如請求項1所述的記憶體裝置，更包括： 又一組位元線； 又一組電晶體，串聯耦合於所述源極線的所述第一源極線接觸件與所述第二源極線接觸件之間，所述又一組電晶體具有耦合至所述一組字元線中對應的字元線的閘極；以及 又一組資料儲存元件，各自耦合於以下之間 所述又一組電晶體中對應的一對相鄰電晶體的共用端子與 所述又一組位元線中對應的位元線。
9. 如請求項1所述的記憶體裝置，其中所述源極線更具有第三源極線接觸件，所述記憶體裝置更包括： 又一組字元線； 又一組電晶體，串聯耦合於所述源極線的所述第二源極線接觸件與所述第三源極線接觸件之間，所述又一組電晶體具有耦合至所述又一組字元線中對應的字元線的閘極；以及 又一組資料儲存元件，各自耦合於以下之間 所述又一組電晶體中對應的一對相鄰電晶體的共用端子與 所述一組位元線中對應的位元線。
10. 如請求項1所述的記憶體裝置，其中 所述一組資料儲存元件中的每一資料儲存元件是電阻式隨機存取記憶體元件、相變隨機存取記憶體元件或磁阻式隨機存取記憶體元件。
11. 一種積體電路裝置，包括： 基底； 主動區，在所述基底之上沿第一方向連續延伸； 多個閘極區，沿交錯於所述第一方向的第二方向延伸跨過所述主動區，並將所述主動區劃分成多個源極/汲極區，所述多個閘極區中的每一閘極區排列於所述多個源極/汲極區中對應的一對源極/汲極區之間，所述多個源極/汲極區包括： 第一源極/汲極區、第二源極/汲極區及第三源極/汲極區， 第一組源極/汲極區，位於所述第一源極/汲極區與所述第二源極/汲極區之間，以及 第二組源極/汲極區，位於所述第二源極/汲極區與所述第三源極/汲極區之間； 源極線，具有對應地耦合至所述第一源極/汲極區、所述第二源極/汲極區及所述第三源極/汲極區的第一源極線接觸件、第二源極線接觸件及第三源極線接觸件；以及 多個資料儲存元件，包括： 第一組資料儲存元件，對應地耦合至所述第一組源極/汲極區，以及 第二組資料儲存元件，對應地耦合至所述第二組源極/汲極區。
12. 如請求項11所述的積體電路裝置，更包括： 至少一個金屬層，位於所述多個閘極區之上，且包括： 源極線，耦合至所述第一源極線接觸件、所述第二源極線接觸件及所述第三源極線接觸件，以及 一組位元線，對應地耦合至所述多個資料儲存元件。
13. 如請求項12所述的積體電路裝置，其中 所述一組位元線包括第一位元線及第二位元線， 在所述第一組資料儲存元件及所述第二組資料儲存元件中的每一者中，耦合至所述第一位元線的資料儲存元件與耦合至所述第二位元線的資料儲存元件沿所述第一方向交替地排列。
14. 如請求項11所述的積體電路裝置，其中 所述第一組資料儲存元件及所述第二組資料儲存元件中的每一者包括兩個、三個或四個資料儲存元件。
15. 如請求項11所述的積體電路裝置，其中 所述多個資料儲存元件中的每一者包括： 底部電極，位於所述多個源極/汲極區中對應的源極汲極區之上並耦合至所述對應的源極/汲極區， 頂部電極，以及 資料儲存材料，位於所述底部電極與所述頂部電極之間。
16. 如請求項15所述的積體電路裝置，更包括： 金屬層，位於所述多個閘極區之上，且包括： 源極線，耦合至所述第一源極線接觸件、所述第二源極線接觸件及所述第三源極線接觸件， 第一位元線，耦合至所述第一組資料儲存元件中的至少一個資料儲存元件的所述頂部電極及所述第二組資料儲存元件中的至少一個資料儲存元件的所述頂部電極，以及 第二位元線，耦合至所述第一組資料儲存元件中的至少又一個資料儲存元件的所述頂部電極及所述第二組資料儲存元件中的至少又一個資料儲存元件的所述頂部電極。
17. 一種記憶體裝置的操作方法，包括存取第一資料儲存元件，其中所述存取所述第一資料儲存元件包括： 向以下施加導通電壓 第一字元線，耦合至串聯耦合的一串電晶體中的第一電晶體的閘極，所述第一電晶體具有耦合至所述第一資料儲存元件的第一端部的端子，以及 第二字元線，耦合至所述一串電晶體中的第二電晶體的閘極，所述第二電晶體具有與所述第一電晶體共用的共用端子以及耦合至源極線的又一端子； 向所述源極線施加第一電壓；以及 向耦合至所述第一資料儲存元件的第二端部的第一位元線施加不同於所述第一電壓的第二電壓。
18. 如請求項17所述的記憶體裝置的操作方法，其中所述存取所述第一資料儲存元件更包括： 向第二位元線施加所述第一電壓，其中所述第二位元線與所述第一電晶體和所述第二電晶體的所述共用端子之間耦合有第二資料儲存元件。
19. 如請求項18所述的記憶體裝置的操作方法，更包括存取第三資料儲存元件，其中所述存取所述第三資料儲存元件包括： 向以下施加所述導通電壓 第三字元線，耦合至所述一串電晶體中的第三電晶體的閘極，所述第三電晶體具有耦合至所述第三資料儲存元件的第一端部的端子，以及 第四字元線，耦合至所述一串電晶體中的第四電晶體的閘極，所述第四電晶體具有與所述第三電晶體共用的共用端子以及耦合至所述源極線的又一端子，其中所述一串電晶體更包括第五電晶體，所述第五電晶體耦合於所述第一資料儲存元件的所述第一端部與所述第三資料儲存元件的所述第一端部之間； 向所述源極線施加所述第一電壓及所述第二電壓中的一者；以及 向所述第一位元線及所述第二位元線中的一者施加所述第一電壓及所述第二電壓中的另一者，其中所述第一位元線及所述第二位元線中的所述一者耦合至所述第三資料儲存元件的第二端部。
20. 如請求項19所述的記憶體裝置的操作方法，其中所述存取所述第三資料儲存元件更包括： 向所述第一位元線及所述第二位元線中的另一者施加所述第一電壓及所述第二電壓中的所述一者，其中所述第三電晶體和所述第四電晶體的所述共用端子與所述第一位元線及所述第二位元線中的所述另一者之間耦合有第四資料儲存元件。

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