TW202345169A

TW202345169A - 多層金屬框電源組

Info

Publication number: TW202345169A
Application number: TW112100597A
Authority: TW
Inventors: 諾亞斯圖肯; 麥可萊卡斯
Original assignee: 美商菲力克有限公司
Priority date: 2022-01-06
Filing date: 2023-01-06
Publication date: 2023-11-16
Also published as: US20230215615A1; EP4445412A2; EP4445412A4; WO2023133448A3; US12531181B2; WO2023133448A2

Abstract

一種電子元件包含多個平面導電金屬片材，多個平面導電金屬片材包含第一、第二和第三導電金屬片材，第二導電金屬片材被附連並且被電耦合到第一金屬片材，第三導電金屬片材被附連並且被電耦合到第二金屬片材。第二金屬片材位於第一導電金屬片材和第三導電金屬片材之間。氣隙被限定在多個平面導電金屬片材中以形成金屬跡線，金屬跡線在多級導電佈線網路中限定從第一導電金屬片材的外表面到第三導電金屬片材的外表面的電隔離的導電路徑。多級導電佈線網路可以被附連並且被電耦合到微晶片和一個或更多個電容器以形成電源轉換器。

Description

多層金屬框電源組

(相關申請的交叉引用)本申請要求2022年01月06日提交的、標題為「多層金屬框電源組(Multi-Layered Metal Frame Power Package)」的美國臨時申請No. 63/266,473的優先權，該申請特此通過引用被併入。

本申請大體上涉及微電子器件。

因為電壓轉換器與高性能處理器的集成是改進電源供應調節、並且因此改進處理器性能所需的，所以縮小電壓轉換器的尺寸對於優化實現是關鍵的。多個解決方案已經被開發來共同封裝轉換器積體電路(IC)與無源部件，無源部件通常包含電感器和兩個電容器(輸入側和輸出側)；在它們之中：(1)利用有機基板或金屬引線框架來支撐被並排焊接的各種部件，(2)開發將被附連到處理器基板的陸側或背面的表面可安裝無源部件，以及(3)在集成矽工藝內實現所有的部件。

從製造觀點來講，解決方案(1)是最簡單的，但是它非常大，因為相對於將所有的部件都放置在PC板上沒有實質性的優點，除了縮小部件間隔之外。解決方案(2)通過縮小封裝佔用空間來使每個單個的部件的尺寸最小化，但是它不利用共同封裝部件來使解決方案的總體積最小化。解決方案(3)是尺寸縮小的最終方法，因為無源部件通過利用適當的矽相容技術(比如被嵌入在處理器的金屬後端中的溝道電容器和電感器)而被直接實現在轉換器矽晶粒(silicon die)上。儘管這個最後的解決方案是最緊湊的，但是由於矽處理技術施加的限制，它在集成的電感器的性能上具有顯著的限制；具體地說，實現實際上可以承受顯著的電流、而不引發由於器件內的金屬跡線的有限厚度而導致的芯飽和效應和其他寄生損失的大值電感器是非常困難的。

本文中所描述的示例實施方案具有創新的特徵，其中沒有一個是不可或缺的或者僅對其期望的屬性負責。以下描述和附圖詳細地闡述了本公開的某些說明性實施方式，其指示了可以實現本公開的各種原理的幾種示例性方式。然而，說明性示例不是本公開的許多可能的實施方案的詳盡描述。在不限制權利要求的範圍的情況下，有利的特徵中的一些現在將被總結。當結合附圖考慮時，本公開的其他目的、優點和新穎的特徵將在以下詳細描述中被闡述，附圖旨在圖示說明本發明，而非限制本發明。本發明的一方面是針對一種電子元件，電子元件包括：多個平面導電金屬片材，多個平面導電金屬片材包括：第一導電金屬片材；第二導電金屬片材，第二導電金屬片材被附連並且被電耦合到第一金屬片材；以及第三導電金屬片材，第三導電金屬片材被附連並且被電耦合到第二金屬片材，第二金屬片材位於第一導電金屬片材和第三導電金屬片材之間，其中氣隙被限定在多個平面導電金屬片材中以形成金屬跡線，金屬跡線限定多級導電佈線網路中的從第一導電金屬片材的外表面到第三導電金屬片材的外表面的電隔離的導電路徑。

在一個或更多個實施方案中，每個導電路徑具有約2到約10的範圍內的各自的縱橫比，各自的縱橫比被計算為每個導電路徑的高度與每個導電路徑的寬度之比，高度是在與各自的平面導電金屬片材的主平面正交的方向上測量的，寬度是在與電流流動方向正交並且與主平面平行的方向上測量的，並且每個導電路徑具有在與電流流動和主平面平行的方向上測量的長度，長度大於寬度。在一個或更多個實施方案中，腔體被限定至少通過第一導電金屬片材，腔體被配置為接納第一磁板、第一電容器和/或第一積體電路。在一個或更多個實施方案中，腔體是第一腔體，並且第二腔體被限定至少通過第三導電金屬片材，第二腔體被配置為接納第二磁板、第二電容器和/或第二積體電路。

在一個或更多個實施方案中，導電路徑包含具有至少約500 pH的電感的高電感導電路徑，高電感導電路徑被配置為在位於第一腔體和第二腔體之間的平面導電金屬片材中的一個或更多個上側向傳導電流。在一個或更多個實施方案中，第一磁板位於第一腔體中，第二磁板位於第二腔體中，並且第一磁板和第二磁板被配置並且被佈置為與當第一磁板和第二磁板分別不位於第一腔體和第二腔體中時相比增大高電感路徑的電感。在一個或更多個實施方案中，每個磁板在100 MHz的頻率的電流下具有高於約10的磁導率和小於約1的損耗正切。在一個或更多個實施方案中，每個磁板包含鐵磁材料的多個電絕緣疊片。

在一個或更多個實施方案中，高電感路徑是第一高電感路徑，導電路徑包含具有至少約500 pH的電感的第二高電感路徑，並且第一高電感路徑和第二高電感路徑被反向耦合以使得流過第一高電感路徑和第二高電感路徑的電流分別產生第一磁通量和第二磁通量，第一磁通量和第二磁通量至少部分彼此抵消。在一個或更多個實施方案中，第一高電感路徑和第二高電感路徑每個都在多級導電佈線網路的長度的超過約50%上傳導電流。在一個或更多個實施方案中，第一高電感路徑和第二高電感路徑端接於各自的電容器上。在一個或更多個實施方案中，第一高電感路徑和第二高電感路徑之間的空間被填充有包含被嵌入在聚合物基質中的軟鐵磁顆粒的鐵磁-聚合物複合材料。

在一個或更多個實施方案中，每個金屬跡線的寬度小於約140微米，寬度與各自的平面導電金屬片材的主平面內的電流流動方向正交。在一個或更多個實施方案中，每個平面導電金屬片材中的多級導電佈線網路的截面面積在各自的平面導電金屬片材的截面面積的約30%到約100%的範圍內。在一個或更多個實施方案中，平面導電金屬片材中的至少一個包含部分高度的金屬段，在部分高度的金屬段中，部分高度的氣隙被限定在部分高度的金屬段和相鄰的平面導電金屬片材之間，部分高度的氣隙使部分高度的金屬段電隔離。在一個或更多個實施方案中，第一導電金屬片材具有不同於第二導電金屬片材的材料組成。在一個或更多個實施方案中，平面導電金屬片材中的每個包括第一金屬，並且平面導電金屬片材使用與不同於第一金屬的第二金屬接合。在一個或更多個實施方案中，第一金屬包括銅，第二金屬包括錫，並且包括第一金屬和第二金屬的金屬間化合物的焊料接縫被形成在相鄰的平面導電金屬片材之間。

在一個或更多個實施方案中，相鄰的平面導電金屬片材之間的接縫的組成與相鄰的平面導電金屬片材的組成相同。在一個或更多個實施方案中，導電路徑包含具有至少500 pH的電感的高電感導電路徑。在一個或更多個實施方案中，高電感導電路徑平行於導電金屬片材中的一個的主平面延伸。

本發明的另一方面是針對一種電子元件，電子元件包括：多個金屬跡線，多個金屬跡線限定從多級導電佈線網路的頂級到底級的導電路徑，其中氣隙被限定在金屬跡線之間以使導電路徑電隔離；以及微晶片，微晶片被附連並且被電耦合到多級導電佈線網路的頂級，其中：第一腔體被限定通過多級導電佈線網路的頂級，並且第二腔體被限定通過多級導電佈線網路的底級。

在一個或更多個實施方案中，微晶片位於第一腔體的上方。在一個或更多個實施方案中，導電路徑包含具有至少500 pH的電感的高電感導電路徑，高電感導電路徑至少部分位於第二腔體中。在一個或更多個實施方案中，一個或更多個電容器位於第一腔體中，一個或多個電容器被附連並且被電耦合到微晶片。在一個或更多個實施方案中，高電感導電路徑的端子通過微晶片被電耦合到第一電容器。在一個或更多個實施方案中，第一磁板和第二磁板位於第二腔體中，高電感導電路徑位於第一磁板和第二磁板之間，高電感導電路徑被磁耦合到第一磁板和第二磁板以形成磁電感器。

在一個或更多個實施方案中，微晶片和高電感路徑形成電源轉換器。在一個或更多個實施方案中，一個或多個電容器具有對於與電源轉換器相關聯的輸入電源供應和輸出電源供應的獨立的電氣網路。在一個或更多個實施方案中，高電感路徑的第一端子通過被形成在微晶片中的半橋電路被電耦合到第一電容器和輸入電源供應端子，並且高電感路徑的第二端子被電耦合到輸出電源供應端子。在一個或更多個實施方案中，半橋電路包含CMOS開關，CMOS開關使高電感路徑的第一端子以至少約10 MHz的頻率交替地電耦合到輸入電源供應端子和地面端子以在高電導路徑的第二端子處產生輸出電壓，輸出電壓在輸入電源供應端子的輸入電壓和地面端子處的地面電壓之間。

在一個或更多個實施方案中，半橋電路為第一半橋電路，高電感導電路徑為第一高電感導電路徑，導電路徑包含具有至少約500 pH的電感的第二高電感導電路徑，第二高電感導電路徑至少部分位於第二腔體中，並且第二高電感路徑的第一端子通過被形成在微晶片中的第二半橋電路被電耦合到第二電容器和輸入電源供應。在一個或更多個實施方案中，第一高電感路徑的第二端子被電耦合到第一輸出電源供應端子，並且第二高電感路徑的第二端子被電耦合到第二輸出電源供應端子。在一個或更多個實施方案中，通過第一高電感路徑、第一電容器二和第一半橋電路的導電路徑包括第一獨立電氣網路，並且通過第二高電感路徑、第二電容器和第二半橋電路的導電路徑包括第二獨立電氣網路。在一個或更多個實施方案中，第一電容器和第二電容器被電耦合到一組地面端子，並且每個地面端子和各自的最近的輸入電源供應端子之間的空間小於約200微米。

在一個或更多個實施方案中，第一電容器和第二電容器具有至少約200 nF的電容以當第一橋電路和第二橋電路以小於或等於約200 MHz的頻率操作時提供小於約100兆歐姆的阻抗。在一個或更多個實施方案中，第一高電感路徑和第二高電感路徑被反向磁耦合。

本發明的另一方面是針對一種用於製造電子元件的方法，方法包括：(a)在多個平面導電片材中的第一平面導電片材的第一側上沉積第一光致抗蝕劑層並且對第一光致抗蝕劑層進行圖案化；(b)在第一平面導電片材的第二側上沉積第二光致抗蝕劑層並且對第二光致抗蝕劑層進行圖案化；(c)根據第一光致抗蝕劑層和第二光致抗蝕劑層中的圖案對第一平面導電片材的第一側和第二側進行蝕刻以形成導電跡線和氣隙；(d)對於平面導電片材中的每個附加的平面導電片材重複步驟(a)-(c)；(e)使用平面導電片材中的對準標記使平面導電片材對準；以及(f)附連並且電耦合相鄰的平面導電片材以形成多級佈線結構，氣隙使多級佈線結構電隔離以使得被電隔離的導電路徑從多級佈線結構的底級到頂級被形成。

為能讓貴審查委員能更瞭解本發明之技術內容，特舉較佳具體實施例說明如下。

被電隔離的多級佈線結構由限定從多級導電佈線網路的頂級到底級的導電路徑的導電金屬跡線形成。氣隙被限定在金屬跡線之間以使導電路徑電隔離。多級佈線結構可以被附連並且被電耦合到微晶片和一個或更多個電容器以形成電源轉換器。

所公開的架構利用引線框架的厚金屬互連和實現較厚的磁材料芯的能力來克服集成矽的電感器的性能限制，同時仍使得所有部件的垂直堆疊可以使解決方案的總體積最小化。

圖1是根據實施方案的電子元件10的截面圖。元件10包含多個導電金屬片材100。氣隙110被選擇性地限定在導電金屬片材100中以形成金屬跡線120。金屬跡線120形成多級導電佈線網路140中的一個或更多個導電路徑130。氣隙110在不使用絕緣材料的情況下使一個或多個導電路徑130電隔離。

導電金屬片材100包含第一導電金屬片材101、第二導電金屬片材102和第三導電金屬片材103。相鄰的第一導電金屬片材101和第二導電金屬片材102被附連並且被電耦合到彼此。相鄰的第二導電金屬片材102和第三導電金屬片材103被附連並且被電耦合到彼此。相鄰的導電金屬片材100可以使用焊料、導電粘合劑和/或擴散接合工藝被附連並且被電耦合到彼此。焊料可以通過無電鍍或電解電鍍工藝被施加(例如，導電金屬片材100被對準、被壓縮並且被回流以將它們焊接在一起)。可以使用的示例焊料是錫，錫可以形成高強度和高熔融溫度金屬間化合物，如Cu ₃Sn(例如，當導電金屬片材包含銅時)。在擴散接合中，導電金屬片材100在不使用另一材料的情況下被對準、被壓縮並且被加熱到800 ^°C或更高以接合導電金屬片材100。

每個金屬片材100可以包括銅、鋁、鉛或另一導電金屬。導電金屬片材100可以由相同的或不同的材料形成。在示例中，外導電金屬片材100中的一個或兩個（例如，導電金屬片材101和/或103）可以由第一材料形成，並且內導電金屬片材100（例如，導電金屬片材102）可以由不同於第一材料的第二材料形成。第一材料可以更堅硬，和/或可以具有比第二材料高的機械強度，而第二材料可以具有比第一材料低的電阻率(或更高的電導率)。例如，第一材料可以是或者可以包含銅110(例如，第一銅合金)，並且第二材料可以是或者可以包含鈹銅、銅C194、銅C70-25、Eftec-64和/或另一銅合金(例如，第二銅合金)。

每個導電金屬片材100具有可以相對於各自的軸線151-153測量的長度、寬度和高度(或厚度)，軸線151-153相互正交。每個導電金屬片材100的高度或厚度可以為約50微米到約150微米，包含約60微米、約70微米、約80微米、約90微米、約100微米、約110微米、約120微米、約130微米、約140微米、以及前述高度/厚度中的任何兩個之間的任何值或範圍。導電路徑130的縱橫比可以在約2到約10的範圍內，包含約4、約6、約8、以及前述值中的任何兩個之間的任何值或範圍。該高縱橫比為元件10提供大的電流密度。電流密度是元件10可以供應的輸出電流與元件10的面積(例如，表面積或截面面積)之比。如本文中所使用的，「約」意指相關值的加或減10%。

縱橫比(AR)可以被定義為，其中高度 _CP是導電路徑130的高度(例如，相對於軸線153被測量)，並且寬度 _CP是導電路徑130的寬度(例如，相對於軸線152或153)尺寸更小的那個)被測量)。導電路徑130的寬度是在與電流行進通過金屬跡線120的主平面內的每個金屬跡線120的方向正交的方向上測量的最窄的特徵尺寸。例如，當電流平行於軸線151(例如，沿著第二導電金屬片材102的長度)側向行進通過第二導電金屬片材102時，通過第二導電金屬片材102的電流路徑130的寬度在平行於軸線152的方向上被測量，其中第二導電金屬片材102的主平面平行於由軸線151、152限定的平面。

一個或更多個腔體可以被限定在元件10中。每個腔體被限定通過最外邊的導電金屬片材100（例如，在圖示說明的圖中，第一導電金屬片材101或第三導電金屬片材103）中的至少一個。例如，第一腔體161可以被限定在第一導電金屬片材101中，和/或第二腔體162可以被限定在第三導電金屬片材103中。每個腔體161、162被配置、確定尺寸和/或被佈置為接納和/或嵌入磁板(例如，用於電感器的磁板)、一個或更多個電容器、和/或微晶片(例如，積體電路)。例如，第一磁板181可以位於第一腔體161中，和/或第二磁板182可以位於第二腔體162中。通過將電子部件(如磁板、一個或更多個電容器和/或微晶片)放置在腔體161、162中，與電子部件相對於組件10被側向安置時相比，元件10的尺寸和/或佔用空間被縮小。

在一些實施方案中，一個或多個導電路徑130包含高電感導電路徑170(例如，跡線電感器)，高電感導電路徑170一般在元件10內側向(如平行於由第一軸線151和第二軸線152限定的平面)傳導電流。在不存在可以進一步提高電感的高磁導率材料時，高電感導電路徑170可以具有至少約500 pH到約5 nH的電感。通過將任何電流返回路徑設計為被定位為遠離導電路徑170至少約100 μm有意地增加路徑電感，以使得形成電感與回路的截面面積成比例的電流回路，回路的截面面積由到返回路徑的距離確定。第一磁板181和第二磁板182被配置並且被佈置為增大高電感路徑170的電感。高電感導電路徑170和磁板181、182可以形成磁電感器185。

磁板181、182每個都可以包含鐵磁材料(如鈷、鎳、和/或鐵)、和/或包括鈷、鎳和/或鐵的化合物或合金(如NiFe和/或CZT(Co _XZr _YTa _1-X-Y，其中X和Y分別大約為0.915和0.04)。每個板可以包含一個或更多個絕緣疊片來抑制板181、182內的渦電流的形成，例如如標題為「用於集成多層磁膜的系統和方法(Systems and Methods for Integrated Multi-layer Magnetic Films)」的美國專利No. 9,647,053中所公開的那樣，該專利特此通過引用被併入。每個磁板181、182可以包含軟鐵磁材料或硬鐵磁材料。在一些實施方案中，磁板181、182和/或磁板181、182和高電感路徑170之間的空間可以包括鐵磁-聚合物複合材料和/或鐵磁-介電材料，例如如標題為「用於使用磁聚合物的微電子製造和封裝的系統和方法(Systems and Methods for Microelectronics Fabrication and Packaging Using a Magnetic Polymer)」的美國專利No. 10,354,950、和/或2021年07月16日提交的標題為「鐵磁-聚合物複合材料和包括該材料的結構(Ferromagnetic-Polymer Composite Material and Structures Comprising Same)」的美國專利申請No. 17/377,886中所公開的材料，這些專利和專利申請特此通過引用被併入。例如，鐵磁-聚合物複合材料可以包含聚合物和被設置在聚合物中的多個鐵磁膜薄片。每個鐵磁膜薄片可以至少包含第一絕緣體層和第二絕緣體層以及被設置在第一絕緣體層和第二絕緣體層之間的鐵磁層。鐵磁層可以具有鐵磁層的難磁化軸，難磁化軸平行於通過的平面被對準並且平行於第一絕緣體層和第二絕緣體層之間的介面。鐵磁膜薄片中的難磁化軸也可以被對準。鐵磁層還可以包含可以被彼此磁耦合的硬鐵磁層(例如，具有至少約100 Oe的磁矯頑性)和/或軟鐵磁層(例如，具有小於或等於大1 Oe的磁矯頑性)。另外或可替代地，鐵磁-聚合物複合材料可以包含被嵌入在聚合物基質中的軟鐵磁顆粒。

在一些實施方案中，一個或兩個磁板181、182被封閉在被附連到導電金屬片材中的一個(諸如導電金屬片材102)的附連板(coupon)、殼體或另一結構中。每個磁板181、182可以具有如相對於軸線153測量的小於或等於約60微米的高度或厚度，包含約50微米、約40微米、約30微米、約20微米、約10微米、以及前述高度/厚度中的任何兩個之間的任何值或範圍。

磁板181、182每個都可以具有高於或等於10並且在約10到約1000的範圍內的相對磁導率，並且在高於100 MHz的電流頻率下可以具有如小於約1奧斯特的低磁矯頑性和低功耗，其中損耗正切在100 MHz下為約1或更小(例如，約0.1到約1)。磁板181、182可以被磁耦合到高電感路徑170以增大高電感路徑170的電感。例如，來自高電感路徑170的磁通量可以通過第一磁板181和/或第二磁板182。

高電感導電路徑170可以被配置為在多級導電佈線網路140的長度(相對於第一軸線151被測量)的至少約50%上傳導電流。在一些實施方案中，高電感導電路徑170被配置為在多級導電佈線網路140的長度的約50%到約100%上傳導電流。高電感路徑170可以在多級導電佈線網路140的一側上開始。

部分高度的段190中的金屬跡線120使得電流可以側向(例如，平行於軸線152)流過，同時由於被形成在金屬跡線120和相鄰的導電金屬片材100之間的氣隙110，保持使相鄰的導電金屬片材100(例如，相鄰的導電金屬片材102)電隔離。部分高度的段190可以通過部分地移除(例如，部分地蝕刻)導電金屬片材101、103以形成氣隙110、同時留下部分高度的段190來形成。

電子元件10可以用作封裝半導體晶粒(semiconductor die)的引線框架。

圖2是根據另一實施方案的電子元件20的截面圖。元件20與元件10相同，除了元件20包含第四導電金屬片材204之外，第四金屬片材204可以與導電金屬片材101、102或103相同或不同。第一腔體161被限定在第一導電金屬片材101和第四導電金屬片材204中，這使得一個或更多個電容器210可以位於第一腔體161中、第一磁板181的上方。一個或多個電容器210可以包含輸出電容器和/或供應電容器。導電路徑130和/或高導電路徑170可以端接於一個或多個電容器210上。

電子元件20可以用作封裝半導體晶粒的引線框架。

圖3是根據另一實施方案的電子元件30的截面圖。元件30包含可以分別與導電金屬片材103-103、204相同或不同的導電金屬片材301-304。電子元件30的截面可以從與對於電子元件10、20的截面(例如，從與由軸線152、153限定的平面平行的各自的平面)截取的平面正交的平面(例如，從與由軸線151、153限定的平面平行的平面)被截取。

腔體311-314被形成在導電金屬片材301-303中。腔體311-314包含氣隙110，氣隙110使被形成在導電金屬片材301-304中的一個或多個導電路徑電隔離。腔體311-314延伸通過導電金屬片材304的高度(例如，在平行於軸線153的方向上)，並且部分通過導電金屬片材302、304的高度(例如，分別地，在導電金屬片材302、304的部分高度的段322、324中)。在一個示例中，導電金屬片材303可以在對應於腔體311-314的區域中被充分地移除(例如，被蝕刻)，而導電金屬片材302、304可以在對應於腔體311-314的區域中被部分地移除(例如，被蝕刻)。

導電金屬片材302、304的部分移除使得電流可以側向(例如，平行於軸線152)流過各自的導電金屬片材302、304，同時擴大腔體311-314的高度(如平行於軸線153被測量)以使得氣隙110分別被限定在部分高度的段322、324和腔體312、313中的高電感路徑段331、332之間。

多個磁電感器被形成在組件30中。磁電感器包含第一磁電感器341和第二磁電感器342。每個磁電感器341、342可以以與高電感導電路徑170(圖1、圖2)相同的或類似的方式被形成。第一磁電感器341和第二磁電感器342可以被配置並且被佈置為彼此被反向磁耦合。當磁電感器341和342被反向磁耦合時，由流過第一磁電感器341的電流產生的磁通量351部分地或完全地抵消由流過第二磁電感器342的電流產生的磁通量352以減小或消除來自磁電感器341、342的淨磁通量，這否則可以引起磁板181、182的飽和。在一些實施方案中，為了減小輸出電壓紋波、或電感器電流紋波以及磁飽和的相關影響的目的，或者可替代地為了將電源從一個電感器傳送到下一個電感器的目的，磁板181、182可以以增大跨兩個或更多個磁電感器341、342的磁耦合的方式被放置或配置。

電子元件30可以用作封裝半導體晶粒的引線框架。

圖4是根據另一實施方案的電子元件40的截面圖。電子元件40與電子元件30相同，除了在電子元件40中、腔體312、313被填充有鐵磁聚合物材料400之外，鐵磁聚合物材料400在聚合物基質中包含鐵磁顆粒和/或鐵磁膜薄片。鐵磁顆粒可以具有約50微米或更小的平均粒徑，如約1微米到約50微米，包含約10微米、約20微米、約30微米、約40微米、以及前述平均粒徑中的任何兩個之間的任何值或範圍。鐵磁聚合物材料400可以具有在約2到約1000的範圍內的高相對磁導率。關於鐵磁聚合物材料400的附加細節在標題為「用於使用磁聚合物的微電子製造和封裝的系統和方法(Systems and Methods for Microelectronics Fabrication anad Packaging Using a Magnetic Polymer)」的美國專利No. 10,354,950、和/或標題為「鐵磁-聚合物複合材料和包括該材料的結構(Ferromagnetic-Polymer Composite Material and Structures Comprising Same)」的美國專利申請No. 17/377,886中被公開。

僅僅為了圖示說明清晰的目的，電子元件30中使用的某些標號沒有被用於電子元件40中。例如，圖3中圖示說明的磁通量341、342在圖4中沒有被圖示說明，以便更清楚地圖示說明電子元件40。然而，電子元件40被配置為產生相同的磁通量341、342。

圖5是根據另一實施方案的電子元件50的截面圖。元件50包含可以分別與導電金屬片材101-103、204和/或分別與導電金屬片材301-304相同或不同的導電金屬片材501-504。導電金屬片材501-504形成封裝微晶片520的引線框架510。

微晶片520使用螺柱(stud)或突點(pillar)530被附連並且被電連接到第一導電金屬片材501，螺柱或突點530可以包括金或銅。例如，具有焊料帽(例如，錫-金焊料帽)的銅突點可以被熱壓縮接合到第一導電金屬片材501和微晶片520。在另一個示例中，金螺柱或突點可以被熱壓縮接合到第一導電金屬片材501和微晶片520。在一些實施方案中，引線框架510的一個或更多個導電金屬片材(例如，第一導電金屬片材501)可以被鍍金，這可以增強或提高螺柱或突點530、引線框架510和微晶片520之間的接合強度。螺柱或突點530可以具有如相對於軸線153被測量的約35微米到約70微米的高度或厚度，包含約40微米、約45微米、約50微米、約55微米、約60微米、約65微米、以及前述高度/厚度中的任何兩個之間的任何其他的值或範圍。

微晶片520使用微凸塊522或另一技術或工藝被附連並且被電耦合到一個或多個電容器210。微凸塊522可以包含銅(例如，約8微米)、鎳(例如，約2微米)和錫(例如，約25微米)。一個或多個電容器210可以包含輸出電容器和/或供應電容器。一個或多個電容器210可以包括矽和/或另一材料。一個或多個電容器210可以被形成在電容器晶粒(capacitor die)215中，電容器晶粒215可以是深溝道電容器(DTC)晶粒。電容器晶粒215可以具有如相對於軸線153測量的約20微米到約150微米的高度或厚度，包含約25微米、約50微米、100微米、約125微米、以及前述高度/厚度中的任何兩個之間的任何值或範圍。

螺柱/突點530和微凸塊522可以被形成在微晶片520上的焊盤535上。焊盤535可以由鋁和鎳、鈀和金形成。鎳、鈀和金可以使用ENEPIG(化學鍍鎳化學鍍鈀浸金)工藝來沉積。焊盤535也可以由鋁、鎳和金(省略鈀)形成以降低成本。

一個或更多個高電感導電路徑570(例如，一個或多個跡線電感器)被形成在引線框架510中，例如導電金屬片材503中。一個或多個高電感導電路徑570由可以是長(例如，相對於軸線151而言)且薄(例如，相對於軸線152而言)以實現電感元件的金屬跡線形成。例如，通過層503的金屬跡線的長度可以表示如相對於軸線151測量的引線框架510和/或元件50的長度的50%到100%。通過層503的金屬跡線的寬度可以為約70微米到約140微米，包含約80微米、約90微米、約100微米、約110微米、約120微米、約130微米、以及前述寬度中的任何兩個之間的任何值或範圍。金屬跡線的寬度與金屬跡線的電阻成正比，金屬跡線的電阻與一個或多個高電感路徑570的電感有關。金屬跡線的寬度是導電金屬片材的主平面內的與電流流動正交的尺寸。磁板181、182被磁耦合到高電感路徑570以增大高電感路徑570的電感。例如，來自高電感路徑570的磁通量580可以通過磁板181、182。高電感路徑570和磁板181、182可以形成磁電感器582。

金屬跡線可以是直的、彎曲的、和/或另一形狀以定制一個或多個高電感導電路徑570的電感值。一個或多個高電感導電路徑570可以跨由螺柱/突點530形成的觸點延伸。例如，一個或多個高電感導電路徑570可以跨微晶片520的輸出側觸點和供應側觸點延伸。一個或多個高電感導電路徑570和一個或多個電容器210可以用作濾波器，如高通濾波器或低通濾波器。一個或多個電容器210在第一腔體161中的位置使電流的回路的長度縮短和/或最小化以使得它不比微晶片520寬。一個或多個高電感導電路徑570和/或一個或多個電容器210也可以與微晶片520組合形成DC-DC電壓轉換器的一部分。DC-DC電壓轉換器可以包含多個相位。每個相位可以被耦合到各自的高電感導電路徑570。

圖6是根據另一實施方案的電子元件60的截面圖。電子元件60與電子元件30相同，除了電子元件60包含微晶片520之外，微晶片520利用螺柱或突點530被附連並且被電耦合到導電金屬片材301。導電金屬片材301-304形成引線框架510以封裝微晶片520。電子元件60可以與電子元件50相同，其中電子元件60的截面是從與對於電子元件50的截面(例如，從與由軸線151、153限定的平面平行的平面)截取的平面正交的平面(例如，從與由軸線152、153限定的平面平行的平面)截取的。

微晶片520可以如在電子元件50中那樣被附連並且被電耦合到一個或多個電容器210，雖然一個或多個電容器在圖6中圖示說明的截面中是不可見的。

圖7是根據實施方案的電子元件70的頂視圖。電子元件70可以與電子元件10、20、30或50相同。

電子元件70在頂部導電金屬片材701上包含電連接器(electrical connector)710陣列，電連接器710被配置為與可選的微晶片720形成電連接。微晶片720可以與微晶片520相同或不同。部分高度的段730被形成在導電金屬片材中、頂部導電金屬片材701的下麵。部分高度的段730用作跨元件10的導電橋或跨線橋(flyover)，同時防止與相鄰的導電金屬片材中的導電段電短路。部分高度的段730可以與部分高度的段190相同或不同。

電子元件70還包含至少一個磁板740，磁性740可以與一個或多個磁板181、182相同或不不同。

圖1、2和/或5中圖示說明的截面可以表示電子元件70通過平面750的截面。圖3、4和/或6中圖示說明的截面可以表示電子元件70通過平面760的截面。

圖8是根據實施方案的電源管理元件80的框圖。電源管理元件80可以與電子元件50、60和/或70相同。電源管理元件80包含CMOS(互補金屬-氧化物半導體)積體電路800、一個或多個矽電容器810和一個或多個磁電感器820。CMOS積體電路800可以與微晶片520和/或720相同。一個或多個矽電容器810可以與一個或多個電容器210(例如，在電容器晶粒215中)相同。一個或多個磁電感器820可以與一個或多個磁電感器185、341、342和/或582相同。

圖9是電源管理元件80的實現的示意性電路表示，電源管理元件80包含開關式電感器DC-DC電源轉換器。CMOS積體電路800包含CMOS電源開關，CMOS電源開關包含PMOS(p通道金屬-氧化物-半導體)電晶體柵極901和NMOS(n通道金屬-氧化物-半導體電晶體)柵極902以形成開關式電感器DC-DC電源轉換器900中的半橋電路910。

每個電晶體柵極901、902可以包含在共源共柵配置中串聯的兩個開關，以用於增大開關可以可靠地阻擋的電壓的目的。在一些實施方案中，高側開關和低側開關二者都由NMOS電晶體(例如，NMOS電晶體柵極902)組成。

回饋控制電路系統920被配置為斷開和閉合PMOS和NMOS電晶體柵極901、902。當PMOS電晶體柵極901斷開時，對應的NMOS電晶體柵極902被閉合，反之亦然。斷開和閉合PMOS和NMOS電晶體柵極901、902在半橋節點912的輸出處生成對應的脈寬調製(PWM)信號。PWM信號的頻率可以在如本領域中已知的回饋控制電路系統920中被配置。PWM信號的頻率優選地至少為約10 MHz，如約50 MHz、約100 MHz、約150 MHz、約200 MHz、約250 MHz和/或可以包含前述頻率中的任何兩個之間的任何值或範圍的另一頻率。PWM信號可以被配置為在磁電感器820的輸出端子932處產生在地面(例如，地面端子處的地面電壓)和輸出電源供應電壓(例如，在輸出電源供應端子處)之間的輸出電壓。

回饋控制電路系統920調整PWM信號的占空比以升高或降低輸出電壓Vo以使得輸出電壓Vo等於目標輸出電壓，目標輸出電壓可以在從0伏到輸入電源供應電壓電平的範圍內。回饋控制電路系統920通過如圖9中圖示說明的負載供應電壓感測和負載地面感測回饋線來監測輸出電壓Vo。單獨的供應電壓感測和地面參考感測線使得DC-DC電源轉換器900可以獨立於電源遞送通道來測量負載處的輸出電壓。

回饋控制電路系統920計算電壓誤差，電壓誤差是輸出電壓Vo(例如，在輸出電源端子處)和目標輸出電壓之間的差值。目標輸出電壓可以被手動設置或者基於負載的規範被預先程式設計。如果存在正的電壓誤差(例如，輸出電壓Vo大於目標輸出電壓)，則回饋控制電路系統920可以通過降低CMOS電源開關生成的PWM信號的占空比來做出回應。如果存在負的電壓誤差(例如，輸出電壓Vo小於目標輸出電壓)，則回饋控制電路系統920可以通過增大CMOS電源開關生成的PWM信號的占空比來做出回應。

回饋控制電路系統920可以包含調節電路系統，調節電路系統可以根據控制電路系統920生成的PWM信號來斷開和閉合PMOS電晶體柵極901和NMOS電晶體柵極902。

磁電感器820和一個或多個矽電容器810可以形成低通濾波器。可以看出，一個或多個矽電容器810被物理地附連並且被電耦合到CMOS積體電路800。對於輸入電源供應和輸出電源供應二者，一個或多個矽電容器810可以具有至少約200 nF的電容，如約250 nF到約10 μF，包含約500 nF、約1 μF、約3 μF、約5 μF、約7 μF、約9 μF、以及前述電容中的任何兩個之間的任何值或範圍。對於高達約200 MHz的PWM頻率的輸入電源供應和輸出電源供應，一個或多個矽電容器810可以提供低阻抗路徑(例如，小於或等於約100兆歐姆，如約1兆歐姆到約100兆歐姆，包含從互連路由往返電容器的電阻和電感阻抗)。輸入電源網和輸出電源網二者都可以被連接到在公共基板上的矽電容器，如深溝道電容器(DTC)，其中與地面網的共用連接使得交流電可以通過兩個電容器的串聯組合直接從輸出電源網行進到輸入電源網。

另外，磁電感器820的輸入端子931被電耦合到半橋節點912。磁電感器820的輸入端子931通過被形成在CMOS積體電路800上的半橋電路(例如，CMOS電源開關)被電耦合到輸入電源供應和一個或多個電容器810上的相關聯的電氣網路。磁電感器820的輸出端子932通過CMOS積體電路800上的互連被電耦合到一個或多個矽電容器810。

圖10是包含開關式電感器DC-DC電源轉換器1000的電源管理元件80的另一實現的示意性電路表示。開關式電感器DC-DC電源轉換器1000與開關式電感器DC-DC電源轉換器900相同，除了開關式電感器DC-DC電源轉換器1000包含產生兩個輸出電壓/電源的兩個半橋電路，而開關式電感器DC-DC電源轉換器900包含產生一個輸出電壓/電源的一個半橋電路。

CMOS積體電路800包含第一CMOS電源開關和第二CMOS電源開關。第一CMOS電源開關包含PMOS電晶體柵極1001和NMOS電晶體柵極1002以形成第一半橋電路1011。第二CMOS電源開關包含PMOS電晶體柵極1003和NMOS電晶體柵極1004以形成第二半橋電路1012。第一半橋電路1011和第二半橋電路1012可以位於CMOS積體電路800的相對的邊緣上。

第一半橋電路1011被電耦合到第一回饋控制電路系統1021並且被第一回饋控制電路系統1021控制。第二半橋電路1011被電耦合到第二回饋控制電路系統1022並且被第二回饋控制電路系統1022控制。第一控制電路系統1021和第二控制電路系統1022可以與回饋控制電路系統920相同。

第一回饋控制電路系統1021被配置為斷開和閉合PMOS電晶體柵極1001和NMOS電晶體柵極1002以在第一半橋節點1013的輸出處產生第一PWM信號。第一PWM信號的頻率可以在如本領域中已知的第一回饋控制電路系統1021中被配置。第一PWM信號的頻率優選地至少為約10 MHz，如約50 MHz、約100 MHz、約150 MHz、約200 MHz、約250和/或可以包含前述頻率中的任何兩個之間的任何值或範圍的另一頻率。第一PWM信號可以被配置為在第一半橋節點1013處產生第一平均電壓，第一半橋節點1013在地面和輸入電源供應電壓之間。

第一回饋控制電路系統1021調整第一PWM信號的占空比以升高或降低第一輸出電壓Vo1以使得第一輸出電壓Vo1等於第一目標輸出電壓，第一目標輸出電壓可以在從0伏到輸入電源供應電壓電平的範圍內。第一回饋控制電路系統1021通過如圖10中圖示說明的負載供應電壓感測和負載地面感測回饋線來監測第一輸出電壓Vo1。單獨的供應電壓感測和地面參考感測線使得DC-DC電源轉換器1000可以獨立於電源遞送通道來測量負載處的第一輸出電壓。

第一回饋控制電路系統1021計算第一電壓誤差，第一電壓誤差是第一輸出電壓Vo1和第一目標輸出電壓之間的差值。第一目標輸出電壓可以被手動設置或者基於負載的規範被預先程式設計。如果存在正的電壓誤差(例如，第一輸出電壓Vo1大於第一目標輸出電壓)，則第一回饋控制電路系統1021可以通過降低第一CMOS電源開關生成的第一PWM信號的占空比來做出回應。如果存在負的電壓誤差(例如，第一輸出電壓Vo1小於第一目標輸出電壓)，則第一回饋控制電路系統1021可以通過增大第一CMOS電源開關生成的第一PWM信號的占空比來做出回應。

第一回饋控制電路系統1021可以包含調節電路系統，調節電路系統可以根據第一回饋控制電路系統1021生成的第一PWM信號來斷開和閉合PMOS電晶體柵極1001和NMOS電晶體柵極1002。

第二回饋控制電路系統1022被配置為斷開和閉合PMOS電晶體柵極1003和NMOS電晶體柵極1004以在第二半橋節點1014的輸出處產生第二PWM信號。第二PWM信號的頻率可以在如本領域中已知的第二回饋控制電路系統1022中被配置。第二PWM信號的頻率優選地至少為約10 MHz，如約50 MHz、約100 MHz、約150 MHz、約200 MHz、約250、和/或可以包含前述頻率中的任何兩個之間的任何值或範圍的另一頻率。第二PWM信號的頻率可以與第一PWM信號的頻率相同或不同。第二PWM信號可以被配置為在第二半橋節點1014處產生第二平均電壓，第二平均電壓在地面和輸入電源供應電壓之間。

第二回饋控制電路系統1022調整第二PWM信號的占空比以升高或降低第二輸出電壓Vo2以使得第二輸出電壓Vo2等於第二目標輸出電壓，如VDD2。第二回饋控制電路系統1022通過如圖10中圖示說明的負載供應電壓感測2和負載地面感測回饋線來監測第二輸出電壓Vo2。單獨的供應電壓感測和地面參考感測線使得DC-DC電源轉換器1000可以獨立於電源遞送通道來測量負載處的第二輸出電壓。

第二回饋控制電路系統1022計算第二電壓誤差，第二電壓誤差是第二輸出電壓Vo2和第二目標輸出電壓之間的差值。第二目標輸出電壓可以被手動設置或者基於負載的規範被預先程式設計。如果存在正的電壓誤差(例如，第二輸出電壓Vo2大於第二目標輸出電壓)，則第二回饋控制電路系統1022可以通過降低第二CMOS電源開關生成的第二PWM信號的占空比來做出回應。如果存在負的電壓誤差(例如，第二輸出電壓Vo1小於第一目標輸出電壓)，則第二回饋控制電路系統1022可以通過增大第二CMOS電源開關生成的第二PWM信號的占空比來做出回應。

第二回饋控制電路系統1022可以包含調節電路系統，調節電路系統可以根據第二回饋控制電路系統1022生成的第二PWM信號來斷開和閉合PMOS電晶體柵極1003和NMOS電晶體柵極1004。

開關式電感器DC-DC電源轉換器1000中的一個或多個磁電感器820包含第一磁電感器1031和第二磁電感器1032。第一磁電感器1031和第一矽電容器1041可以形成第一低通濾波器。第二磁電感器1032和第二矽電容器1042可以形成第二低通濾波器。第一磁電感器1031和第二磁電感器1032可以被反向磁耦合。第一半橋電路1011和第二半橋電路1012可以位於CMOS積體電路800的相對的邊緣上以提供使得第一半橋電路1011和第二半橋電路1012可以被反向磁耦合的空間。通過適當地將第一磁電感器1031和第二磁電感器1032的接頭分別端接到第一CMOS電源開關和第二CMOS電源開關，通過第一磁電感器1031和第二磁電感器1032的電流可以創建抵消的DC通量，以使得第一磁電感器1031和第二磁電感器1032的反向磁耦合被實現，這可以減少磁芯飽和問題。例如，每個磁電感器1031和1032的輸出端子可以被交替地放置(例如，鋪開)在CMOS積體電路800的相對側，以使得電流流動的方向在相反的方向上流過磁電感器1031和磁電感器1032，從而引起反向磁耦合以減小淨磁通量。

包含第一矽電容器1041和第二矽電容器1042的矽電容器810被物理地附連並且被電耦合到CMOS積體電路800。

第一磁電感器1031和第二磁電感器1032的輸入端子1033、1034分別被電耦合到第一半橋節點1013和第二半橋節點1014。第一磁電感器1031的輸入端子1033通過被形成在CMOS積體電路800上的第一半橋電路1011(例如，第一CMOS電源開關)被電耦合到輸入電源供應和第一矽電容器1041上的相關聯的電氣網路。第二磁電感器1032的輸入端子1034通過被形成在CMOS積體電路800上的第二半橋電路1012(例如，第二CMOS電源開關)被電耦合到輸入電源供應和第二矽電容器1042上的相關聯的電氣網路。因此，電容器1041、1042具有對於與電源轉換器1000相關聯的每個輸入和輸出電源供應的獨立的電氣網路。

第一磁電感器1031和第二磁電感器1032的輸出端子1035、1036被通過CMOS積體電路800上的一個或多個電互連被電耦合到一個或多個矽電容器810。

多於三個的端接(例如，10s的端接，如10-50個端接)被用於每個電容器1041、1042和CMOS積體電路800之間的每個獨立的電氣網路(輸出電源1、輸出電源2、地面、輸入電源)。互補端接(例如，輸入電源和地面、輸出電源1和地面、輸出電源2和地面、輸出電源1和輸出電源2)可以間隔小於約200微米以限制在各自的電容器1041、1042和CMOS積體電路800之間顯現的寄生電感並且限制與電容器1041-143連接的電感。兩個獨立的電氣網路(例如，經由電容器1043)被電容地耦合到同一地面電氣網路，這可以使得返回路徑可以通過電容器1043形成，從而減小沿著該路徑的電阻和相關聯的功耗。

圖11是根據實施方案的用於製造電子元件的方法1100的流程圖。方法1100可以被用於形成本文中描述的電子元件中的任何一個。

在步驟1101中，光致抗蝕劑被沉積在平面導電片材的第一側上並且被圖案化。

在步驟1102中，光致抗蝕劑被沉積在平面導電片材的第二側上並且被圖案化。第一側和第二側在平面導電片材的相對側上。另外，第一側和第二側表示平面導電片材的主平面表面。光致抗蝕劑可以在步驟1101和1102中使用光刻法被圖案化。平面導電片材的第一側上的圖案可以與平面導電片材的第二側上的圖案相同或不同。

步驟1101-1102的示例在圖12中被圖示說明，在圖12中，第一光致抗蝕劑層1211和第二光致抗蝕劑層1212分別被沉積在平面導電片材1200的相對的第一側和第二側上並且被圖案化。空隙1220根據各自的圖案被形成在光致抗蝕劑層1211、1212的部分中以暴露平面導電片材1200。

在步驟1103中，平面導電片材根據在步驟1101和1102中形成的圖案被蝕刻(例如，濕式蝕刻)，並且然後光致抗蝕劑層被移除。平面導電片材可以通過將平面導電片材放置成與化學蝕刻劑(如酸(例如，氯化鐵、硫磺酸))物理接觸預定時間段來蝕刻。例如，平面導電片材可以被放置在具有化學蝕刻劑的容器或池中。可替代地，化學蝕刻劑可以被噴灑在平面導電片材的每側上。

在其處圖案化的光致抗蝕劑層包含在平面導電片材的兩側上之空隙的位置上，平面導電片材的對應部分被充分地蝕刻並且被移除。在其處圖案化的光致抗蝕劑層包含在平面導電片材的僅一側上之空隙的位置上，平面導電片材的對應部分被部分地蝕刻並且被移除以形成部分高度的段(例如，部分高度的段190)。

步驟1103的示例在圖13中被圖示說明，在圖13中，平面導電片材1200根據圖案化的光致抗蝕劑層被蝕刻。導電金屬跡線1300被形成，在導電金屬跡線1300處，圖案化的光致抗蝕劑層1211、1212(圖12)中的一個或兩個保持在平面導電片材1200上以在步驟1103期間防止化學蝕刻劑物理地接觸平面導電片材1200。氣隙1310被形成，在氣隙1310處，圖案化的光致抗蝕劑層1211、1212(圖12)中的空隙1220(圖12)使得化學蝕刻劑可以在步驟1103期間物理地接觸平面導電片材1200。部分高度的段1320被形成，在部分高度的段1320處，圖案化的光致抗蝕劑層(例如，圖案化的光致抗蝕劑層1212)保持在平面導電片材1200的一側上，並且空隙1220位於平面導電片材1200的另一側上，以使得化學蝕刻劑在空隙1220的位置處僅物理地接觸平面導電片材1200的一側。

氣隙1310使導電金屬跡線1300電隔離。在一些實施方案中，當元件被形成時，氣隙1310可以在平面導電片材1200中或者在相鄰的平面導電片材中形成腔體。

返回到方法1100，在步驟1104中，確定是否存在對於電子元件要圖案化和/或蝕刻的任何附加的平面導電片材。如果是(即，步驟1104=是)，則步驟1101-1103對於每個附加的平面導電片材被重複。當所有的平面導電片材都要圖案化和/或蝕刻(即，步驟1104=否)，則方法1100繼續進行到步驟1105以使平面導電片材對準。平面導電片材可以使用對準標記被光學地對準，對準標記可以在步驟1101-1103中對每個平面導電片材進行圖案化和蝕刻期間被創建。

在平面導電片材被對準之後，相鄰的平面導電金屬片材在步驟1106中被附連並且被電耦合。相鄰的導電金屬片材可以通過導電粘合劑或接合工藝(如擴散焊接(例如，瞬態液相接合)或擴散接合)被附連並且被電耦合。在擴散焊接中，錫焊料可以通過無電鍍或電解電鍍工藝被施加，並且然後被暴露於約300C或更高的溫度預定持續時間，如約1個小時到約3個小時，以形成高強度和高熔融溫度金屬間化合物，如Cu ₃Sn(例如，當導電金屬片材包含銅時)。在擴散接合中，相鄰的導電金屬片材在不使用另一材料的情況下被對準、被壓縮並且被加熱到800 ^°C或更高以接合導電金屬片材。

當導電金屬片材被附連並且被電耦合時，包含一個或更多個獨立的且被電隔離的導電路徑的多級佈線結構被形成，導電路徑可以在最外邊的導電金屬片材之間(例如，從底部導電金屬的底表面到頂部導電金屬片材的頂表面，和/或從多級佈線結構的底級到多級佈線結構的頂級)運送電流。

在一些實施方案中，方法1100進一步包含將微晶片附連並且電耦合到多級佈線結構。另外或可替代地，方法1100可以進一步包含將一個或更多個電容器附連並且電耦合到多級佈線結構以及可選地附連並且電耦合到微晶片。一個或多個電容器可以被附連在被限定在多級佈線結構中的腔體中。另外或可替代地，方法1100可以包含將一個或更多個磁板附連並且磁耦合到被形成在多級佈線結構中的高電感導電路徑。一個或多個磁板可以被附連在被限定在多級佈線結構中的腔體中。

需注意的是，上述實施方式僅例示本發明之較佳實施例，為避免贅述，並未詳加記載所有可能的變化組合。然而，本領域之通常知識者應可理解，上述各模組或元件未必皆為必要。且為實施本發明，亦可能包含其他較細節之習知模組或元件。各模組或元件皆可能視需求加以省略或修改，且任兩模組間未必不存在其他模組或元件。只要不脫離本發明基本架構者，皆應為本專利所主張之權利範圍，而應以專利申請範圍為準。

10、20、30、40、50、60、70:電子元件 100:導電金屬片材 101:第一導電金屬片材 102:第二導電金屬片材 103:第三導電金屬片材 110:氣隙 120:金屬跡線 130:導電路徑 140:多級導電佈線網路 151-153:軸線 161:第一腔體 162:第二腔體 170:高電感導電路徑 181:第一磁板 182:第二磁板 185:磁電感器 190:部分高度的段 204:第四導電金屬片材 210:電容器 215:電容器晶粒 301-304:導電金屬片材 311-314:腔體 322、324:部分高度的段 331、332:高電感路徑段 341:第一磁電感器 342:第二磁電感器 351、352:磁通量 400:鐵磁聚合物材料 501-504:導電金屬片材 510:引線框架 520:封裝微晶片 522:微凸塊 530:螺柱/突點 535:焊盤 570:高電感導電路徑 580:磁通量 582:磁電感器 701:頂部導電金屬片材 710:電連接器 720:微晶片 730:部分高度的段 740:磁板 750、760:平面 80:電源管理元件 800:CMOS積體電路 810:矽電容器 820:磁電感器 900:DC-DC電源轉換器 901:PMOS電晶體柵極 902:NMOS電晶體柵極 912:半橋節點 920:回饋控制電路系統 931:輸入端子 932:輸出端子 1000:開關式電感器DC-DC電源轉換器 1001、1003:PMOS電晶體柵極 1002、1004:NMOS電晶體柵極 1011:第一半橋電路 1012:第二半橋電路 1013:第一半橋節點 1014:第二半橋節點 1021:第一回饋控制電路系統 1022:第二回饋控制電路系統 1031:第一磁電感器 1032:第二磁電感器 1033、1034:輸入端子 1035、1036:輸出端子 1041:第一矽電容器 1042:第二矽電容器 1043:電容器 1200:平面導電片材 1220:空隙 1211:第一光致抗蝕劑層 1212:第二光致抗蝕劑層 1300:導電金屬跡線 1310:氣隙 1320:部分高度的段 Vo:輸出電壓 Vo1:第一輸出電壓 Vo2:第二輸出電壓

圖1是根據實施方案的電子元件的截面圖。圖2是根據另一實施方案的電子元件的截面圖。圖3是根據另一實施方案的電子元件的截面圖。圖4是根據另一實施方案的電子元件的截面圖。圖5是根據另一實施方案的電子元件的截面圖。圖6是根據另一實施方案的電子元件的截面圖。圖7是根據實施方案的電子元件的頂視圖。圖8是根據實施方案的電源管理元件的框圖。圖9是圖8中圖示說明的包含開關式電感器DC-DC電源轉換器的電源管理元件的實現的示意性電路表示。圖10是圖8中圖示說明的包含開關式電感器DC-DC電源轉換器的電源管理元件的另一實現的示意性電路表示。圖11是根據實施方案的用於製造電子元件的方法的流程圖。圖12是圖11中圖示說明的方法的步驟1101和1102的示例截面圖。圖13是圖11中圖示說明的方法的步驟1103的示例截面圖。

10:電子元件

100:導電金屬片材

101:第一導電金屬片材

102:第二導電金屬片材

103:第三導電金屬片材

110:氣隙

120:金屬跡線

130:導電路徑

140:多級導電佈線網路

151-153:軸線

161:第一腔體

162:第二腔體

170:高電感導電路徑

181:第一磁板

182:第二磁板

185:磁電感器

190:部分高度的段

Claims

一種電子元件，所述電子元件包括：多個平面導電金屬片材，所述多個平面導電金屬片材包括：第一導電金屬片材；第二導電金屬片材，所述第二導電金屬片材被附連並且被電耦合到第一金屬片材；以及第三導電金屬片材，所述第三導電金屬片材被附連並且被電耦合到第二金屬片材，所述第二金屬片材位於所述第一導電金屬片材和所述第三導電金屬片材之間，其中氣隙被限定在所述多個平面導電金屬片材中以形成金屬跡線，所述金屬跡線限定多級導電佈線網路中的從所述第一導電金屬片材的外表面到所述第三導電金屬片材的外表面的電隔離的導電路徑。
如請求項1所述之電子元件，其中：每個導電路徑具有在約2到約10的範圍內的各自的縱橫比，所述各自的縱橫比被計算為每個導電路徑的高度與每個導電路徑的寬度之比，所述高度是在與各自的平面導電金屬片材的主平面正交的方向上測量的，所述寬度是在與電流流動方向正交並且與所述主平面平行的方向上測量的，並且每個導電路徑具有在與電流流動和所述主平面平行的方向上測量的長度，所述長度大於所述寬度。
如請求項1所述之電子元件，其中腔體被限定至少通過所述第一導電金屬片材，所述腔體被配置為接納第一磁板、第一電容器和/或第一積體電路。
如請求項3所述之電子元件，其中：所述腔體是第一腔體，並且第二腔體被限定至少通過所述第三導電金屬片材，所述第二腔體被配置為接納第二磁板、第二電容器和/或第二積體電路。
如請求項4所述之電子元件，其中所述導電路徑包含具有至少約500 pH的電感的高電感導電路徑，所述高電感導電路徑被配置為在位於所述第一腔體和所述第二腔體之間的所述平面導電金屬片材中的一個或更多個上側向傳導電流。
如請求項5所述之電子元件，其中：第一磁板位於所述第一腔體中，第二磁板位於所述第二腔體中，並且所述第一磁板和所述第二磁板被配置並且被佈置為與當所述第一磁板和所述第二磁板分別不位於所述第一腔體和所述第二腔體中時相比，增大所述高電感路徑的電感。
如請求項6所述之電子元件，其中每個磁板在100 MHz的頻率的電流下具有高於約10的磁導率和小於約1的損耗正切。
如請求項7所述之電子元件，其中每個磁板包含鐵磁材料的多個電絕緣疊片。
如請求項5所述之電子元件，其中：所述高電感路徑是第一高電感路徑，所述導電路徑包含具有至少約500 pH的電感的第二高電感路徑，並且所述第一高電感路徑和所述第二高電感路徑被反向耦合以使得流過所述第一高電感路徑和所述第二高電感路徑的電流分別產生第一磁通量和第二磁通量，所述第一磁通量和所述第二磁通量至少部分彼此抵消。
如請求項9所述之電子元件，其中所述第一高電感路徑和所述第二高電感路徑每個都在所述多級導電佈線網路的長度的超過約50%上傳導電流。
如請求項10所述之電子元件，其中所述第一高電感路徑和所述第二高電感路徑端接於各自的電容器上。
如請求項9所述之電子元件，其中所述第一高電感路徑和所述第二高電感路徑之間的空間被填充有包含被嵌入在聚合物基質中的軟鐵磁顆粒的鐵磁-聚合物複合材料。
如請求項1所述之電子元件，其中每個金屬跡線的寬度小於約140微米，所述寬度與各自的平面導電金屬片材的主平面內的電流流動方向正交。
如請求項1所述之電子元件，其中每個平面導電金屬片材中的多級導電佈線網路的截面面積在各自的平面導電金屬片材的截面面積的約30%到約100%的範圍內。
如請求項1所述之電子元件，其中所述平面導電金屬片材中的至少一個包含部分高度的金屬段，在所述部分高度的金屬段中，部分高度的氣隙被限定在所述部分高度的金屬段和相鄰的平面導電金屬片材之間，所述部分高度的氣隙使所述部分高度的金屬段電隔離。
如請求項1所述之電子元件，其中所述第一導電金屬片材具有不同於所述第二導電金屬片材的材料組成。
如請求項16所述之電子元件，其中所述平面導電金屬片材中的每個包括第一金屬，並且所述平面導電金屬片材使用與不同於所述第一金屬的第二金屬接合。
如請求項17所述之電子元件，其中：所述第一金屬包括銅，所述第二金屬包括錫，並且包括所述第一金屬和所述第二金屬的金屬間化合物的焊料接縫被形成在相鄰的平面導電金屬片材之間。
如請求項1所述之電子元件，其中相鄰的平面導電金屬片材之間的接縫的組成與相鄰的平面導電金屬片材的組成相同。
如請求項1所述之電子元件，其中所述導電路徑包含具有至少500 pH的電感的高電感導電路徑。
如請求項20所述之電子元件，其中所述高電感導電路徑平行於所述導電金屬片材中的一個的主平面延伸。
一種電子元件，所述電子元件包括：多個金屬跡線，所述多個金屬跡線限定從多級導電佈線網路的頂級到底級的導電路徑，其中氣隙被限定在所述金屬跡線之間以使所述導電路徑電隔離；以及微晶片，所述微晶片被附連並且被電耦合到所述多級導電佈線網路的所述頂級，其中：第一腔體被限定通過所述多級導電佈線網路的所述頂級，並且第二腔體被限定通過所述多級導電佈線網路的所述底級。
如請求項22所述之電子元件，其中所述微晶片位於所述第一腔體的上方。
如請求項23所述之電子元件，其中所述導電路徑包含具有至少500 pH的電感的高電感導電路徑，所述高電感導電路徑至少部分位於所述第二腔體中。
如請求項24所述之電子元件，其中一個或更多個電容器位於所述第一腔體中，所述一個或多個電容器被附連並且被電耦合到所述微晶片。
如請求項24所述之電子元件，其中所述高電感導電路徑的端子通過所述微晶片被電耦合到第一電容器。
如請求項24所述之電子元件，其中第一磁板和第二磁板位於所述第二腔體中，所述高電感導電路徑位於所述第一磁板和所述第二磁板之間，所述高電感導電路徑被磁耦合到所述第一磁板和所述第二磁板以形成磁電感器。
如請求項25所述之電子元件，其中所述微晶片和所述高電感路徑形成電源轉換器。
如請求項28所述之電子元件，其中所述一個或多個電容器具有對於與所述電源轉換器相關聯的輸入電源供應和輸出電源供應的獨立的電氣網路。
如請求項28所述之電子元件，其中：所述高電感路徑的第一端子通過被形成在所述微晶片中的半橋電路被電耦合到第一電容器和輸入電源供應端子，並且所述高電感路徑的第二端子被電耦合到輸出電源供應端子。
如請求項30所述之電子元件，其中所述半橋電路包含CMOS開關，所述CMOS開關使所述高電感路徑的所述第一端子以至少約10 MHz的頻率交替地電耦合到所述輸入電源供應端子和地面端子以在高電導路徑的所述第二端子處產生輸出電壓，所述輸出電壓在所述輸入電源供應端子的輸入電壓和所述地面端子處的地面電壓之間。
如請求項30所述之電子元件，其中：所述半橋電路為第一半橋電路，所述高電感導電路徑為第一高電感導電路徑，所述導電路徑包含具有至少約500 pH的電感的第二高電感導電路徑，所述第二高電感導電路徑至少部分位於所述第二腔體中，並且所述第二高電感路徑的第一端子通過被形成在所述微晶片中的第二半橋電路被電耦合到第二電容器和所述輸入電源供應。
如請求項32所述之電子元件，其中：所述第一高電感路徑的所述第二端子被電耦合到第一輸出電源供應端子，並且所述第二高電感路徑的第二端子被電耦合到所述第二輸出電源供應端子。
如請求項33所述之電子元件，其中：通過所述第一高電感路徑、所述第一電容器和所述第一半橋電路的所述導電路徑包括第一獨立電氣網路，並且通過所述第二高電感路徑、所述第二電容器和所述第二半橋電路的所述導電路徑包括第二獨立電氣網路。
如請求項34所述之電子元件，其中：所述第一電容器和所述第二電容器被電耦合到一組地面端子，並且每個地面端子和各自的最近的輸入電源供應端子之間的空間小於約200微米。
如請求項32所述之電子元件，其中所述第一電容器和所述第二電容器具有至少約200 nF的電容以當第一橋電路和第二橋電路以小於或等於約200 MHz的頻率操作時提供小於約100兆歐姆的阻抗。
如請求項31所述之電子元件，其中所述第一高電感路徑和所述第二高電感路徑被反向磁耦合。
一種用於製造電子元件的方法，所述方法包括： (a)在多個平面導電片材中的第一平面導電片材的第一側上沉積第一光致抗蝕劑層並且對所述第一光致抗蝕劑層進行圖案化； (b)在所述第一平面導電片材的第二側上沉積第二光致抗蝕劑層並且對所述第二光致抗蝕劑層進行圖案化； (c)根據所述第一光致抗蝕劑層和所述第二光致抗蝕劑層中的圖案對所述第一平面導電片材的所述第一側和所述第二側進行蝕刻以形成導電跡線和氣隙； (d)對於所述平面導電片材中的每個附加的平面導電片材重複步驟(a)-(c)； (e)使用所述平面導電片材中的對準標記使所述平面導電片材對準；以及 (f)附連並且電耦合相鄰的平面導電片材以形成多級佈線結構，所述氣隙使所述多級佈線結構電隔離以使得被電隔離的導電路徑從所述多級佈線結構的底級到頂級被形成。