TW202333311A - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件，係於一具有線路層之基板結構上配置電子模組及支撐件，以藉由該支撐件分散該基板結構上之應力而消除應力集中之問題，避免該基板結構發生翹曲之情況。

Description

電子封裝件及其製法

本發明係有關一種半導體裝置，尤指一種可改善結構翹曲問題之電子封裝件及其製法。

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋橋接(Embedded Bridge)元件之製程(簡稱FO-EB)等，其中，FO-EB相對於2.5D封裝製程係具有低成本及材料供應商多等優勢。

圖1係習知FO-EB之半導體封裝件1之剖面示意圖。該半導體封裝件1係於一具有線路層140之承載結構14上設置第一半導體晶片11(藉由黏膠12)與複數導電柱13，再以一包覆層15包覆該第一半導體晶片11與該些導電柱13，之後於該包覆層15上形成一電性連接該第一半導體晶片11與該些導電柱13之線路結構10，以於該線路結構10上設置複數電性連接該線路結構10之第二半導體晶片16，並以一封裝層18包覆該些第二半導體晶片16，其中，該線路層140與該線路結構10係採用扇出型重佈線路層(redistribution layer，簡稱RDL)之規格，且 該第一半導體晶片11係作為嵌埋於該包覆層15中之橋接元件(Bridge die)，以電性橋接兩相鄰之第二半導體晶片16。

習知半導體封裝件1主要以該承載結構14藉由複數銲球17接置於一封裝基板1a上，且該些導電柱13係電性連接該線路層140，並使該封裝基板1a藉由銲球19接置於一電路板(圖略)上。

然而，習知半導體封裝件1因其設於該封裝基板1a上時，周圍並無其它元件，致使該封裝基板1a容易發生應力不均勻之情況，導致產生極大之翹曲(warpage)，進而發生植球狀況不佳(例如該銲球19掉落而電性斷路)等可靠度問題。

因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：基板結構，係具有線路層；電子模組，係設於該基板結構上且電性連接該線路層；以及支撐件，係設於該基板結構上並位於該電子模組周圍，且電性連接該線路層。

本發明復提供一種電子封裝件之製法，係包括：提供一電子模組與至少一支撐件；以及將該電子模組與該至少一支撐件設於一具有線路層之基板結構上，以令該電子模組電性連接該線路層，且該至少一支撐件電性連接該線路層並位於該電子模組周圍。

前述之電子封裝件及其製法中，該支撐件係為主動元件。

前述之電子封裝件及其製法中，該電子模組係包含第一封裝層，且於該基板結構上形成有用以包覆該支撐件與該電子模組之第二封裝層，以令該第一封裝層之硬度大於該第二封裝層之硬度。

前述之電子封裝件及其製法中，復包括形成於該基板結構上以包覆該支撐件與該電子模組之第二封裝層。例如，該支撐件與該第二封裝層係等高。或者，該支撐件相對於該基板結構之高度係小於該第二封裝層相對於該基板結構之高度。

前述之電子封裝件及其製法中，該支撐件相對於該基板結構之高度係等於該電子模組相對於該基板結構之高度。

前述之電子封裝件及其製法中，該支撐件相對於該基板結構之高度係大於該電子模組相對於該基板結構之高度。

前述之電子封裝件及其製法中，該支撐件相對於該基板結構之高度係小於該電子模組相對於該基板結構之高度。

前述之電子封裝件及其製法中，該電子模組係包含橋接元件。

由上可知，本發明之電子封裝件及其製法中，主要藉由該支撐件設於該基板結構上，以分散該基板結構上之應力而消除應力集中之問題，故相較於習知技術，本發明之電子封裝件能避免該基板結構發生翹曲之情況。

1:半導體封裝件

1a:封裝基板

10,20:線路結構

11:第一半導體晶片

12:黏膠

13,23:導電柱

14:承載結構

140,290:線路層

15,25:包覆層

16:第二半導體晶片

17,19,32:銲球

18:封裝層

2:電子封裝件

2a:電子模組

20:線路結構

200:介電層

201:線路重佈層

202:電性接觸墊

21:第一電子元件

21a:作用面

21b:非作用面

210:電極墊

211:保護膜

212:導電體

22:結合層

23a,23b:端面

230:開口

24:佈線層

25a:第一表面

25b:第二表面

26:第二電子元件

26a,300:導電凸塊

260,27a:銲錫材料

262:底膠

27:導電元件

28:第一封裝層

29:基板結構

30,30a,30b:支撐件

31:第二封裝層

9:承載件

90:離型層

91:金屬層

92:絕緣層

H,h,h1,h2,h3:高度

S:切割路徑

圖1係為習知半導體封裝件之剖視示意圖。

圖2A至圖2H係為本發明之電子封裝件之製法之剖視示意圖。

圖2I係為圖2H之另一實施例之剖視示意圖。

圖3A至圖3C係為圖2H之其它不同實施例之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2H係為本發明之電子封裝件2之製法的剖面示意圖。

如圖2A及圖2B所示，於一承載件9上設置至少一第一電子元件21及形成複數導電柱23。

於本實施例中，該承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90與一如鈦/銅之金屬層91，並使一絕緣層92形成於該金屬層91上。例如，形成該絕緣層92之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。

再者，該第一電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該第一電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該第一電子元件21係以其非作用面21b藉由一結合層22黏固於該絕緣 層92上，而該作用面21a具有複數電極墊210與一如鈍化材之保護膜211，其中，該複數電極墊210上係結合並電性連接複數導電體212，如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)導電件，但不限於此，以令該導電體212形成於該保護膜211中。

又，形成該導電柱23之材質係為如銅之金屬材或銲錫材，且該導電柱23係延伸穿過該絕緣層92以接觸該金屬層91。例如，藉由曝光顯影方式，於該絕緣層92上係形成複數外露該金屬層91之開口230，以藉由該金屬層91從該開口230中電鍍形成該些導電柱23。

如圖2C所示，形成一包覆層25於該承載板9之絕緣層92上，以令該包覆層25包覆該第一電子元件21、該些導電體212與該些導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，且令該保護膜211之上表面、該導電體212之端面與該導電柱23之端面23a外露於該包覆層25之第一表面25a，並令該包覆層25以其第二表面25b結合至該承載板9之絕緣層92上。

於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該絕緣層92上。

再者，可藉由整平製程，使該包覆層25之第一表面25a齊平該保護膜211之上表面、該導電柱23之端面23a與該導電體212之端面，以令該導電柱23之端面23a與該導電體212之端面外露於該包覆層25之第一表面25a。例如，該整平製程可藉由研磨方式，移除該保護膜211之部分材質、該導電柱23之部分材質、該導電體212之部分材質與該包覆層25之部分材質。

如圖2D所示，形成一線路結構20於該包覆層25之第一表面25a上，且令該線路結構20電性連接該複數導電柱23與該複數導電體212。

於本實施例中，該線路結構20係包括至少一介電層200及設於該介電層200上之線路重佈層(redistribution layer，簡稱RDL)201，其中，最外層之介電層200可作為防銲層，且令最外層之線路重佈層201外露於該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。或者，該線路結構20亦可僅包括單一介電層200及單一線路重佈層201。

再者，形成該線路重佈層201之材質係為銅，且形成該介電層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。

如圖2E所示，設置複數第二電子元件26於該線路結構20上，再以一第一封裝層28包覆該複數第二電子元件26。

於本實施例中，該第二電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施態樣中，該第二電子元件26係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，並無特別限制，且該第一電子元件21係作為橋接元件(Bridge die)，其藉由該導電體212電性連接該線路結構20，以電性橋接至少二個第二電子元件26。

再者，該第二電子元件26係具有複數如銅柱之導電凸塊26a，以藉由複數銲錫凸塊之銲錫材料260電性連接該電性接觸墊202，且該第一封裝層28可同時包覆該些第二電子元件26與該些導電凸塊26a。於本實施例中，可形成一 凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202上，以利於結合該導電凸塊26a。

又，該第一封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該第一封裝層28之材質可相同或不相同該包覆層25之材質。

另外，亦可先形成底膠262於該第二電子元件26與該線路結構20之間以包覆該些導電凸塊26a，再形成該第一封裝層28以包覆該底膠262與該複數第二電子元件26。

如圖2F所示，移除該承載件9及其上之離型層90，再移除該金屬層91，並保留該絕緣層92，以外露出該導電柱23之另一端面23b。

於本實施例中，於剝離該離型層90時，藉由該金屬層91作為阻障之用，以避免破壞該絕緣層92，且待移除該承載件9及其上之離型層90後，再以蝕刻方式移除該金屬層91，使該導電柱23之端面23b外露於該絕緣層92之表面。

如圖2G所示，形成複數含有銲錫材料27a之導電元件27於該絕緣層92上，以形成FO-EB式電子模組2a，且部分該複數導電元件27電性連接該複數導電柱23。

於本實施例中，於該絕緣層92上進行佈線製程，如在該絕緣層92上形成佈線層24，以供結合該導電元件27。應可理解的是，當該電子模組2a之接點(IO)之數量不足(如該導電元件27的數量已無法滿足產品需求)時，仍可藉由RDL製程進行增層作業，以重新配置IO數量及其位置。

如圖2H所示，沿如圖2G所示之切割路徑S進行切單製程，以獲取複數電子模組2a，再將該電子模組2a藉由該些導電元件27設置於一具有線路層 290之基板結構29上，使該電子模組2a電性連接該線路層290，且於該基板結構29上設置至少一支撐件30，以形成電子封裝件2。

於本實施例中，該支撐件30係為主動元件，如半導體晶片，其藉由複數導電凸塊300以覆晶方式設於該基板結構29上以電性連接該基板結構29之線路層290，且可於該基板結構29上形成一第二封裝層31，以包覆該支撐件30及該電子模組2a，其中，該第二封裝層31係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該基板結構29上，且令該第一封裝層28之硬度係大於該第二封裝層31之硬度。應可理解地，形成該第一封裝層28之材質可相同或不相同該第二封裝層31之材質。

再者，如圖2H所示，該支撐件30相對於該基板結構29之高度h1係等於該第二封裝層31相對於該基板結構29之高度H(或如圖3A及圖3C所示，該支撐件30a與該第二封裝層31等高，即兩者相對於該基板結構29之高度h2,H相同)，以令該支撐件30外露於該第二封裝層31。亦或如圖3A所示，該支撐件30相對於該基板結構29之高度h1係小於該第二封裝層31相對於該基板結構29之高度H。

另外，如圖2H及圖3A所示，該支撐件30相對於該基板結構29之高度h1係等於該電子模組2a相對於該基板結構29之高度h。或如圖3A、圖3B及圖3C所示，該支撐件30a相對於該基板結構29之高度h2係大於該電子模組2a相對於該基板結構29之高度h。亦或如圖3B所示，該支撐件30b相對於該基板結構29之高度h3係小於該電子模組2a相對於該基板結構29之高度h。

又，於進行切單製程前，可藉由整平製程，如研磨方式，移除該第一封裝層28之部分材質，使該第一封裝層28之上表面齊平該第二電子元件26之上表面，如圖2I所示，以令該第二電子元件26外露於該第一封裝層28。進一步， 可藉由整平製程，移除該第二封裝層31之部分材質，使該第二封裝層31之上表面齊平該第二電子元件26之上表面，如圖2I所示，以令該第二電子元件26外露於該第二封裝層31。應可理解地，於圖3A至圖3C中，該第一封裝層28之上表面亦可齊平該第二電子元件26之上表面，以令該第二電子元件26外露於該第一封裝層28。

另外，該基板結構29下側進行植球製程以形成複數銲球32，以於後續製程中，供該電子封裝件2藉其設於一電路板(圖略)上。

因此，本發明之製法主要藉由該支撐件30設於該基板結構29上，以分散該基板結構29上之應力而消除應力集中之問題，故相較於習知技術，本發明之電子封裝件2能避免該基板結構29發生翹曲之情況，進而能避免發生植球狀況不佳(例如該銲球32掉落而電性斷路)等可靠度問題。

本發明亦提供一種電子封裝件2，係包括：具有線路層290之基板結構29、一電子模組2a以及至少一支撐件30,30a,30b。

所述之電子模組2a係設於該基板結構29上且電性連接該線路層290。

所述之支撐件30,30a,30b係設於該基板結構29上且電性連接該線路層290並位於該電子模組2a周圍。

於一實施例中，該支撐件30,30a,30b係為主動元件。

於一實施例中，該電子模組2a係包含第一封裝層28，且於該基板結構29上形成有用以包覆該支撐件30,30a,30b與該電子模組2a之第二封裝層31，以令該第一封裝層28之硬度大於該第二封裝層31之硬度。

於一實施例中，所述之電子封裝件2復包括形成於該基板結構29上以包覆該支撐件30,30a,30b與該電子模組2a之第二封裝層31。例如，該支撐件 30,30a與該第二封裝層31係等高。或者，該支撐件30相對於該基板結構29之高度h1係小於該第二封裝層31相對於該基板結構29之高度H。

於一實施例中，該支撐件30相對於該基板結構29之高度h1係等於(如圖2H及圖3A所示)該電子模組2a相對於該基板結構29之高度h。

於一實施例中，該支撐件30a相對於該基板結構29之高度h2係大於(如圖3A、圖3B及圖3C所示)該電子模組2a相對於該基板結構29之高度h。

於一實施例中，該支撐件30b相對於該基板結構29之高度h3係小於(如圖3B所示)該電子模組2a相對於該基板結構29之高度h。

於一實施例中，該電子模組2a係包含橋接元件(第一電子元件21)，以及複數透過該橋接元件而相互電性連接之第二電子元件26。

綜上所述，本發明之電子封裝件及其製法，係藉由該支撐件之配置，以分散該基板結構上之應力而消除應力集中之問題，故相較於習知技術，本發明之電子封裝件能避免該基板結構發生翹曲之情況。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

2a:電子模組

20:線路結構

21:第一電子元件

26:第二電子元件

27:導電元件

28:第一封裝層

29:基板結構

290:線路層

30:支撐件

300:導電凸塊

31:第二封裝層

32:銲球

H,h,h1:高度

Claims (20)

1. 一種電子封裝件，係包括：

   基板結構，係具有線路層；

   電子模組，係設於該基板結構上且電性連接該線路層；以及

   支撐件，係設於該基板結構上並位於該電子模組周圍，且電性連接該線路層。
2. 如請求項1所述之電子封裝件，其中，該支撐件係為主動元件。
3. 如請求項1所述之電子封裝件，其中，該電子模組係包含第一封裝層，且於該基板結構上形成有用以包覆該支撐件與該電子模組之第二封裝層，且令該第一封裝層之硬度大於該第二封裝層之硬度。
4. 如請求項1所述之電子封裝件，復包括形成於該基板結構上以包覆該支撐件與該電子模組之第二封裝層。
5. 如請求項4所述之電子封裝件，其中，該支撐件與該第二封裝層係等高。
6. 如請求項4所述之電子封裝件，其中，該支撐件相對於該基板結構之高度係小於該第二封裝層相對於該基板結構之高度。
7. 如請求項1所述之電子封裝件，其中，該支撐件相對於該基板結構之高度係等於該電子模組相對於該基板結構之高度。
8. 如請求項1所述之電子封裝件，其中，該支撐件相對於該基板結構之高度係大於該電子模組相對於該基板結構之高度。
9. 如請求項1所述之電子封裝件，其中，該支撐件相對於該基板結構之高度係小於該電子模組相對於該基板結構之高度。
10. 如請求項1所述之電子封裝件，其中，該電子模組係包含橋接元件，以及透過該橋接元件相互電性連接之複數電子元件。
11. 一種電子封裝件之製法，係包括：

    提供一電子模組與至少一支撐件；以及

    將該電子模組與該至少一支撐件設於一具有線路層之基板結構上，以令該電子模組電性連接該線路層，且該至少一支撐件電性連接該線路層並位於該電子模組周圍。
12. 如請求項11所述之電子封裝件之製法，其中，該至少一支撐件係為主動元件。
13. 如請求項11所述之電子封裝件之製法，其中，該電子模組係包含第一封裝層，且於該基板結構上形成有用以包覆該至少一支撐件與該電子模組之第二封裝層，以令該第一封裝層之硬度大於該第二封裝層之硬度。
14. 如請求項11所述之電子封裝件之製法，復包括於該基板結構上形成用以包覆該至少一支撐件與該電子模組之第二封裝層。
15. 如請求項14所述之電子封裝件之製法，其中，該至少一支撐件與該第二封裝層係等高。
16. 如請求項14所述之電子封裝件之製法，其中，該至少一支撐件相對於該基板結構之高度係小於該第二封裝層相對於該基板結構之高度。
17. 如請求項11所述之電子封裝件之製法，其中，該至少一支撐件相對於該基板結構之高度係等於該電子模組相對於該基板結構之高度。
18. 如請求項11所述之電子封裝件之製法，其中，該至少一支撐件相對於該基板結構之高度係大於該電子模組相對於該基板結構之高度。
19. 如請求項11所述之電子封裝件之製法，其中，該至少一支撐件相對於該基板結構之高度係小於該電子模組相對於該基板結構之高度。
20. 如請求項11所述之電子封裝件之製法，其中，該電子模組係包含橋接元件，以及透過該橋接元件相互電性連接之複數電子元件。

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