[go: up one dir, main page]

TW202333201A - 使用工程設計過的基板結構來實施的功率及rf設備 - Google Patents

使用工程設計過的基板結構來實施的功率及rf設備 Download PDF

Info

Publication number
TW202333201A
TW202333201A TW112113547A TW112113547A TW202333201A TW 202333201 A TW202333201 A TW 202333201A TW 112113547 A TW112113547 A TW 112113547A TW 112113547 A TW112113547 A TW 112113547A TW 202333201 A TW202333201 A TW 202333201A
Authority
TW
Taiwan
Prior art keywords
layer
silicon
engineered substrate
epitaxial
thickness
Prior art date
Application number
TW112113547A
Other languages
English (en)
Other versions
TWI859810B (zh
Inventor
佛拉迪米耶 歐諾博利伍鐸
傑姆 巴瑟里
莎麗 法倫斯
奧茲卡 阿克塔斯
Original Assignee
美商克若密斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商克若密斯股份有限公司 filed Critical 美商克若密斯股份有限公司
Publication of TW202333201A publication Critical patent/TW202333201A/zh
Application granted granted Critical
Publication of TWI859810B publication Critical patent/TWI859810B/zh

Links

Classifications

    • H10W40/255—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0064—Constitution or structural means for improving or controlling the physical properties of a device
    • B81B3/0081—Thermal properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/30—Auxiliary devices for compensation of, or protection against, temperature or moisture effects ; for improving power handling capability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/003—Coplanar lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02007—Details of bulk acoustic wave devices
    • H03H9/02086—Means for compensation or elimination of undesirable effects
    • H03H9/02102—Means for compensation or elimination of undesirable effects of temperature influence
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/858—Means for heat extraction or cooling
    • H10H20/8585—Means for heat extraction or cooling being an interconnection
    • H10P14/2921—
    • H10P14/2924—
    • H10P14/3211—
    • H10P14/3238—
    • H10P14/3241—
    • H10P14/3251—
    • H10P14/3411—
    • H10P14/3416—
    • H10W44/20—
    • H10W90/00—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02007—Details of bulk acoustic wave devices
    • H03H9/02047—Treatment of substrates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/15—Constructional features of resonators consisting of piezoelectric or electrostrictive material
    • H03H9/17—Constructional features of resonators consisting of piezoelectric or electrostrictive material having a single resonator
    • H03H9/171—Constructional features of resonators consisting of piezoelectric or electrostrictive material having a single resonator implemented with thin-film techniques, i.e. of the film bulk acoustic resonator [FBAR] type
    • H03H9/172—Means for mounting on a substrate, i.e. means constituting the material interface confining the waves to a volume
    • H03H9/174—Membranes
    • H10P14/3242—
    • H10P95/906—
    • H10W44/251—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Acoustics & Sound (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Thermal Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Battery Mounting, Suspending (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種電子設備，包括：支撐結構，包括：多晶陶瓷核心；第一黏著層，耦接到該多晶陶瓷核心；導電層，耦接到該第一黏著層；第二黏著層，耦接到該導電層；及屏障層，耦接到該第二黏著層。該電子設備亦包括：緩衝層，耦接到該支撐結構；接觸層，耦接到該緩衝層；及場效電晶體（FET），耦接到該接觸層。

Description

使用工程設計過的基板結構來實施的功率及RF設備
此案主張於2017年11月6日所提出的第62/582,090號的美國臨時專利申請案及於2018年11月2日所提出的第16/179,351號的美國專利申請案的權益，以引用方式併入了該等申請案的內容。
此揭示內容與實施在工程設計過的基板結構上的電子設備（包括功率及RF設備）相關。
一般將基於氮化鎵的設備磊晶地生長在藍寶石基板上。基於氮化鎵的設備在藍寶石基板上的生長是異質磊晶的生長過程，因為基板及磊晶層是由不同的材料所組成的。由於異質磊晶的生長過程，磊晶生長的材料可以展現各種不利的效果，包括均勻性減少及與磊晶層的電子及機械性質相關聯的度量減少。因此，在本領域中存在著與磊晶生長過程（epitaxial growth process）及基板結構相關的改良的方法及系統的需要。
本發明大致與實施在工程設計過的基板結構上的設備相關。更具體而言，本發明與適於使用在磊晶生長過程中的方法及系統相關。僅藉由示例的方式，已將本發明應用在用於提供適於磊晶生長的基板結構的方法及系統，該基板結構的特徵是與生長在該基板結構上的磊晶層實質匹配的熱膨脹係數（CTE）。這些基板適於用在製造各式各樣的電子設備，包括功率及RF設備。可將該等方法及技術應用於各種半導體處理操作。
依據本發明的一個實施例，提供了一種電子設備。該電子設備包括：支撐結構，包括：多晶陶瓷核心；第一黏著層，耦接到該多晶陶瓷核心；導電層，耦接到該第一黏著層；第二黏著層，耦接到該導電層；及屏障層，耦接到該第二黏著層。該電子設備亦包括：緩衝層，耦接到該支撐結構；接觸層，耦接到該緩衝層；及FET，耦接到該接觸層。
依據本發明的一個實施例，提供了一種基板。該基板包括：支撐結構，包括：多晶陶瓷核心；第一黏著層，耦接到該多晶陶瓷核心；導電層，耦接到該第一黏著層；第二黏著層，耦接到該導電層；及屏障層，耦接到該第二黏著層。該基板亦包括：氧化矽層，耦接到該支撐結構；實質單晶的矽層，耦接到該氧化矽層；及磊晶III-V族層，耦接到該實質單晶的矽層。
依據本發明的另一個實施例，提供了一種製造基板的方法。該方法包括以下步驟：藉由以下步驟來形成支撐結構：提供多晶陶瓷核心；將該多晶陶瓷核心包覆在第一黏著殼層中；將該第一黏著殼層包覆在導電殼層中；將該導電殼層包覆在第二黏著殼層中；及將該第二黏著殼層包覆在屏障殼層中。該方法亦包括以下步驟：將黏合層接合到該支撐結構；將實質單晶的矽層接合到該黏合層；藉由磊晶生長在該實質單晶的矽層上來形成磊晶矽層；及藉由磊晶生長在該磊晶矽層上來形成磊晶III-V族層。
依據本發明的一個具體實施例，提供了一種工程設計過的基板結構。該工程設計過的基板結構包括：支撐結構；黏合層，耦接到該支撐結構；實質單晶的矽層，耦接到該黏合層；及磊晶單晶矽層，耦接到該實質單晶的矽層。該支撐結構包括：多晶陶瓷核心；第一黏著層，耦接到該多晶陶瓷核心；導電層，耦接到該第一黏著層；第二黏著層，耦接到該導電層；及屏障殼層，耦接到該第二黏著層。
依據本發明的一些實施例，一種聲波諧振器包括支撐結構。該支撐結構包括：多晶陶瓷核心；第一黏著層，耦接到該多晶陶瓷核心；導電層，耦接到該第一黏著層；第二黏著層，耦接到該導電層；及屏障層，耦接到該第二黏著層。該支撐結構界定了空腔。該聲波諧振器更包括：III-V族層，機械耦接到該支撐結構的一部分。該III-V族層的一部分自立在由該支撐結構所界定的該空腔上方。該聲波諧振器更包括：第一電極，耦接到該III-V族層的第一表面；及第二電極，在該III-V族層的自立的該部分中耦接到該III-V族層的與該第一表面相反的第二表面。
藉由本發明相對於常規技術達成了許多益處。例如，本發明的實施例提供了與適於用在光學、電子及光電應用中的基於氮化鎵的磊晶層CTE匹配的工程設計過的基板結構。被用作工程設計過的基板結構的元件的包覆層阻擋了存在於基板的中心部分中的雜質擴散免於到達半導體處理環境，該工程設計過的基板在該半導體處理環境中被利用。為了改良（例如最佳化）與基於氮化鎵的磊晶及設備層進行的匹配以及與不同的設備架構及效能目標進行的匹配，與基板材料相關聯的關鍵性質（包括熱膨脹係數、晶格失配、熱穩定性及形狀控制）被獨立地工程設計。因為基板材料層是在常規的半導體製造過程中被整合在一起，過程整合被簡化了。與以下的文本及附圖結合而更詳細描述了本發明的這些及其他的實施例以及其許多優點及特徵。
本發明的實施例與工程設計過的基板結構相關。更具體而言，本發明與適於使用在磊晶生長過程中的方法及系統相關。僅藉由示例的方式，已將本發明應用在用於提供適於磊晶生長的基板結構的方法及系統，該基板結構的特徵是與生長在該基板結構上的磊晶層實質匹配的熱膨脹係數（CTE）。可將該等方法及技術應用於各種半導體處理操作。
圖1是一個簡化示意圖，繪示依據本發明的一個實施例的工程設計過的（engineered）基板結構。圖1中所繪示的工程設計過的基板100適用於各種電子及光學應用。工程設計過的基板包括核心110，該核心可具有與將生長在工程設計過的基板100上的磊晶材料的熱膨脹係數（CTE）實質匹配的CTE。磊晶材料130被繪示為可選的，因為該磊晶材料並不需要作為工程設計過的基板的構件，但一般將生長在工程設計過的基板上。
對於包括基於氮化鎵（GaN）的材料的生長（包括基於GaN的層的磊晶層）的應用而言，核心110可以是可包括黏合材料（例如氧化釔）的多晶陶瓷材料（例如多晶氮化鋁（AlN））。可在核心110中利用其他的材料，包括多晶氮化鎵（GaN）、多晶氮化鋁鎵（AlGaN）、多晶碳化矽（SiC）、多晶氧化鋅（ZnO）、多晶三氧化鎵（Ga 2O 3）等等。
核心的厚度可以是100到1,500 µm的數量級，例如725 µm。核心110被包覆在可稱為殼或包殼的第一黏著層112中。在一個實施例中，第一黏著層112包括厚度為1,000 Å的數量級（例如800 Å）的正矽酸四乙酯（TEOS）層。在其他的實施例中，第一黏著層的厚度例如從100 Å到2,000 Å變化。雖然在一些實施例中將TEOS用於黏著層，但可依據本發明的一個實施例利用在之後沉積的層與下層的層或材料（例如陶瓷，詳細而言是多晶陶瓷）之間提供黏著的其他材料。例如，SiO 2或其他氧化矽（Si xO y）對於陶瓷材料很黏，且提供了合適的表面以供隨後沉積例如導電材料。第一黏著層112在一些實施例中完全圍繞核心110以形成被完全包覆的核心，且可使用LPCVD過程來形成。第一黏著層112提供了一個表面，後續的層黏著到該表面上以形成工程設計過的基板結構的構件。
除了使用LPCVD過程、基於爐子的過程等等來形成包覆的第一黏著層以外，可依據本發明的實施例利用其他的半導體過程，包括CVD過程或類似的沉積過程。舉個例子，可利用被覆核心的一部分的沉積過程，可將核心翻轉，及可重複沉積過程來被覆核心的額外部分。因此，雖然在一些實施例中是利用LPCVD技術來提供完全包覆的結構，但可取決於特定的應用利用其他的膜形成技術。
導電層114被形成為圍繞黏著層112。在一個實施例中，導電層114是多晶矽（亦即多晶形的矽）殼層，該多晶矽殼層被形成為圍繞第一黏著層112，因為多晶矽可以對陶瓷材料展現不良的黏著現象。在導電層是多晶矽的實施例中，多晶矽層的厚度可以是500-5,000 Å的數量級，例如2,500 Å、2,750 Å、3,000 Å、3,250 Å、3,500 Å等等。在一些實施例中，可將多晶矽層形成為殼層以完全圍繞第一黏著層112（例如TEOS層），藉此形成完全包覆的第一黏著層，且該多晶矽層可使用LPCVD過程來形成。在其他的實施例中，如下文所論述的，可將導電材料形成於黏著層的一部分（例如基板結構的下半部）上。在一些實施例中，可將導電材料形成為完全包覆的層，且隨後移除基板結構的一側上的該導電材料。
在一個實施例中，導電層114可以是一種多晶矽層，該多晶矽層被摻雜為提供高度導電的材料，例如摻有硼以提供p型多晶矽層。在一些實施例中，摻硼的位準是1×10 19cm -3到1×10 20cm -3，以提供高的導電率。可利用不同摻雜物濃度下的其他摻雜物（例如範圍從1×10 16cm -3到5×10 18cm -3的摻雜物濃度下的磷、砷、鉍等等）以提供適於用在導電層中的n型或p型半導體材料。本領域中的技術人員會認識到許多變化、變體及替代方案。
在將工程設計過的基板靜電卡緊到半導體處理工具（例如具有靜電卡盤（ESC）的工具）期間，導電層114的存在是有用的。導電層114允許在半導體處理工具中的處理之後快速去卡緊（dechuck）。因此，本發明的實施例提供了可用與常規的矽晶圓一同利用的方式來處理的基板結構。本領域中的技術人員會認識到許多變化、變體及替代方案。
第二黏著層116（例如厚度為1,000 Å的數量級（例如800 Å）的TEOS層）被形成為圍繞導電層114。第二黏著層116在一些實施例中完全圍繞導電層114以形成被完全包覆的結構，且可使用LPCVD過程、CVD過程或任何其他合適的沉積過程（包括旋轉塗佈（spin-on）的介電體的沉積）來形成。
屏障層118（例如氮化矽層）被形成為圍繞第二黏著層116。在一個實施例中，屏障層118是厚度為1,000 Å到5,000 Å的數量級的氮化矽層118。屏障層118在一些實施例中完全圍繞第二黏著層116以形成被完全包覆的結構，且可使用LPCVD過程來形成。除了氮化矽層以外，可將包括SiCN、SiON、AlN、SiC等等的非晶材料用作屏障層。在一些實施方式中，屏障層118包括被建立來形成屏障層的許多子層。因此，用語屏障層不是要用來指示單個層或單種材料，而是要包括用複合的方式來成層的一或更多種材料。本領域中的技術人員會認識到許多變化、變體及替代方案。
在一些實施例中，屏障層118（例如氮化矽層）例如在高溫（例如1,000 ℃）磊晶生長過程期間防止存在於核心110中的元素（例如氧化釔（亦即釔氧）、氧氣、金屬雜質、其他痕量元素等等）擴散及/或出氣到內部可能存在著工程設計過的基板的半導體處理腔室的環境中。在利用本文中所述的包覆層的情況下，可將被設計為用於非無塵室環境的陶瓷材料（包括多晶AlN）利用在半導體過程流程及無塵室環境中。
圖2A是一個次級離子質譜（SIMS）分佈圖，針對依據本發明的一個實施例的工程設計過的結構繪示是深度的函數的物種濃度。工程設計過的結構並不包括屏障層118。參照圖2A，存在於陶瓷核心中的若干物種（例如釔、鈣及鋁）在工程設計過的層120/122中降低到可以忽視的濃度。鈣、釔及鋁的濃度分別降低了三、四及六個數量級。
圖2B是一個SIMS分佈圖，針對依據本發明的一個實施例的在退火之後的工程設計過的結構繪示是深度的函數的物種濃度，該工程設計過的結構不具有屏障層。如上文所論述，在半導體處理操作期間，可例如在基於GaN的層的磊晶生長期間將由本發明的實施例所提供的工程設計過的基板結構暴露於高溫（~1,100 ℃）數小時。
對於圖2B中所繪示的分佈而言，工程設計過的基板結構是在1,100 ℃下退火四個小時的時段。如由圖2B所示，原本呈低濃度存在於如所沉積的試樣中的鈣、釔及鋁已擴散到工程設計過的層中，而達到了與其他元素類似的濃度。
圖2C是一個SIMS分佈圖，針對依據本發明的一個實施例的在退火之後的工程設計過的結構繪示是深度的函數的物種濃度，該工程設計過的結構具有屏障層。將擴散屏障層118（例如氮化矽層）整合到工程設計過的基板結構中防止鈣、釔及鋁在退火過程期間擴散到工程設計過的層中，該擴散現象在擴散屏障層不存在時發生。如圖2C中所繪示，存在於陶瓷核心中的鈣、釔及鋁在工程設計過的層的後退火操作中保持在低濃度下。因此，屏障層118（例如氮化矽層）的使用防止這些元素擴散通過擴散屏障且藉此防止該等元素釋放到工程設計過的基板周圍的環境中。類似地，成塊的陶瓷材料內所包含的任何其他的雜質會被所屏障層所包含。
一般而言，用來形成核心110的陶瓷材料在1,800 ℃的範圍中的溫度下燒成（fire）。會預期的是，此過程會逼出存在於陶瓷材料中的大量的雜質。這些雜質可包括釔（這是由於將氧化釔用作燒結劑造成的）、鈣、及其他元素及化合物。隨後，在800 ℃到1,100 ℃的範圍中的更低溫度下進行的磊晶生長過程期間，會預期的是，這些雜質的後續擴散會是不顯著的。然而，與常規的期望相反，發明人已確定，即使在遠低於陶瓷材料的燒成溫度的溫度下的磊晶生長過程期間，元素顯著擴散通過工程設計過的基板的層的現象仍可能發生。因此，本發明的實施例整合了屏障層118（例如氮化矽層）來防止背景元素從多晶陶瓷材料（例如AlN）向外擴散到工程設計過的層120/122及磊晶層（例如可選的GaN層130）中。包覆下層的層及材料的氮化矽層118提供了所需的屏障層功能性。
如圖2B中所繪示，原本存在於核心110中的元素（包括釔）擴散進且通過第一TEOS層112、多晶矽層114及第二TEOS層116。然而，氮化矽層118的存在防止這些元素擴散通過氮化矽層，且藉此防止該等元素擴散到工程設計過的基板周圍的環境中，如圖2C中所繪示的。
再次參照圖1，黏合層120（例如氧化矽層）被沉積於屏障層118的一部分（例如屏障層的頂面）上，且隨後在黏合實質單晶的矽層122的期間被使用。黏合層120在一些實施例中可厚約1.5 µm。
實質單晶的層122適於在用於形成磊晶材料130的磊晶生長過程期間用作生長層。在一些實施例中，磊晶材料130包括厚2 µm到10 µm的GaN層，可將該GaN層用作利用在光電子設備、RF設備、功率設備等等中的複數個層中的一者。在一個實施例中，實質單晶的層122包括使用層轉移過程來附接到氧化矽層118的實質單晶的矽層。
圖3是一個簡化示意圖，繪示依據本發明的一個實施例的工程設計過的（engineered）基板結構。圖3中所繪示的工程設計過的基板300適用於各種電子及光學應用。工程設計過的基板包括核心110，該核心可具有與將生長在工程設計過的基板300上的磊晶材料130的熱膨脹係數（CTE）實質匹配的CTE。磊晶材料130被繪示為可選的，因為該磊晶材料並不需要作為工程設計過的基板結構的構件，但一般將生長在工程設計過的基板結構上。
對於包括基於氮化鎵（GaN）的材料的生長（包括基於GaN的層的磊晶層）的應用而言，核心110可以是多晶陶瓷材料（例如多晶氮化鋁（AlN））。核心的厚度可以是100到1,500 µm的數量級，例如725 µm。核心110被包覆在可稱為殼或包殼的第一黏著層112中。在此實施方式中，第一黏著層112完全包覆核心，但如針對圖4所更詳細論述的，本發明並不需要這樣。
在一個實施例中，第一黏著層112包括厚度為1,000 Å的數量級的正矽酸四乙酯（TEOS）層。在其他的實施例中，第一黏著層的厚度例如從100 Å到2,000 Å變化。雖然在一些實施例中將TEOS用於黏著層，但可依據本發明的一個實施例利用在之後沉積的層與下層的層或材料之間提供黏著的其他材料。例如，SiO 2、SiON等等對於陶瓷材料很黏，且提供了合適的表面以供隨後沉積例如導電材料。第一黏著層112在一些實施例中完全圍繞核心110以形成被完全包覆的核心，且可使用LPCVD過程來形成。黏著層提供了一個表面，後續的層黏著到該表面上以形成工程設計過的基板結構的構件。
除了使用LPCVD過程、基於爐子的過程等等來形成包覆的黏著層以外，可依據本發明的實施例利用其他的半導體過程。舉個例子，可利用被覆核心的一部分的沉積過程（例如CVD、PECVD等等），可將核心翻轉，及可重複沉積過程來被覆核心的額外部分。
導電層314被形成於第一黏著層112的至少一部分上。在一個實施例中，導電層314包括多晶矽（亦即多晶形的矽），該多晶矽是藉由核心/黏著層結構的下部（例如下半部或後側）上的沉積過程來形成的。在導電層是多晶矽的實施例中，多晶矽層的厚度可以是數千埃的數量級，例如3,000 Å。在一些實施例中，可使用LPCVD過程來形成多晶矽層。
在一個實施例中，導電層314可以是一種多晶矽層，該多晶矽層被摻雜為提供高度導電的材料，例如可將導電層314摻有硼以提供p型多晶矽層。在一些實施例中，摻硼的位準的範圍從約1×10 19cm -3到1×10 20cm -3，以提供高的導電率。在將工程設計過的基板靜電卡緊到半導體處理工具（例如具有靜電卡盤（ESC）的工具）期間，導電層的存在是有用的。導電層314允許在處理之後快速去卡緊。因此，本發明的實施例提供了可用與常規的矽晶圓一同利用的方式來處理的基板結構。本領域中的技術人員會認識到許多變化、變體及替代方案。
第二黏著層316（例如第二TEOS層）被形成為圍繞導電層314（例如多晶矽層）。第二黏著層316的厚度是1,000 Å的數量級。第二黏著層316在一些實施例中可完全圍繞導電層314以及第一黏著層112以形成被完全包覆的結構，且可使用LPCVD過程來形成。在其他的實施例中，第二黏著層316僅部分圍繞導電層314，例如終止在由平面317所繪示的位置處，該平面可與導電層314的頂面對準。在此示例中，導電層314的頂面將與屏障層118的一部分接觸。本領域中的技術人員會認識到許多變化、變體及替代方案。
屏障層118（例如氮化矽層）被形成為圍繞第二黏著層316。屏障層118的厚度在一些實施例中是1,000 Å到5,000 Å的數量級。在一些實施例中，屏障層118完全圍繞第二黏著層316以形成被完全包覆的結構，且可使用LPCVD過程來形成。
在一些實施例中，氮化矽屏障層的使用例如在高溫（例如1,000 ℃）磊晶生長過程期間防止存在於核心110中的元素（例如氧化釔（亦即釔氧）、氧氣、金屬雜質、其他痕量元素等等）擴散及/或出氣到內部可能存在著工程設計過的基板的半導體處理腔室的環境中。在利用本文中所述的包覆層的情況下，可將被設計為用於非無塵室環境的陶瓷材料（包括多晶AlN）利用在半導體過程流程及無塵室環境中。
圖4是一個簡化示意圖，繪示依據本發明的另一個實施例的工程設計過的基板結構。在圖4中所繪示的實施例中，第一黏著層412被形成於核心110的至少一部分上，但不包覆核心110。在此實施方式中，第一黏著層412被形成於核心110的下表面（核心110的後側）上，以增強隨後形成的導電層414的黏著，如下文更完整描述的。雖然在圖4中僅在核心110的下表面上繪示了黏著層412，將理解到，將黏著層材料沉積在核心的其他部分上將不會不利地影響工程設計過的基板結構的效能，且此類材料可以存在於各種實施例中。本領域中的技術人員會認識到許多變化、變體及替代方案。
導電層414並不包覆第一黏著層412及核心110，但與第一黏著層412實質對準。雖然導電層414被繪示為沿著底部或後側延伸及沿著第一黏著層412的側邊的一部分向上延伸，但本發明並不需要該導電層沿著垂直側延伸。因此，實施例可利用基板結構的一側上的沉積、基板結構的一側的遮蔽等等。可將導電層414形成於第一黏著層412的一側的一部分（例如底部/後側）上。導電層414在工程設計過的基板結構的一側上提供了電氣傳導，這在RF及高功率應用中可以是有利的。導電層可包括如關於圖1中的導電層114所論述的摻雜過的多晶矽。
核心110的一部分、第一黏著層412的一些部分、及導電層414覆蓋有第二黏著層416，以增強將屏障層418黏著到下層材料的黏著效果。屏障層418形成了包覆結構，以如上文所論述地防止來自下層的層的擴散。
除了基於半導體的導電層以外，在其他的實施例中，導電層414是金屬層（例如500 Å的鈦）等等。
再次參照圖4，取決於實施方式，可移除一或更多個層。例如，可移除層412及414，僅留下單個黏著殼層416及屏障層418。在另一實施例中，可以僅移除層414。在此實施例中，層412亦可平衡由沉積於層418的頂部上的層120所誘發的應力及晶圓翹曲。在核心110的頂側上具有絕緣層（例如在核心110及層120之間僅有絕緣層）的基板結構的構造對於功率/RF應用將提供益處，在該等功率/RF應用中，高度絕緣的基板是合乎需要的。
在另一實施例中，屏障層418可直接包覆核心110，之後是導電層414及後續的黏著層416。在此實施例中，可從頂側將層120直接沉積到黏著層416上。在又另一個實施例中，可將黏著層416沉積於核心110上，之後是屏障層418，且接著之後是導電層414、及另一黏著層412。
雖然已就層的角度而言論述了一些實施例，應將用語「層」了解為使得層可包括許多被建立來形成所關注的層的子層。因此，用語「層」不是要用來指示由單種材料所組成的單個層，而是要包括用複合的方式來成層以形成所需結構的一或更多種材料。本領域中的技術人員會認識到許多變化、變體及替代方案。
圖5是一個簡化流程圖，繪示依據本發明的一個實施例的製造工程設計過的基板的方法。可利用該方法來製造基板，該基板的CTE與生長在該基板上的磊晶層中的一或更多者匹配。方法500包括藉由以下步驟來形成支撐結構：提供多晶陶瓷核心（510）；將多晶陶瓷核心包覆在形成殼層（例如正矽酸四乙酯（TEOS）殼層）的第一黏著層中（512）；及將第一黏著層包覆在導電殼層（例如多晶矽殼層）中（514）。可將第一黏著層形成為單個TEOS層。可將導電殼層形成為單個多晶矽層。
該方法亦包括以下步驟：將導電殼層包覆在第二黏著層（例如第二TEOS殼層）中（516）；及將第二黏著層包覆在屏障層殼層中（518）。可將第二黏著層形成為單個TEOS層。可將屏障層殼層形成為單個氮化矽層。
一旦藉由步驟510-518形成了支撐結構，該方法就更包括以下步驟：將黏合層（例如氧化矽層）接合到支撐結構（520）；及將實質單晶的層（例如實質單晶的矽層）接合到氧化矽層（522）。可依據本發明的實施例來使用其他的實質單晶的層，包括SiC、藍寶石、GaN、AlN、SiGe、Ge、鑽石、Ga 2O 3、ZnO等等。接合黏合層的步驟可包括以下步驟：沉積黏合材料，接著是平坦化過程，如本文中所述。在如下文所述的一個實施例中，將實質單晶的層（例如實質單晶的矽層）接合到黏合層的步驟利用了層轉移過程，在該層轉移過程中，層是從矽晶圓轉移的單晶矽層。
參照圖1，可藉由以下步驟來形成黏合層120：沉積厚的（例如4 µm厚）氧化層，接著是化學機械拋光（CMP）過程以將氧化物薄化到厚約1.5 µm。厚的初始氧化物用來填充存在於支撐結構上的空隙及表面特徵，該等空隙及表面特徵在多晶核心的製造之後可能存在且當圖1中所繪示的包覆層形成時持續存在。CMP過程提供了不含空隙、粒子或其他特徵的實質平坦的表面，可接著在晶圓轉移過程期間使用該表面以將實質單晶的層122（例如實質單晶的矽層）黏合到黏合層120。將理解到，黏合層120的特徵並不一定是原子尺度上扁平的表面，而是應提供將用所需的可靠度支援實質單晶的層（例如實質單晶的矽層）的黏合的實質平坦的表面。
可使用層轉移過程來將實質單晶的矽層122接合到黏合層120。在一些實施例中，矽晶圓（例如矽（111）晶圓）被埋植（implant）以形成劈面（cleave plane）。在晶圓黏合之後，可移除矽基板、以及單晶矽層在劈面下方的部分，而造成了圖1中所繪示的片狀剝落的單晶矽層122。可變化實質單晶的層122的厚度以符合各種應用的規格。並且，可變化實質單晶的層122的晶體定向以符合應用的規格。此外，可變化實質單晶的層122中的摻雜位準及分佈以符合特定應用的規格。
圖5中所繪示的方法亦可包括以下步驟：平滑化實質單晶的層（524）。在一些實施例中，可為了高品質的磊晶生長而更改實質單晶的層122的厚度及表面粗糙度。不同的設備應用可具有稍微不同的與實質單晶的層122的厚度及表面平滑度有關的規格。劈裂過程在埋植離子分佈的尖峰處將實質單晶的層122從成塊的單晶矽晶圓層離。在劈裂之後，可在將實質單晶的層122利用作其他材料（例如氮化鎵）的磊晶生長的生長面之前在若干方面上調整或更改該實質單晶的層。將理解到，與圖5相關而繪示的步驟可包括多個步驟，該等步驟包括如與步驟524相關而所論述的平滑化步驟但亦可包括實質單晶的層的厚化及/或薄化步驟。
首先，轉移過的實質單晶的層122可包含小量的殘餘氫濃度，且可具有來自埋植的一些晶體損傷。因此，移除轉移過的實質單晶的層122的晶格被損傷的薄部可以是有益的。在一些實施例中，可將埋植的深度調整為大於實質單晶的層122的所需的最終厚度。額外的厚度允許移除轉移過的實質單晶的層被損傷的薄部，而留下了具有所需最終厚度的未損傷的部分。
第二，調整實質單晶的層122的總厚度可以是合乎需要的。一般而言，使得實質單晶的層122厚到足以針對一或更多個磊晶層的後續生長提供高品質的晶格樣板但又薄到足以是高度順應的（compliant），可以是合乎需要的。在實質單晶的層122相對薄到使其實體性質較不受約束且能夠在較低的產生晶體缺陷的傾向的情況下模擬圍繞該實質單晶的層的材料的彼等實體性質時，實質單晶的層122可以說是「順應的」。實質單晶的層122的順應性可反向與實質單晶的層122的厚度相關。較高的順應性可在生長於樣板上的磊晶層中造成較低的缺陷密度且允許較厚的磊晶層生長。在一些實施例中，可藉由將矽磊晶生長在片狀剝落的矽層上來增加實質單晶的層122的厚度。
第三，改良實質單晶的層122的平滑度可以是有益的。層的平滑度可以與總氫劑量、任何共埋植物種的存在、及用來形成基於氫的劈面的退火條件相關。如下文所論述，可藉由熱氧化及氧化物剝離（oxide strip）減輕由層轉移（亦即劈裂步驟）所造成的初始粗糙度。
在一些實施例中，可通過熱氧化片狀剝落的矽層的頂部部分，接著用氟化氫（HF）酸進行氧化層剝離，來達成損傷的層的移除及調整實質單晶的層122的最終厚度的步驟。例如，可將具有在0.3 µm - 0.8 µm的範圍中（例如0.53 µm）的初始厚度的片狀剝落的矽層熱氧化到產生約420 nm厚的二氧化矽層。在移除生長的熱氧化物之後，轉移過的層中的剩餘的矽厚度可約為30 nm - 35 nm。在熱氧化期間，埋植的氫可朝向表面遷移。因此，後續的氧化層剝離可移除一些損傷。並且，熱氧化一般是在1000℃或更高的溫度下執行。高溫亦可修復晶格損傷。
可使用HF酸蝕刻來剝離在熱氧化期間形成於實質單晶的層的頂部部分上的氧化矽層。可藉由調整HF溶液的溫度及濃度、及氧化矽的化學計量及密度，來調整由HF酸進行的氧化矽與矽之間的蝕刻選擇性(SiO 2: Si)。蝕刻選擇性指的是一種材料相對於另一種材料的蝕刻速率。HF溶液的選擇性的範圍對於(SiO 2:Si)來說可以從約10:1到約100:1。高的蝕刻選擇性可以相對於初始的表面粗糙度將表面粗糙度縮減一個類似的因數。然而，生成的實質單晶的層122的表面粗糙度可能仍大於所需的表面粗糙度。例如，在額外的處理之前，在由2 µm × 2 µm的原子力顯微鏡（AFM）掃描決定時，成塊的Si(111)表面可具有小於0.1 nm的均方根（RMS）表面粗糙度。在一些實施例中，Si(111)上的氮化鎵材料的磊晶生長所需的表面粗糙度在30 µm × 30 µm的AFM掃瞄區域上可例如小於1 nm、小於0.5 nm或小於0.2 nm。
若熱氧化及氧化層剝離之後的實質單晶的層122的表面粗糙度超過所需的表面粗糙度，則可執行額外的表面平滑化操作。存在著若干平滑化矽表面的方法。這些方法可包括氫退火、雷射修整、電漿平滑化及觸碰拋光（例如化學機械拋光或CMP）。這些方法可以涉及優先攻擊高的深寬比的表面尖峰。因此，可較低深寬比的特徵更快速地移除表面上的高深寬比的特徵，因此造成較平滑的表面。
應理解到，圖5中所繪示的具體步驟提供了依據本發明的一個實施例製造工程設計過的基板的詳細方法。亦可依據替代性的實施例執行其他的步驟序列。例如，本發明的替代性實施例可用不同的順序執行上文所概述的步驟。並且，圖5中所繪示的個別步驟可包括可視個別步驟的情況用各種序列執行的多個子步驟。並且，可取決於特定的應用而添加或移除額外的步驟。本領域中的技術人員會認識到許多變化、變體及替代方案。
圖6是一個簡化示意圖，繪示依據本發明的一個實施例的用於RF及功率應用的磊晶/工程設計過的基板結構。在一些LED應用中，工程設計過的基板提供了一種生長基板，該生長基板允許生長高品質的GaN層且隨後移除工程設計過的基板結構。然而，對於RF及功率設備應用而言，工程設計過的基板結構形成了完成的設備的一些部分，且其結果是，工程設計過的基板結構或工程設計過的基板結構的構件的電氣、熱及其他性質對於特定的應用來說是重要的。
參照圖1，單晶矽層122一般是使用埋植及片狀剝落技術從矽供體晶圓分離的片狀剝落的層。典型的埋植物是氫及硼。對於功率及RF設備應用而言，工程設計過的基板結構中的層及材料的電氣性質是重要的。例如，一些設備架構利用具有大於10 3歐姆-公分的電阻的高度絕緣的矽層，以減少或消除通過基板及介面層的洩漏。其他應用利用了包括具有預定厚度（例如1 µm）的導電矽層的設計，以將設備的源極連接到其他構件。因此，在這些應用中，單晶矽層的尺度及性質的控制是合乎需要的。在層轉移期間使用埋植及片狀剝落技術的設計中，殘餘的埋植物原子（例如氫及硼）存在於矽層中，藉此變更了電氣性質。此外，使用例如埋植劑量及埋植深度上的調整來控制薄矽層的厚度、導電率及其他性質可能是困難的，埋植劑量可以影響導電率以及埋植物分佈、表面粗糙度及劈面位置準確度的半高寬（FWHM），埋植深度可以影響層厚度。
依據本發明的實施例，是利用工程設計過的基板結構上的矽磊晶來視特定設備設計的情況達成單晶矽層的所需性質。
參照圖6，磊晶/工程設計過的基板結構600包括工程設計過的基板結構610及形成於該工程設計過的基板結構上的矽磊晶層620。工程設計過的基板結構610可以與圖1、3及4中所繪示的工程設計過的基板結構類似。一般而言，實質單晶的矽層122在層轉移之後是0.5 µm的數量級。可利用表面調節過程來在一些過程中將單晶矽層122的厚度減少到約0.3 µm。為了將單晶矽層的厚度增加到約1 µm以供用於製作可靠的歐姆接觸，例如使用磊晶過程來將磊晶單晶矽層620生長在由層轉移過程所形成的實質單晶的矽層122上。可使用各種磊晶生長過程來生長磊晶單晶矽層620，包括CVD、ALD、MBE等等。磊晶單晶矽層620的厚度的範圍可以從約0.1 µm到約20 µm，例如在0.1 µm與10 µm之間。
圖7是一個簡化示意圖，繪示依據本發明的一個實施例的工程設計過的基板結構上的III-V族磊晶層。可將圖7中所繪示的結構稱為如下文所述的雙磊晶結構。如圖7中所繪示，包括磊晶單晶矽層620的工程設計過的基板結構710具有形成於該磊晶單晶矽層上的III-V族磊晶層720。在一個實施例中，III-V族磊晶層包括氮化鎵（GaN）。
取決於所需的功能性，III-V族磊晶層720所需的厚度可實質變化。在一些實施例中，III-V族磊晶層720的厚度可在0.5 μm與100 μm之間變化，例如厚度大於5 μm。在III-V族磊晶層720上製造的設備的造成的擊穿電壓可取決於III-V族磊晶層720的厚度而變化。一些實施例提供了至少100 V、300 V、600 V、1.2 kV、1.7 kV、3.3 kV、5.5 kV、13 kV或20 kV的擊穿電壓。
為了在III-V族磊晶層720的可包括多個子層的一些部分之間提供電導性，在此示例中將一組連通柱（via）724形成為從III-V族磊晶層720的頂面穿透到磊晶單晶矽層620中。連通柱724可與絕緣層（未示出）並列，使得它們與III-V族磊晶層720絕緣。舉個例子，可藉由將歐姆接觸提供為通過連通柱，來使用這些連通柱將二極體或電晶體的電極連接到下層的矽層，藉此釋放設備中所累積的電荷。
若III-V族磊晶層是生長在單晶矽層122上，則因為終止單晶矽層122中的連通柱蝕刻（例如蝕穿5 µm的GaN及跨整個晶圓可靠地在0.3 µm的矽層中終止蝕刻）會是困難的，使得此類歐姆接觸通過連通柱會是困難的。在利用本發明的實施例的情況下，可能提供厚度為數微米的單晶矽層，這在使用埋植及片狀剝落過程的情況下是困難的，因為達成大的埋植深度需要高的埋植能量。轉而，厚的矽層允許了例如為所繪示的連通柱的應用，該等連通柱允許了各式各樣的設備設計。
除了藉由將單晶矽層620磊晶生長在單晶矽層122上來增加矽「層」的厚度以外，可對單晶矽層122的原始性質作出其他的調整，包括更改導電率、晶體度等等。例如，若在額外磊晶生長III-V族層或其他材料之前需要10 µm的數量級的矽層，則可依據本發明的實施例生長此類厚層。
因為埋植過程可以影響單晶矽層122的性質（例如，殘餘的硼/氫原子可以影響矽的電氣性質），本發明的實施例在磊晶生長單晶矽層620之前移除了單晶矽層122的一部分。例如，可將單晶矽層122薄化到形成厚度為0.1 µm或更少的層，而移除了大部分或全部的殘餘的硼/氫原子。接著使用單晶矽層620的後續生長來與使用層轉移過程來形成的層的對應性質實質獨立地將電氣及/或其他性質提供給單晶材料。
除了增加耦接到工程設計過的基板結構的單晶矽材料的厚度以外，磊晶單晶矽層620的包括導電率的電氣性質可以與單晶矽層122的電氣性質不同。在生長期間摻雜磊晶單晶矽層620可藉由摻雜硼來產生p型矽及藉由摻雜磷來產生n型矽。可生長未摻雜的矽以提供用在具有絕緣區域的設備中的高電阻率的矽。詳細而言，絕緣層在RF設備中可以是有用的。
可在生長期間調整磊晶單晶矽層620的晶格常數，以相對於單晶矽層122的晶格常數變化以產生應變的磊晶材料。除了矽以外，可磊晶地生長其他元素以提供包括矽鍺等等的層（包括應變層）。例如，可在單晶矽層122上、在磊晶單晶矽層620上、或在層之間生長緩衝層以增強後續的磊晶生長。這些緩衝層可包括應變的III-V族層、矽鍺應變層等等。此外，緩衝層及其他的磊晶層可以是在莫耳分率、摻雜物、極性等等方面被級配的。本領域中的技術人員會認識到許多變化、變體及替代方案。
在一些實施例中，可在後續的磊晶層（包括III-V族磊晶層）的生長期間釋放存在於單晶矽層122或磊晶單晶矽層620中的應變。
圖8是一個簡化流程圖，繪示依據本發明的另一個實施例的製造工程設計過的基板的方法。該方法包括藉由以下步驟來形成支撐結構：提供多晶陶瓷核心（810），形成耦接到多晶陶瓷核心的至少一部分的第一黏著層（812）。第一黏著層可包括正矽酸四乙酯（TEOS）層。該方法亦包括以下步驟：形成耦接到第一黏著層的導電層（814）。導電層可以是多晶矽層。可將第一黏著層形成為單個TEOS層。可將導電層形成為單個多晶矽層。
該方法亦包括以下步驟：形成耦接到導電層的至少一部分的第二黏著層（816），及形成屏障殼層（818）。可將第二黏著層形成為單個TEOS層。可將屏障殼層形成為單個氮化矽層或形成屏障殼層的一系列子層。
一旦藉由步驟810-818形成了支撐結構，該方法就更包括以下步驟：將黏合層（例如氧化矽層）接合到支撐結構（820），及將實質單晶的矽層或實質單晶的層接合到氧化矽層（822）。接合黏合層的步驟可包括以下步驟：沉積黏合材料，接著是平坦化過程，如本文中所述。
可使用層轉移過程來將實質單晶的矽層122接合到黏合層120。在一些實施例中，矽晶圓（例如矽（111）晶圓）被埋植（implant）以形成劈面（cleave plane）。在晶圓黏合之後，可移除矽基板、以及單晶矽層沿著劈面的部分，而造成了圖1中所繪示的片狀剝落的單晶矽層122。可變化實質單晶的矽層122的厚度以符合各種應用的規格。並且，可變化實質單晶的層122的晶體定向以符合應用的規格。此外，可變化實質單晶的層122中的摻雜位準及分佈以符合特定應用的規格。在一些實施例中，可如上所述地平滑化實質單晶的矽層122。
圖8中所繪示的方法亦可包括以下步驟：藉由實質單晶的矽層上的磊晶生長來形成磊晶矽層（824），及藉由磊晶矽層上的磊晶生長來形成磊晶III-V族層（826）。在一些實施例中，磊晶的III-V族層可包括氮化鎵（GaN）。
應理解到，圖8中所繪示的具體步驟提供了依據本發明的另一個實施例製造工程設計過的基板的詳細方法。亦可依據替代性的實施例執行其他的步驟序列。例如，本發明的替代性實施例可用不同的順序執行上文所概述的步驟。並且，圖8中所繪示的個別步驟可包括可視個別步驟的情況用各種序列執行的多個子步驟。並且，可取決於特定的應用而添加或移除額外的步驟。本領域中的技術人員會認識到許多變化、變體及替代方案。
依據本發明的實施例，可使用本文中所述的工程設計過的基板（包括圖1、3及4中所繪示的工程設計過的基板）來製造各種電子設備（包括功率及RF設備）。參照以下圖式更詳細地說明了僅藉由說明的方式來提供的各種電子設備。如本文中所述，使用與所生長的磊晶層熱匹配（亦即CTE匹配）的工程設計過的基板允許利用在使用常規技術的情況下不可用的厚度來生長高品質的層。因此，可生長適於用在製造高功率電子設備、高功率RF設備等等的包括GaN及AlGaN的III-N族的磊晶層。在一些實施例中，磊晶的III-N族（例如GaN）層可具有大於約5 µm的厚度。在一些其他的實施例中，磊晶的III-N族層可具有大於約10 µm的厚度。
圖9是依據本發明的一個實施例的使用工程設計過的基板902來製造的具有準垂直架構的鰭式FET的簡化示意圖。工程設計過的基板902可以與圖1、3及4中所繪示的工程設計過的基板結構類似。如圖9中所繪示，可將緩衝層910設置在工程設計過的基板902與接觸層920之間。緩衝層910的厚度範圍可以例如從1 µm到20 µm，且該緩衝層可以是摻雜過或未摻雜的。接觸層920是重度摻雜的基於GaN的層，例如1到3 x 10 18cm -3的位準下的n型摻雜。接觸層920的厚度的範圍在一些實施例中可以從1 µm到5 µm。
漂移層930被電連接到接觸層920，且可以是具有低度摻雜（例如1到10 x 10 16cm -3）的n型GaN層或基於GaN的層，且該漂移層的厚度範圍是從1 µm到15 µm。FET包括通道區域950，該等通道區域可包括具有低摻雜密度（例如1到10 x 10 16cm -3）的n型GaN材料，且該等通道區域的厚度範圍是從1 µm到3 µm。通道區域950在一或更多個側邊上被絕緣層960圍繞，且在此實施例中藉由金屬材料來提供電接點或電極以形成源極980、閘極970及汲極940接點。
圖10是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的鰭式FET。工程設計過的基板可以與圖1、3及4中所繪示的工程設計過的基板結構類似。如圖10中所繪示，可將緩衝層1010電連接到FET的汲極1040。緩衝層1010的厚度範圍可以例如從1 µm到20 µm，且該緩衝層可以例如用1到3 x 10 18cm -3的摻雜密度摻雜n型GaN。漂移層1030被電連接到緩衝層1010，且可以是具有低度摻雜（例如1到10 x 10 16cm -3）的n型GaN層或基於GaN的層，且該漂移層的厚度範圍是從1 µm到15 µm。FET包括通道區域1050，該等通道區域可包括具有低摻雜密度（例如1到10 x 10 16cm -3）的n型GaN材料，且該等通道區域的厚度範圍是從1 µm到3 µm。通道區域1050在一或更多個側邊上被絕緣層1060圍繞，且在此實施例中藉由金屬材料來提供電接點或電極以形成源極1080及閘極1070接點。
比較圖9及10中所繪示的結構，圖10中所繪示的結構相較於圖9中所繪示的結構而言提供了若干益處，包括消除了蝕穿漂移層930的過程、減少了設備面積及提供了減少的熱阻。應注意，圖10中所繪示的結構執行處理操作以供移除基板902。因此，結構中的每一者具有是應用及製造過程（包括製造設施能力）的函數的益處。
圖11是依據本發明的一個實施例的使用工程設計過的基板1102來製造的具有準垂直架構的側壁金屬氧化物半導體場效電晶體（MOSFET）的簡化示意圖。如圖11中所繪示，結構可以是對稱及週期性的，如在圖式中由「...」所標記的。MOS電晶體包括可以設置在工程設計過的基板1102與接觸層1120之間的緩衝層1110。工程設計過的基板1102可以與圖1、3及4中所繪示的工程設計過的基板結構類似。緩衝層1110的厚度範圍可以例如從1 µm到20 µm，且該緩衝層可以是摻雜過或未摻雜的。接觸層1120可以是重度摻雜的基於GaN的層，例如1到3 x 10 18cm -3的位準下的n-型摻雜。接觸層1120的厚度的範圍在一些實施例中可以從1 µm到5 µm。可將汲極電極1140形成於接觸層1120上。
漂移層1130被電連接到接觸層1120，且可以是具有低度摻雜（例如1到10 x 10 16cm -3）的n型GaN層或基於GaN的層，且該漂移層的厚度範圍是從1 µm到15 µm。MOS電晶體包括屏障層1150，該屏障層可以是具有中度摻雜密度（例如1到10 x 10 17cm -3）的p型GaN或基於GaN的材料，且該屏障層的厚度範圍可以從1 µm到3 µm。可將導電背部接點1152耦接到屏障層1150。MOS電晶體亦包括源極接觸層1180，該源極接觸層可包括具有中度摻雜密度（例如1到10 x 10 17cm -3）的n型GaN材料，且該源極接觸層的厚度範圍可以從0.1 µm到3 µm。可將源極電極1182形成於源極接觸層1180上。閘極金屬1170可以是各種厚度的金屬層堆疊。堆疊1170的底層影響設備效能，因為底層的功函數影響結構的臨限電壓。在其他可能的選擇之中，堆疊1170的底層可以是鎳、鉑、金、鈀、鈦、鋁、高度摻雜的矽、或鈦、鎢、鉭的矽化物、或上述項目的組合。閘極介電體1160的材料及沉積細節被選擇為確保所需的功能性。可藉由各種方法來沉積閘極介電體1160，例如濺射、原子層沉積、蒸發、或各種類型的化學或原子氣相沉積。可採用許多不同的介電體，包括氧化鋁、氧化鉿、氮化矽、氧化矽、氧化鎵、或這些層的具有從20 Å到2000 Å的範圍的總厚度的堆疊。源極電極1182及背部接點1152在此實施例中是使用金屬材料來形成的。
圖12是依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的具有準垂直架構的側壁MOS電晶體的簡化示意圖。工程設計過的基板可以與圖1、3及4中所繪示的工程設計過的基板結構類似。如圖12中所繪示，結構可以是對稱及週期性的，如在圖式中由「...」所標記的。如圖12中所繪示，可將緩衝層1210電連接到MOS電晶體的汲極1240。緩衝層1210的厚度範圍可以例如從1 µm到20 µm，且該緩衝層可以例如用1到3 x 10 18cm -3的摻雜密度摻雜n型GaN。漂移層1230被電連接到緩衝層1210，且可以是具有低度摻雜（例如1到10 x 10 16cm -3）的n型GaN層或基於GaN的層，且該漂移層的厚度範圍是從1 µm到15 µm。
MOS電晶體包括屏障層1250，該屏障層可以是具有中度摻雜密度（例如1到10 x 10 17cm -3）的p型GaN或基於GaN的材料，且該屏障層的厚度範圍可以從1 µm到3 µm。MOS電晶體亦包括源極接觸層1280，該源極接觸層可包括具有中度摻雜密度（例如1到10 x 10 17cm -3）的n型GaN材料，且該源極接觸層的厚度範圍可以從0.1 µm到3 µm。閘極金屬1270可以是各種厚度的金屬層堆疊。堆疊1270的底層影響設備效能，因為底層的功函數影響結構的臨限電壓。在其他可能的選擇之中，堆疊1270的底層可以是鎳、鉑、金、鈀、鈦、鋁、高度摻雜的矽、或鈦、鎢、鉭的矽化物、或上述項目的組合。閘極介電體1260的材料及沉積細節被選擇為確保所需的功能性。可藉由各種方法來沉積閘極介電體1260，例如濺射、原子層沉積、蒸發、或各種類型的化學或原子氣相沉積。可採用許多不同的介電體，包括氧化鋁、氧化鉿、氮化矽、氧化矽、氧化鎵、或這些層的具有從20 Å到2000Å的範圍的總厚度的堆疊。源極電極1282及背部接點1252在此實施例中是使用金屬材料來形成的。
比較圖11及12中所繪示的結構，圖12中所繪示的結構相較於圖11中所繪示的結構而言提供了若干益處，包括消除了蝕穿漂移層1130的過程、減少了設備面積及提供了減少的熱阻。應注意，圖12中所繪示的結構執行處理操作以供移除基板1102。因此，結構中的每一者具有是應用及製造過程（包括製造設施能力）的函數的益處。
圖13是依據本發明的一個實施例的使用工程設計過的基板1302來製造的MOS電晶體的簡化示意圖。工程設計過的基板1302可以與圖1、3及4中所繪示的工程設計過的基板結構類似。MOS電晶體包括可以設置在工程設計過的基板1302與接觸層1320之間的緩衝層1310。緩衝層1310的厚度範圍可以例如從1 µm到20 µm，且該緩衝層可以是摻雜過或未摻雜的。在一個實施例中，緩衝層1310是使用絕緣的GaN來製造的。接觸層1320可以是中度摻雜的基於GaN的層，例如1到10 x 10 17cm -3的位準下的p型摻雜。接觸層1320的厚度的範圍在一些實施例中可以從0.1 µm到3 µm。
接觸層1320內的區域1390被埋植為在源極區域1380/閘極區域1370/汲極區域1340之間提供n型GaN。這些埋植的區域1390可深0.2到0.4 µm且具有1到10 x 10 17cm -3的數量級的摻雜密度。絕緣層1360在電學上將閘極區域1370與接觸層1320分開。源極1380、閘極1370及汲極1340接點在此實施例中是使用金屬材料來形成的。圖13中所示的背部接點1350固定了閘極1370之下的電勢，且用來確保設備具有良適界定的臨限電壓及電流-電壓特性。
圖14A是一個簡化示意圖，繪示依據本發明的一個實施例的使用工程設計過的基板1402來製造的聲波諧振器。工程設計過的基板1402可以與圖1、3及4中所繪示的工程設計過的基板結構類似。本發明的實施例不限於聲波諧振器，且其他的聲波設備是被包括在本發明的範圍內的。如圖14A中所繪示，工程設計過的基板1402對用來形成聲波諧振器的III-N族層1410（例如GaN層、AlGaN層等等）提供了機械支撐。可將工程設計過的基板1402圖案化為形成開口1430，該開口提供一個區域，III-N族層在該區域中可自由經歷運動。在所繪示的實施例中，III-N族層1410的厚度為0.2 µm到3 µm。金屬電極1420已被形成為與III-N族層1410接觸。
圖14B是一個簡化示意圖，繪示依據本發明的另一個實施例的使用工程設計過的基板1402來製造的聲波諧振器。雖然在一些實施例中可移除工程設計過的基板1402的整體，本發明並不需要這樣，且在其他的實施例中，如圖14B中所繪示，空腔1440（或複數個空腔）被形成在工程設計過的基板1402中，且可將諧振腔結構懸掛在該一或更多個空腔1440上方。這些實施例提供了額外的機械支撐以及支撐結構以支撐設備（包括諧振器結構以外的控制器及電子設備）。此外，例如在空腔上方有矽諧振器的情況下，工程設計過的基板1402的一部分的存在可以簡化封裝步驟。本領域中的技術人員會認識到許多變化、變體及替代方案。
圖15是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的微LED顯示器。工程設計過的基板可以與圖1、3及4中所繪示的工程設計過的基板結構類似。如圖15中所繪示，工程設計過的基板已被用來生長緩衝層1530以及視情況生長其他的結構，且接著被移除。在此實施例中，充當導電背部接點的緩衝層1530被支撐在鍍銅層1510上，該鍍銅層提供了電流汲取器及散熱器兩者的功能性。緩衝層1530的厚度可以是0.5 µm到5 µm，且該緩衝層具有1到30 × 10 17cm -3的數量級的摻雜密度。
GaN LED（G-L）1590以及紅色（R）LED 1580及綠色（G）LED 1570可被轉移到緩衝層1530，且被繪示為具有在綠色LED 1570與緩衝層1530之間的金屬層1572及在紅色LED 1580與緩衝層1530之間的金屬層1582。在一些實施例中，G-L 1590對於RGB應用來說是藍色LED，但G-L 1590亦可具有被調整為其他色彩以按照特定的應用用較短的波長提供照明的光譜。在一些實施例中，金屬層1572及1582不僅向LED 1570及1580提供了電接點，且亦作用為背部反射鏡。微LED顯示器的單元格可包括轉移的「驅動器/定址」區塊1540，該「驅動器/定址」區塊可包括轉移的矽積體電路（Si-IC）、GaN開關等等。「驅動器/定址」區塊1540之間的金屬層1542可向「驅動器/定址」區塊1540提供電接點。此外，單元格可包括連接到外部控制積體電路（IC）的「訊號及電力線路」1550以及單元格間連接線路（為了明確起見未示出）。可藉由絕緣層1552將「訊號及電力線路」1550與緩衝層1530電隔離。
圖16A是一個簡化示意圖，繪示依據本發明的一個實施例的使用工程設計過的基板1602來製造的MEMS設備。工程設計過的基板1602可以與圖1、3及4中所繪示的工程設計過的基板結構類似。如本領域中的技術人員將理解的，使用工程設計過的基板1602來生長高品質的、厚的基於GaN的層的能力開創了MEMS領域中的許多可能性，包括範圍非常廣大及多種多樣的設備。如圖16A中所繪示，工程設計過的基板1602針對由包括間隙1620的GaN膜片1610所表示的MEMS結構提供了機械支撐。為了製造此設備，GaN膜（其可以是本文中所述的GaN層中的任一者）被生長在工程設計過的基板1602上。GaN膜可以是包括III-N族材料的不同組合的多層結構。可接著圖案化工程設計過的基板1602以形成提供GaN膜片1610的區域的開口1630。可接著處理（包括蝕刻）GaN膜以形成所需的MEMS結構，包括（但不限於）懸臂、諧振器、叉指狀電容器、壓電致動器等等。
圖16B是一個簡化示意圖，繪示依據本發明的另一個實施例的使用工程設計過的基板1602來製造的MEMS設備。在圖16B中所繪示的實施例中，不移除工程設計過的基板1602的整體，而是僅部分移除以在工程設計過的基板1602中形成一或更多個空腔1640，使得可將諧振器結構懸掛在空腔1640中的一或更多者上方。本領域中的技術人員會認識到許多變化、變體及替代方案。
圖16C是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板1602移除之後的使用工程設計過的基板1602來製造的MEMS設備。在此實施例中，GaN膜已與工程設計過的基板1602分開且被轉移到圖案化的載體基板1604，該圖案化的載體基板具有開口1650且在開口1650上方提供了GaN膜片1610。
雖然未在圖式中表示，但本發明的實施例可適用於形成單片式微波積體電路（MMIC）結構。這些MMIC結構將射頻（RF）GaN高電子遷移率電晶體（HEMT）與平坦的電容器、電感器及電阻器整合在工程設計過的基板上。本發明的範圍內包括了各種不同的架構，包括使用絕緣的工程設計過的基板及絕緣的緩衝器以形成共面波導結構的架構。在其他的實施例中，實施了使用具有導電層的絕緣的工程設計過的基板以形成接地的共面波導結構的架構。本領域中的技術人員會認識到許多變化、變體及替代方案。
亦了解到，本文中所述的示例及實施例係僅用於說明的用途，且本領域中的技術人員將聯想到根據該等示例及實施例的各種更改或改變，且要將該等更改或改變包括在此申請案的精神及界限內及隨附請求項的範圍內。
100:工程設計過的基板 110:核心 112:第一黏著層/第一TEOS層 114:導電層/多晶矽層 116:第二黏著層/第二TEOS層 118:屏障層/氮化矽層 120:工程設計過的層/黏合層 122:工程設計過的層/實質單晶的矽層/實質單晶的層/單晶矽層 130:磊晶材料/GaN層 300:工程設計過的基板 314:導電層 316:第二黏著層 317:平面 412:第一黏著層 414:導電層 416:第二黏著層/黏著殼層 418:屏障層 500:方法 510:步驟 512:步驟 514:步驟 516:步驟 518:步驟 520:步驟 522:步驟 524:步驟 600:磊晶/工程設計過的基板結構 610:工程設計過的基板結構 620:矽磊晶層/磊晶單晶矽層/單晶矽層 710:工程設計過的基板結構 720:III-V族磊晶層 724:連通柱 800:方法 810:步驟 812:步驟 814:步驟 816:步驟 818:步驟 820:步驟 822:步驟 824:步驟 826:步驟 902:工程設計過的基板 910:緩衝層 920:接觸層 930:漂移層 940:汲極 950:通道區域 960:絕緣層 970:閘極 980:源極 1010:緩衝層 1030:漂移層 1040:汲極 1050:通道區域 1060:絕緣層 1070:閘極 1080:源極 1102:工程設計過的基板 1110:緩衝層 1120:接觸層 1130:漂移層 1140:汲極電極 1150:屏障層 1152:背部接點 1160:閘極介電體 1170:閘極金屬/堆疊 1180:源極接觸層 1182:源極電極 1210:緩衝層 1230:漂移層 1240:汲極 1250:屏障層 1252:背部接點 1260:閘極介電體 1270:閘極金屬/堆疊 1280:源極接觸層 1282:源極電極 1302:工程設計過的基板 1310:緩衝層 1320:接觸層 1340:汲極區域 1350:背部接點 1360:絕緣層 1370:閘極區域 1380:源極區域 1390:區域 1402:工程設計過的基板 1410:III-N族層 1420:金屬電極 1430:開口 1440:空腔 1510:鍍銅層 1530:緩衝層 1540:「驅動器/定址」區塊 1542:金屬層 1550:訊號及電力線路 1552:絕緣層 1570:綠色LED 1572:金屬層 1580:紅色LED 1582:金屬層 1590:GaN:LED 1602:工程設計過的基板 1604:載體基板 1610:GaN膜片 1620:間隙 1630:開口 1640:空腔 1650:開口
圖1是一個簡化示意圖，繪示依據本發明的一個實施例的工程設計過的（engineered）基板結構。
圖2A是一個SIMS分佈圖，針對依據本發明的一個實施例的工程設計過的結構繪示是深度的函數的物種濃度。
圖2B是一個SIMS分佈圖，針對依據本發明的一個實施例的在退火之後的工程設計過的結構繪示是深度的函數的物種濃度。
圖2C是一個SIMS分佈圖，針對依據本發明的一個實施例的在退火之後的具有氮化矽層的工程設計過的結構繪示是深度的函數的物種濃度。
圖3是一個簡化示意圖，繪示依據本發明的另一個實施例的工程設計過的基板結構。
圖4是一個簡化示意圖，繪示依據本發明的又另一個實施例的工程設計過的基板結構。
圖5是一個簡化流程圖，繪示依據本發明的一個實施例的製造工程設計過的基板的方法。
圖6是一個簡化示意圖，繪示依據本發明的一個實施例的用於RF及功率應用的磊晶/工程設計過的基板結構。
圖7是一個簡化示意圖，繪示依據本發明的一個實施例的工程設計過的基板結構上的III-V族磊晶層。
圖8是一個簡化流程圖，繪示依據本發明的另一個實施例的製造工程設計過的基板的方法。
圖9是依據本發明的一個實施例的使用工程設計過的基板來製造的具有準垂直架構的鰭式FET的簡化示意圖。
圖10是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的鰭式FET。
圖11是依據本發明的一個實施例的使用工程設計過的基板來製造的具有準垂直架構的側壁MOS電晶體的簡化示意圖。
圖12是依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的具有準垂直架構的側壁MOS電晶體的簡化示意圖。
圖13是依據本發明的一個實施例的使用工程設計過的基板來製造的MOS電晶體的簡化示意圖。
圖14A是一個簡化示意圖，繪示依據本發明的一個實施例的使用工程設計過的基板來製造的聲波諧振器。
圖14B是一個簡化示意圖，繪示依據本發明的另一個實施例的使用工程設計過的基板來製造的聲波諧振器。
圖15是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的微LED顯示器。
圖16A是一個簡化示意圖，繪示依據本發明的一個實施例的使用工程設計過的基板來製造的MEMS設備。
圖16B是一個簡化示意圖，繪示依據本發明的另一個實施例的使用工程設計過的基板來製造的MEMS設備。
圖16C是一個簡化示意圖，繪示依據本發明的一個實施例的在從工程設計過的基板移除之後的使用工程設計過的基板來製造的MEMS設備。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
902:工程設計過的基板
910:緩衝層
920:接觸層
930:漂移層
940:汲極
950:通道區域
960:絕緣層
970:閘極
980:源極

Claims (8)

  1. 一種微機電系統（MEMS）設備，包括： 一支撐結構，包括： 一多晶陶瓷核心； 一第一黏著層，耦接到該多晶陶瓷核心； 一導電層，耦接到該第一黏著層； 一第二黏著層，耦接到該導電層；及 一屏障層，耦接到該第二黏著層； 其中該支撐結構界定一空腔；以及 一III-V族膜片，耦接到該支撐結構的一部分，其中該III-V族膜片的一部分懸掛在由該支撐結構所界定的該空腔上方並且界定一MEMS結構。
  2. 如請求項1所述的MEMS設備，其中該多晶陶瓷核心包括氮化鋁。
  3. 如請求項1所述的MEMS設備，其中： 該第一黏著層包括包覆該多晶陶瓷核心的一第一正矽酸四乙酯（TEOS）層； 該導電層包括包覆該第一TEOS層的一多晶矽層； 該第二黏著層包括包覆該多晶矽層的一第二TEOS層；及 該屏障層包括包覆該第二TEOS層的一氮化矽層。
  4. 如請求項3所述的MEMS設備，其中： 該第一TEOS層具有約1000 Å的一厚度； 該多晶矽層具有約3000 Å的一厚度； 該第二TEOS層具有約1000 Å的一厚度；及 該氮化矽層具有約4000 Å的一厚度。
  5. 如請求項1所述的MEMS設備，其中該支撐結構更包括： 一黏合層，耦接到該屏障層； 一實質單晶的矽層，耦接到該黏合層；及 一緩衝層，耦接到該實質單晶的矽層； 其中該III-V族膜片磊晶地生長在該緩衝層上。
  6. 如請求項5所述的MEMS設備，其中該III-V族膜片包括磊晶的氮化鋁、或磊晶的氮化鋁鎵、或磊晶的氮化鎵、或上述項目的組合。
  7. 如請求項6所述的MEMS設備，其中該III-V族膜片具有約0.5 µm或更大的一厚度。
  8. 如請求項1所述的MEMS設備，其中該MEMS結構包括一懸臂、或一諧振器、或一叉指狀電容器、或一壓電致動器。
TW112113547A 2017-11-06 2018-11-06 使用工程設計過的基板結構來實施的微機電系統(mems)設備 TWI859810B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762582090P 2017-11-06 2017-11-06
US62/582,090 2017-11-06
US16/179,351 2018-11-02
US16/179,351 US10734303B2 (en) 2017-11-06 2018-11-02 Power and RF devices implemented using an engineered substrate structure

Publications (2)

Publication Number Publication Date
TW202333201A true TW202333201A (zh) 2023-08-16
TWI859810B TWI859810B (zh) 2024-10-21

Family

ID=66328910

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107139269A TWI801447B (zh) 2017-11-06 2018-11-06 使用工程設計過的基板結構來實施的功率及rf設備
TW112113547A TWI859810B (zh) 2017-11-06 2018-11-06 使用工程設計過的基板結構來實施的微機電系統(mems)設備

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW107139269A TWI801447B (zh) 2017-11-06 2018-11-06 使用工程設計過的基板結構來實施的功率及rf設備

Country Status (8)

Country Link
US (2) US10734303B2 (zh)
EP (1) EP3707757A4 (zh)
JP (1) JP7324197B2 (zh)
KR (1) KR102733487B1 (zh)
CN (1) CN111566827A (zh)
SG (1) SG11202003535XA (zh)
TW (2) TWI801447B (zh)
WO (1) WO2019090212A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297445B2 (en) * 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US11088661B2 (en) * 2019-07-19 2021-08-10 Nxp Usa, Inc. Power amplifier devices containing inverted power transistor dies and methods for the fabrication thereof
US11387169B2 (en) 2020-08-04 2022-07-12 Nxp Usa, Inc. Transistor with I/O ports in an active area of the transistor
US11502026B2 (en) 2020-10-12 2022-11-15 Nxp Usa, Inc. Transistor with flip-chip topology and power amplifier containing same
US11587852B2 (en) 2020-10-12 2023-02-21 Nxp Usa, Inc. Power amplifier modules with flip-chip and non-flip-chip power transistor dies
EP4229676A4 (en) * 2020-10-14 2024-11-13 Qromis, Inc. METHODS AND SYSTEMS FOR FABRICATING MMIC AND RF DEVICES ON MODIFIED SUBSTRATES
US20240297224A1 (en) * 2021-02-05 2024-09-05 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and manufacturing method therefor
JP7290156B2 (ja) * 2021-02-05 2023-06-13 信越半導体株式会社 窒化物半導体基板及びその製造方法
US20240141552A1 (en) * 2021-03-10 2024-05-02 Shin-Etsu Chemical Co., Ltd. Seed substrate for epitaxial growth use and method for manufacturing same, and semiconductor substrate and method for manufacturing same
JP7643250B2 (ja) 2021-08-10 2025-03-11 信越半導体株式会社 窒化物半導体基板及びその製造方法
JP7675679B2 (ja) * 2022-03-18 2025-05-13 信越化学工業株式会社 高特性エピ用種基板、高特性エピ用種基板の製造方法、半導体基板、および半導体基板の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1843971B1 (en) * 2005-02-04 2016-04-13 Imec Method for encapsulating a device in a microcavtiy
JP5319533B2 (ja) 2006-09-20 2013-10-16 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法
US7671515B2 (en) * 2006-11-07 2010-03-02 Robert Bosch, Gmbh Microelectromechanical devices and fabrication methods
CN101971308B (zh) * 2008-03-12 2012-12-12 日本电气株式会社 半导体器件
US8436362B2 (en) * 2009-08-24 2013-05-07 Micron Technology, Inc. Solid state lighting devices with selected thermal expansion and/or surface characteristics, and associated methods
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
GB201112327D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers
US9018715B2 (en) * 2012-11-30 2015-04-28 Silicon Laboratories Inc. Gas-diffusion barriers for MEMS encapsulation
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP6444135B2 (ja) * 2013-11-01 2018-12-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016054215A (ja) * 2014-09-03 2016-04-14 富士通株式会社 化合物半導体装置及びその製造方法
US9601608B2 (en) 2014-11-13 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for a gallium nitride (GaN) high electron mobility transistor
CN107181472B (zh) 2016-03-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 薄膜体声波谐振器、半导体器件及其制造方法
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
CN109844184B (zh) * 2016-06-14 2021-11-30 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
TWI767741B (zh) * 2016-08-23 2022-06-11 美商克若密斯股份有限公司 與工程基板整合之電力元件
US10312378B2 (en) * 2017-01-30 2019-06-04 QROMIS, Inc. Lateral gallium nitride JFET with controlled doping profile
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure

Also Published As

Publication number Publication date
SG11202003535XA (en) 2020-05-28
US20190139859A1 (en) 2019-05-09
US10734303B2 (en) 2020-08-04
TWI859810B (zh) 2024-10-21
TW201937535A (zh) 2019-09-16
EP3707757A4 (en) 2021-07-28
JP7324197B2 (ja) 2023-08-09
EP3707757A1 (en) 2020-09-16
CN111566827A (zh) 2020-08-21
WO2019090212A1 (en) 2019-05-09
TWI801447B (zh) 2023-05-11
JP2021502701A (ja) 2021-01-28
US20200335418A1 (en) 2020-10-22
KR102733487B1 (ko) 2024-11-22
KR20200077558A (ko) 2020-06-30
US10930576B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
JP7416556B2 (ja) 電力およびｒｆ用途用の設計された基板構造
TWI801447B (zh) 使用工程設計過的基板結構來實施的功率及rf設備
US12217957B2 (en) Engineered substrate structures for power and RF applications
JP2020508278A (ja) 加工基板に集積されているｒｆデバイス
JP7118069B2 (ja) 縦型パワーデバイスのための方法およびシステム