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TW202327027A - 半導體記憶體裝置 - Google Patents

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TW202327027A
TW202327027A TW111129239A TW111129239A TW202327027A TW 202327027 A TW202327027 A TW 202327027A TW 111129239 A TW111129239 A TW 111129239A TW 111129239 A TW111129239 A TW 111129239A TW 202327027 A TW202327027 A TW 202327027A
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channel
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李元錫
柳民泰
柳成原
李基碩
趙珉熙
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置包括：位元線，設置於基板上，且在第一方向上彼此平行延伸；氫供應絕緣層，包含氫，且填充位元線之間的空間；源極圖案，位於位元線中的每一者上，且與氫供應絕緣層局部地接觸；氫擴散障壁層，覆蓋氫供應絕緣層的頂表面，且與源極圖案的側表面接觸；第一通道圖案，位於源極圖案上；第一字元線，與第一通道圖案的側表面相鄰，且與位元線交叉；以及搭接接墊，位於第一通道圖案上。

Description

半導體存儲裝置
本揭露是有關於一種半導體記憶體裝置，且更具體而言，是有關於一種包括垂直通道電晶體（vertical channel transistor，VCT）的半導體記憶體裝置以及一種製造所述半導體記憶體裝置的方法。 [相關申請案的交叉參考] 本專利申請案主張於2021年12月15日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0180064號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
由於半導體裝置的設計規則已減小，因此已開發出製造技術來改善半導體裝置的積體密度、操作速度及良率（yield）。因此，已提出具有垂直通道的電晶體來改善電晶體的積體密度、電阻及電流驅動能力。
本發明概念的實施例可提供具有改善的電性特性及積體密度的半導體記憶體裝置。
根據實例性實施例，一種半導體記憶體裝置可包括：位元線，設置於基板上，且在第一方向上彼此平行延伸；氫供應絕緣層，包含氫，且填充位元線之間的空間；源極圖案，位於位元線中的每一者上，且與氫供應絕緣層局部地接觸；氫擴散障壁層，覆蓋氫供應絕緣層的頂表面，且與源極圖案的側表面接觸；第一通道圖案，位於源極圖案上；第一字元線，與第一通道圖案的側表面相鄰，且與位元線交叉；以及搭接接墊，位於第一通道圖案上。
根據實例性實施例，一種半導體記憶體裝置可包括：第一位元線，設置於基板上，第一位元線具有彼此相對的第一側表面與第二側表面；源極圖案，與第一位元線的第一側表面或第二側表面中的至少一者接觸，且與第一位元線的頂表面接觸；第一通道圖案，位於源極圖案上；第一字元線，與第一通道圖案的側表面相鄰，且與第一位元線交叉；以及搭接接墊，位於第一通道圖案上。
根據實例性實施例，一種半導體記憶體裝置可包括：位元線，設置於基板上，且在第一方向上彼此平行延伸；層間絕緣層，位於位元線之間；源極圖案，位於位元線中的每一者上；第一通道圖案及第二通道圖案，位於源極圖案上且彼此間隔開；第一字元線及第二字元線，位於第一通道圖案與第二通道圖案之間且彼此間隔開，第一字元線與第一通道圖案相鄰，第二字元線與第二通道圖案相鄰，且第一字元線及第二字元線與位元線交叉；第一閘極絕緣層，設置於第一通道圖案與第一字元線之間以及源極圖案與第一字元線之間；第二閘極絕緣層，設置於第二通道圖案與第二字元線之間以及源極圖案與第二字元線之間；以及搭接接墊，分別設置於第一通道圖案及第二通道圖案上。源極圖案中的氫濃度可高於第一通道圖案及第二通道圖案中的每一者的氫濃度。
現將參照附圖來更全面地闡述本發明概念的實例性實施例。
圖1是示出根據本發明概念一些實施例的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括記憶體胞元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體胞元陣列1可包括以二維或三維方式佈置的多個記憶體胞元MC。記憶體胞元MC中的每一者可連接於彼此相交的字元線WL與位元線BL之間。
記憶體胞元MC中的每一者可包括選擇元件TR及資料儲存元件DS，且選擇元件TR與資料儲存元件DS可彼此串聯電性連接。選擇元件TR可連接於資料儲存元件DS與字元線WL之間，且資料儲存元件DS可經由選擇元件TR連接至位元線BL。選擇元件TR可為場效電晶體（field effect transistor，FET），且資料儲存元件DS可被達成為電容器、磁性穿隧接面圖案或可變電阻器。舉例而言，選擇元件TR可包括電晶體，所述電晶體的閘電極可連接至字元線WL，而所述電晶體的汲極/源極端子可分別連接至位元線BL及資料儲存元件DS。
列解碼器2可對自外部輸入的位址訊號進行解碼，以在記憶體胞元陣列1的字元線WL之中選擇一者。在本文中，為了便於說明，複數用語字元線WL（the word lines WL）與單數用語字元線WL（the word line WL）可互換使用。在列解碼器2中解碼的位址訊號可被提供至列驅動器（未示出），且列驅動器可因應於控制電路的控制訊號而分別向所選擇字元線WL及未選擇字元線WL提供預定電壓。
感測放大器3可對參考位元線與藉由自行解碼器4解碼的位址訊號而選擇的位元線BL之間的電壓差進行感測及放大，且可輸出經放大的電壓差。
行解碼器4可在感測放大器3與外部裝置（例如，記憶體控制器）之間提供資料傳輸路徑。行解碼器4可對自外部輸入的位址訊號進行解碼，以選擇位元線BL之中的一者。在本文中，為了便於說明，複數用語位元線BL（the bit lines BL）與單數用語位元線BL（the bit line BL）可互換使用。
控制邏輯5可產生控制訊號，以用於控制將資料寫入至記憶體胞元陣列1中的操作/自記憶體胞元陣列1讀取資料的操作。
圖2是示意性地示出根據本發明概念一些實施例的半導體記憶體裝置的立體圖。
參照圖2，半導體記憶體裝置可包括位於半導體基板100上的周邊電路結構PS及位於周邊電路結構PS上的胞元陣列結構CS。
周邊電路結構PS可包括形成於半導體基板100上的核心電路及周邊電路。核心電路及周邊電路可包括參照圖1闡述的列解碼器2及行解碼器4（參見圖1）、感測放大器3（參見圖1）及控制邏輯5（參見圖1）。周邊電路結構PS可在垂直於半導體基板100的頂表面的第三方向D3上設置於半導體基板100與胞元陣列結構CS之間。
胞元陣列結構CS可包括位元線BL、字元線WL以及位元線BL與字元線WL之間的記憶體胞元MC（參見圖1）。記憶體胞元MC（參見圖1）可以二維或三維方式佈置於在彼此交叉的第一方向D1與第二方向D2上延伸的平面上。如上所述，記憶體胞元MC（參見圖1）中的每一者可包括選擇元件TR及資料儲存元件DS。
在一些實施例中，記憶體胞元MC（參見圖1）中的每一者的選擇元件TR可包括垂直通道電晶體（VCT）。垂直通道電晶體可意指具有通道長度在垂直於半導體基板100的頂表面的方向（即，第三方向D3）上延伸的結構的電晶體。另外，可提供電容器作為記憶體胞元MC（參見圖1）中的每一者的資料儲存元件DS。
圖3是示出根據本發明概念一些實施例的半導體記憶體裝置的平面圖。圖4是沿圖3所示的線A-A’、線B-B’及線C-C’截取以示出根據本發明概念一些實施例的半導體記憶體裝置的剖視圖。圖5A及圖5B是根據本發明概念一些實施例的圖4所示部分「P1」的放大圖。圖5C至圖5E是根據本發明概念一些實施例的圖4所示部分「P2」的放大圖。圖6A及圖6B是示出根據本發明概念一些實施例的半導體記憶體裝置的立體圖。
參照圖3及圖4，可在基板100上設置下部絕緣層110。位元線BL可在下部絕緣層110上在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。下部絕緣層110可覆蓋周邊電路結構PS。
舉例而言，位元線BL可包括經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其任意組合。位元線BL可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成，但不限於此。位元線BL可包括由上述材料構成的單層或多層。在一些實施例中，位元線BL可包含二維或三維材料，且可包含例如對應於碳系二維材料的石墨烯、對應於三維材料的碳奈米管或者其任意組合。
參照圖4及圖5C，位元線BL之間可設置有氫供應絕緣層HC。氫供應絕緣層HC可稱為「層間絕緣層」。舉例而言，氫供應絕緣層HC可包含含有氫的氧化矽或者SiOCH，或者由含有氫的氧化矽或者SiOCH形成。舉例而言，氫供應絕緣層HC中的氫濃度的範圍可介於0.1原子%至5原子%。
參照圖5C至圖5E，位元線BL上可分別設置有源極圖案SP。位元線BL中的每一者可具有彼此相對的第一側表面SW1與第二側表面SW2。源極圖案SP的一部分可向下延伸，以便設置於氫供應絕緣層HC與位元線BL之間。源極圖案SP的所述部分可向下延伸，以便與位元線BL的第一側表面SW1或第二側表面SW2中的至少一者接觸。除非上下文另有指示，否則本文中所使用的用語「與...接觸」是指直接接觸（即，觸碰）。源極圖案SP可具有設置於位元線BL的頂表面上的第一部分PR1以及與第一側表面SW1或第二側表面SW2中的至少一者接觸的一個或兩個第二部分PR2。舉例而言，類似於圖5E，源極圖案SP可具有與第二側表面SW2接觸的一個第二部分PR2。作為另外一種選擇，類似於圖5C及圖5D，源極圖案SP可具有分別與第一側表面SW1及第二側表面SW2接觸的兩個第二部分PR2。源極圖案SP的第一部分PR1與第二部分PR2可彼此連接成一體，其間不具有介面。
由於源極圖案SP具有第二部分PR2以及第一部分PR1，因此源極圖案SP與位元線BL之間的接觸表面可增大，且因此位元線BL與源極圖案SP之間的接觸電阻可減小。
源極圖案SP中的每一者可包含氧化物半導體或由氧化物半導體形成，且舉例而言，所述氧化物半導體可包含以下材料或由以下材料形成：InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其任意組合。
氫供應絕緣層HC可與源極圖案SP接觸，且可將氫供應至源極圖案SP中。因此，源極圖案SP中的氫濃度可增大。電荷量亦可藉由源極圖案SP中氫濃度的增大而增大，且源極圖案SP可被摻雜成具有第一導電性類型。舉例而言，源極圖案SP中的電子量可藉由氫濃度的增大而增大，且源極圖案SP可被摻雜成具有N型（N-type）。因此，可降低源極圖案SP的電阻。
氫供應絕緣層HC上可設置有氫擴散障壁層HB。舉例而言，氫擴散障壁層HB可具有由氮化矽或氧化鋁中的至少一者構成的單層式結構或多層式結構。氫擴散障壁層HB可防止氫供應絕緣層HC中所包含的氫擴散至位於氫擴散障壁層HB上的結構中。因此，氫供應絕緣層HC中的氫可能不會擴散至通道圖案AP1及通道圖案AP2中，且因此通道圖案AP1及通道圖案AP2中的氫濃度可相對非常低。因此，可防止短通道效應（short channel effect），且可改善半導體記憶體裝置的可靠性。
氫擴散障壁層HB上可設置有模製絕緣圖案115。模製絕緣圖案115可界定溝槽，所述溝槽在第二方向D2上延伸以與位元線BL相交且在第一方向D1上彼此間隔開。舉例而言，模製絕緣圖案115可包括氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數（low-k）介電層。
由模製絕緣圖案115界定的溝槽中的每一者中可設置有一對第一通道圖案AP1與第二通道圖案AP2。在所述溝槽中的每一者中，第一通道圖案AP1可在第二方向D2上彼此間隔開，而第二通道圖案AP2可在第二方向D2上彼此間隔開。第一通道圖案AP1與第二通道圖案AP2可在位元線BL中的每一者上在第一方向D1上交替地佈置。換言之，第一通道圖案AP1及第二通道圖案AP2可在彼此相交的第一方向D1與第二方向D2上以二維方式佈置。
第一通道圖案AP1及第二通道圖案AP2中的每一者可包含氧化物半導體或由氧化物半導體形成，且舉例而言，氧化物半導體可包含以下材料或由以下材料形成：InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其任意組合。舉例而言，第一通道圖案AP1及第二通道圖案AP2中的每一者可包含氧化銦鎵鋅（indium gallium zinc oxide，IGZO）或由氧化銦鎵鋅（IGZO）形成。第一通道圖案AP1及第二通道圖案AP2中的每一者可包括由氧化物半導體構成的單層或多層。第一通道圖案AP1及第二通道圖案AP2中的每一者可包含非晶、晶體或複晶氧化物半導體或者由非晶、晶體或複晶氧化物半導體形成。在一些實施例中，第一通道圖案AP1及第二通道圖案AP2中的每一者可具有較矽的帶隙能量（band gap energy）大的帶隙能量。舉例而言，第一通道圖案AP1及第二通道圖案AP2中的每一者可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當第一通道圖案AP1及第二通道圖案AP2各自具有約2.0電子伏至約4.0電子伏的帶隙能量時，其可具有最佳的通道效能。
在特定實施例中，第一通道圖案AP1及第二通道圖案AP2可包含二維或三維材料，且可包含例如對應於碳系二維材料的石墨烯、對應於三維材料的碳奈米管或者其任意組合。
第一通道圖案AP1及第二通道圖案AP2可穿透氫擴散障壁層HB，以便與源極圖案SP的第一部分PR1接觸。氫擴散障壁層HB可與源極圖案SP的第一部分PR1的側表面以及第一通道圖案AP1及第二通道圖案AP2的下部側表面接觸。
參照圖5A及圖6A，第一通道圖案AP1及第二通道圖案AP2的下部部分可藉由通道連接部分ACP彼此連接。通道連接部分ACP可與源極圖案SP的第一部分PR1的頂表面接觸。第一通道圖案AP1及第二通道圖案AP2與通道連接部分ACP可彼此連接成一體，其間不具有介面。
作為另外一種選擇，參照圖5B及圖6B，第一通道圖案AP1與第二通道圖案AP2可不彼此連接，而是可彼此間隔開。
彼此相鄰的所述一對第一通道圖案AP1與第二通道圖案AP2之間可設置有第一字元線WL1及第二字元線WL2。第一字元線WL1與第二字元線WL2可在第二方向D2上延伸，且可彼此平行。
舉例而言，第一字元線WL1及第二字元線WL2可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其任意組合。第一字元線WL1及第二字元線WL2可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成，但不限於此。第一字元線WL1及第二字元線WL2可包括由上述材料構成的單層或多層。在特定實施例中，第一字元線WL1及第二字元線WL2可包含二維或三維材料，且可包含例如對應於碳系二維材料的石墨烯、對應於三維材料的碳奈米管或者其任意組合。
第一字元線WL1及第二字元線WL2的頂表面可位於較第一通道圖案AP1及第二通道圖案AP2的頂表面高的水準處。在特定實施例中，第一字元線WL1及第二字元線WL2可具有間隔件形狀。換言之，第一字元線WL1及第二字元線WL2可具有修圓的頂表面。
第一通道圖案AP1與第一字元線WL1之間可設置有第一閘極絕緣圖案Gox1。第二通道圖案AP2與第二字元線WL2之間可設置有第二閘極絕緣圖案Gox2。類似於圖5A，第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2可在通道連接部分ACP上彼此連接，且可與通道連接部分ACP接觸。作為另外一種選擇，類似於圖5B及圖5D，第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2可在源極圖案SP上彼此連接，且可與源極圖案SP接觸。
第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2可由氧化矽層、氮氧化矽層、介電常數高於氧化矽層的介電常數的高介電常數（high-k）介電層或其任意組合形成。高介電常數介電層可由金屬氧化物或金屬氧氮化物形成。舉例而言，可用作閘極絕緣層的高介電常數介電層可由HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其任意組合形成，但不限於此。
一對第一字元線WL1與第二字元線WL2之間可設置有第一頂蓋圖案151及第二絕緣圖案153。第一頂蓋圖案151可設置於第二絕緣圖案153與第一字元線WL1及第二字元線WL2的外部側表面之間，且可覆蓋第一通道圖案AP1及第二通道圖案AP2的上部側表面。第一頂蓋圖案151可具有實質上均勻的厚度，且可由與第二絕緣圖案153的絕緣材料不同的絕緣材料形成。第一頂蓋圖案151及第二絕緣圖案153可在第二方向D2上延伸。第一頂蓋圖案151可覆蓋模製絕緣圖案115的頂表面。
第一字元線WL1及第二字元線WL2的頂表面上可設置有第二頂蓋圖案155。第二頂蓋圖案155可覆蓋第一頂蓋圖案151以及第二絕緣圖案153的頂表面。第二頂蓋圖案155可在第二方向D2上延伸。第二頂蓋圖案155可由與第二絕緣圖案153的絕緣材料不同的絕緣材料形成。
第二頂蓋圖案155中可設置有搭接接墊LP。搭接接墊LP可穿透第一頂蓋圖案151。搭接接墊LP的部分可向下突出，以便與第一通道圖案AP1及第二通道圖案AP2接觸。換言之，搭接接墊LP可具有分別與第一通道圖案AP1及第二通道圖案AP2接觸的突出部分LPP。搭接接墊LP可由經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意組合形成，但不限於此。
第一字元線WL1及第二字元線WL2的頂表面WL_u可位於第一水準LV1處。搭接接墊LP的突出部分LPP的寬度可分別實質上等於第一通道圖案AP1及第二通道圖案AP2的寬度。本文中所使用的例如「相同（same）」、「相等（equal）」、「平坦（planar）」、「共面（coplanar）」、「平行（parallel）」及「垂直（perpendicular）」等用語囊括相同或近似相同（包括例如由於製造製程而可能發生的變化）。除非上下文或其他聲明另有指示，否則用語「實質上（substantially）」在本文中可用於強調此一含義。搭接接墊LP的突出部分LPP的底表面LP_B可位於第二水準LV2處。第二水準LV2可低於第一水準LV1。
參照圖6A及圖6B，第一字元線WL1、與其相鄰的第一通道圖案AP1以及位於其下方的源極圖案SP的一部分可構成參照圖2闡述的選擇元件（即，電晶體）TR中的一者（例如，稱為「第一電晶體」）。在第一電晶體的操作中，第一通道圖案AP1的與搭接接墊LP相鄰的上部部分可用作第一電晶體的汲極區DR。第二字元線WL2、與其相鄰的第二通道圖案AP2以及位於其下方的源極圖案SP的另一部分可構成參照圖2闡述的電晶體TR的另一者（例如，稱為「第二電晶體」）。在第二電晶體的操作中，第二通道圖案AP2的與搭接接墊LP相鄰的上部部分可用作第二電晶體的汲極區DR。
由於第二水準LV2低於第一水準LV1，因此當電壓被施加至第一字元線WL1或第二字元線WL2時，位於搭接接墊LP上的第一字元線WL1或第二字元線WL2的控制功率可增大，且電子可更多地被收集於搭接接墊LP中。因此，搭接接墊LP與第一通道圖案AP1及第二通道圖案AP2之間的接觸電阻可減小。
在一些實施例中，搭接接墊LP上可分別設置有資料儲存圖案DSP。資料儲存圖案DSP可經由搭接接墊LP分別電性連接至第一通道圖案AP1及第二通道圖案AP2。資料儲存圖案DSP可在第一方向D1及第二方向D2上以矩陣形式進行佈置。
在一些實施例中，資料儲存圖案DSP中的每一者可為電容器，且可包括下部電極及上部電極以及設置於其間的電容器介電層。在此種情形中，下部電極可與搭接接墊LP接觸，且當在平面圖中觀察時，下部電極可具有例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀等各種形狀中的一者。
作為另外一種選擇，資料儲存圖案DSP中的每一者可為可藉由施加至其上的電性脈衝在兩種電阻狀態之間切換的可變電阻圖案。舉例而言，資料儲存圖案DSP中的每一者可包含相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料、反鐵磁材料或其任意組合，所述相變材料的晶體狀態可相依於電流的量而改變。
重新參照圖3，彼此相鄰的第一字元線WL1與第二字元線WL2可藉由第二絕緣圖案153彼此間隔開第一距離S1。彼此相鄰的第一通道圖案AP1與第二通道圖案AP2可藉由模製絕緣圖案115彼此間隔開第二距離S2。此處，第二距離S2可能大於第一距離S1。因此，在垂直通道電晶體的操作中，彼此相鄰的第一通道圖案AP1與第二通道圖案AP2之間的耦合雜訊可減少。因此，在半導體記憶體裝置的操作中，可防止所選擇電晶體及與其相鄰的未選擇電晶體中的漏電流（leakage current）增加。
圖7A至圖9A是示出根據實例性實施例的製造圖3所示半導體記憶體裝置的方法的平面圖。圖7B至圖9B是分別沿圖7A至圖9A所示的線A-A’、線B-B’及線C-C’截取以示出根據實例性實施例的製造圖4所示半導體記憶體裝置的方法的剖視圖。圖10A至圖10G是示出根據實例性實施例的製造圖4所示半導體記憶體裝置的方法的剖視圖。
參照圖7A及圖7B，可在基板100上形成下部絕緣層110。可在下部絕緣層110上形成位元線BL。位元線BL可在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。下部絕緣層110可覆蓋基板100，且可包括經堆疊的絕緣層。舉例而言，下部絕緣層110可包括氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數介電層。
可在下部絕緣層110上沈積導電層，且然後，可對導電層進行圖案化以形成位元線BL。可將氫供應絕緣層HC形成為填充位元線BL之間的空間，且氫供應絕緣層HC的頂表面可與位元線BL的頂表面實質上共面。作為另外一種選擇，可在氫供應絕緣層HC中形成溝槽，且然後，可藉由利用導電材料填充所述溝槽來形成位元線BL。舉例而言，氫供應絕緣層HC可由含有氫的氧化矽或者SiOCH形成。舉例而言，氫供應絕緣層HC中的氫濃度的範圍可介於0.1原子%至5原子%。
參照圖8A及圖8B，可蝕刻氫供應絕緣層HC以形成暴露出位元線BL的側表面的凹槽G1。凹槽G1可在第一方向D1及第二方向D2上彼此間隔開。
參照圖9A及圖9B，可在氫供應絕緣層HC上形成源極層，且然後可對源極層進行圖案化以形成源極圖案SP。此時，源極圖案SP可分別填充凹槽G1。源極圖案SP可在第一方向D1及第二方向D2上彼此間隔開。
參照圖10A，可在基板100的具有源極圖案SP的整個頂表面上共形地形成氫擴散障壁層HB。氫擴散障壁層HB可具有由氮化矽及氧化鋁中的至少一者構成的單層式結構或多層式結構。
參照圖10B，可在氫擴散障壁層HB上形成模製絕緣圖案115。模製絕緣圖案115可界定彼此間隔開的溝槽T。溝槽T可暴露出氫擴散障壁層HB。藉由溝槽T而暴露出的氫擴散障壁層HB可被蝕刻以暴露出源極圖案SP。模製絕緣圖案115可由相對於氫擴散障壁層HB及源極圖案SP具有蝕刻選擇性的絕緣材料形成。舉例而言，模製絕緣圖案115可由氧化矽層形成。
參照圖10C，可移除沿線C-C’截取的橫截面中的模製絕緣圖案115。另外，可蝕刻沿線B-B’截取的橫截面中的模製絕緣圖案115以另外形成溝槽。可形成有效層121以共形地覆蓋具有所述溝槽的模製絕緣圖案115。有效層121可與溝槽中的源極圖案SP接觸，且可覆蓋模製絕緣圖案115的頂表面及側表面。
可利用物理氣相沈積（physical vapor deposition，PVD）技術、熱化學氣相沈積（chemical vapor deposition，CVD）（熱CVD（thermal CVD））技術、低壓化學氣相沈積（low-pressure chemical vapor deposition，LP-CVD）技術、電漿增強型化學氣相沈積（plasma-enhanced chemical vapor deposition，PE-CVD）技術及原子層沈積（atomic layer deposition，ALD）技術中的至少一者來形成有效層121。有效層121可以實質上均勻的厚度覆蓋溝槽T的底表面及內側表面。有效層121的厚度可小於溝槽的寬度的一半。舉例而言，可將有效層121沈積成具有數奈米至數十奈米的厚度（例如，1奈米至30奈米的厚度，具體而言，1奈米至10奈米的厚度）。有效層121可包含半導體材料、氧化物半導體材料或二維半導體材料。舉例而言，有效層121可包含矽、鍺、矽-鍺或氧化銦鎵鋅（IGZO）或者由矽、鍺、矽-鍺或氧化銦鎵鋅（IGZO）形成。
可在有效層121上形成填充所述溝槽的犧牲層123。犧牲層123可具有實質上平的頂表面。犧牲層123可由相對於模製絕緣圖案115具有蝕刻選擇性的絕緣材料形成。舉例而言，犧牲層123可由利用旋塗玻璃（spin-on-glass，SOG）技術形成的絕緣材料及氧化矽中的一者形成。
隨後，可對犧牲層123及有效層121進行平坦化以暴露出模製絕緣圖案115的頂表面。
接下來，參照圖10D，在犧牲層123及有效層121的平坦化製程之後，可在經平坦化的犧牲層123及經平坦化的有效層121上形成遮罩圖案MP。
遮罩圖案MP可在模製絕緣圖案115上具有縱軸平行於第一方向D1的開口。遮罩圖案MP的開口可在第二方向D2上彼此間隔開。當在平面圖中觀察時，遮罩圖案MP的開口可位於位元線BL之間。遮罩圖案MP可暴露出有效層的頂表面的部分。
隨後，可使用遮罩圖案MP作為蝕刻遮罩依序蝕刻犧牲層及有效層，以在位元線BL之間形成暴露出氫擴散障壁層HB的開口OP。
因此，可在溝槽中的每一者中形成初步通道圖案AP及位於初步通道圖案AP上的犧牲圖案124。在溝槽中的每一者中，初步通道圖案AP可在第二方向D2上彼此間隔開，而犧牲圖案124可在第二方向D2上彼此間隔開。
初步通道圖案AP中的每一者可包括與源極圖案SP接觸的水平部分以及自水平部分延伸並與溝槽中的每一者的側表面接觸的一對垂直部分。
在形成初步通道圖案AP之後，可實行灰化製程（ashing process）以移除遮罩圖案MP。
接下來，參照圖10E，可使用相對於模製絕緣圖案115及初步通道圖案AP具有蝕刻選擇性的蝕刻配方（etch recipe）來移除犧牲圖案124。因此，可在溝槽中的每一者中暴露出在第二方向D2上彼此間隔開的初步通道圖案AP的表面。
隨後，可依序沈積閘極絕緣層131及閘極導電層133，以共形地覆蓋初步通道圖案AP。可利用物理氣相沈積（PVD）技術、熱化學氣相沈積（熱CVD）技術、低壓化學氣相沈積（LP-CVD）技術、電漿增強型化學氣相沈積（PE-CVD）技術及原子層沈積（ALD）技術中的至少一者來形成閘極絕緣層131及閘極導電層133。
閘極絕緣層131及閘極導電層133可以實質上均勻的厚度覆蓋初步通道圖案AP的水平部分及垂直部分。閘極絕緣層131及閘極導電層133的厚度之和可小於溝槽的寬度的一半。因此，可在溝槽中界定間隙區的同時在閘極絕緣層131上沈積閘極導電層133。
閘極絕緣層131可與氫擴散障壁層HB以及位於初步通道圖案AP之間的模製絕緣圖案115的側表面接觸。
參照圖10F，可對閘極導電層133實行各向異性蝕刻製程，以在溝槽中的每一者中形成彼此分離的一對第一字元線WL1與第二字元線WL2。當對閘極導電層133實行各向異性蝕刻製程時，第一字元線WL1及第二字元線WL2的頂表面可低於初步通道圖案AP的頂表面。作為另外一種選擇，可附加地實行使第一字元線WL1及第二字元線WL2的頂表面凹陷的蝕刻製程。初步通道圖案AP的與第一字元線WL1及第二字元線WL2相鄰的部分可分別被稱為第一通道圖案AP1及第二通道圖案AP2。此外，閘極絕緣層131的與第一字元線WL1及第二字元線WL2相鄰的部分可分別被稱為第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2。
接下來，可對藉由第一字元線WL1及第二字元線WL2而暴露出的閘極絕緣層131及初步通道圖案AP依序實行各向異性蝕刻製程。因此，可在溝槽中的每一者中形成彼此分離的一對第一通道圖案AP1與第二通道圖案AP2以及彼此分離的一對第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2。
參照圖10G，在形成第一字元線WL1及第二字元線WL2之後，可如參照圖4所述共形地堆疊第一頂蓋圖案151。可沈積絕緣層以填充第一字元線WL1與第二字元線WL2之間的空間，且然後可使絕緣層凹陷以形成第二絕緣圖案153。可在第二絕緣圖案153及第一頂蓋圖案151上形成第二頂蓋圖案155。
重新參照圖4，可形成搭接接墊LP及資料儲存圖案DSP。
根據本發明概念的實施例，源極圖案可與位元線的側表面接觸，以減小源極圖案與位元線之間的接觸電阻。
氫供應絕緣層可與源極圖案接觸，且可將氫供應至源極圖案中。因此，可降低源極圖案的電阻。
可將氫擴散障壁層設置於氫供應絕緣層上，以防止氫擴散至通道圖案中。因此，可防止短通道效應，且可改善半導體記憶體裝置的可靠性。因此，可改善半導體記憶體裝置的電性特性。另外，半導體記憶體裝置可具有垂直通道，且因此可改善半導體記憶體裝置的積體密度。
儘管已具體示出並闡述了本發明概念的實例性實施例，然而此項技術中具有通常知識者將理解，可在不背離隨附申請專利範圍的精神及範圍的條件下對其作出形式及細節上的變化。
1:記憶體胞元陣列 2:列解碼器 3:感測放大器 4:行解碼器 5:控制邏輯 100:半導體基板/基板 110:下部絕緣層 115:模製絕緣圖案 121:有效層 123:犧牲層 124:犧牲圖案 131:閘極絕緣層 133:閘極導電層 151:第一頂蓋圖案 153:第二絕緣圖案 155:第二頂蓋圖案 A-A’、B-B’、C-C’:線 ACP:通道連接部分 AP:初步通道圖案 AP1:通道圖案/第一通道圖案 AP2:通道圖案/第二通道圖案 BL:位元線 CS:胞元陣列結構 D1:第一方向 D2:第二方向 D3:第三方向 DR:汲極區 DS:資料儲存元件 DSP:資料儲存圖案 G1:凹槽 Gox1:第一閘極絕緣圖案 Gox2:第二閘極絕緣圖案 HB:氫擴散障壁層 HC:氫供應絕緣層 LP:搭接接墊 LP_B:底表面 LPP:突出部分 LV1:第一水準 LV2:第二水準 MC:記憶體胞元 MP:遮罩圖案 OP:開口 P1、P2:部分 PR1:第一部分 PR2:第二部分 PS:周邊電路結構 S1:第一距離 S2:第二距離 SP:源極圖案 SW1:第一側表面 SW2:第二側表面 T:溝槽 TR:選擇元件/電晶體 WL:字元線 WL1:第一字元線 WL2:第二字元線 WL_u:頂表面
圖1是示出根據本發明概念一些實施例的半導體記憶體裝置的方塊圖。 圖2是示意性地示出根據本發明概念一些實施例的半導體記憶體裝置的立體圖。 圖3是示出根據本發明概念一些實施例的半導體記憶體裝置的平面圖。 圖4是沿圖3所示的線A-A’、線B-B’及線C-C’截取以示出根據本發明概念一些實施例的半導體記憶體裝置的剖視圖。 圖5A及圖5B是根據本發明概念一些實施例的圖4所示部分「P1」的放大圖。 圖5C至圖5E是根據本發明概念一些實施例的圖4所示部分「P2」的放大圖。 圖6A及圖6B是示出根據本發明概念一些實施例的半導體記憶體裝置的立體圖。 圖7A至圖9A是示出根據實例性實施例的製造圖3所示半導體記憶體裝置的方法的平面圖。 圖7B至圖9B是分別沿圖7A至圖9A所示的線A-A’、線B-B’及線C-C’截取以示出根據實例性實施例的製造圖4所示半導體記憶體裝置的方法的剖視圖。 圖10A至圖10G是示出根據實例性實施例的製造圖4所示半導體記憶體裝置的方法的剖視圖。
1:記憶體胞元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏輯
BL:位元線
DS:資料儲存元件
MC:記憶體胞元
TR:選擇元件/電晶體
WL:字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 位元線，設置於基板上，且在第一方向上彼此平行延伸； 氫供應絕緣層，包含氫，且填充所述位元線之間的空間； 源極圖案，位於所述位元線中的每一者上，且與所述氫供應絕緣層局部地接觸； 氫擴散障壁層，覆蓋所述氫供應絕緣層的頂表面，且與所述源極圖案的側表面接觸； 第一通道圖案，位於所述源極圖案上； 第一字元線，與所述第一通道圖案的側表面相鄰，且與所述位元線交叉；以及 搭接接墊，位於所述第一通道圖案上。
  2. 如請求項1所述的半導體記憶體裝置，其中所述氫供應絕緣層中的氫濃度的範圍介於0.1原子%至5原子%。
  3. 如請求項1所述的半導體記憶體裝置，其中所述氫擴散障壁層具有由氮化矽及氧化鋁中的至少一者構成的單層式結構或多層式結構。
  4. 如請求項1所述的半導體記憶體裝置，其中所述源極圖案的一部分在所述位元線中的對應一者的第一側表面與所述氫供應絕緣層之間延伸，且與所述第一側表面接觸。
  5. 如請求項4所述的半導體記憶體裝置，其中所述位元線中的所述對應一者具有與所述第一側表面相對的第二側表面，且 其中所述源極圖案的另一部分在所述位元線中的所述對應一者的所述第二側表面與所述氫供應絕緣層之間延伸，且與所述第二側表面接觸。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一字元線的頂表面位於第一水準處， 其中所述搭接接墊包括突出部分，所述突出部分在垂直方向上朝向所述第一通道圖案延伸，且在所述第一方向上具有與所述第一通道圖案相同的寬度，且 其中所述突出部分的底表面位於較所述第一水準低的第二水準處。
  7. 如請求項1所述的半導體記憶體裝置，其中所述第一通道圖案穿透所述氫擴散障壁層，以便與所述源極圖案接觸。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 第二通道圖案，位於所述源極圖案上且與所述第一通道圖案相鄰；以及 第二字元線，位於所述第一字元線與所述第二通道圖案之間，且在所述第一方向上較所述第一字元線更靠近所述第二通道圖案。
  9. 一種半導體記憶體裝置，包括： 第一位元線，設置於基板上，所述第一位元線具有彼此相對的第一側表面與第二側表面； 源極圖案，與所述第一位元線的所述第一側表面及所述第二側表面中的至少一者接觸，且與所述第一位元線的頂表面接觸； 第一通道圖案，位於所述源極圖案上； 第一字元線，與所述第一通道圖案的側表面相鄰，且與所述第一位元線交叉；以及 搭接接墊，位於所述第一通道圖案上。
  10. 一種半導體記憶體裝置，包括： 位元線，設置於基板上，且在第一方向上彼此平行延伸； 層間絕緣層，位於所述位元線之間； 源極圖案，位於所述位元線中的每一者上； 第一通道圖案及第二通道圖案，位於所述源極圖案上且彼此間隔開； 第一字元線及第二字元線，位於所述第一通道圖案與所述第二通道圖案之間且彼此間隔開，所述第一字元線與所述第一通道圖案相鄰，所述第二字元線與所述第二通道圖案相鄰，且所述第一字元線及所述第二字元線與所述位元線交叉； 第一閘極絕緣層，設置於所述第一通道圖案與所述第一字元線之間以及所述源極圖案與所述第一字元線之間； 第二閘極絕緣層，設置於所述第二通道圖案與所述第二字元線之間以及所述源極圖案與所述第二字元線之間；以及 搭接接墊，分別設置於所述第一通道圖案及所述第二通道圖案上， 其中所述源極圖案中的氫濃度高於所述第一通道圖案及所述第二通道圖案中的每一者的氫濃度。
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