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TW202318808A - Pll電路及發送系統 - Google Patents

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TW202318808A
TW202318808A TW111131890A TW111131890A TW202318808A TW 202318808 A TW202318808 A TW 202318808A TW 111131890 A TW111131890 A TW 111131890A TW 111131890 A TW111131890 A TW 111131890A TW 202318808 A TW202318808 A TW 202318808A
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TW
Taiwan
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clock signal
signal
aforementioned
reference clock
switching
Prior art date
Application number
TW111131890A
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English (en)
Inventor
藤田真由子
新名亮規
Original Assignee
日商新唐科技日本股份有限公司
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Abstract

一種生成輸出時脈訊號的PLL電路(1)，具備：選擇電路(70)，選擇複數個時脈訊號之中的1個作為PLL電路(1)的基準訊號；及控制電路(75)，在切換基準時脈訊號的選擇時，將生成基準時脈訊號的比較對象即回授時脈訊號的分頻器(3)中的分頻比率暫時性地變小。例如，控制電路(75)在切換基準時脈訊號的選擇時，也可以將PLL電路(1)內的相位比較器(40)之檢測結果暫時性地遮蔽。

Description

PLL電路及發送系統
[發明領域]
本發明是關於一種可切換基準時脈訊號的PLL電路及發送系統。[背景技術]
專利文獻1提出一種PLL電路，該PLL電路在可切換基準時脈訊號的PLL(Phase Locked Loop)電路中，在基準時脈訊號的切換時，基準時脈訊號與比較時脈訊號的相位沒有偏移，切換時也可以得到安定的輸出，且能夠以簡易的構成來實現。
[專利文獻]
[專利文獻1]日本專利特開2003-243980號公報
[發明的概要] [發明欲解決之課題]
但是，依據專利文獻1，在基準時脈訊號的切換時，會有基準時脈訊號與比較時脈訊號的相位偏移無法消失的情況，而有可能產生頻率變動的問題。
因此，本揭示的目的是提供一種抑制基準時脈訊號切換時的頻率變動的PLL電路及發送訊號。 [用以解決課題之手段]
為了達到上述目的，本發明之一態樣的PLL電路是生成輸出時脈訊號的PLL電路，具備：選擇電路，選擇複數個時脈訊號之中的1個作為前述PLL電路的基準時脈訊號；及控制電路，在切換前述基準時脈訊號的選擇時，將生成前述基準時脈訊號的比較對象即回授時脈訊號的分頻器中的分頻比率暫時性地變小。
又，本揭示之一態樣的發送系統具備：上述PLL電路；與前述輸出時脈訊號同步而將並列資料轉換為串列資料的轉換器；及將前述串列資料輸出到通訊線路的發送驅動器。
再者，這些一般概括的或是具體的態樣，也可以由系統、方法、積體電路來實現，也可以由系統、方法、積體電路的任意組合來實現。 [發明的效果]
依據本揭示的PLL電路及發送系統，可以抑制基準時脈訊號切換時的頻率變動。
[用以實施發明之形態] (為本揭示的基礎之見解)
關於在「背景技術」之一欄中記載的習知技術的PLL電路，本發明者發現會產生以下的問題。圖11是顯示習知技術的PLL電路之構成。此PLL電路對應專利文獻1的圖1。又，圖12顯示在圖11中因基準時脈訊號的切換而產生之動作的時序圖。
圖12中，時脈切換訊號是指示基準時脈訊號之切換的訊號。基準時脈訊號是從選擇器向相位比較器輸出的訊號。比較時脈訊號是從分頻器向向相位比較器輸出的訊號。重置訊號是從時點產生器向分頻器輸出的訊號。
在圖12的時脈切換訊號為低位準的區間，選擇時脈A作為基準時脈訊號，並成為鎖定狀態。時脈切換訊號從低位準變化到高位準後，基準時脈訊號從時脈A被切換到時脈B。
重置訊號在切換後的基準時脈訊號之最初的邊緣(圖12中上升邊緣)的時點生效(assert) (輸出負邏輯脈衝)，並清除分頻器的計數器。分頻器的計數動作只停止重置訊號的脈衝寬度(L位準的時間)。只在此脈衝寬度的時間，在基準時脈訊號與比較時脈訊號產生相位差。
就算是時脈A與時脈B的頻率相同的狀況，此相位差透過濾波器傳輸到電壓控制振盪器VCXCO而產生頻率變動。
又，在分頻器設置使解除重置時點(即是重置脈衝的上升時點)與輸出時脈訊號同步的同步電路時，解除重置時點會延遲，相位差會更大。
進而，如圖12之虛線的圓形框所示，當時脈切換時，在基準時脈訊號的停止期間長的情況下，在停止期間中，會於比較時脈訊號產生不必要的時脈脈衝。此不必要的時脈脈衝會成為使頻率大幅變動的要因。
圖13是顯示用習知技術的時脈切換動作可產生之頻率變動的說明圖。如圖中所示，在基準時脈訊號的切換時，會產生頻率變動ΔF。專利文獻1之前的一般PLL電路的例子中，ΔF有時候會為30000ppm左右。在專利文獻1的PLL電路中，可以認為頻率變動ΔF小於30000ppm，但是有上述的問題。
近年來，如圖14所示，謀求進一步減小基準時脈訊號切換時的頻率變動Δf(Δf＜＜ΔF)。例如，在USB4(Universal Serial Bus(通用序列匯流排) 4)規格中，要求Δf=1400ppm以下。
因此，本揭示提供一種抑制基準時脈訊號切換時的頻率變動之PLL電路及發送系統。
為了解決上述的問題，本揭示的一態樣之PLL電路是生成輸出時脈訊號的PLL電路，具備：選擇電路，選擇複數個時脈訊號之中的1個作為前述PLL電路的基準時脈訊號；控制電路，在切換前述基準時脈訊號的選擇時，將生成前述基準時脈訊號的比較對象即回授時脈訊號的分頻器中的分頻比率暫時性地變小。
又，本揭示的一態樣之發送系統具備：上述的PLL電路；與前述輸出時脈訊號同步而將並列資料轉換為串列資料的轉換器；及將前述串列資料輸出到通訊線路的發送驅動器。
再者，這些一般概括的或是具體的態樣，也可以由系統、方法、積體電路來實現，也可以由系統、方法、積體電路，或是電腦程式的任意組合來實現。
以下針對本揭示的一態樣之PLL電路及發送系統的實施形態，一面參照圖式一面具體地說明。
再者，以下說明的實施形態任一者皆是顯示本揭示的一概括或具體的的例子。以下的實施形態中顯示的數值、形狀、材料、構成要素、構成要素的配置位置及接續形態、步驟、步驟順序等為其中一例，並非旨在限定本揭示。又，針對以下的實施形態的構成要素之中，未記載於顯示最上位概念的獨立請求項的構成要素是被說明為任意的構成要素。 (實施形態) [1.1 PLL電路的構成]
首先，說明關於實施形態之PLL電路的構成。
圖1是顯示實施形態的PLL電路1之構成例的方塊圖。同圖的PLL電路1具備：電壓控制振盪器2、分頻器3、相位比較器40、低通濾波器6、及切換電路7。
電壓控制振盪器2被稱之為VCO(Voltage controlled oscillator)，以因應來自低通濾波器6的控制電壓之頻率來振盪，藉此生成輸出時脈訊號VCLK。
分頻器3將輸出時脈訊號VCLK分頻，將分頻的結果作為回授時脈訊號FB向相位比較器40輸出。分頻器3藉由重置訊號NRST重置，成為停止狀態。又，分頻器3在分頻比率切換訊號CHG生效的期間，變更分頻比率而開始分頻。在此，分頻比率是將輸出時脈訊號VCLK的頻率設為1/N倍時的N。N可以是正的整數。
相位比較器40檢測基準時脈訊號REF、與從分頻器3輸出的回授時脈訊號FB的相位差。因此，相位比較器40具備例如PFD4與CP5。
PFD4(Phase Frequency Detector(相位頻率偵測器) 4)是檢測基準時脈訊號REF與回授時脈訊號FB的相位差及頻率差。以下，相位差及頻率差不特別區別，簡單地稱為相位差。
CP5(Charge Pump(充電幫浦) 5)輸出或輸入因應檢出的相位差的電流。
低通濾波器6向控制電壓振盪器2輸出因應檢出之相位差的控制電壓。具體來說，低通濾波器6藉由將從CP5輸出或輸入的電流轉換成平滑化的電壓而生成控制電壓。
切換電路7是依照時脈切換訊號而切換基準時脈訊號REF的電路。因此，切換電路7具備選擇電路70及控制電路75。
選擇電路70依照時脈切換訊號由複數個時脈訊號當中選擇1個，作為基準時脈訊號REF而輸出到相位比較器40。複數個時脈訊號在同圖中顯示了第1時脈訊號CLK1及第2時脈訊號CLK2的2個例子。第1時脈訊號CLK1及第2時脈訊號CLK2可以是頻率相同相位相異的時脈訊號，例如，可以是回復時脈及除此以外的時脈。在此，回復時脈是依照接收串列資料的變化時點而再生的時脈訊號。
控制電路75在切換基準時脈訊號REF的選擇時，執行將分頻器3的分頻比率暫時性地變小的控制。更進一步，控制電路75在切換基準時脈訊號REF的選擇時，執行將相位比較器40的檢測結果暫時性地遮蔽之控制。
在分頻器3暫時地分頻比率變小是暫時地縮短回授時脈訊號FB的週期。例如，若相對於剛切換後的基準時脈訊號REF之最初的邊緣時點，來自分頻器3的回授時脈訊號FB之最初的邊緣時點稍微延遲時，可讓基準時脈訊號REF及回授時脈訊號FB兩者的下一個週期之邊緣時點為一致。其結果是可以抑制由於基準時脈訊號REF的切換而產生的輸出時脈訊號VCLK的頻率變動。
有關進行遮蔽的控制，在切換基準時脈訊號的選擇時，雖然會發生基準時脈訊號及回授時脈訊號之其中一者的時脈脈衝誤被多餘輸出的情況，但可將因該多餘的脈衝引起的相位差遮蔽。 [1.2 切換電路的構成]
接下來，說明關於切換電路7之具體的構成。
圖2是顯示圖1中的切換電路7之構成例的電路圖。圖2中切換電路7具備選擇電路70及控制電路75。
選擇電路70具備邏輯電路71、AND電路72、AND電路73及OR電路74。同圖中時脈切換訊號是以低位準指示第1時脈訊號CLK1與第2時脈訊號CLK2之一者，以高位準指示另一者的訊號。
邏輯電路71輸入時脈切換訊號、第1時脈訊號CLK1及第2時脈訊號CLK2，將第1時脈訊選擇訊號1SEL及第2時脈訊選擇訊號2SEL之其中一者設為高位準也就是有效(active)。只是，在時脈切換訊號剛變化後，也就是在剛指示基準時脈訊號REF的切換後，邏輯電路71設置將第1時脈訊選擇訊號1SEL及第2時脈訊選擇訊號2SEL之兩者暫時性的設為低位準之非選擇期間。非選擇期間是為了防止因基準時脈訊號REF的切換造成的來自OR電路74的脈衝干擾(glitch)雜訊出現或產生而設定的。在此，所謂脈衝干擾，是非預期的短幅寬之鬚狀脈衝。又，此脈衝對下一級以後的電路產生不好的影響時，則稱作為脈衝干擾雜訊。
AND電路72是輸出第1時脈訊號CLK1與第1時脈選擇訊號1SEL的邏輯與。即是，AND電路72在第1時脈選擇訊號1SEL為高位準的時候輸出第1時脈訊號CLK1，在第1時脈選擇訊號1SEL為低位準的時候不輸出第1時脈訊號CLK1而是輸出低位準。
AND電路73是輸出第2時脈訊號CLK2與第2時脈選擇訊號2SEL的邏輯與。即是，AND電路73在第2時脈選擇訊號2SEL為高位準的時候輸出第2時脈訊號CLK2，在第2時脈選擇訊號2SEL為低位準的時候不輸出第2時脈訊號CLK2而是輸出低位準。
OR電路74輸出AND電路72的輸出和切換電路7的輸出之邏輯和。OR電路74將第1時脈訊號CLK1及第2時脈訊號CLK2的其中一者作為基準時脈訊號REF來輸出。但是，OR電路74在上述的非選擇期間中不輸出第1時脈訊號CLK1也不輸出第2時脈訊號CLK2而是輸出低位準。
控制電路75具備：XOR電路76、正反器77、正反器78及反向電路79。藉此，控制電路75生成各種控制訊號，前述各種控制訊號是用於實施將分頻比率暫時性地變小的控制及將相位比較器40的檢測結果暫時性地遮蔽的控制。
XOR電路76取第1時脈選擇訊號1SEL和第2時脈選擇信號2SEL的邏輯互斥或。XOR電路76的輸出是向正反器77及正反器78的重置端子輸入。其結果，XOR電路76在第1時脈選擇訊號1SEL及第2時脈選擇信號2SEL的兩者已為低位準時，則將正反器77及正反器78重置。即，XOR電路76在上述的非選擇期間，將正反器77及正反器78設為重置狀態，第1時脈選擇訊號1SEL及第2時脈選擇信號2SEL的其中任一者已成為高位準時才解除重置狀態。再者，XOR電路76也可以用OR電路替用。
正反器77的D輸入端子通常輸入高位準。在正反器77的時脈輸入端子輸入基準時脈訊號REF。正反器77的重置端子輸入XOR電路76的輸出訊號。其結果，正反器77在非選擇期間的開始時點，Q輸出端子從高位準變化到低位準，非選擇期間結束後的基準時脈訊號REF的最初的上升邊緣變化到高位準。此Q輸出端子的訊號作為重置訊號NRST向分頻器3輸出。
正反器78的D輸入端子是連接正反器77的Q輸出端子，輸入重置訊號NRST。在正反器78的反向時脈輸入端子輸入基準時脈訊號REF。正反器78的重置輸入端子輸入XOR電路76的輸出訊號。其結果，正反器78在非選擇期間的開始時點，Q輸出端子從高位準變化到低位準，並在非選擇期間結束後的基準時脈訊號REF的最初的上升邊緣，從D輸入端子取入重置訊號NRST而從Q輸出端子輸出。此Q輸出端子的訊號作為遮蔽訊號NMSK向位比較器40輸出。
反向電路79將遮蔽訊號NMSK反向，將已反向的訊號作為分頻比率切換訊號CHG來向分頻器3輸出。
關於圖2中的各種訊號進行的動作，使用圖7於後說明。 [1.3 分頻器的構成]
接下來說明關於分頻器3更具體的構成。
圖3是顯示圖1中的分頻器3之構成例的電路圖。圖4是顯示圖3中的同步電路30之構成例的電路圖。
如圖3所示，分頻器3具備同步電路30及計數器型分頻電路31。計數器型分頻電路31具備計數器32及比較器33。
同步電路30是使重置訊號NRST與輸出時脈訊號VCLK的電路同步。為此，同步電路30在圖4的構成例中，具備反向電路34、正反器35及正反器36。
反向電路34將輸出時脈訊號VCLK反向，並將已反向的訊號朝正反器35及正反器36的時脈輸入端子輸出。
正反器35在來自反向電路34的反向訊號的上升邊緣(即是在輸出時脈訊號VCLK的下降邊緣)，取入重置訊號NRST並予以保持，並將保持的訊號從Q輸出端子輸出。
正反器36在來自反向電路34的反向訊號的上升邊緣(即是在輸出時脈訊號VCLK的下降邊緣)，取入來自正反器35的Q輸出端子的訊號並予以保持，並將保持的訊號從Q輸出端子輸出。從正反器36之Q輸出端子輸出的訊號作為計數器重置訊號NRES向計數器32輸出。計數器重置訊號NRES是使重置訊號NRST延遲輸出時脈訊號VCLK的2個時脈期間之訊號。換言之，計數器重置訊號NRES是使重置訊號NRST與輸出時脈訊號VCLK同步的訊號。
計數器型分頻電路31是對輸出時脈訊號VCLK進行N分頻，並輸出回授時脈訊號FB。計數器型分頻電路31在圖3的例子裡是具備計數器32及比較器33。
計數器32是計數輸出時脈訊號VCLK的時脈脈衝的數。
比較器33是比較計數器32的計數值與分頻比率N，一致時則將計數器32初始化。當分頻比率切換訊號CHG生效時，比較器33判定以分頻比率設定訊號mSET所指示的分頻比率(N-m)與計數值是否一致。在此，m相當於剛切換後的基準時脈訊號REF的邊緣時點與剛解除重置後的分頻器3之開始時點之時間差的整數。圖3的構成例中，m是對應重置訊號NRST的上升邊緣與計數器重置訊號NRES的上升邊緣的時間差，相當於輸出時脈訊號VCLK的2個時脈(m=2)。如此，當分頻比率切換訊號CHG生效時，分頻器3以分頻比率(N-m)進行分頻動作。 [1.4 相位比較器的構成]
接下來說明關於相位比較器40更具體的構成。
圖5是顯示圖1中的相位比較器40之構成例的電路圖。圖5的相位比較器40具備PFD4及CP5。
PFD4是具備正反器41、正反器42及NAND電路43。
正反器41在重置狀態及剛解除重置後的狀態下，從Q輸出端子輸出低位準。正反器41在重置狀態以外，在基準時脈訊號REF的上升邊緣之時點，取入並保持D輸入端子的高位準並將高位準作為UP訊號而從Q輸出端子輸出。
正反器42在重置狀態及剛解除重置後的狀態下，從Q輸出端子輸出低位準。正反器42在重置狀態以外，是在回授時脈訊號FB的上升邊緣之時點，取入並保持D輸入端子的高位準，並且將高位準作為DOWN訊號而從Q輸出端子輸出。
NAND電路43將UP訊號、DOWN訊號及遮蔽訊號NMSK的邏輯與反向後的輸出訊號，輸出到正反器41的重置輸入端子及正反器42的重置輸入端子。若遮蔽訊號NMSK是高位準(即是未遮蔽的情況)，NAND電路43在UP訊號及DOWN訊號兩者不是高位準時，則不重置正反器41及正反器42，在UP訊號及DOWN訊號兩者是高位準時，則重置正反器41及正反器42。其結果，在基準時脈訊號REF的上升邊緣比回授時脈訊號FB的上升邊緣還早的情況下，在UP訊號出現對應其相位差的脈衝寬幅，在DOWN訊號出現可忽視程度的短暫時間的脈衝。反之，在基準時脈訊號REF的上升邊緣比回授時脈訊號FB的上升邊緣還慢的情況下，在UP訊號出現可忽視程度的短時間的脈衝，在DOWN訊號出現對應其相位差的脈衝寬幅。另一方面，遮蔽訊號NMSK是低位準時，正反器41及正反器42成為重置狀態。因此，遮蔽訊號NMSK是低位準時，UP訊號與DOWN訊號皆會被遮蔽。
CP5是具備電流源51、開關52、開關53及電流源54。
電流源51及開關52將因應UP訊號的脈衝寬幅的電流ICP向低通濾波器6供給。這時的電流ICP從CP5流向低通濾波器6。其結果，UP訊號透過低通濾波器6及電壓控制振盪器2，而具有提高輸出時脈訊號VCLK的頻率之作用。
開關53及電流源54從低通濾波器6抽取因應DOWN訊號的脈衝寬的電流ICP。這時的電流ICP從低通濾波器6流向CP5。其結果，DOWN訊號透過低通濾波器6及電壓控制振盪器2，而具有降低輸出時脈訊號VCLK的頻率之作用。 [2. 動作]
針對如上所構成的實施形態之PLL電路1，說明其動作。
首先，說明關於分頻器3的動作。
圖6是顯示圖3的分頻器之動作例的時序圖。同圖中，顯示分頻比率切換訊號CHG、回授時脈訊號FB及分頻比率的切換時點。回授時脈訊號FB的上升邊緣在分頻動作的計數開始時點發生。
如時刻t0、t3所示，在計數開始時點，分頻比率切換訊號CHG是低位準時，以分頻比率N開始分頻動作。
如時刻t1、t2所示，在計數開始時點，分頻比率切換訊號CHG是高位準時，以分頻比率(N-m)開始分頻動作。m是以分頻比率設定訊號mSET指定。
如此，分頻器3因應計數開始時點的分頻比率切換訊號CHG的位準而切換分頻比率。
再者，在時刻t0到t1期間，分頻器3正在重置時，從時刻t0到t1的區間會停止分頻動作，且也不輸出回授時脈訊號FB的脈衝。
接下來，針對PLL電路1的動作進行說明。
圖7是顯示實施形態的PLL電路之動作例的時序圖。
在時刻t1到t5的期間，在選擇電路70中選擇第1時脈訊號CLK1作為基準時脈訊號REF而輸出。在這期間，基準時脈訊號REF與回授時脈訊號FB為相位一致的鎖定狀態，UP訊號與DOWN訊號皆成為可以忽視程度的短脈衝寬幅。
在時刻t4，時脈切換訊號從低位準變化到高位準。也就是時脈切換訊號指示將基準時脈訊號REF從第1時脈訊號CLK1切換到第2時脈訊號CLK2。
在時刻t5到t7的期間，受到時脈切換訊號的變化，選擇電路70在非選擇期間，將第1時脈選擇訊號1SEL及第2時脈選擇訊號2SEL兩者設為低位準。
在時刻t5，受到第1時脈選擇訊號1SEL及第2時脈選擇訊號2SEL的兩者已變化到低位準的情況，基準時脈訊號REF的輸出停止。控制電路75令遮蔽訊號NMSK、重置訊號NRST及分頻比率切換訊號CHG為有效。
在時刻t5到t7的期間也就是非選擇期間，不輸出基準時脈訊號REF。基準時脈訊號REF在第2時脈選擇訊號2SEL生效的時刻t7以後，選擇及輸出第2時脈訊號CLK2。
在t5到t10的期間，遮蔽訊號NMSK成為有效。在這期間內，在相位比較器40中，UP訊號與DOWN訊號皆被遮蔽並不輸出。其結果，顯示時刻t8到t9的相位差的UP訊號被遮蔽。又，時刻t8與t9之間極短的DOWN訊號也被遮蔽。
在時刻t5到t8期間，重置訊號NRST成為有效。據此，分頻器3停止分頻動作。
在時刻t5到t10的期間，分頻比率切換訊號CHG成為有效。此期間內開始的分頻器3的分頻動作是變更分頻比率。同圖中分頻比率是從N變更為(N-m)。
在時刻t6到t9的期間，計數器重置訊號NRES成為有效。時刻t9中計數器重置訊號NRES成為無效，且開始以分頻比率(N-m)的分頻動作。
在時刻t9，開始分頻器3的分頻比率(N-m)的分頻動作，產生回授時脈訊號FB的上升邊緣。在此是m=2，其中m是對應重置訊號NRST的上升邊緣與計數器重置訊號NRES的上升的時間差。因此，在分頻比率(N-m)的分頻動作之最初之週期結束的時刻t11，基準時脈訊號REF與回授時脈訊號FB的相位差會接近0。在此時點，PLL電路1成為鎖定狀態，可大幅抑制頻率變動。
在時刻t11，因為分頻比率切換訊號CHG不是有效的，開始分頻比率N的分頻動作。
在時刻t12，分頻比率N的分頻動作之1週期結束，基準時脈訊號REF與回授時脈訊號FB的相位差為0。在此時點，PLL電路1維持鎖定狀態，可大幅抑制頻率變動。
如此，在圖7的動作例中，如圖14所示，可以抑制時脈切換時的頻率變動。
再者，雖然在圖7顯示了m=2的例子，但亦可以是m=1。m=1時，在圖7的時刻t11，殘留相當於輸出時脈訊號VCLK的1個週期的相位差，更進一步，在時刻t12可想成是相位差為0。即使是在此情況下，因為時刻t12也會成為鎖定狀態，所以仍可以充分抑制頻率變動。如此，m可以因應重置訊號NRST的上升邊緣與計數器重置訊號NRES的上升的時間差，亦可以因應小於該時間差的時間。
再者，相位比較器40也可以是圖8或是圖9的構成來代替圖5。在圖5中，遮蔽信號NMSK重置正反器41及正反器42，藉此間接地遮蔽UP訊號、DOWN訊號及電流ICP。在圖8中，遮蔽訊號NMSK是直接遮蔽UP訊號及DOWN訊號。在圖9中，遮蔽訊號NMSK是直接遮蔽電流ICP。 [3. 發送系統]
接下來，針對實施形態的發送系統進行說明。
圖10是顯示實施形態的發送系統的構成例的方塊圖。同圖的發送系統具備PLL電路1、並列-串列轉換器11及發送驅動器12。
PLL電路1也可以是與圖1相同構成。例如，第1時脈訊號CLK1及第2時脈訊號CLK2的其中一者是回復時脈，另一者為其以外的時脈。
並列-串列轉換器11是載入並列資料並與來自PLL電路1的輸出時脈訊號VCLK同步而作為串列資料而輸出的移位暫存器。
發送驅動器12向通訊線路輸出從並列-串列轉換器11輸出的串列資料。
如以上說明，實施形態的PLL電路是生成輸出時脈訊號的PLL電路，具備：選擇電路，選擇複數個時脈訊號之中的1個作為前述PLL電路的基準；及控制電路，在切換前述基準時脈訊號的選擇時，將生成前述基準時脈訊號的比較對象即回授時脈訊號的分頻器的分頻比率暫時性地變小。
藉此，可以抑制因基準時脈訊號的切換而產生的輸出時脈訊號的頻率變動。暫時性地將分頻比率變小是暫時性地縮短回授時脈訊號的週期。例如，相對於剛切換後的基準時脈訊號之最初的邊緣時點，來自分頻器的回授時脈訊號之最初的邊緣時點稍微延遲時，可使基準時脈訊號及回授時脈訊號的兩者之下一個週期的邊緣時點一致。
在此，亦可以是：前述控制電路在切換前述基準時脈訊號的選擇時，將前述PLL電路內的相位比較器之檢測結果暫時性地遮蔽。
藉此，在切換基準時脈訊號的選擇時，若基準時脈訊號及回授時脈訊號的其中一者的脈衝誤被多餘地輸出的話，可將因該多餘的脈衝引起的相位差遮蔽。又，在切換基準時脈訊號的選擇時，若在基準時脈訊號發生脈衝干擾雜訊的話，可以將因該脈衝干擾雜訊引起的相位差遮蔽。藉此，可以抑制切換前述基準時脈訊號的選擇時之頻率變動。
又，實施形態的PLL電路具備：振盪器，生成輸出時脈訊號；分頻器，將前述輸出時脈訊號分頻；相位比較器，檢測基準時脈訊號與從前述分頻器輸出的回授時脈訊號的相位差；濾波電路，將因應被檢測出的相位差的控制訊號對前述振盪器輸出；選擇電路，選擇複數個時脈訊號之中的1個，作為前述基準時脈訊號而對前述相位比較器輸出；及控制電路，在切換前述基準時脈訊號的選擇時，將前述分頻器的分頻比率暫時性地變小。
藉此，可以抑制因基準時脈訊號的切換而產生的輸出時脈訊號的頻率變動。暫時性地將分頻比率變小是暫時性地縮短回授時脈訊號的週期。例如，若相對於剛切換後的基準時脈訊號之最初的邊緣時點，來自分頻器的回授時脈訊號之最初的邊緣時點稍微延遲時，可使基準時脈訊號及回授時脈訊號兩者之下一個週期的邊緣時點一致。
在此，亦可以是：前述控制電路在切換前述基準時脈訊號的選擇時，將前述分頻器重置，前述分頻比率暫時性地變小的期間是前述分頻器的剛解除重置後之前述回授時脈訊號的1週期或是複數個週期。
藉此，例如，若相對於剛切換後的基準時脈訊號之最初的邊緣時點，來自分頻器的回授時脈訊號之最初的邊緣時點稍微延遲時，可使剛解除重置後的下一個週期(或是數個週期後)之邊緣時點一致。
在此，亦可以是：前述控制電路在切換前述基準時脈訊號的選擇時，將分頻比率從N暫時性地變更為(N-m)，前述N是顯示切換基準時脈訊號前的鎖定狀態中的分頻比率之整數，前述m是相當於剛切換後的基準時脈訊號的邊緣時點與剛解除重置後的前述分頻器的開始時點的時間差之整數。
藉此，例如，相對於剛切換後的基準時脈訊號之最初的邊緣時點，可使剛解除重置後的下一個週期之邊緣時點一致。其結果，可以大幅地抑制頻率變動。
在此，亦可以是：前述控制電路將分頻比率切換訊號輸出到前述分頻器，前述分頻器在前述分頻比率切換訊號已生效的期間，以小的分頻比率開始分頻。
藉此，可以容易地進行使分頻比率暫時性地變小的控制。
在此，亦可以是：前述控制電路在切換前述基準時脈訊號的選擇時，將顯示以前述相位比較器生成的前述相位差的訊號暫時性地遮蔽。
藉此，在切換基準時脈訊號的選擇時，若基準時脈訊號及回授時脈訊號的其中一者的脈衝誤被多餘地輸出的話，可將因該多餘的脈衝引起的相位差遮蔽。又，在切換基準時脈訊號的選擇時，若在基準時脈訊號發生脈衝干擾雜訊的話，可以將因該脈衝干擾雜訊引起的相位差遮蔽。藉此，可以抑制切換前述基準時脈訊號的選擇時之頻率變動。
在此，亦可以是：前述控制電路當前述基準時脈訊號與前述回授時脈訊號的相位差比閾值還小時，解除前述遮蔽。
藉此，可令遮蔽有效的期間為最適當。
在此，亦可以是：前述選擇電路在切換前述基準時脈訊號的選擇時，具有不輸出前述基準時脈訊號的停止期間，前述控制電路在前述停止期間將前述分頻器設定為重置狀態，並在前述停止期間結束時產生的前述基準時脈訊號的邊緣時點解除前述分頻器之重置。
藉此，藉由停止期間及解除重置，在切換前述基準時脈訊號的選擇時，可以防止多餘的基準時脈訊號的輸出，可以減低頻率變動的主因。
在此，亦可以是：前述選擇電路在切換前述基準時脈訊號的選擇時，不輸出脈衝干擾雜訊。
藉此，在切換前述基準時脈訊號的選擇時，可以減少成為頻率變動之主因的脈衝干擾雜訊。
又，實施形態的發送系統具備：上述PLL電路；與前述輸出時脈訊號同步而將並列資料轉換為串列資料的轉換器；及將前述串列資料輸出到通訊線路的發送驅動器。
再者，上述各實施形態中，各構成要素可由專用的硬體來構成，或是藉由執行適於各構成要素的軟體程式來實現。各構成要素亦可以是藉由CPU或處理器等的程式執行部讀取並執行記錄在半導體記憶體等中的軟體程式來實現。
以上，針對本揭示的一個或複數個態樣之PLL電路及發送系統，已根據實施形態來說明，但本揭示並不限定於該實施形態。只要不脫離本揭示的主旨，將本發明所屬技術領域中具有通常知識者可以想到的各種變形施行於本實施形態者、或是將在相異的實施形態的構成要素組合而構築的形態，也包含在本揭示的一個或複數個的態樣範圍內。 [產業上的可利用性]
本揭示是可利用於可切換基準時脈訊號的PLL電路。
1:PLL電路 1SEL:第1時脈選擇訊號 2:電壓控制振盪器 2SEL:第2時脈選擇訊號 3:分頻器 4:PFD 5:CP 6:低通濾波器 7:切換電路 11:並列-串列轉換器 12:發送驅動器 30:同步電路 31:計數器型分頻電路 32:計數器 33:比較器 34,79:反相電路 35,36,41,42,77,78:正反器 40:相位比較器 43,43a:NAND電路 44,45,52,53,55:開關 51,54:電流源 70:選擇電路 71:邏輯電路 72,73:AND電路 74:OR電路 75:控制電路 76:XOR電路 77,78:正反器 CHG:分頻比率切換訊號 CLK1:第1時脈訊號 CLK2:第2時脈訊號 CP:充電幫浦電路 D:D輸入端子 DATA:資料 DOWN:DOWN訊號 FB:回授時脈訊號 ICP:電流 mSET:設定訊號 NRES:計數器重置訊號 NMSK:遮蔽訊號 NRST:重置訊號 PFD:相位頻率偵測器 Q:Q輸出端子 R:R端子 REF:基準時脈訊號 SEL:選擇器 t0,t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t11,t12:時間 UP:UP訊號 VCLK:分頻輸出時脈訊號 VCXO:電壓控制振盪器 ΔF,Δf:頻率變動
圖1是顯示實施形態的PLL電路之構成例的方塊圖。
圖2是顯示圖1中的切換電路之構成例的電路圖。
圖3是顯示圖1中的分頻器之構成例的電路圖。
圖4是顯示圖3中的同步電路之構成例的電路圖。
圖5是顯示圖1中的相位比較器之構成例的電路圖。
圖6是顯示圖3的分頻器之動作例的時序圖。
圖7是顯示實施形態的PLL電路之動作例的時序圖。
圖8是顯示圖5的相位比較器之變形例的電路圖。
圖9是顯示圖5的相位比較器之其他變形例的電路圖。
圖10是顯示實施形態的發送系統的構成例的方塊圖。
圖11是顯示習知技術的PLL電路之構成例的方塊圖。
圖12是顯示用習知技術可產生之動作的時序圖。
圖13是顯示用習知技術的時脈切換動作可產生之頻率變動的說明圖。
圖14是顯示時脈切換動作之抑制的頻率變動的說明圖。
1:PLL電路
2:電壓控制振盪器
3:分頻器
4:PFD
5:CP
6:低通濾波器
7:切換電路
40:相位比較器
70:選擇電路
75:控制電路
CHG:分頻比率切換訊號
CLK1:第1時脈訊號
CLK2:第2時脈訊號
FB:授時脈訊號
NMSK:遮蔽訊號
NRST:重置訊號
REF:基準時脈訊號
VCLK:輸出時脈訊號

Claims (11)

  1. 一種PLL電路，是生成輸出時脈訊號的PLL電路，具備： 選擇電路，選擇複數個時脈訊號之中的1個作為前述PLL電路的基準；及 控制電路，在切換前述基準時脈訊號的選擇時，將生成前述基準時脈訊號的比較對象即回授時脈訊號的分頻器的分頻比率暫時性地變小。
  2. 如請求項1之PLL電路，其中前述控制電路在切換前述基準時脈訊號的選擇時，將前述PLL電路內的相位比較器之檢測結果暫時性地遮蔽。
  3. 一種PLL電路，具備： 振盪器，生成輸出時脈訊號； 分頻器，分頻前述輸出時脈訊號； 相位比較器，檢測基準時脈訊號與從前述分頻器輸出的回授時脈訊號的相位差； 濾波電路，將因應被檢測出的相位差的控制訊號對前述振盪器輸出； 選擇電路，選擇複數個時脈訊號之中的1個，作為前述基準時脈訊號而對前述相位比較器輸出；及 控制電路，在切換前述基準時脈訊號的選擇時，將前述分頻器的分頻比率暫時性地變小。
  4. 如請求項1至3中任一項之PLL電路，其中前述控制電路在切換前述基準時脈訊號的選擇時，將前述分頻器重置， 前述分頻比率暫時性地變小的期間是前述分頻器剛解除重置後之前述回授時脈訊號的1週期或是複數個週期。
  5. 如請求項1至3中任一項之PLL電路，其中前述控制電路在切換前述基準時脈訊號的選擇時，將分頻比率從N暫時性地變更為(N-m)， 前述N是顯示切換基準時脈訊號前的鎖定狀態中的分頻比率之整數， 前述m是相當於剛切換後的基準時脈訊號的邊緣時點與剛解除重置後的前述分頻器的開始時點的時間差之整數。
  6. 如請求項1至3中任一項之PLL電路，其中前述控制電路將分頻比率切換訊號輸出到前述分頻器， 前述分頻器在前述分頻比率切換訊號已生效的期間，以小的分頻比率開始分頻。
  7. 如請求項3之PLL電路，其中前述控制電路在切換前述基準時脈訊號的選擇時，將顯示以前述相位比較器生成的前述相位差的訊號暫時性地遮蔽。
  8. 如請求項2或7之PLL電路，其中前述控制電路當前述基準時脈訊號與前述回授時脈訊號的相位差比閾值還小時，解除前述遮蔽。
  9. 如請求項1至3中任一項之PLL電路，其中前述選擇電路在切換前述基準時脈訊號的選擇時，具有不輸出前述基準時脈訊號的停止期間， 前述控制電路在前述停止期間將前述分頻器設定為重置狀態，並在前述停止期間結束時產生的前述基準時脈訊號的邊緣時點解除前述分頻器之重置。
  10. 如請求項1至3中任一項之PLL電路，其中前述選擇電路在切換前述基準時脈訊號的選擇時，不輸出脈衝干擾雜訊。
  11. 一種發送系統，具備： 如請求項1至10中任一項之PLL電路； 與前述輸出時脈訊號同步而將並列資料轉換為串列資料的轉換器；及 將前述串列資料輸出到通訊線路的發送驅動器。
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