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TW202318409A - 電子裝置、資料選通閘控訊號產生電路以及方法 - Google Patents

電子裝置、資料選通閘控訊號產生電路以及方法 Download PDF

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TW202318409A TW110144537A TW110144537A TW202318409A TW 202318409 A TW202318409 A TW 202318409A TW 110144537 A TW110144537 A TW 110144537A TW 110144537 A TW110144537 A TW 110144537A TW 202318409 A TW202318409 A TW 202318409A
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Abstract

一種電子裝置包含處理電路以及記憶體電路。處理電路發出一讀取要求。處理電路的一時脈訊號對應於一第一計數值。記憶體電路儲存複數資料且響應於讀取要求發出一資料選通訊號。資料選通訊號對應於一第二計數值。處理電路包含一資料選通閘控訊號產生電路。資料選通閘控訊號產生電路包含一選擇電路以及一回授電路。選擇電路依據第二計數值自複數旗標控制訊號中選擇輸出一旗標訊號。回授電路依據相關於第一計數值的一設置訊號、相關於第二計數值的旗標訊號以及一資料選通閘控訊號產生一致能訊號，且依據致能訊號以及資料選通訊號產生資料選通閘控訊號。處理電路依據資料選通閘控訊號讀取該些資料。

Description

電子裝置、資料選通閘控訊號產生電路以及方法
本揭示中所述實施例內容是有關於一種記憶體的相關技術，特別關於一種電子裝置、資料選通閘控訊號產生電路以及資料選通閘控訊號產生方法。
隨著記憶體技術的發展，記憶體的讀寫速度越來越快。在一些相關技術中，當處理器向記憶體發出讀取要求後，記憶體會回傳資料選通訊號至處理器。接著，處理器會利用其本身的時脈訊號對資料選通訊號進行擷取以進行後續的讀取動作。然而，處理器本身的時脈訊號與來自記憶體的資料選通訊號屬於不同時脈域，因此會有非同步的問題。這可能會造成資料讀取錯誤。
本揭示之一些實施方式是關於一種電子裝置。電子裝置包含處理電路以及記憶體電路。處理電路用以發出一讀取要求。處理電路的一時脈訊號對應於一第一計數值。記憶體電路用以儲存複數資料且響應於讀取要求發出一資料選通訊號。資料選通訊號對應於一第二計數值。處理電路包含一資料選通閘控訊號產生電路。資料選通閘控訊號產生電路包含一選擇電路以及一回授電路。選擇電路用以依據第二計數值自複數旗標控制訊號中選擇輸出一旗標訊號。回授電路用以依據相關於第一計數值的一設置訊號、相關於第二計數值的旗標訊號以及一資料選通閘控訊號產生一致能訊號，且依據致能訊號以及資料選通訊號產生資料選通閘控訊號。處理電路更用以依據資料選通閘控訊號讀取該些資料。
本揭示之一些實施方式是關於一種資料選通閘控訊號產生電路。資料選通閘控訊號產生電路設置於一處理電路中且處理電路的一時脈訊號對應於一第一計數值。資料選通閘控訊號產生電路包含一選擇電路以及一回授電路。選擇電路用以依據對應於一資料選通訊號的一第二計數值自複數旗標控制訊號中選擇輸出一旗標訊號。回授電路用以依據相關於第一計數值的一設置訊號、相關於第二計數值的旗標訊號以及一資料選通閘控訊號產生一致能訊號，且依據致能訊號以及資料選通訊號產生資料選通閘控訊號。處理電路更用以依據資料選通閘控訊號讀取一記憶體電路中的複數資料。
本揭示之一些實施方式是關於一種資料選通閘控訊號產生方法，包含以下操作：藉由一處理電路中的一選擇電路依據一資料選通訊號自複數旗標控制訊號中選擇輸出一旗標訊號，其中處理電路的一時脈訊號對應於一第一計數值，且資料選通訊號對應於一第二計數值；藉由一處理電路中的一回授電路依據相關於一第一計數值的一設置訊號、相關於一第二計數值的旗標訊號以及一資料選通閘控訊號產生一致能訊號；以及藉由回授電路依據致能訊號以及資料選通訊號產生資料選通閘控訊號。
綜上所述，本揭示分別利用處理電路的時脈計數值的計數值以及來自記憶體電路的資料選通訊號的計數值控制致能訊號，使得資料選通訊號可完整地被致能訊號擷取出來以產生精準的資料選通閘控訊號。據此，處理電路可利用此資料選通閘控訊號更準確地讀取記憶體電路中的資料。
在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。
參考第1圖。第1圖是依照本揭示一些實施例所繪示的電子裝置100的示意圖。電子裝置100可例如為一平板電腦、一筆記型電腦、一顯示裝置或其他各式電子裝置，但本揭示不以上述為限。
以第1圖示例而言，電子裝置100包含處理電路110以及記憶體電路120。處理電路110耦接記憶體電路120。
處理電路110可例如但不限於為中央處理器或其他以特定設計方式處理訊號的電路或系統單晶片(system on a chip，SoC)。記憶體電路120可例如但不限於為雙倍資料率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory，DDR SDRAM)或其他具有儲存功能的電路。
記憶體電路120可儲存複數資料DQ。在運作上，處理電路110可向記憶體電路120發出讀取要求RR，以要求讀取記憶體電路120中的該些資料DQ。而當記憶體電路120接收到讀取要求RR時，記憶體電路120可響應於此讀取要求RR回傳資料選通訊號DQS至處理電路110。而處理電路110中的資料選通閘控訊號產生電路111可依據接收到的資料選通訊號DQS產生資料選通閘控訊號DQS_GATE。接著，處理電路110可依據資料選通閘控訊號DQS_GATE讀取記憶體電路120中的該些資料DQ。
以下段落將以讀取要求RR對應N個(例如：N等於4)工作循環(cycle)(如第3圖中的工作循環CYC)為例進行說明，但不以此為限。換句話說，在此例中，一個工作週期中會包含N個(例如：N等於4)工作循環CYC。
參考第2圖。第2圖是依照本揭示一些實施例所繪示的資料選通閘控訊號產生電路111A的電路圖。在一些實施例中，第1圖中的資料選通閘控訊號產生電路111是由第2圖中的資料選通閘控訊號產生電路111A實現。
以第2圖示例而言，資料選通閘控訊號產生電路111A包含選擇電路1111、回授電路1112以及控制電路1113，其中控制電路1113包含N個(例如：N等於4)子控制電路1113[0]、1113[2]、1113[4]、1113[6]。
選擇電路1111依據資料選通訊號DQS的計數值DQS_C將自複數旗標控制訊號FLAG[0]、FLAG[2]、FLAG[4]、FLAG[6]中所選擇的旗標訊號FLAG輸出。
以第2圖示例而言，選擇電路1111可包含多工器MUX。多工器MUX的多個輸入端分別接收該些旗標控制訊號FLAG[0]、FLAG[2]、FLAG[4]、FLAG[6]，多工器MUX受資料選通訊號DQS的計數值DQS_C控制，且多工器MUX的輸出端用以自多個旗標控制訊號中輸出其中一者以做為旗標訊號FLAG。舉例而言，當計數值DQS_C為0時，多工器MUX將旗標控制訊號FLAG[0]輸出以作為旗標訊號FLAG。當計數值DQS_C為2時，多工器MUX將旗標控制訊號FLAG[2]輸出以作為旗標訊號FLAG。藉由相同方式，當計數值DQS_C分別為4以及6時，多工器MUX分別輸出旗標控制訊號FLAG[4]以及旗標控制訊號FLAG[6]。
回授電路1112依據設置訊號EN_SET、旗標訊號FLAG以及資料選通閘控訊號DQS_GATE產生致能訊號DQS_EN，其中資料選通閘控訊號DQS_GATE是依據致能訊號DQS_EN以及資料選通訊號DQS決定。
以第2圖示例而言，回授電路1112可包含脈衝產生器PG、暫存器R1與及閘AG。脈衝產生器PG可依據處理電路110的時脈訊號CLK產生設置訊號EN_SET。暫存器R1的設置埠SB可接收設置訊號EN_SET，暫存器R1的資料埠可接收旗標訊號FLAG，且暫存器R1的觸發埠可接收資料選通閘控訊號DQS_GATE。暫存器R1為下降邊緣觸發的元件且被資料選通閘控訊號DQS_GATE的下降邊緣所觸發。暫存器R1可依據設置訊號EN_SET、旗標訊號FLAG以及資料選通閘控訊號DQS_GATE於其輸出埠產生致能訊號DQS_EN。及閘AG可依據資料選通訊號DQS以及致能訊號DQS_EN產生資料選通閘控訊號DQS_GATE。
控制電路1113依據資料選通閘控訊號DQS_GATE以及時脈訊號CLK產生該些旗標控制訊號FLAG[0]、FLAG[2]、FLAG[4]、FLAG[6]。
以第2圖示例而言，控制電路1113包含多個子控制電路1113[0]、1113[2]、1113[4]以及1113[6]。為了易於瞭解的目的，第2圖僅繪示其中一個子控制電路1113[4]。子控制電路1113[4]可包含暫存器R2以及暫存器R3。暫存器R2的觸發埠可接收資料選通閘控訊號DQS_GATE，且暫存器R2為下降邊緣觸發的元件且被資料選通閘控訊號DQS_GATE的下降邊緣所觸發。暫存器R2可依據資料選通閘控訊號DQS_GATE於其輸出埠產生相應清除訊號CLEAR[4]。暫存器R3的重置埠RB可接收相應清除訊號CLEAR[4]，暫存器R3的觸發埠可接收時脈訊號CLK，且暫存器R3為上升邊緣觸發的元件且被時脈訊號CLK的上升邊緣所觸發。暫存器R3可依據時脈訊號CLK以及相應清除訊號CLEAR[4]於其輸出埠產生相應旗標控制訊號FLAG[4]。
可類推地，其他子控制電路1113[0]、1113[2]以及1113[6]具有相似電路架構，以分別產生第3圖中的清除訊號CLEAR[0]與旗標控制訊號FLAG[0]、清除訊號CLEAR[2]與旗標控制訊號FLAG[2]、清除訊號CLEAR[6]與旗標控制訊號FLAG[6]。
第3圖是依照本揭示一些實施例所繪示的第2圖中多個訊號的波形圖。
以下段落請一併參考第1圖至第3圖。
首先，第3圖上的時脈訊號CLK為第1圖中處理電路110的操作時脈訊號。在一些實施例中，第1圖的處理電路110可更包含計數器C1，且計數器C1可用以對時脈訊號CLK進行計數以產生計數值CLK_C。舉例而言，計數器C1可用以計數時脈訊號CLK的上升邊緣。此處以及後面段落所提及的「上升邊緣」可指自相對低邏輯值0轉至相對高邏輯值1的過程。在一些實施例中，第1圖的處理電路110可更包含計數器C2，且計數器C2可用以對資料選通訊號DQS進行計數以產生計數值DQC_C。舉例而言，計數器C2可用以計數資料選通訊號DQS的下降邊緣。此處以及後面段落所提及的「下降邊緣」可指自相對高邏輯值1轉至相對低邏輯值0的過程。由於處理電路110的時脈訊號CLK與來自記憶體電路120的資料選通訊號DQS屬於不同時脈域，因此，如第3圖所示，時脈訊號CLK與資料選通訊號DQS並非同步且具有相位差。
以第3圖示例而言，資料選通訊號DQS的輸出時間軸可被切分為三個依序排列的時間區間，其為閒置時間區間D1、前置(preamble)時間區間D2以及工作時間區間D3。也就是說，閒置時間區間D1早於前置時間區間D2，且前置時間區間D2早於工作時間區間D3。
關於閒置時間區間D1(閒置時間區間D4相似於閒置時間區間D1)，一般而言，資料選通訊號DQS是雙向的訊號。舉例而言，當處理電路110嘗試自記憶體電路120讀取資料DQ時，記憶體電路120會向處理電路110發送資料選通訊號DQS，如第1圖所示。相反地，當處理電路110嘗試將資料DQ寫入記憶體電路120時，處理電路110也會向記憶體電路120發送資料選通訊號DQS。然而，當處理電路110未嘗試讀取或寫入資料DQ時，即對應於資料選通訊號DQS的閒置時間區間D1。也就是說，在閒置時間區間D1中，僅有其他雜訊(於圖中以斜線區塊表示)而沒有有效的資料選通訊號DQS。在第3圖中，計數器C1可於閒置時間區間D1內開始對時脈訊號CLK進行計數。
前置時間區間D2則是位於有效資料選通訊號DQS被輸出的前面一段時間。在一些實施例中，前置時間區間D2的長度可等於一個工作循環CYC，以預先通知處理電路110有效的資料選通訊號DQS(工作時間區間D3內的脈衝)將自記憶體電路120傳來。
關於工作時間區間D3，如前所述，若處理電路110所發出的讀取要求RR對應N個(例如：N等於4)工作循環CYC，則工作時間區間D3內將會包含N個(例如：N等於4)脈衝。而在記憶體電路120為雙倍資料率同步動態隨機存取記憶體的例子下，由於上升邊緣以及下降邊緣皆會傳輸資料，因此工作時間區間D3內可傳2N筆(例如：8筆)資料。
在運作上，脈衝產生器PG會依據處理電路110的時脈訊號CLK產生設置訊號EN_SET。
以下段落將描述關於致能訊號DQS_EN的上升邊緣。
以第3圖示例而言，閒置時間區間D1更包含時間區間D11以及時間區間D12。如第2圖所示，處理電路110的及閘AG包含用以接收資料選通訊號DQS的輸入端，且晶粒上終端(on-die termination)電路ODT可耦接此輸入端。在一些實施例中，晶粒上終端電路ODT可包含一開關以及一終端電阻(圖未示)，且開關耦接於上述輸入端與終端電阻之間。當開關被導通，導通的開關可將上述輸入端與終端電阻耦接起來。這代表晶粒上終端電路ODT被開啟，即進入時間區間D12。藉由此終端電阻的調控，可使記憶體電路120(即發射端)至傳輸線(此傳輸線耦接於記憶體電路120與處理電路110之間)的阻抗和傳輸線至處理電路110(即接收端)的阻抗匹配，以避免由記憶體電路120向處理電路110所發射的訊號被反射回來。另外，此終端電阻可將時間區間D12內的資料選通訊號DQS拉至相對低邏輯值0，以消除時間區間D12內的雜訊。由於時間區間D12內的雜訊已被消除，因此設置訊號EN_SET的下降邊緣可被設計為提早落至時間區間D12內(因為雜訊會干擾後續設置訊號EN_SET的產生)。由於時間區間D11內具有雜訊，因此時間區間D11又被稱作三態(tri-state)時間區間。由於時間區間D12內的雜訊已被消除，因此時間區間D12也可被理解為雜訊消除時間區間。
在一些其他的實施例中，亦可設定晶粒上終端電路ODT是在前置時間區間D2內被開啟，而使得設置訊號EN_SET的下降邊緣提早落至前置時間區間D2內。
在時間點T1，當計數值CLK_C對應至1時，設置訊號EN_SET顯示為下降邊緣。由於暫存器R1的設置埠SB具有較高的優先級，因此響應於由設置埠SB所接收到的設置訊號EN_SET，致能訊號DQS_EN可被拉至相對高邏輯值1。也就是說，致能訊號DQS_EN的上升邊緣可響應於設置訊號EN_SET的下降邊緣也提早落至時間區間D12內。換句話說，設置訊號EN_SET的下降邊緣以及致能訊號DQS_EN的上升邊緣皆是位於晶粒上終端電路ODT被開啟之後。接著，經過一小段時間後，設置訊號EN_SET則自相對低邏輯值0恢復至相對高邏輯值1。
以下段落描述關於致能訊號DQS_EN的下降邊緣。
在時間點T31，當時脈訊號CLK的計數值CLK_C為N(例如：N等於4)時，相應旗標控制訊號FLAG[4]顯示為上升邊緣。在時間點T32，當資料選通訊號DQS的計數值DQS_C為N(例如：N等於4)時，相應旗標控制訊號FLAG[4]顯示為下降邊緣。也就是說，相應旗標控制訊號FLAG[4]的上升邊緣是對應時脈訊號CLK的計數值CLK_C，而相應旗標控制訊號FLAG[4]的下降邊緣是對應資料選通訊號DQS的計數值DQS_C。再換個方式解釋，相應旗標控制訊號FLAG[4]的上升邊緣與下降邊緣是對應兩個不同時脈域(處理電路110的時脈訊號CLK及來自記憶體電路120的資料選通訊號DQS的時脈)，且這兩個時脈為非同步且具有相位差。
另一方面，在時間點T32，由於資料選通訊號DQS的計數值DQS_C為4，因此多工器MUX會依據計數值DQS_C將相應旗標控制訊號FLAG[4]輸出作為旗標訊號FLAG。也就是說，相應旗標控制訊號FLAG[4]會被傳送至暫存器R1作為旗標訊號FLAG。此時，由於具有較高優先級的設置訊號EN_SET仍保持於相對高邏輯值1，因此由暫存器R1所輸出的致能訊號DQS_EN則響應於旗標訊號FLAG(相應旗標控制訊號FLAG[4])的下降邊緣以及資料選通閘控訊號DQS_GATE的下降邊緣而顯示為下降邊緣。
承上面數個段落所述，致能訊號DQS_EN的上升邊緣是對應於計數值CLK_C。而致能訊號DQS_EN的下降邊緣是對應於計數值DQS_C。也就是說，致能訊號DQS_EN的上升邊緣以及下降邊緣是分別對應兩個不同時脈(處理電路110的時脈訊號CLK及來自記憶體電路120的資料選通訊號DQS的時脈)的計數值，且這兩個時脈為非同步且具有相位差。
接著，及閘AG會對資料選通訊號DQS以及致能訊號DQS_EN執行及(AND)運算以產生資料選通閘控訊號DQS_GATE。如第3圖所示，由於致能訊號DQS_EN的第一個上升邊緣提早發生至閒置時間區間D1內且致能訊號DQS_EN的第一個下降邊緣對齊於資料選通訊號DQS於工作時間區間D3內的最後一個下降邊緣，因此資料選通訊號DQS可完整地被高態(例如，相對高邏輯值1)的致能訊號DQS_EN擷取出來以產生精準的資料選通閘控訊號DQS_GATE。接著，處理電路110依據此資料選通閘控訊號DQS_GATE更準確地讀取記憶體電路120中的資料DQ。
關於如何產生相應旗標控制訊號FLAG[4]，將於下面段落進行詳述。
如前所述，若處理電路110所發出的讀取要求RR對應N個(例如：N等於4)工作循環CYC，則子控制電路1113[4]會被啟動。
在時間點T31，當時脈訊號CLK的計數值CLK_C為N(例如：N等於4)時，由暫存器R3輸出的相應旗標控制訊號FLAG[4]響應於時脈訊號CLK的上升邊緣顯示為上升邊緣。
在時間點T32，資料選通閘控訊號DQS_GATE顯示為下降邊緣。響應於資料選通閘控訊號DQS_GATE顯示的此下降邊緣，由暫存器R2輸出的相應清除訊號CLEAR[4]顯示為下降邊緣。接著，響應於相應清除訊號CLEAR[4]顯示的此下降邊緣，由暫存器R3輸出的相應旗標控制訊號FLAG[4]顯示為下降邊緣。
在時間點T5，當計數值DQS_C為N+1(例如：N等於5)時，資料選通閘控訊號DQS_GATE顯示為另一下降邊緣。響應於資料選通閘控訊號DQS_GATE的此下降邊緣，由暫存器R2輸出的相應清除訊號CLEAR[4]顯示為上升邊緣。
如前所述，由於計數器C1於較早的閒置時間區間D1即開始對時脈訊號CLK進行計數而計數器C2於較晚的工作時間區間D3才對資料選通訊號DQS進行計數，因此計數值CLK_C顯示為4的時間點(例如：時間點T31)會早於計數值DQS_C顯示為4的時間點(例如：時間點T32)。據此，相應旗標控制訊號FLAG[4]可提早於時間點T31被拉至相對高邏輯值1以準備好在時間點T32控制致能訊號DQS_EN的下降邊緣，進而避免發生資料亞穩態(meta-stable)的問題。
一般而言，記憶體電路120會有讀取延遲時間(read latency)。也就是說，當記憶體電路120接收到讀取要求RR後，記憶體電路120可基於其本身的時脈經過一段讀取延遲時間(例如：14個工作循環)後才將資料選通訊號DQS發送至處理電路110。
基於上述原因，在一些相關技術中，處理電路則會在發送出讀取要求後，在其本身的時脈經過上述的讀取延遲時間(例如：14個工作循環)後開始擷取資料選通訊號以進行後續的讀取操作。然而，如前所述，處理電路的時脈與記憶體電路的時脈與屬於不同時脈域(兩者為非同步)。也就是說，基於處理電路的時脈經過讀取延遲時間的時間點與基於記憶體電路的時脈經過讀取延遲時間的時間點並不相同。另外，處理電路以及記憶體電路的時脈也會隨著溫度或電壓而變化。據此，利用處理電路的時脈對來自記憶體電路的資料選通訊號進行擷取會造成失真，使得處理電路將無法正確地讀取到記憶體電路中的資料。
相較於上述相關技術，本揭示分別利用處理電路110的時脈訊號CLK的計數值CLK_C以及來自記憶體電路120的資料選通訊號DQS的計數值DQS_C以精準地控制致能訊號DQS_EN的上升邊緣以及下降邊緣，使得致能訊號DQS_EN的上升邊緣可提早落至閒置時間區間D1內且致能訊號DQS_EN的下降邊緣可對應於資料選通訊號DQS於工作時間區間D3內的最後一個下降邊緣。據此，資料選通訊號DQS可完整地被致能訊號DQS_EN擷取出來以產生較精準的資料選通閘控訊號DQS_GATE。接著，處理電路110可利用此資料選通閘控訊號DQS_GATE更準確地讀取記憶體電路120中的資料DQ。
在一些實施例中，當下一個工作時間區間D5與工作時間區間D3於時間軸上非常相近時，設置訊號EN_SET的下一個下降邊緣E1可能會提早發生於工作時間區間D3內。由於暫存器R1的設置埠SB的優先級較高，因此若下降邊緣E1提早至工作時間區間D3內，只要確保設置埠SB的設置訊號EN_SET於計數值DQS_C為4時具有相對低邏輯值0(例如：將下降邊緣E1與上升邊緣E2之間的時間區間延長以涵蓋到資料選通閘控訊號DQS_GATE於工作時間區間D3內的最後一個下降邊緣)，將能使致能訊號DQS_EN不被下拉並且保持於相對高邏輯值1。據此，可延長致能訊號DQS_EN的範圍。
進一步而言，假若設置訊號EN_SET於下降邊緣E1與上升邊緣E2之間的時間長度(具有相對低邏輯值0的時間長度)等於一個工作循環CYC的時間長度。當下降邊緣E1提早落至工作時間區間D3內，只要下降邊緣E1位於工作時間區間D3內第3個工作循環的下降邊緣(計數值DQS_C為3時)之後，上升邊緣E2就會落在工作時間區間D3內第4個工作循環的下降邊緣(計數值DQS_C為4時)之後。據此，可確保設置訊號EN_SET在計數值DQS_C為4時為相對低邏輯值0，進而使致能訊號DQS_EN於計數值DQS_C為4時不被下拉並且保持於相對高邏輯值1。據此，可延長致能訊號DQS_EN的範圍。
在一些情況下，處理電路110可能會基於一些因素而無法收到有效的資料選通訊號DQS或者收到的資料選通訊號DQS並不完整。若晶粒上終端電路ODT在時間區間D12後已被關閉，代表雜訊可能會發生於工作時間區間D3內(轉為三態)。工作時間區間D3內的這些雜訊可用以彌補計數器C2的計數值DQS_C。也就是說，第1圖的計數器C2亦可能對這些雜訊進行計數。直到計數值DQS_C為4時，可依據上述所討論的運作將致能訊號DQS_EN拉至相對低邏輯值0以結束這個工作週期且使下個工作週期恢復正常運作(例如：致能訊號DQS_EN可依據設置訊號EN_SET於下個工作週期的下降邊緣被拉至相對高邏輯值1)。倘若晶粒上終端電路ODT未被關閉，則工作時間區間D3內將沒有雜訊可用以彌補計數器C2的計數值DQS_C。然而，計數器C2可繼續對資料選通訊號DQS於下一個工作時間區間D5內的工作循環進行計數。直到計數值DQS_C為4時，亦可依據上述所討論的運作將致能訊號DQS_EN拉至相對低邏輯值0以結束這個工作週期且使下個工作週期恢復正常運作。也就是說，本揭示的機制具有自動回復的功能。
參考第4圖。第4圖是依照本揭示一些實施例所繪示的資料選通閘控訊號產生方法400的流程圖。以第4圖示例而言，資料選通閘控訊號產生方法400包含操作S410、S420以及S430。
在一些實施例中，資料選通閘控訊號產生方法400可應用於第2圖的資料選通閘控訊號產生電路111A，但本揭示不以此為限。為易於理解，以下段落將搭配第2圖的資料選通閘控訊號產生電路111A進行描述。
在操作S410中，藉由處理電路110中的選擇電路1111依據資料選通訊號DQS自該些旗標控制訊號FLAG[0]、FLAG[2]、FLAG[4]、FLAG[6]中選擇其中一者以輸出旗標訊號FLAG。舉例而言，選擇電路1111可由多工器MUX實現，且依據資料選通訊號DQS的計數值DQS_C自該些旗標控制訊號FLAG[0]、FLAG[2]、FLAG[4]、FLAG[6]中輸出其中一者作為旗標訊號FLAG。
在操作S420中，藉由處理電路110中的回授電路1112依據相關於計數值CLK_C的設置訊號EN_SET、相關於計數值DQS_C的旗標訊號FLAG以及資料選通閘控訊號DQS_GATE產生致能訊號DQS_EN。舉例而言，回授電路1112可包含暫存器R1以執行上述運作，其中相關於計數值CLK_C的設置訊號EN_SET用以決定致能訊號DQS_EN的上升邊緣，而相關於計數值DQS_C的旗標訊號FLAG以及資料選通閘控訊號DQS_GATE用以決定致能訊號DQS_EN的下降邊緣。
在操作S430中，藉由回授電路1112依據致能訊號DQS_EN以及資料選通訊號DQS產生資料選通閘控訊號DQS_GATE。在一些實施例中，回授電路1112可包含及閘AG以對致能訊號DQS_EN以及資料選通訊號DQS執行及運算以產生資料選通閘控訊號DQS_GATE。
綜上所述，本揭示分別利用處理電路的時脈計數值的計數值以及來自記憶體電路的資料選通訊號的計數值控制致能訊號，使得資料選通訊號可完整地被致能訊號擷取出來以產生精準的資料選通閘控訊號。據此，處理電路可利用此資料選通閘控訊號更準確地讀取記憶體電路中的資料訊號。
雖然本揭示已以實施方式揭示如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
100:電子裝置 110:處理電路 111,111A:資料選通閘控訊號產生電路 1111:選擇電路 1112:回授電路 1113:控制電路 1113[0],1113[2],1113[4],1113[6]:子控制電路 120:記憶體電路 400:資料選通閘控訊號產生方法 DQ:資料 RR:讀取要求 DQS:資料選通訊號 DQS_GATE:資料選通閘控訊號 C1,C2:計數器 ODT:晶粒上終端電路 CLK_C,DQC_C:計數值 MUX:多工器 FLAG:旗標訊號 FLAG[0],FLAG[2],FLAG[4],FLAG[6]:旗標控制訊號 CLEAR[0],CLEAR[2],CLEAR[4],CLEAR[6]:清除訊號 PG:脈衝產生器 CLK:時脈訊號 EN_SET:設置訊號 DQS_EN:致能訊號 R1,R2,R3:暫存器 SB:設置埠 RB:重置埠 AG:及閘 D1,D4:閒置時間區間 D11,D12:時間區間 D2:前置時間區間 D3,D5:工作時間區間 T1,T31,T32,T5:時間點 E1:下降邊緣 E2:上升邊緣 CYC:工作循環 S410,S420,S430:操作
為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下： 第1圖是依照本揭示一些實施例所繪示的一電子裝置的示意圖； 第2圖是依照本揭示一些實施例所繪示的一資料選通閘控訊號產生電路的示意圖； 第3圖是依照本揭示一些實施例所繪示的第2圖中多個訊號的波形圖；以及 第4圖是依照本揭示一些實施例所繪示的一資料選通閘控訊號產生方法的流程圖。
100:電子裝置
110:處理電路
111:資料選通閘控訊號產生電路
120:記憶體電路
DQ:資料
RR:讀取要求
DQS:資料選通訊號
DQS_GATE:資料選通閘控訊號
C1,C2:計數器

Claims (10)

  1. 一種電子裝置，包含： 一處理電路，用以發出一讀取要求，其中該處理電路的一時脈訊號對應於一第一計數值；以及 一記憶體電路，用以儲存複數資料且響應於該讀取要求發出一資料選通訊號，其中該資料選通訊號對應於一第二計數值， 其中該處理電路包含： 一資料選通閘控訊號產生電路，包含： 一選擇電路，用以依據該第二計數值自複數旗標控制訊號中選擇輸出一旗標訊號；以及 一回授電路，用以依據相關於該第一計數值的一設置訊號、相關於該第二計數值的該旗標訊號以及一資料選通閘控訊號產生一致能訊號，且依據該致能訊號以及該資料選通訊號產生該資料選通閘控訊號， 其中該處理電路更用以依據該資料選通閘控訊號讀取該些資料。
  2. 如請求項1所述的電子裝置，更包含： 一第一計數器，用以對該時脈訊號進行計數以產生該第一計數值；以及 一第二計數器，用以對該資料選通訊號進行計數以產生該第二計數值， 其中該資料選通訊號的一時間軸依序對應一閒置時間區間、一前置時間區間以及一工作時間區間， 其中該第一計數器於該閒置時間區間開始對該時脈訊號進行計數。
  3. 如請求項2所述的電子裝置，其中該回授電路包含： 一脈衝產生器，用以依據該時脈訊號產生該設置訊號，其中該設置訊號的一下降邊緣位於該閒置時間區間內； 一第一暫存器，用以依據該設置訊號、該旗標訊號以及該資料選通閘控訊號產生該致能訊號；以及 一及閘，用以依據該資料選通訊號以及該致能訊號產生該資料選通閘控訊號， 其中響應於該設置訊號的該下降邊緣，該致能訊號的一上升邊緣位於該閒置時間區間內。
  4. 如請求項3所述的電子裝置，其中該回授電路包含： 一晶粒上終端電路，耦接至用以接收該資料選通訊號的一輸入端，其中該設置訊號的該下降邊緣以及該致能訊號的該上升邊緣發生於該晶粒上終端電路被開啟之後。
  5. 如請求項3所述的電子裝置，其中在該工作時間區間包含N個工作循環的情況下，當該第二計數值為N時，該資料選通閘控訊號包含一下降邊緣且該旗標訊號包含一下降邊緣， 其中響應於該資料選通閘控訊號的該下降邊緣以及該旗標訊號的該下降邊緣，該致能訊號包含一下降邊緣。
  6. 如請求項3所述的電子裝置，其中該資料選通閘控訊號產生電路更包含： 一控制電路，包含複數子控制電路，其中當該工作時間區間包含N個工作循環時，該些子控制電路中相應於N的一子控制電路被啟動，其中被啟動的該子控制電路包含： 一第二暫存器，用以依據該資料選通閘控訊號產生一相應清除訊號；以及 一第三暫存器，用以依據該時脈訊號以及該相應清除訊號產生一相應旗標控制訊號， 其中該選擇電路將該相應旗標控制訊號輸出作為該旗標訊號。
  7. 如請求項6所述的電子裝置，其中當該第二計數值為N時，該資料選通閘控訊號包含一第一下降邊緣，其中響應於該資料選通閘控訊號的該第一下降邊緣，該相應清除訊號包含一下降邊緣， 其中當該第二計數值為(N+1)時，該資料選通閘控訊號包含一第二下降邊緣，其中響應於該資料選通閘控訊號的該第二下降邊緣，該相應清除訊號包含一上升邊緣。
  8. 如請求項7所述的電子裝置，其中當該第一計數值為N時，該時脈訊號包含一上升邊緣，其中響應於該時脈訊號的該上升邊緣，該相應旗標控制訊號包含一上升邊緣， 其中響應於該相應清除訊號的該下降邊緣，該相應旗標控制訊號包含一下降邊緣。
  9. 一種資料選通閘控訊號產生電路，設置於一處理電路中，其中該處理電路的一時脈訊號對應於一第一計數值，其中該資料選通閘控訊號產生電路包含： 一選擇電路，用以依據對應於一資料選通訊號的一第二計數值自複數旗標控制訊號中選擇輸出一旗標訊號；以及 一回授電路，用以依據相關於該第一計數值的一設置訊號、相關於該第二計數值的該旗標訊號以及一資料選通閘控訊號產生一致能訊號，且依據該致能訊號以及該資料選通訊號產生該資料選通閘控訊號， 其中該處理電路用以依據該資料選通閘控訊號讀取一記憶體電路中的複數資料。
  10. 一種資料選通閘控訊號產生方法，包含： 藉由一處理電路中的一選擇電路依據一資料選通訊號自複數旗標控制訊號中選擇輸出一旗標訊號，其中該處理電路的一時脈訊號對應於一第一計數值，且該資料選通訊號對應於一第二計數值； 藉由該處理電路中的一回授電路依據相關於該第一計數值的一設置訊號、相關於該第二計數值的該旗標訊號以及一資料選通閘控訊號產生一致能訊號；以及 藉由該回授電路依據該致能訊號以及該資料選通訊號產生該資料選通閘控訊號。
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