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TW202316567A - 將矽-氧化物-氮化物-氧化物-矽整合至高k金屬閘極製程的方法 - Google Patents

將矽-氧化物-氮化物-氧化物-矽整合至高k金屬閘極製程的方法 Download PDF

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TW202316567A
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dielectric
forming
gate
oxide
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TW111131689A
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克里希納斯瓦米 拉姆庫馬爾
文卡特拉曼 普拉巴卡
Original Assignee
美商英飛淩科技有限責任公司
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Abstract

本發明揭示一種半導體裝置及其製造方法。基本上，該方法包括在基板的表面上形成用於記憶體電晶體的穿隧介電質，在該穿隧介電質上形成氮化物電荷捕獲層，以及在該基板的該表面上形成用於場效電晶體的閘極介電質。形成該閘極介電質可以包括執行多次的氧化製程以形成厚閘極氧化物，同時在該記憶體電晶體的該電荷捕獲層上形成包括氧化物層的阻隔介電質。在一個實施例中，執行所述氧化製程包括執行臨場蒸氣產生製程以形成該厚閘極氧化物和該阻隔介電質的該氧化物層，然後進行熱氧化製程以增加該厚閘極氧化物以及該氧化五層的厚度，而不改變從穿隧介電質到阻隔介電質之電荷捕獲層的厚度的實質上均勻的氮化學計量濃度。

Description

將矽-氧化物-氮化物-氧化物-矽整合至高K金屬閘極製程的方法
本發明涉及半導體裝置，並且更具體地涉及類比和數位記憶體裝置，其包括嵌入式或整體式形成的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體電晶體和高電壓電晶體，及其製造方法。 相關申請案之交互參照
本發明主張依據美國專利法35 U.S.C §119(e)於2021年9月15日所提交的美國臨時專利申請No.63/244,316的優先權，該美國臨時申請案以全文引用之方式併入本文中。
快閃或非揮發性記憶體(NVM)裝置通常包括儲存元件或單元的網格或陣列。在一個特定的實施例中，每個儲存單元可以包括至少一個電荷捕獲場效電晶體（FET）或記憶體電晶體和選擇電晶體，以及包括輸入/輸出（I/O）電晶體和邏輯或核心電晶體的多個周邊電路以從該陣列讀取和寫入該陣列。所述記憶體電晶體通常包括電荷捕獲或電荷儲存層，其將電荷捕集於控制閘極(CG)和通道之間以改變該電晶體的臨界電壓(Vt)以存儲數據。所述選擇電晶體用來啟動記憶體電晶體以支持程式化及抹除操作。
有兩種類型的電荷捕獲記憶體電晶體，一種是浮接閘極(FG)電晶體，其中電荷被捕獲在電性隔離的導電電荷捕獲層中，通常是多晶矽層，夾在該CG和通道之間，還有一個矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體，其中電荷被捕獲在介置在下部或穿隧氧化物層和頂部或阻隔氧化物層之間的不導電的、通常是氮化矽(SiN)層中，且全都在該CG和通道之間。SONOS記憶體電晶體被認為更可靠，因為氮化物電荷捕獲層的非導電性質使其更能容忍上部或下部氧化物中的缺陷，這可能會使該浮接閘極電晶體的整個多晶矽電荷捕獲層放電。
越來越多的應用，例如人工智慧(AI)和機器學習(ML)，需要越來越多的數據儲存和使用記憶體裝置進行推理功能，例如乘積累加運算(multiply-accumulate，MAC)運算。滿足這一需求的一種方法是透過使用多級單元(multi-level cell，MLC)，其中記憶體電晶體能夠藉由儲存不同數量的電荷來儲存多於單個位元的訊息或單個二進位的訊息以代表不同類比數值，每一個類比數值都會產生不同的臨界電壓並且決定儲存在MLC中的數據的狀態或類比數值。例如，一個MLC記憶體電晶體能夠保持四種不同級別的電荷，從完全程式化到部分程式化、部分抹除或完全抹除，可以產生兩個位元訊息，這些訊息可以被解讀為四種不同的狀態：00、01、10或11。或者或另外，它可以呈現四種不同的類比數值：0、1、2或3。因為，MLC中的記憶體電晶體需要更大範圍的臨界電壓或更大的Vt窗口，它通常在比單級單元或二進位級單元中的記憶體電晶體更高的閘極電壓下操作，這意味著選擇電晶體以及周邊電路中的許多電晶體也必須是能夠在電壓約為10伏特或更高的電壓情況下操作的高電壓(HV)電晶體。在使用FG記憶體電晶體的MLC中，這可以通過增加HV電晶體的閘極和通道之間的閘極氧化物的厚度來容易地實現。
然而，增加包括有SONOS記憶體電晶體的記憶體單元中的選擇電晶體或其他電晶體的閘極氧化物的厚度是有問題的，因為用於形成厚閘極氧化物的習知高溫氧化製程會導致SiN電荷捕獲在整個電荷捕獲層的垂直厚度上的非均勻分佈，使其不適用於MLC操作。當記憶體陣列被包括在嵌入式快閃記憶體(eFlash)中進一步包括其他HV、I/O和核心電晶體時，這樣整合的SONOS多級記憶體單元是特別有問題的。
因此，需要快閃記憶體或NVM裝置，其包括具有SONOS記憶體電晶體和HV電晶體嵌入或整合地形成於單一基板上的多級記憶體單元及其製造方法。
本發明揭示一種半導體裝置及其製造方法。該半導體裝置在形成雙電晶體(2T)多級記憶體單元(MLC)的記憶體電晶體和選擇電晶體中特別有用，其中選擇電晶體的閘極介電質具有足以使MLC在電壓高達和超過10V之下操作的厚度。
一般而言，該方法包括在基板的表面上方形成用於記憶體電晶體的穿隧介電質，在該穿隧介電質上方形成氮化物電荷捕獲層，以及在該基板的該表面上形成用於場效電晶體(FET)的閘極介電質。形成閘極介電質可以包括執行多次的氧化製程以形成厚閘極氧化物(GOX)，同時在記憶體電晶體的電荷捕獲層上方形成包括氧化物層的阻隔介電質。在一個實施例中，執行氧化製程包括進行臨場蒸氣產生製程以形成厚GOX和阻隔介電質的氧化物層，然後進行熱氧化製程以增加厚GOX和氧化物層的厚度，而不改變從穿隧介電質跨越到阻隔介電質的電荷捕獲層的厚度上的實質上均勻的氮化學計量濃度。所述熱氧化製程可包括快速熱氧化製程、濕式爐氧化製程或乾式爐氧化製程。
該方法還可以包括同時在厚GOX和阻隔介電質的氧化物層上方沉積高介電常數(高K)材料，以及在閘極介電質和阻隔介電質上方形成金屬閘極以形成高K金屬閘極（HKMG）場效電晶體和記憶體電晶體。
下面結合附圖詳細說明本發明實施例的進一步特徵和優點，以及本發明各個實施例的結構和操作。應注意的是，本發明不限於本文描述的特定實施例。這些實施例在本文中僅出於說明性目的而呈現。基於本文包含的教導，額外的實施例對於相關領域的技術人員將是顯而易見的。
參照本發明圖式而於本說明書中描述一種記憶體單元及製造其之方法，所述記憶單元包括嵌入式非揮發性記憶體(NVM)電晶體和一個或多個具有厚閘極氧化物(GOX)的高電壓(HV)場效電晶體(FET)，並且在一些實施例中，還包括高K金屬閘極(HKMG)堆疊。
在以下描述中，出於解釋的目的，闡述了許多具體細節以提供對本發明的透徹理解。然而，對於所屬技術領域中具有通常知識者來說顯而易見的是，可以在沒有這些具體細節的情況下實施本發明。在其他情況下，眾所周知的結構和技術未詳細示出或以方塊圖的形式顯示以避免不必要地模糊對本描述的理解。
在本說明書中，所描述的“一個實施例”或“一實施例”意味著結合該實施例所描述的特定特徵、結構或特性被包含在本發明的至少一個實施例中。在說明書的各個地方出現的用語“在一個實施例中”不一定都指同一實施例。如本文所用的術語“耦接”可以包括直接電性連接兩個或更多個組件或元件以及藉由一個或多個居間組件而間接連接。
簡而言之，本發明涉及一種雙電晶體（2T）非揮發性記憶體單元，其包括電荷捕獲電晶體，例如矽-氧化物-氮化物-氧化物-半導體（SONOS）非揮發性記憶體（NVM）電晶體和具有厚閘極氧化物(GOX)的高電壓(HV)選擇電晶體，是使用連續熱氧化製程和臨場蒸氣產生(ISSG)氧化製程在單個共享基板上整合地形成，以同時形成NVM電晶體的阻隔氧化物和所述GOX。此外，在一些實施例中，所述NVM電晶體和選擇電晶體還包括覆蓋阻隔氧化物和所述GOX以及金屬閘極的高K層。已經發現，這種架構能夠將多級SONOS電晶體整合到金屬氧化物矽(metal-oxide-silicon，MOS)FET製程流程中，而不會對SONOS電晶體的性能產生不利的影響。進一步發現，2T記憶體單元及其形成方法特別適用於製造推理裝置(an inferencing device)，例如深度神經元網路(DNN)系統的人工神經元。
在第一實施例中，如圖2A所示，非揮發性記憶體(NVM)單元 100包括矽-氧化物-氮化物-氧化物-半導體(SONOS型電荷捕獲NVM電晶體 102，以及設置為鄰近NVM電晶體的場效或FET型選擇電晶體 104。如圖1A所示的NVM單元100被認為具有雙電晶體(2T)架構，其中NVM電晶體102和FET 104在本發明的整個說明書中，可以分別被認為是記憶體電晶體及傳輸或選擇電晶體。
NVM電晶體 102可以是單位元記憶體電晶體，配置為儲存二進位值(“0”或“1”)，或者是多位元或多級記憶體電晶體，能夠在從0V到10V的寬臨界電壓(V T)窗口操作，並且配置為儲存多級類比數值（例如128~256或0~2 n）。參考圖1A，NVM電晶體 102包括在基板 106上形成的記憶體或控制閘極堆疊。NVM單元 100還包括直接形成在基板中的源極區域 108/ 110和汲極區域 112，或可選地在基板中的淺P型井區(shallow positive well，SPW) 114中，在NVM電晶體 102的任一側上。此外，SPW 114可能至少部分囊封在深N型井區(deep negative well，DNW) 116中。一般來說，藉由NVM電晶體 102下方的第一通道區域 118來連接源極區域 108和汲極區域 112，並且藉由在選擇電晶體 104下方的第二通道區域 120來連接源極區域 110和汲極區域 112 。如圖1A所示，共享汲極區域 112，稱為內部節點，位於NVM電晶體 102和選擇電晶體 104之間。
NVM電晶體102包括氧化物穿隧介電層 122、氮化矽(SiN)或氮氧化矽(SiON)電荷捕獲層 124以及氧化物頂層或阻擋層 126，其形成ONO堆疊 128。在一些實施例中，電荷捕獲層 124可以包括多個氮化矽或氮氧化矽層，它們可以被一個或多個氧化矽層分隔開，並且捕獲的電荷藉由富爾諾罕穿隧(Fowler-Nordheim，FN)穿隧而從基板 106被注入。NVM電晶體 102的臨界電壓（V T）值和汲極電流（I D)值可能至少部分由於被捕獲電荷的數量而改變。NVM電晶體 102進一步包括設置在ONO堆疊 128之上的多晶矽(poly)或金屬閘極層，其可以作為控制閘極（control gate，CG）。在操作中，所述CG由V CG適當偏壓，以儲存或讀取由NVM電晶體 102所存儲的位元值。
選擇電晶體 104是一種高電壓(HV)FET電晶體，能夠在10V或更高的閘極電壓(V SG)下操作，並且能夠與多級NVM電晶體 102的電壓兼容。選擇電晶體 104包括設置在閘極介電質或層 130上的金屬或多晶矽選擇閘極(select gate，SG)。一般來說，閘極層 130包括厚閘極氧化物層或GOX。厚是指GOX層具有從基板 106表面開始到SG的厚度是約100埃(Å)到約140Å，實質上大於習知NVM單元的選擇電晶體中之可實現高電壓操作的厚度。可選地，如在所示的實施例中，選擇電晶體 104也形成在DNW 116中的SPW 114內。在操作中，SG以V SG適當偏壓以打開或關閉在選擇電晶體 104下方的通道 120。
在另一個實施例中，如圖1B所示，NVM單元100包括NVM電晶體 102及/或選擇電晶體 104，其中阻擋層及/或閘極層 130包括一層或多層高K介電材料。合適的高k介電材料可以包括但不限於氧化鉿、氧化鋯、鉿矽酸鹽、氮氧化鉿、氧化鋯鉿和氧化鑭。參考圖1B中所示的實施例，其顯示NVM電晶體 102的阻擋層(在圖1A中的 126）包括氧化物層 126a和高K介電層 126b，並且選擇電晶體 104的閘極層(在圖1B中的 130)包括氧化物層 130a和高K介電層 130b。
可選地，如所述實施例所示，NVM電晶體 102的CG、選擇電晶體 104的SG中的任一者或兩者可以包括一層或多層金屬或金屬合金。合適的金屬或合金包括但不限於鋁、銅、鈦、鎢及其合金。
圖2是說明雙電晶體(2T)記憶體單元 200的範例性實施例的示意圖，如圖1A和圖1B所示，具有SONOS型NVM電晶體 202與FET型選擇電晶體 204串聯。經由耦接到SG的字元線(WL)以適當地偏壓選擇電晶體 204的SG來選擇NVM單元 200以用於程式化或讀取操作。當藉由向耦接到CG的SONOS字元線(WLS)施加相對於基板或淺井區(SPW)的正脈衝來適當地偏壓CG時，NVM單元 200被程式化(即，位元值大於“1”)，其中NVM電晶體 202形成為使得電子藉由FN穿隧而從NVM電晶體下方的反轉層或通道注入到電荷捕獲層 206。電荷捕獲層 206中捕獲的電荷導致經由選擇電晶體 204耦接到源極線(SL)的NVM電晶體 202的汲極以及耦接到位元線(BL)的NVM電晶體的源極之間的電子空乏、提高開啟基於SONOS的NVM電晶體所必需的臨界電壓(V T)、使該裝置處於“已程式化”狀態。如上所述，其中NVM電晶體 202是一種多位元或多級記憶體電晶體，能夠在從0V到10V之寬廣的臨界電壓(V T)窗口操作，該裝置可以被程式化以儲存從1到2 n個位元值。
藉由在CG上施加相對於基板或井區的相反電壓或負脈衝來抹除NVM單元 200，從而導致從累積通道到ONO堆疊的電洞的FN穿隧。程式化和抹除臨界電壓分別稱為“Vtp”和“Vte”。
圖3是說明在深度神經元網路(DNN)系統(未顯示)中之人工神經元的神經網路 300的示意性方塊圖，上述的2T記憶體單元的實施例及形成或製造其之方法對於深度神經元網路系統特別有用。
參考圖3，神經網路 300通常包括經由匯流排系統 304而彼此相互耦接的多個人工神經元或NVM裝置 302。每個NVM裝置 302包括2T NVM單元 308的記憶體陣列 306，各別具有一體成形在根據本發明的實施例之單個基板上的SONOS型NVM電晶體和FET型選擇電晶體(未顯示)。在一個實施例中，SONOS NVM電晶體是多位元或多級電晶體，能夠具有在本地儲存權重的類比數值並且並行地處理每個非揮發性記憶體元件。因此，每個NVM單元 308可具有多個級別(例如4位元-8位元)而不是二進位級別(1位元)，並且每個I D/V T,，級別可以代表多位元權重值。
參考圖3的左側，每個NVM裝置 302除了記憶體陣列 306外，還可以包括數位至類比轉換器(DAC 310)以從匯流排 304接收數位輸入，然後將所述數位輸入轉換為類比信號並且通過低電壓驅動器 312及/或高電壓驅動器 314而耦接到記憶體陣列 306。在一個實施例中，低電壓驅動器 312產生控制信號以經由WLS來控制多級NVM單元的SG，並且高電壓驅動器 314經由WL來控制多級NVM單元的CG。NVM裝置 302還包括高電壓行驅動器 316以產生控制信號至NVM單元 308的BL，行多工器（MUX 318)選擇NVM單元以用於程式化或讀取操作，以及類比至數位轉換器(ADC 320)以將來自MUX的類比信號轉換為數位信號，以輸出到另一個或其他NVM裝置，或來自神經網路 300。通常，如該實施例中所示，每個NVM裝置 302還包括可程式化命令和包含數位資料流控制區塊 322的控制電路，其可以被配置並且可操作以引導NVM裝置內的資料流流量(data flow traffic)。
可以理解的是，每個NVM裝置 302除了上述的SONOS電晶體和選擇電晶體之外，還包括在轉換器、驅動器、控制區塊和其他周邊電路中的大量其他高電壓和低電壓(LV)輸入/輸出(IO)和邏輯或核心電晶體。還應理解的是，以單一製程流程在單個基板上整體地形成或製造所有或大部分的這些電晶體是有利的，不會對SONOS電晶體的性能產生不利影響。
圖4是流程圖，其描繪根據本發明的範例性實施例的一種整合地製造NVM裝置的方法，該NVM裝置包括SONOS電晶體、HV選擇電晶體和其他HV和LV輸入/輸出以及邏輯或核心電晶體。
圖5A到5V顯示出在製造過程中的不同時間或步驟時，根據圖4的方法所製造之NVM裝置 5 00的一部分的橫截面圖。
參考圖4和圖5A，該製程開始於形成多個隔離結構或淺溝槽隔離(STI) 502於晶圓或基板 504中（步驟 402）。隔離結構 502將形成在基板 504的第一區域 510中的雙電晶體(2T)記憶體單元的NVM電晶體 506和選擇電晶體或HV_MOS電晶體 5 08與形成在第二區域 516中包括輸入/輸出電晶體或I/O_MOS電晶體 512和核心或LV_MOS電晶體 514的一個或多個MOS電晶體隔離。所屬技術領域中具有通常知識者將理解，隔離結構 502可以根據需要而在基板 504的任何地方形成，不限於圖中所示。可選地，在一些實施例中，可以併入額外的隔離結構 502以將形成的記憶體單元與形成在基板 504的相鄰區域(未顯示)中的記憶體單元隔離，及/或將I/O_MOS電晶體 512與LV_MOS電晶體 514彼此隔離。一般來說，隔離結構 502包括諸如氧化物或氮化物的介電材料，並且可以藉由任何習知技術形成，包括但不限於STI或矽局部氧化(local oxidation of silicon，LOCOS)。基板 504可以是由適合用於半導體裝置製造的任何單晶材料所組成的塊材基板，或者可以包括形成在基板上的合適材料的頂部磊晶層。在一個實施例中，適用於基板 504的材料包括但不限於矽、鍺、矽-鍺或III-V族化合物半導體材料。
可選地，在一些實施例中，如圖5A所示，襯墊氧化物 518可以被形成在第一區域 510和第二區域 516兩者中之基板 504的表面 520上。在一個實施例中，襯墊氧化物 518可能是二氧化矽（SiO 2)具有約40奈米(nm)至約50nm的厚度或其他厚度並且可以藉由熱氧化製程或臨場蒸氣產生(ISSG)製程或本領域中已知的其他氧化或沉積製程來生長。將理解的是，襯墊氧化物 518可能不是必需的，或者在一些實施例中形成。
參考圖4和圖5B所示，接著將摻雜物穿過襯墊氧化物 518(如果存在)植入到基板 504中以形成井區，其中可以形成NVM電晶體及/或MOS電晶體，以及用於MOS電晶體的通道(步驟 404)。植入的摻雜物可以是任何類型和濃度，並且可以以任何能量植入，包括形成NVM電晶體及/或MOS電晶體的井區或深井區以及形成MOS電晶體的通道所需的能量。在一個特定的實施例中，如圖5B所示，植入適當離子種類的摻雜物以形成深N井區 522於第二區域 516中，其中可形成P型或P通道電晶體LV_MOS電晶體 514。在其他實施例中，也可以形成額外的井區或深井區以用於NVM電晶體 506及/或HV_MOS電晶體 508，及/或I/O_MOS電晶體 512。還應理解，例如深N井區 522的井區，可以藉由沉積和圖案化諸如基板 504的表面 520上方的光阻層之遮罩層來形成，並以適當的能量植入適當的離子物質至適當的濃度。應當理解的是，在第一區域 510及/或第二區域 516中可以同時存在P型及/或N型電晶體。如圖5B以及其他圖式所示的NVM電晶體 506 、HV_MOS電晶體 508、I/O_MOS電晶體 512以及LV_MOS電晶體 514的位置、數量和類型僅用於說明目的，不應被解釋為限制。
在一個實施例中，用於HV_MOS電晶體 508、I/O_MOS電晶體 512和LV_MOS電晶體 514中的一個或多個電晶體的通道 524可形成在基板 504中。應可理解的是，HV_MOS電晶體 508、I/O_MOS電晶體 512和LV_MOS電晶體 514的通道 524可以同時形成，也可以不同時形成。與井區植入一樣，通道 524可以藉由在基板 504的表面 520上方沉積和圖案化例如光阻層的遮罩層來形成，並且以適當的能量植入適當的離子物質至適當的濃度。在一個實施例中，例如，BF 2可以以約40千電子伏特(keV)至約400 keV的能量和約4e12 cm -2至4e14 cm -2的劑量植入以形成N通道或N型MOS(NMOS)電晶體。P型MOS(PMOS)電晶體同樣可以藉由以任何合適的劑量和能量植入砷(As)或磷(P)離子來形成。可以理解，植入也可用於在所有三個MOS電晶體 508、 512、 514中同時或在不同時間使用標準微影技術來形成通道 524，包括圖案化的光阻遮蔽一個或多個通道 524以用於MOS電晶體 508、 512、 514。
接著，參照圖4和圖5C及圖5D，圖案化穿隧遮罩 528被形成在或覆蓋在襯墊氧化物 518層上，適當類型、能量和濃度的離子(用箭頭 530表示)透過穿隧遮罩 528中的窗口或開口而被植入以形成用於NVM電晶體 506的通道 532，如圖5C所示，並且穿隧遮罩 528和至少一部分的襯墊氧化物 518在NVM電晶體 506所要形成的區域中被移除(步驟 406)。穿隧遮罩 528可以包括光阻層，或由圖案化氮化物或氮化矽層所形成的硬遮罩。在實施例中，多個NVM電晶體 506存在於第一區域 510中，多個通道 532可以同時形成，也可以單獨形成，也可以成組形成。
在一個實施例中，用於NVM電晶體 5 06的通道 532可以是以大約50千電子伏特(keV)至大約500keV的能量和大約5e11 cm -2至約4e13 cm -2的劑量下植入銦(In)的深銦摻雜通道以形成N通道NVM電晶體 506。植入銦以形成NVM電晶體 506的通道 532提高了NVM電晶體的臨界電壓(V T)的均勻性，V T的標準差從大約450毫伏特(mV)改善到大約70-80mV。可選地，通道 532可以包括以約50keV的能量和約5e11 cm -2至約4e13 cm -2的劑量植入砷的淺摻雜通道。或者，BF 2可被植入以形成N通道NVM電晶體 506，或植入砷或磷以形成P通道NVM電晶體。在一個實施例中，用於NVM電晶體 506的通道 532也可以與MOS電晶體 508、 512 、 514的通道 524同時形成。在一些實施例中，N通道NVM電晶體和P通道NVM電晶體的通道 532可以同時形成，也可以分開形成。
在一些實施例中，如圖5D所示，在穿隧遮罩 528中的窗口或開口中的襯墊氧化物 518可以去除，例如，在使用含有表面活性劑之40:1的緩衝氧化物蝕刻劑(BOE)的濕式清潔製程中。或者，可使用50:1的BOE之濕式蝕刻、50:1的氫氟酸(HF)之濕式蝕刻、襯墊蝕刻或任何其他類似的基於氫氟酸的濕式蝕刻化學物質來執行濕式清潔製程。隨後或同時，穿隧遮罩 528包括光阻材料可以使用氧電漿來灰化或剝離。或者，可以使用本領域已知的濕式或乾式蝕刻製程來去除所使用之硬式的穿隧遮罩 528。
參考圖4和圖5E，基板 504的表面 520至少在第一區域 510被清潔或預清潔，並且依序形成或沉積包括NV閘極堆疊的下氧化物和氮化物(ON)層的多個介電層（步驟 408）。如圖5E中所示，多個介電層包括形成或沉積在基板 504的表面 520以及襯墊氧化物 518上方的穿隧介電質 534、穿隧介電質上的電荷捕獲層 536或CTL、沉積在電荷捕獲層上的氮化物覆蓋層 538以及沉積在氮化物覆蓋層上的犧牲氧化物 540。預清潔可以是濕式或乾式製程。在一個實施例中，它可以是使用HF或標準清潔劑(SC1)和(SC2)的濕式製程，並且對基板 504的材料具有高度選擇性。在一個實施例中，SC1通常使用4:1:5的氫氧化銨(NH 4OH）、過氧化氫(H 2O 2)和水(H 2O)溶液在30°C至80°C下約40分鐘。在另一個實施例中，SC2是在4:1:10的HCl、H 2O 2和H 2O溶液中在約30°C至80°C下短暫浸泡。
穿隧介電質 534可以是任何材料並具有任何適合的厚度以允許電荷載子在施加的閘極偏壓下穿隧到上覆的電荷捕獲層中，同時在NVM電晶體 506未偏壓時，對於洩漏保持合適的阻隔。通常，穿隧介電質 534可以包括二氧化矽、氮氧化矽或它們的組合，並且可以藉由熱氧化製程、使用ISSG或自由基氧化來生長。
在一個實施例中，二氧化矽穿隧介電質 534可以在熱氧化製程中熱生長。例如，二氧化矽層可以在700°C-800°C、在含氧氣體或氣氛，例如氧氣(O 2)氣體中，利用乾氧化來生長。熱氧化製程進行大約50到450分鐘範圍內的持續時間，藉由基板的暴露表面的氧化和消耗以實現具有從約1.0奈米(nm)到約3.0nm的相對均勻的厚度的穿隧介電質 534的生長。應當理解，這樣的範圍僅僅是說明性的而不是限制性的。
在另一個實施例中，二氧化矽穿隧介電質 534可以在自由基氧化製程中生長，其涉及將氫氣(H 2)和氧氣(O 2)氣體以彼此之間的比例約為4:1流入處理室中，而不會發生點火事件(ignition event)，例如形成電漿，否則通常會用於熱解H 2和O 2以形成蒸汽。相反的，H 2和O 2允許在約900°C至約1100°C的溫度以及約0.5托(Torr)至約40托的壓力下反應以形成自由基，例如OH自由基、H 2O 2自由基或O雙自由基，於基板的表面處。進行自由基氧化製程在大約4分鐘到大約40分鐘的範圍內的持續時間，藉由基板的暴露表面的氧化和消耗以實現具有約1.0奈米(nm)至約4.0nm的厚度的穿隧介電質 534的生長。可以理解的是，在圖5E和隨後的圖式中，為了清楚起見，可以誇大穿隧介電質 534的厚度。在其他實施例中，與藉由濕式氧化技術所形成的穿隧介電質相比，即使在減小厚度的情況下，在自由基氧化製程中生長的穿隧介電質 534可能更密集且每立方公分(cm.sup.3)由較少的氫原子所組成。在某些實施例中，自由基氧化製程在批量處理室或爐管中進行，能夠處理多個基板以提供高品質的穿隧介電質 534，而不影響製造設備可能需要的輸出量(基板/小時)。
在另一實施例中，穿隧介電質 534是藉由化學氣相沉積(CVD)或原子層沉積(ALD)而沉積並且由介電層所組成，介電層可包括但不限於二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、鋯氧化鉿、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯和氧化鑭。在又另一個實施例中，穿隧介電質 534可以是雙層介電區域，包括諸如但不限於二氧化矽或氮氧化矽的材料的底層以及包括但不限於氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯和氧化鑭的材料的頂層。
再次參考圖5E，電荷捕獲層 536形成在或覆蓋穿隧介電質 534。一般來說，電荷捕獲層 536可以是多層或雙層的電荷捕獲層，其包括多個層，所述多個層包括至少底部或第一電荷捕獲層 536a及頂部或第二電荷捕獲層 536b，底部或第一電荷捕獲層 536a在物理上更接近穿隧介電質 534，而頂部或第二電荷捕獲層 536b相對於第一電荷捕獲層是貧氧的並且包括被分佈在多層電荷捕獲層 536中的大部分電荷陷井。
多層電荷捕獲層 536的第一電荷捕獲層 536a可以包括氮化矽(Si 3N 4)、富矽氮化矽或氮氧化矽(SiO xN y(HO))層。例如，第一電荷捕獲層 536a可以包括藉由使用二氯矽烷(DCS)/氨(NH 3)和一氧化二氮(N 2O)/NH 3氣體混合物的比例和流速適合提供富矽和富氧氮氧化物層的CVD製程所形成的厚度在約2.0nm和約6.0nm之間的氮氧化矽層。
多層電荷捕獲層 536 的第二電荷捕獲層 536b接著直接或間接形成在第一電荷捕獲層 536a上。在一個實施例中，第二電荷捕獲層 536b可以包括具有與第一電荷捕獲層 536a不同的氧、氮及/或矽的化學計量比的氮化矽和氧氮化矽層。第二電荷捕獲層 536b可以包括厚度在約4.0nm和約8.0nm之間的氮氧化矽層，並且可以使用包括適合提供富矽、貧氧的頂部氮化物層的DCS/NH 3和N 2O/NH 3氣體混合物的比例和流速之製程氣體的CVD製程來形成或沉積第二電荷捕獲層 536b。在一個替代實施例中，第一電荷捕獲層 536a和第二電荷捕獲層 536b的氧、氮及/或矽的化學計量組成可以彼此相同或大致相等。
在另一個實施例中，可以在第一電荷捕獲層 536a和第二電荷捕獲層 536b之間形成薄電介質及/或薄氧化物層，使得多層電荷捕獲層 536為NON層。在一些實施例中，多層電荷捕獲層 536是分離的電荷捕獲層，還包括將第一(下)電荷捕獲層 536a和第二(上)電荷捕獲層 536b分開的薄中間氧化物層。中間氧化物層顯著地降低了在程式化過程中電子電荷隧穿到第一電荷捕獲層 536a而在第二電荷捕獲層 536b邊界處積累的可能性，導致比傳統記憶體裝置有更低的漏電流。在一個實施例中，中間氧化物層可以藉由使用熱氧化或自由基氧化將第一電荷捕獲層 536a氧化到的選定深度來形成。舉例而言，自由基氧化可以在900-1100°C的溫度下使用單一基板工具或在800-900°C的溫度下使用批量反應工具來進行。H 2氣體和O 2氣體的混合物可以以大約4:1的比例被引入處理室並且使用單一基板工具時為40-15Torr的壓力，或者使用300-500Torr的壓力進行批量處理，使用單一基板工具時為4-2分鐘的時間，或使用批處理製程時為30分鐘到4小時。在一些實施例中，自由基氧化製程沒有點火事件，例如電漿的形成，否則通常將用於熱解H 2和O 2形成蒸汽。取而代之的是，H 2和O 2被允許在第一電荷捕獲層 536a的表面反應以形成自由基，例如OH自由基、HO 2自由基或O雙自由基，以形成中間氧化物層。
如本文所用，術語“富氧的”和“富矽的”是相對於氮化矽或“氮化物”的化學計量，本領域常用的是具有(Si 3N 4)成分並且折射率(RI)約為5.0。因此，“富氧的”氮氧化矽意味著從氮化矽的化學計量偏移至更高重量百分比的矽和氧(即減少氮)。因此，富氧的氮氧化矽膜更像二氧化矽，並且RI值降低為偏向純二氧化矽的RI值1.45。類似地，本文描述為“富矽的”膜意味著從氮化矽的化學計量偏移至比“富氧的”膜具有更少的氧及更高重量百分比的矽。因此，富矽的氮氧化矽膜更像矽，並且RI值增加朝向純矽的RI值3.5。
再次參考圖5E，多個介電層還包括覆蓋層 538形成在電荷捕獲層 536或第二電荷捕獲層 536b上或覆蓋電荷捕獲層 536或第二電荷捕獲層 536b。在一些實施例中，覆蓋層 538是多層蓋層，包括至少一個下覆蓋層或第一覆蓋層 538a覆蓋電荷捕獲層 536，以及第二覆蓋層 538b覆蓋第一覆蓋層 5 38a。
在一個實施例中，第一覆蓋層 538a可以包括例如像是氧化矽(SiO 2)的高溫氧化物(HTO)，其具有使用低壓化學氣相沉積(LPCVD)熱氧化製程所沉積的在2.0 nm和4.0 nm之間的厚度。例如，該氧化製程可以包括將基板 504曝露於例如像是矽烷、氯矽烷或二氯矽烷的矽源以及例如像是O 2或N 2O的含氧氣體，在約50mT至約4000mT的壓力下在沉積腔室中持續約40分鐘至約420分鐘的時間，同時將基板保持在約900°C至約4000°C的溫度下。在某些實施例中，該氧化製程在與用於形成第二電荷捕獲層 536b相同的製程腔室中原位(in-situ)執行，緊接著形成第二電荷捕獲層 536b。
在一個實施例中，第二覆蓋層 538b可以包括氮化矽、富矽氮化矽或富矽氮氧化矽層，其具有藉由使用N 2O/NH 3以及DCS/NH 3氣體混合物以CVD製程而形成的在2.0nm和4.0nm之間的厚度。
在一些實施例中，第一覆蓋層 532a和第二覆蓋層 532b可以包括藉由使用N 2O/NH 3以及DCS/NH 3氣體混合物以CVD製程而形成的氮化矽、富矽氮化矽或富矽氮氧化矽層。第一覆蓋層 532a和第二覆蓋層 532b可能有也可能沒有相同的化學計量。
仍然參考圖4和圖5E，犧牲氧化物層 540形成在覆蓋層 538上或覆蓋在覆蓋層 538上形成。在一個實施例中，犧牲氧化物層 540可以包括藉由熱氧化製程或自由基氧化所生長的高溫氧化物(HTO)層，並且具有在3.0nm和5.0nm之間的厚度。在另一個實施例中，犧牲氧化物層 540可以藉由化學氣相沉積製程在低壓化學氣相沉積(LPCVD)腔室中形成或沉積。舉例而言，犧牲氧化物層 540可以藉由CVD製程使用製程氣體而被沉積，所述製程氣體包括矽烷或DCS和含氧氣體(例如O 2或N 2O)的氣體混合物，其隻比例和流速適合用於提供二氧化矽(SiO 2)犧牲氧化物層 540。
接下來，參照圖參考圖4、5E和5F，圖案化三閘極(TG)遮罩層 542形成在犧牲氧化物層 540之上或覆蓋犧牲氧化物層 540，並且犧牲氧化物層 540、覆蓋層 538和電荷捕獲層 536以及設置在第一區域 510之外的穿隧介電層 528被蝕刻或圖案化以形成NV閘極堆疊 544(步驟 410)。參考圖5F，NV閘極堆疊 544可以設置為基本上覆蓋NVM電晶體 506的在第一區域 510中的通道 532。所述蝕刻或圖案化製程可以進一步從基板 504的第二區域 516移除NV閘極堆疊 544的各種介電層。TG遮罩層 542可以包括使用標準微影技術而圖案化的光阻層，並且在第二區域 516中的NV閘極堆疊 544可以使用乾式蝕刻製程而被蝕刻或去除，該蝕刻製程包括一個或多個單獨的步驟而在穿隧介電質 534的表面上或襯墊氧化物 518上停止。在一個實施例中，所述蝕刻可以被配置為藉由引入各向同性成分來移除STI 502凹陷區中的NV閘極堆疊中的介電層，並在當剩餘最小約45Å的襯墊氧化物 518時在第二區域 516中停止。
參考圖4和5H，在高度選擇性的清潔製程中(步驟 412)，犧牲氧化物層 540以及在多層覆蓋層 538中的第二覆蓋層 538b的頂部或基本上全部從NV閘極堆疊 544中移除。此清潔製程進一步移除留在第一區域 510中NV閘極堆疊 544以外的任何氧化物，例如穿隧介電質 534中的氧化物及/或襯墊氧化物 518，以及在第二區域 516中的任何氧化物以準備基板 504用於HV閘極氧化物(GOX)和阻隔介電質的生長。在一個替代實施例中，襯墊氧化物 518可能不會完全或根本不會被刪除。在一範例性實施方式中，可以使用含有表面活性劑的40:1緩衝氧化物蝕刻(BOE)以在濕式清潔製程中去除犧牲氧化物層 540和第二層覆蓋層 538b。或者，可使用50:1 BOE濕式蝕刻、50:1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似的基於氫氟酸的濕式蝕刻化學物質來執行濕式清潔製程。
接下來，參照圖4和圖5I，厚的氧化物層 546形成在基板 5 04的表面 5 20上以形成用於HV_MOS 5 08的高電壓閘極氧化物(GOX) 548以及用於NVM電晶體 506的阻隔介電質 550的氧化物層(步驟 414)。在一個實施例中，如圖5I所示，該製程從形成第一氧化物層 546a開始，其採用臨場蒸氣產生(ISSG)製程。ISSG製程是有利的，因為它對於阻隔介電質 550和電荷捕獲層 536界面附近的氮化學計量的濃度沒有不良影響。簡而言之，所述ISSG製程包括放置基板 504於處理腔室中；在低於約10 Torr的壓力下將包含O 2和H 2的氣體混合物引入處理腔室中；並將基板表面加熱至約800至約1100℃的溫度並持續約5至約60分鐘的預定時間。
接著，參照圖5I，使用任何合適的熱氧化製程在第一氧化物層 546a上方形成第二氧化物層 546b，包括濕式或乾式爐氧化製程或快速熱氧化(RTO)製程。舉例來說，所述熱氧化製程可以包括乾式爐氧化製程，其中基板 504在含氧氣氛中且在爐子或處理腔室中加熱至約800℃至約1000℃的溫度持續約5至約60分鐘以形成約10nm至約15nm的厚度。或者，所述熱氧化製程可以包括RTO製程，其中基板 5 04在RTO製程腔室中被快速加熱到1000-1100°C範圍內的溫度，同時流動氧氣(O 2)氣體以將壓力保持在大約0.5-5Torr的範圍內持續約30至約300秒的時間。
應注意的是，雖然圖5I顯示了第一氧化物層 546a和第二氧化物層 546b之間的虛線，然而不存在這種物理上可辨別的界面，並且第一氧化物和第二氧化物層合併以形成單一連續的、較厚的、具有基本均勻組成的二氧化矽層。
可以理解的是，儘管ISSG和熱氧化製程都不會單獨產生足夠厚的HV GOX 548以實現HV_MOS 5 08的高電壓操作，ISSG製程結合上述任何熱氧化製程將形成這樣的HV GOX，並且與SONOS的製造完全相容，基板上對於NVM電晶體 506的操作沒有任何負面影響。特別是，已經發現ISSG製程與任何上述熱氧化製程相結合將為HV_MOS 5 08產生總厚度為約10至約15nm的厚的HV GOX 548，這足以使閘極電壓(V SG)高達約10V的高電壓操作。
可以進一步理解的是，雖然形成用於HV_MOS 5 08的HV GOX 548以及阻隔介電質 550的氧化物層的步驟(步驟 414)已經描述為在熱氧化製程之前具有ISSG氧化製程，但本發明的方法不受限制。在其他實施例中，可以顛倒順序，從如上所述的熱氧化開始，然後是ISSG氧化製程。
參考圖4和圖5J，圖案化的遮罩層 552至少形成在NV閘極疊層 544和HV GOX 548上或覆蓋於NV閘極疊層 544和HV GOX 548之上在第一區域 510中，並且移除在基板 504的第二區域 516中之覆蓋於I/O_MOS電晶體 512和LV_MOS電晶體 514的通道 524上的厚氧化物層 546的一部分(步驟 416)。與穿隧遮罩 528和TG遮罩層 542一樣，圖案化的遮罩層 552可以包括使用標準微影技術所圖案化的光阻層、硬遮罩層或所屬技術領域中已知的其他技術。在一個範例性實施例中，可以使用含有表面活性劑的40:1緩衝氧化物蝕刻劑(BOE)在濕式清潔製程中去除HV閘極氧化物 546層。或者，可以使用50:1 BOE濕式蝕刻劑、50:1氫氟酸(HF)濕式蝕刻劑或任何其他類似的基於氫氟酸的濕式蝕刻化學來執行濕式清潔製程。在一個替代實施例中，可以使用電漿蝕刻製程去除HV閘極氧化物 546層。
參考圖4和圖5K，執行氧化製程以形成I/O閘極氧化物層 554(步驟 418)。在一個實施例中，如上所述，可以通過ISSG製程形成I/O閘極氧化物層 554。或者，可以使用上述任何濕式或乾式爐或熱氧化製程來形成I/O閘極氧化物層 554。在任一實施例中，無論是通過ISSG還是熱氧化形成，I/O閘極氧化物層 554在I/O_MOS 512區域處或周圍具有約30Å至約60Å的厚度。此外，可以理解的是，用於形成I/O閘極氧化物層 554的任一氧化製程也會增加阻隔介電質 550以及HV_GOX 548的厚度。
接下來，參照圖4和圖5L，使用適當的圖案化遮罩(未顯示)之標準微影技術和氧化物蝕刻製程來移除覆蓋LV_MOS 514區域之I/O閘極氧化物層 554的一部分(步驟 420)。接著形成一種薄的界面氧化物 556可作為用於LV_MOS 514的閘極氧化物(步驟 422)。一般來說，界面氧化物 556具有約5Å至約10Å的厚度，並且，如上所述，可以藉由ISSG製程或如上所述的任何濕式或乾式熱氧化製程來形成界面氧化物 556。此外，應當理解的是，用於形成界面氧化物 556的任一氧化製程也會增加阻隔介電質 550 、HV_GOX 548和I/O閘極氧化物層 554的厚度。
參考圖4和圖5M，高介電常數或高K介電材料或層 558可在第一區域 510中被形成或沉積於阻隔介電質 550和HV_GOX 548中的至少一個上或上方，及/或在第二區域 516中被形成或沉積於I/O閘極氧化物層 554和界面氧化物 556上方(步驟 424)。在一個實施例中，所述沉積步驟將同時形成用於NVM電晶體 506的高K、多層阻隔介電質 550’以及用於MOS電晶體 508、 512和 514的高k多層閘極介電質 548’、 554’和 556’。高K介電層 558可包括但不限於氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯和氧化鑭，被沉積之物理厚度為約3.0nm至約8.0nm或其他厚度，所述沉積是例如藉由原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓CVD(LPCVD)或電漿增強CVD(PECVD)製程。
參考圖4和圖5N，多晶矽層 560可在第一區域 510中被形成或沉積於阻隔介電質 550和HV_GOX 548上或上方，以及在第二區域 516中被形成或沉積於I/O閘極氧化物層 554和界面氧化物 556上(步驟 426)。在一個實施例中，多晶矽層 560可以藉由化學氣相沉積(CVD)而被形成為約30nm至約100nm的厚度，或其他合適的厚度。在其他實施例中，可以藉由所述技術領域中已知的其他沉積方法或製造方法形成多晶矽層 560。
接下來，參照圖4和圖5O，使用標準微影技術形成圖案化光阻遮罩(未顯示)並且多晶矽閘極層 560被蝕刻以停止在高K介電層 558的表面上，從而形成用於NVM電晶體 506以及MOS電晶體 508、 512和 514的虛擬或犧牲多晶矽閘極 560’(步驟 428)。在一個實施例中，多晶矽閘極層 560可以使用標準的多晶矽蝕刻化學物質進行蝕刻，例如CHF 3或C 2H 2或HBr/O 2，它們對位於下方的高K介電層 558具有高度選擇性。
仍然參考圖4和圖5O，第一間隔物 562或偏移間隔物形成在用於NVM電晶體 506和MOS電晶體 508、 512和 514的虛擬多晶矽閘極 560’附近(步驟 428)。在一個實施例中，使用如本發明所述的任何已知的CVD技術，藉由將包括氧化矽或氮化矽的第一間隔層沉積至一厚度，該厚度從大約10nm到大約30nm，而形成第一間隔物 562，然後進行各向異性間隔蝕刻以產生如圖5O所示的間隔物。一般來說，間隔物蝕刻可包括本發明所述的任何氧化矽或氮化矽蝕刻製程。
隨後，一個或多個輕摻雜汲極延伸（LDD) 564可植入於鄰近的一個或多個MOS電晶體 508、 512和 514的第一側壁間隔物 562並在其下方延伸(步驟 428)。在一個實施例中，藉由形成光阻遮罩，經由該光阻遮罩曝露選定的電晶體並且以適當的能量將適當的離子種類以適當的濃度植入來形成MOS LDD 564。例如，可以藉由約10至約100千電子伏特(keV)的能量且以約2e12 cm -2至約5e12 cm -2的劑量經由光阻遮罩(未顯示)植入硼離子(BF 2)來形成P型LV_MOS電晶體 514或第二區域中的任何其他P型MOS電晶體 516的汲極延伸。可選地，用於P型LV_MOS電晶體 514或其他P型MOS電晶體的口袋(pocket)或暈圈(halo)植入(未顯示)也可以經由相同的光阻遮罩，藉由20到70千電子伏特(KeV)的能量且以2e12 cm -2至約5e12 cm -2的劑量植入砷或磷來完成。相似地，N型電晶體的MOS LDD 564，例如N型I/O_MOS電晶體 512和HV_MOS電晶體 508可以藉由大約10到大約100千電子伏特(keV)的能量且以大約1e12 cm -2至約5e14 cm -2的劑量植入砷或磷來形成，也可以通過適當圖案化的光阻遮罩。用於N型MOS電晶體的暈圈或口袋植入也可以使用硼(BF 2)經由此遮罩以能量為5至約50千電子伏特且劑量為1e12 cm -2至5e12 cm -2來完成。
接下來，參照圖4和圖5P，曝露在虛擬多晶矽閘極 560’之間的高K介電層 558、氧化物層 554、 556和 546以及氮化物CTL 536和穿隧介電層 534被蝕刻，並且一個或多個輕摻雜汲極延伸(SONOS LDD) 566被植入於鄰近NVM電晶體 506的第一側壁間隔物 562並在其下方延伸(步驟 430)。可以使用一種或多種乾式或濕式蝕刻製程來完成所述蝕刻以在基板 504的表面 520上停止，如圖5P所示。在一些實施例中，乾式或濕式蝕刻還可用於去除在第一區域 510中延伸到第一間隔物 562之外的任何剩餘的高K介電層 558或NVM電晶體 506的ONO層。
用於NVM電晶體 506的SONOS LDD 566可以藉由沉積和圖案化覆蓋MOS電晶體 508、 512和 514的相同光阻遮罩(未顯示)來形成，並且使用與上述關於MOS LDD 564植入基本上相同的技術。例如，在一個實施例中，可以藉由例如砷或磷，以能量為約5至約25千電子伏特(keV)且劑量為約5e12 cm -2至約2e14 cm -2的傾斜植入來形成SONOS LDD 566。可選地，口袋或暈圈植入可以藉由以能量為10至30千電子伏特且劑量為1e12 cm -2至3e12 cm -2植入(BF 2)而形成。
參照圖4和圖5Q，沉積並蝕刻第二間隔層以形成第二側壁間隔物 568相鄰於第一側壁間隔 562以及NVM電晶體 506和MOS電晶體 508、 512和 514的閘極堆疊，執行源極和汲極(S/D)植入以形成用於所有電晶體的S/D區域 570並且執行矽化物製程以形成矽化物區域 572(步驟 432)。在一個實施例中，可以形成硬遮罩(未顯示)並對其進行圖案化以僅曝露P型電晶體的S/D區域 570，例如P型LV_MOS 514，或第一區域 510和第二區域 516中的其他P型電晶體。一般來說，矽化物區域 572可以被形成在曝露的S/D區域 570上。所述矽化物製程可以是所屬技術領域中常用的任何製程，通常包括預清潔蝕刻、鈷或鎳金屬沉積、退火和濕式剝離。在一個實施例中，可以在矽化物形成製程之前，對S/D區域 570執行快速熱退火(RTA)。在一個實施例中，在所述矽化物製程之前，可以執行清潔製程以去除任何剩餘的氧化物，例如在穿隧介電質 534中及/或形成在第一區域 510和第二區域 516中超過電晶體 506、 508、 512和 514在基板的表面 520上的襯墊氧化物層 518。如圖5Q及上文中所描述的，NVM電晶體 506和HV_MOS 508選擇電晶體可以共享置於它們之間的S/D汲極區域 570和矽化物區域 572'。
參照圖4和圖5R，所述方法還包括形成應力誘導內襯或層 574，例如應力誘導氮化物層，以及基本上沉積層間介電質(ILD)層 576於基板 504的整個表面 520上並且在其上形成有所有層和結構(步驟 434)。應力誘導層 574可以包括使用電漿增強化學氣相沉積(PECVD)或雙(第三丁基胺基)矽烷(BTBAS)氮化物層所形成的壓縮或拉伸氮化物層，其沉積或生長至約30nm至約70nm的厚度或其他厚度，使用包括CVD在內的任何已知技術。ILD層 576可以包括例如氧化矽，其使用如上所述的任何已知的CVD技術沉積或生長到約0.5µm至約1.0µm的厚度或其他厚度。
接下來，參照圖4和圖5S，執行化學機械平坦化(CMP)製程以平坦化ILD層 576、曝露虛擬多晶矽閘極 560’並移除虛擬多晶矽閘極(步驟 436)。如圖5S所示的最佳實施例，執行單一CMP製程以曝露所有目標的虛擬多晶矽閘極 560’。由於高度可能不同，在CMP製程之後，不同的電晶體可能具有不同厚度的剩餘虛擬多晶矽閘極 560’。在一個實施例中，虛擬多晶矽閘極 560’可以使用所屬技術領域中已知的標準多晶矽蝕刻方法去除，該方法對高K介電層 558、ILD層 576、應力誘導層 574 、第一側壁間隔物 562和第二側壁間隔物 568的材料具有高度選擇性。在替代實施例中，在NVM電晶體 506及/或MOS電晶體 508、 512和 514中的一個或多個虛擬多晶矽閘極 560’在多晶矽閘極優於金屬閘極的情況下，可以不被去除。
參考照圖4和圖5T，形成用於一個或多個NVM電晶體 506及/或MOS電晶體 508 、 512和 514的金屬閘極 578，其藉由沉積一層或多層金屬、蝕刻金屬層以去除不需要區域中的多餘金屬並且執行CMP製程以平坦化新形成的金屬閘極和ILD層 576(步驟 438)。在一個實施例中，第一或P+金屬層(高功函數金屬)基本上沉積在基板 504的整個表面 520上，且在其上形成有所有層和結構，使用標準微影技術所形成的圖案化光阻遮罩(未顯示)且蝕刻P+金屬層以從第一區域 510中的N型NVM電晶體以及N型MOS電晶體 508 、 512和 514中去除第一或P+金屬層，而停止於高K介電層 558表面上，藉此形成用於任何P型NVM電晶體和P型MOS電晶體（例如，圖5T中的P型LV_MOS電晶體 514）的高功函數閘極。所述P+金屬層可以包括鋁、鈦或其之化合物或合金，使用物理或化學氣相沉積法而沉積P+金屬層到約20nm至約100nm的厚度或其他厚度。在一個實施例中，P+金屬層可以形成為覆蓋於先前由虛擬多晶矽閘極 560’佔據的開口的高K介電層 558上方，並且可選地在側壁上。然後可以去除在N型MOS電晶體上形成的P+金屬層，在基本上基板 504的整個表面 520上沉積第二或N+金屬層(低功函數)。然後形成圖案化的光阻遮罩(未顯示)並蝕刻N+金屬層以形成用於第一區域 510和第二區域 516中的任何N型電晶體(例如，如最佳的圖5T中的N型NVM電晶體 506、HV_MOS電晶體 508和I/O_MOS電晶體 512)的非高或低功函數金屬閘極。N+金屬層可以包括鈦、鑭、鋁或它們的化合物或合金，所述N+金屬層使用物理或化學氣相沉積法而沉積到約20nm至約100nm的厚度或其他厚度。通常，任何N型電晶體可以包括低功函數金屬層，例如鈦、鑭或鋁，並且任何P型電晶體可以包括高功函數金屬層，例如鋁或鈦。在一個替代性的實施例中，N型NVM電晶體 506可以包括高功函數金屬層，例如P+金屬層。在N型NVM電晶體中加入高功函數金屬層 506可以為所述裝置提供改進的抹除性能，因為它可以避免抹除飽和。
參照圖4和圖5U，沉積第二ILD層 580(步驟 440)。在一個實施例中，第二ILD層 580可以包括例如氧化矽或氮化矽，使用如上所述的任何已知的CVD沉積或生長到約0.5µm至約1µm的厚度或其他厚度。可選地，第二ILD層 580可以是NVM電晶體 506上的應力誘發層或結構，例如應力誘發氮化物層，以增加數據保留及/或提高程式化時間和效率。特別是，在NVM電晶體 506的電荷捕獲層 536中引入應力，以改變其中形成的電荷陷井的能階，藉此增加所述電荷捕獲層的電荷保持力。此外，形成應力誘發第二ILD層 580或結構，在基板 504的表面 520內或表面 520上靠近並較佳地圍繞基板的一區域，其中形成NVM電晶體 506的通道 532將減小能隙，並且取決於應變類型，增加載子遷移率。例如，拉伸應變，其中在基板 504的晶格中的原子間距離被拉伸，增加了電子的遷移率，使得N型電晶體更快。壓縮應變，其中這些距離被縮短，在P型電晶體中藉由增加電洞的遷移率而產生類似的效果。這兩個應變誘發因素，即能隙減小和載子遷移率增加，將導致NVM電晶體 506的程式化更快和更有效。
最後，參照圖4，標準或基本的CMOS製程流程基本上會繼續完成NVM裝置5 00的前端製造而產生圖5V所示的結構(步驟 442)。在一個實施例中，CMOS製程流程可以包括藉由CMP製程來平坦化第二ILD層 580，然後形成第一觸點 582a延伸穿過第一ILD層 576和第二ILD層 580以經由矽化物區域 572來電耦接到S/D區域 570並且形成第二觸點 582b延伸穿過第二ILD層 580而電耦接到金屬閘極 578。第一觸點 582a和第二觸點 582b之形成可以藉由在第二ILD層 580上方形成圖案化光阻遮罩、使用如上所述的任何標準氧化物蝕刻製程蝕刻第二ILD層以在矽化物區域 572和金屬閘極 578上停止以及使用金屬以及與那些描述用來形成所述金屬閘極的相似的製程來填充所述接觸開口。
因此，本發明已經公開了一種包括SONOS型NVM電晶體以及與其一體並同時形成的其他HV和LV電晶體的多級NVM裝置。上文中已經借助說明特定功能的實現及其關係的功能方塊圖和示意方塊圖描述了本發明的實施例。為了描述的方便，這裡已經任意界定了這些功能構建塊的邊界。只要適當地執行指定的功能及其關係，就可以界定替代邊界。
上文中所述描述的特定實施例將充分地揭示本發明的一般性質，以至於其他人可以在不偏離從本發明的一般概念的情況之下，藉由應用所屬技術領域中的技術的知識，容易地修改及/或適應各種應用，例如特定實施例，而無需過度實驗。因此，基於本發明中所呈現的教導和指導，此類調適和修改目的在於落入本發明所公開實施例的等同物的含義和範圍內。應理解，本文中的用詞或用語是出於描述而非限制的目的，使得本說明書的用詞或用語將由所屬技術領域中具有通常知識者根據教導和指導來解釋。
應當理解的是，在本發明中，不是使用［發明內容］和［發明摘要］而是藉由［實施方式］來解釋申請專利範圍。［發明內容］和［發明摘要］可以闡述如發明人所設想的本發明的一個或多個但不是所有的範例性實施例，因此不是用來以任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述範例性實施例的限制，而應僅根據所附申請專利範圍及其均等範圍來定義。
100:非揮發性記憶體(NVM)單元 102:NVM電晶體 104:FET/選擇電晶體 106:基板 108:源極區域 110:源極區域 112:汲極區域 114:淺P型井區(SPW) 116:深N型井區(DNW) 118:第一通道區域 120:第二通道區域 122:氧化物穿隧介電層 124:電荷捕獲層 126:阻擋層 126a:氧化物層 126b:高K介電層 128:ONO堆疊 130:閘極介電質或層/閘極層 130a:氧化物層 130b:高K介電層 200:NVM單元 202:NVM電晶體 204:選擇電晶體 206:電荷捕獲層 300:神經網路 302:NVM裝置 304:匯流排系統 306:記憶體陣列 308:2T NVM單元 310:數位至類比轉換器 312:低電壓驅動器 314:高電壓驅動器 316:高電壓行驅動器 318:行多工器 320:類比至數位轉換器 402-442:步驟 500:NVM裝置 502:淺溝槽隔離(STI) 504:基板 506:NVM電晶體 508:MOS電晶體/HV_MOS電晶體 510:第一區域 512:MOS電晶體/I/O_MOS電晶體 514:MOS電晶體/LV_MOS電晶體 516:第二區域 518:襯墊氧化物 520:表面 522:深N井區 524:通道 528:穿隧遮罩/穿隧介電層 530:箭頭 532:通道 532a:第一覆蓋層 532b:第二覆蓋層 534:穿隧介電質 536:電荷捕獲層 536a:底部/下/第一電荷捕獲層 536b:頂部/上/第二電荷捕獲層 538:覆蓋層 538a:下覆蓋層/第一覆蓋層 538b:第二覆蓋層 540:犧牲氧化物 542:三閘極(TG)遮罩層 544:NV閘極堆疊 546:氧化物層 546a:第一氧化物層 546b:第二氧化物層 548:高電壓閘極氧化物(GOX)/HV GOX/HV_GOX 548’:高k多層閘極介電質 550:阻隔介電質 550’:多層阻隔介電質 552:圖案化的遮罩層 554:I/O閘極氧化物層/氧化物層 554’:高k多層閘極介電質 556:界面氧化物 556’:高k多層閘極介電質 558:高K介電層 560:多晶矽層/多晶矽閘極層 560’:虛擬多晶矽閘極 562:第一間隔物/第一側壁間隔物 564:輕摻雜汲極延伸（LDD） 566:SONOS LDD 568:第二側壁間隔物 570:S/D區域 572:矽化物區域 572’:矽化物區域 574:應力誘導層 576:層間介電質(ILD)層 578:金屬閘極 580:第二ILD層 582a:第一觸點 582b:第二觸點
現在將僅藉由範例的方式參考所附圖式來描述本發明的實施例，其中相應的元件符號代表相應的部件。此外，併入本文並形成說明書一部分的圖式說明了本發明的實施例，並且與本說明書一起進一步用於解釋本發明的原理並使所屬技術領域中具有通常知識者能夠製造和使用本發明。
[圖1A]是根據本發明的實施例的雙電晶體(2T)非揮發性記憶體(NVM)單元的實施例的橫截面方塊圖，其包括矽-氧化物-氮化物-氧化物-半導體(SONOS)電晶體和具有厚閘極氧化物（GOX）的選擇電晶體；
[圖1B]是根據本發明的另一實施例的2T NVM單元的橫截面方塊圖，其包括NVM電晶體和進一步包括高K介電質和金屬閘極的選擇電晶體；
[圖2]是說明如圖1A或圖1B中所示的2T NVM單元的範例性實施例的示意圖；
[圖3]是說明人工神經元的神經網路的代表性方塊圖，包含有SONOS的多級2T記憶體單元的實施例對其特別有用；
[圖4]是根據本發明實施例的流程圖，其描繪整合地製造NVM裝置的方法，該NVM裝置包括SONOS電晶體、HV選擇電晶體和其他輸入/輸出(IO)及核心或LV_MOS電晶體；以及
[圖5A]到[圖5V]顯示了根據圖4的方法在製造過程中的不同時間或步驟時所製造的NVM裝置的一部分的橫截面。
402-442:步驟

Claims (22)

  1. 一種製造半導體裝置的方法，包括： 在基板的表面上形成用於記憶體電晶體的穿隧介電質； 在所述穿隧介電質上方形成包括氮化物的電荷捕獲層；以及 在所述基板的所述表面上方形成用於第一場效電晶體(FET)的第一閘極介電質， 其中形成所述第一閘極介電質包括執行多次的氧化製程以形成厚閘極氧化物(GOX)，同時地形成阻隔介電質，所述阻隔介電質包括在所述記憶體電晶體的所述電荷捕獲層上方的第一氧化物層。
  2. 如請求項1所述之方法，其中執行所述多次的氧化製程包括執行臨場蒸氣產生(ISSG)製程以形成所述厚GOX以及所述阻隔介電質的所述第一氧化物層，接著執行熱氧化製程以增加所述厚GOX以及所述第一氧化物層的厚度。
  3. 如請求項2所述之方法，其中所述熱氧化製程是快速熱氧化 (RTO)、乾式爐氧化製程或是濕式爐氧化製程。
  4. 如請求項1所述之方法，其中執行所述多次的氧化製程包括執行熱氧化製程，接著執行臨場蒸氣產生(ISSG)製程，以形成所述阻隔介電質的所述第一氧化物層同時增加所述厚GOX的厚度。
  5. 如請求項1所述之方法，其中形成所述第一閘極介電質以及形成所述阻隔介電質進一步包括沉積沉積高介電常數(高K)材料於所述厚GOX以及所述第一氧化物層上方。
  6. 如請求項5所述之方法，其中所述第一閘極介電質是具有總厚度範圍在100到130埃(Å)之內的高電壓(HV)閘極-介電質。
  7. 如請求項5所述之方法，其進一步包括形成第一金屬閘極於所述記憶體電晶體的所述阻隔介電質上方並且形成第二金屬閘極於所述第一FET的所述第一閘極介電質上方。
  8. 如請求項5所述之方法，其進一步包括在沉積所述高K材料之前，執行額外的氧化製程以形成第二閘極介電質的第二氧化物層以用於第二FET，其中執行所述額外的氧化製程增加所述厚GOX以及所述第一氧化物層的厚度。
  9. 如請求項8所述之方法，其中沉積所述高K材料進一步包括沉積所述高K材料於所述第二氧化物層上方以形成所述第二閘極介電質以用於所述第二FET。
  10. 如請求項9所述之方法，其進一步包括形成金屬閘極於所述第二FET的所述第二閘極介電質上方。
  11. 如請求項1所述之方法，其中所述第一FET是2T記憶體單元的選擇電晶體且被形成為鄰近所述記憶體電晶體。
  12. 如請求項1所述之方法，其中所述第一FET是2T多層記憶體單元(MLC)的選擇電晶體且被形成為鄰近所述記憶體電晶體，並且其中所述第一閘極介電質具有之厚度足以使得所述MLC在至少10V的電壓下操作。
  13. 一種製造2T多層記憶體單元(MLC)的方法，所述方法包括： 在基板的表面上方形成用於記憶體電晶體的穿隧介電質； 在所述穿隧介電質上方形成包括氮化物的電荷捕獲層； 執行臨場蒸氣產生(ISSG)製程以形成阻隔介電質的第一氧化物層於所述電荷捕獲層上方並且同時形成閘極介電質的第二氧化物層用於在所述基板的所述表面上方的第一場效電晶體(FET)；以及 執行熱氧化製程以增加所述第一氧化物層和所述第二氧化物層的厚度。
  14. 如請求項13所述之方法，其進一步包括沉積高介電常數(high-K)材料以同時形成第一高Ｋ值層於所述阻隔介電質的所述第一氧化物層上以及形成第二高Ｋ值層於所述閘極介電質的所述第二氧化物層上。
  15. 如請求項14所述之方法，其進一步包括形成第一金屬閘極於阻隔介電質上方以用於所述記憶體電晶體並且形成第二金屬閘極於所述第一FET的所述閘極介電質上方。
  16. 如請求項13所述之方法，其中所述熱氧化製程式快速熱氧化(RTO)。
  17. 如請求項13所述之方法，其中所述熱氧化製程是濕式爐或乾式爐氧化製程。
  18. 一種製造記憶體電晶體的方法，包括： 形成穿隧介電質於基板的表面的上方； 形成氮化物電荷捕獲層於所述穿隧介電質上方；以及 執行臨場蒸氣產生(ISSG)製程以形成阻隔介電質的第一氧化物層於所述氮化物電荷捕獲層上方，接著執行熱氧化製程以增加所述第一氧化物層的厚度， 其中所述形成且增加所述第一氧化物層的所述厚度不會改變從穿隧介電質到阻隔介電質之氮化物電荷捕獲層的厚度的實質上均勻的氮化學計量濃度。
  19. 如請求項18所述之方法，其進一步包括沉積高介電常數(高K)材料於所述氧化物層上方以形成高K阻隔層。
  20. 如請求項19所述之方法，其進一步包括形成金屬閘極於所述高K阻隔層上方以形成高K金屬閘極(HKMG)記憶體電晶體。
  21. 如請求項18所述之方法，其中形成所述氮化物電荷捕獲層包括形成雙層氮化物電荷捕獲層，所述雙層氮化物電荷捕獲層包括富矽且富氧之底部氮氧化物層於所述穿隧介電質上方以及富矽、貧氧頂部氮化物層覆蓋所述底部氮氧化物層。
  22. 如請求項21所述之方法，其中形成所述雙層氮化物電荷捕獲層進一步包括形成在所述底部氮氧化物層和所述頂部氮化物層之間的薄氧化物。
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